KR960015589A - 공급 전압 vdd가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로 - Google Patents

공급 전압 vdd가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로 Download PDF

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Abstract

클럭킹 회로와 클럭킹 방법이 공급 전압 VDD가 증가함에 따라 신호 발생 지연 역시 증가하도록 공급 전안 VDD를 트랙킹하는 클럭킹 신호를 제공한다. 상보적인 회로 실시예와 방법들이 기술된다. 반 클럭킹 회로에서, 용량성 부하가 공급 전압 VDD에 따라 변하는 전하량을 저장한다. 방전 수단이 입력 신호에 응하는 스위치 수단의 제어하에 상기 용량성 부하를 선형적으로 방전시킨다. 감지 수단이 상기 용량성 부하가 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고 상기 트리거 레벨을 감지한 때에 상기 클럭킹 신호를 제공하도록 상기 용량성 부하에 결합된다. 상기 트리거 레벨은 미리 정해지며 공급 전압 VDD의 변화에 실질적으로 좌우되지 않는다. 상기 개시된 클럭킹 기법은 DRAM 모는 SRAM 과 같은 메모리 장치 내에 유익하게 사용될 수 있다.

Description

공급 전압 VDD가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 클럭킹 회로(clocking circuit)의 한 실시예에 대한 개략도,
제5도는 제3도의 클럭킹 회로를 사용하는 반도체 메모리 장치의 한 실시예에 대한 블럭 다이어그램,
제6도는 본 발명에 따른 클럭킹 회로에 대한 대안적인 실시예에 대한 개략도.

Claims (45)

  1. 공급 전압 VDD에 의하여 전력을 공급 받으여, 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 회로에 있어서; 상기 공급 전압 VDD에 따라 변하는 전하량을 저장하기 의한 용량성 부하; 상기 용량성 부하를 선형적으로 방전시키기 위한 방전 수단; 상기 용량성 부하와 상기 방전 수단 사이에 결합되며, 상기 입력 신호에 응하여 상키 방전수단에 의한 상기 용량성 부하에 대한 선형적인 방전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 미리 정해지며 상기 공급 전압이 VDD의 변화에 실질적으로 좌우되지 않는 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고 상기 용량성 부하가 상기 트리거 레벨 V0인 것이 감지된 때에 상기 출력 신호를 제공하기 위한 감지 수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  2. 제1항에 있어서, 상기 용량성 부하를 상기 공급 전압 VDD까지 충전시키기 위한 충전 수단을 더 포함하며, 상기 스위칭 수단은 상기 용량성 부하와 상기 충전수단 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  3. 제2항에 있어서, 상기 충전 수단은 상기 공급 전압 VDD를 포함하는 것을 특징으로 하는 클럭킹 회로.
  4. 제1항에 있어서, 상기 방전 수단은 상기 공급 전압 VDD의 변화에 실질적으로 좌우되지 않는 일정 전류를 발생시키는 전류원을 포함하는 것을 특징으로 하는 클럭킹 회로.
  5. 제1항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 스케일(scale) 상에 있어서 접지 전위 GND에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  6. 제5항에 있어서, 상기 트리거 레벨 V0은 대략 집지 전위 GND보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  7. 제1항에 있어서, 상기 감지 수단은 상기 공급 전압 VDD와 접지 전위 GND 사이에 결합되며 상기 용량성 부하에 저장된 전하량을 모니터링(monitering)하기 위하여 상기 용량성 부하에 결합된 제1인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  8. 제7항에 있어서, 상기 제1인버터는 상기 용량성 부하에 의하여 공통으로 게이팅(gating)되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET) 및 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  9. 제8항에 있어서, 상기 NFET는 상기 PFET보다 더 크며, 상기 NFET와 상기 PFET들은 최소한 3 : 1인 NFET : PFET 크기비를 갖고, 이에 따라 상기 트리거 레벨 V0은 상기 NFET : PFET 크기비에 의하여 주로 결정되는 것을 특징으로 하는 클럭킹 회로.
  10. 제1항에 있어서, 상기 스위치 수단은 상기 공급 전압 VDD와 상기 방전 수단 사이에 결합되며 상기 용량성 부하에 접속된 출력을 갖는 제2인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  11. 제1항에 있어서, 상기 클럭킹 회로는 다수의 워드 라인과 다수의 센스 증폭기를 갖으며 상기 공급 전압VDD에 의하여 전력을 공급 받는 메모리 장치 내에 사용되며, 상기 다수의 워드 라인과 상기 다수의 센스 증폭기 사이에 결합되고, 워드라인 작동 다음의 지연된 증폭기 셋팅을 위하여 상기 출력 신호를 발생시키는 것을 특징으로 하는 클럭킹 회로.
  12. 제11항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는 것을 특징으로 하는 클럭킹 회로.
  13. 최소한 하나의 센스 증폭기를 갖으며 공급 전압 VDD에 의하여 전력을 공급받는 메모리 장치에 사용되며, 입력 신호에 응하여 센스 증폭기 셋팅용 셋 신호(set signal)를 발생시키는 클럭킹 회로에 있어서; 상기 공급 전압 VDD의 변화에 좌우되지 않는 일정 전류를 발생시키기 위한 전류원; 상기 공급 전압 VDD에 따라 변하는 전하량을 저장하기 위한 용량성 부하; 상기 용량성 부하와 상기 전류원 사이에 결합되며, 상기 입력 신호에 응하여 상기 전류원을 통한 상기 용량성 부하의 선형적인 방전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 미리 정해지며 상기 공급 전압 VDD의 변화에 실질적으로 좌우되지 않는 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고, 상기 용량성 부하가 상기 트리거 레벨 V0인 것이 감지된 때에 상기 셋 신호를 제공하기 위한 감지 수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  14. 제13항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전압 VDD까지의 스테일 상에 있어서 접지 전위에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  15. 제l4항에 있어서, 상기 트리거 레벨 V0은 대략 접지 전위 GND보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  16. 제13항에 있어서, 상기 감지 수단은 상기 공급 전압 VDD와 접지 전위 GND 사이에 결합되며 입력으로서 상기 용량성 부하에 저장된 전하를 수신하도록 접속된 제1인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  17. 제16항에 있어서, 상기 제1인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트래지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  18. 제17항에 있어서, 상기 NFET는 상기 PFET보다 더 크며, 상기 NFET와 상기 PFET들은 최소한 3 : 1인 NFET : PFET 크기비를 갖는 것을 특징으로 하는 클럭킹 회로.
  19. 제13항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하며, 상기 클럭킹 회로는 상기 동적 랜덤 액세스 메모리 장치의 워드 라인 구동기로부터의 작동 신호를 입력으로서 수신하도록 접속된 것을 특징으로 하는 클럭킹 회로.
  20. 공급 전압 VDD에 의하여 전력을 공급 받으며, 입력 신호에 응하여 출 신호를 발생시키는 클럭킹 회로에 있어서; 전하량을 저장하기 위한 용량성 부하; 상기 용량성 부하를 접지 전위로부더 선형적으로 충천하기 위한 충전 수단; 상기 용량성 부하와 상기 충전 수단 사이에 결합되며, 상기 입력 신호에 응하여 상기 충전 수단이 상기 용량성 부하를 선형적으로 충전하는 것을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 상기 공급 전압 VDD의 변화를 트랙킹하도록 선정된 트리거 레벨 V0까지 선형적으로 충전되는 것을 감지하고, 상기 용량성 부하카 상기 트리거 레벨 V0인 것이 감지된 때에 상기 출력 신호를 제공하기 위한 감지 수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  21. 제20항에 있어서, 상기 용량성 부하를 상기 접지 전위 GND까지 방전시키기 위한 방전 수단을 더 포함하며, 상기 스위치 수단은 상기 용량성 부하와 상기 방전 수단 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  22. 제20항에 있어서, 상기 충전 수단은 상기 공급 전압 VDD의 변화에 실질적으로 좌우되지 않는 일정 전류를 발생시키는 전류원을 포함하는 것을 특징으로 하는 클럭킹 회로.
  23. 제20항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 공급 전위 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  24. 제23항에 있어서, 상기 트리거 레벨 V0은 대략 공급 전압 VDD보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  25. 제20항에 있어서, 상기 감지 수단은 상기 공급 전압 VDD와 접지 전위 GND 사이에 결합되며 상기 용량성 부하에 저장된 전하량을 모니터링하기 위하여 상기 용량성 부하에 결합된 제1인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  26. 제25항에 있어서, 상기 제1인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  27. 제26항에 있어서, 상기 NFET는 상기 PFET보다 더 작으며, 상기 NFET와 상기 PFET들은 최소한 1 : 10인 NFET : PFET 크기비를 갖고, 상기 트리거 레벨 V0은 상기 제1인버터의 NFET : PFET 크기비에 의하여 주로 결정되는 것을 특징으로 하는 클럭킹 회로.
  28. 제20항에 있어서, 상기 스위치 수단은 상기 충전 수단과 상기 접지 전위 사이에 결합되며 상기 용량성 부하에 접속된 출력을 갖는 제2인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  29. 제20항에 있어서, 상기 클럭킹 회로는 센스 증폭기를 갖으며 상기 공급 전압 VDD에 의하여 전력을 공급받는 메모리 장치 내에 사용되며, 상기 센스 증폭기 셋팅을 제어하도록 결합된 것을 특징으로 하는 클럭킹 회로.
  30. 최소한 하나의 센스 증폭기를 갖으며 공급 전압 VDD에 의하여 전력을 공급받는 메모리 장치에 사용되며, 입력 신호에 응하여 센스 증폭기 셋팅용 셋 신호를 발생시키는 클럭킹 회로에 있어서; 상기 공급 전압 VDD의 변화에 좌우되지 않는 일정 전류를 발생시키기 위한 전류원; 전하를 저장하기 위한 용량성 부하; 상기 용량성 부하와 상기 전류원 사이에 결합되며, 상기 입력 신호에 응하여 상기 전류원을 통한 상기 용량성 부하의 선형적 충전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 상기 공급 전압 VDD의 변화에 트랙킹하도록 선정된 트리거 레벨 V0까지 선형적으로 충전되는 것을 감지하며, 상기 용량성 부하가 상기 트리거 레벨 싸인 것이 감지된 때에 상기 셋 신호를 제공하기 위한 감지 수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  31. 제30항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 공급 전위 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  32. 제31항에 있어서, 상기 트리거 레벨 V0은 대략 공급 전압 VDD보다 1개의 트랜지스터 임계 전위 VT만큼 작은 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  33. 제30항에 있어서, 상기 감지 수단은 상기 공급 전압 VDD와 접지 전위 GND 사이에 결합되며, 상기 용량성 부하에 저장된 전하를 입력으로서 수신하도록 접속된 제1인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  34. 제33항에 있어서, 상기 제1인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  35. 제34항에 있어서, 상기 NFET는 상기 PFET보다 더 작으며, 상기 NFET와 상기 PFET들은 최소한 1 : 10인 NFET : PFET 크기비를 갖는 것을 특징으로 하는 클럭킹 회로.
  36. 제30항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리를 포함하며, 상기 클럭킹 회로는 동적 랜덤 액세스 메모리 장치의 워드 라인 구동기와 센스 증폭기 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  37. 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 방법에 있어서; (a) 공급 전압 VDD에 따라 변하는 제1전하량을 용량성 부하에 저장시키는 단계; (b) 사기 입력 신호에 응하여 상기 용량성 부하를 선형적으로 방전시키는 단계; (c) 상기 단계(b)와 동시에, 상기 용량성 부하가 미리 정해지며 상기 공급 전압 VDD에 좌우되지 않는 상기 제1전하량 미만인 트리거 레벨 V0전위인 때를 감지하는 단계; 및 (d) 상기 단계(c)에서 미리 정해지며 상기 공급 전압 VDD에 실질적으로 좌우되지 않는 상기 트리거 레벨 VT을 감지한 때에 상기 출력신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭킹 방법.
  38. 제37항에 있어서, 상기 입력 신호의 변화에 응하여 상기 단계(a)와 (b) 사이를 스위칭하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
  39. 제38항에 있어서, 상기 감지 단계(c)의 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 접지 전위 GND에 가까운 전위인 것을 특징으로 하는 클럭킹 방법.
  40. 제37항에 있어서, 상기 감지 단계(c)의 상기 트리거 레벨 V0은 대략 접지 전위 GND보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특깅으로 하는 클럭킹 방법.
  41. 제37항에 있어서, 메모리 장치 내에서 센스 증폭기 셋팅을 제어하기 위하여 상기 메모리 장치 내에서 상기 단계(a) 내지 (d)를 사용하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
  42. 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 방법에 있어서; (a) 전하량을 저장하기 위하여 용량성 부하를 제공하는 단계; (b) 용량성 부하를 접지 전위로부터 선형적으로 충전하는 단계; (c) 상기 단계 (b)와 동시에, 상기 용량성 부하가 상기 공급 전압 VDD의 변화를 트랙킹하도록 미리 정해진 트리거 레벨 V0전위인 때를 감지하는 단계; 및 (d) 상기 단계(c)에서 상기 트리거 레벨 V0을 감지한 때에 상기 출력 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭킹 방법.
  43. 제42항에 있어서, 상기 감지 단계(c)의 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전위 VDD까지의 범위 내에서 공급 전압 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 방법.
  44. 제43항에 있어서, 상기 감지 단계(c)의 상기 트리거 레벨 V0은 대략 공급 전압 VDD보다1개의 트랜지스더 임계 전위 VT만큼 작은 값의 전위인 것을 특징으로 하는 클럭킹 방법.
  45. 제42항에 있어서, 메모리 장치 내에서 센스 증폭기 셋팅을 제어하기 위하여 상기 메모리 창치 내에서 상기 단계 (a) 내지 (d)를 사용하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5896054A (en) * 1996-12-05 1999-04-20 Motorola, Inc. Clock driver
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
US6111813A (en) * 1997-09-30 2000-08-29 Winbond Electronics Corporation Apparatus and method for tracking dynamic sense amplifier enable signals with memory array accessing signals in a synchronous RAM
US5978285A (en) * 1998-06-05 1999-11-02 Micron Technology, Inc. Voltage-dependent delay
US6548359B1 (en) * 1998-08-04 2003-04-15 Texas Instruments Incorporated Asymmetrical devices for short gate length performance with disposable sidewall
JP3676213B2 (ja) * 2000-09-05 2005-07-27 シャープ株式会社 遅延回路及びそれを用いたリング発振器
US6975133B1 (en) * 2004-05-27 2005-12-13 International Business Machines Corporation Logic circuits having linear and cellular gate transistors
JP4916816B2 (ja) * 2006-08-21 2012-04-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7626852B2 (en) * 2007-07-23 2009-12-01 Texas Instruments Incorporated Adaptive voltage control for SRAM
JP2010166108A (ja) * 2009-01-13 2010-07-29 Seiko Instruments Inc 遅延回路
US20100277231A1 (en) * 2009-05-01 2010-11-04 Analog Devices, Inc. filtering on current mode daisy chain inputs
US9261568B2 (en) 2011-02-07 2016-02-16 Analog Devices, Inc. Diagnostic method to monitor battery cells of safety-critical systems
US8929128B2 (en) * 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
JP6063827B2 (ja) * 2013-06-25 2017-01-18 株式会社東芝 遅延回路および半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831674B2 (ja) * 1979-12-19 1983-07-07 株式会社日立製作所 メモリ
JPS5819793A (ja) * 1981-07-27 1983-02-04 Toshiba Corp 半導体メモリ装置
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
DE3586736T2 (de) * 1984-10-11 1993-02-18 Hitachi Ltd Halbleiterspeicher.
US4656612A (en) * 1984-11-19 1987-04-07 Inmos Corporation Dram current control technique
JPH0644393B2 (ja) * 1986-04-08 1994-06-08 日本電気株式会社 半導体メモリ
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
JPH02154393A (ja) * 1988-12-06 1990-06-13 Mitsubishi Electric Corp 半導体記憶回路
KR930006622B1 (ko) * 1990-09-04 1993-07-21 삼성전자 주식회사 반도체 메모리장치
JP3085782B2 (ja) * 1992-05-29 2000-09-11 株式会社東芝 半導体記憶装置
US5424985A (en) * 1993-06-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Compensating delay element for clock generation in a memory device

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