本発明の実施の形態について説明する。本発明の一実施の形態の遅延回路は、ソースが第1の電源に接続された第1のMOSトランジスタと、ソースが第2の電源に接続され、ゲートが該第1のMOSトランジスタのゲートと共通接続されて入力端に接続され、ドレインが該第1のMOSトランジスタのドレインと共通接続されて出力端に接続され、該第1のMOSトランジスタと導電型が異なる第2のMOSトランジスタと、を有するCMOSインバータ(例えばINV1)と、該インバータの出力端に一端が接続されている抵抗(例えばR1)と、該抵抗の他端と第1又は第2の電源(VDD、GND)との間に接続されたMOSキャパシタ(例えばMP203)と、を含む遅延回路ユニットを1つ又は複数段備えている。所望の遅延時間に応じて、入力信号を同相で出力して遅延させる場合、偶数段縦続接続された遅延回路ユニットを含み、入力信号を逆相で出力して遅延させる場合、奇数段縦続接続された遅延回路ユニットを含む。
MOSキャパシタ(MP203、MN203)は、ゲート電圧が、MOSキャパシタ(例えばMP203、MN203)が接続される電源電圧(VDD、GND)のとき蓄積状態とされ、そのゲート電圧の、MOSキャパシタ(例えばMP203、MN203)が接続される電源電圧(VDD、又はGND)から、他方の電源電圧(GND又はVDD)への遷移に従って、基板表面には空乏層や反転層が形成される。すなわち、MOSキャパシタは空乏状態や反転状態となる。
この発明の実施の形態によれば、インバータの出力端に抵抗の一端を接続し抵抗と他端との電源間に、該インバータの出力の該電源電圧側から他方の電源電圧側への遷移で容量値が小から大に変化する容量素子を備えたことにより、電源電圧の低下に対してその遅延時間の増大を抑止し、さらに減少させることができる(電源電圧依存性の逆感度特性)という作用効果を奏する。
本発明は、その一実施の形態において、入力信号を入力端から入力するCMOS型の第1のインバータ(INV1)と、該第1のインバータの出力端に一端が接続されている第1の抵抗(R1)と、第1の抵抗(R1)の他端と第1の電源(VDD)間に接続されたMOSキャパシタ(MP103)よりなる第1の容量と、第1の抵抗(R1)と第1の容量との接続点が入力端に接続されたCMOS型の第2のインバータ(INV2)と、該第2のインバータ(INV2)の出力端に一端が接続されている第2の抵抗(R2)と、第2の抵抗(R2)の他端と第2の電源(GND)間に接続されたMOSキャパシタ(MN103)よりなる第2の容量と、を少なくとも備え、第2の抵抗(R2)と第2の容量(MN103)との接続点を遅延信号の出力端子(OUT)とし、出力端からは、入力信号の遷移エッジを遅延させた信号が出力される。
この実施の形態において、立ち上がりエッジを遅延させて出力する遅延回路の第1のインバータ(INV1)のMOSトランジスタ(MN101)、第2のインバータ(INV2)のMOSトランジスタ(MP102)の閾値が低く設定されている。
この実施の形態において、好ましくは、遅延パスのインバータの出力ノードを遅延パスを経由せずに、遅延パスとは別のリセットパスを介して、当該ノードを高速にリセットする回路を備えている。より詳細には、図2を参照すると、第1のインバータ(INV1)の入力端(IN)に制御端子が接続され、前記第1の電源と前記第1の抵抗(R1)と他端との間に接続された第1のスイッチ(MP104)を有する。第1のインバータ(INV1)の入力端(IN)にその入力端が接続された第3のインバータ(INV01)と、第2の抵抗(R2)の他端と第2の電源(GND)間に接続され第3のインバータ(INV01)の出力端に制御端子が接続された第2のスイッチ(MN104)を有する。
本発明は、別の実施の形態において、図4を参照すると、第1の抵抗(R1)の他端と第1の電源(VDD)間に接続されたMOSキャパシタ(MP203)と、第1の抵抗(R1)の他端と第2の電源(GND)間に接続されたMOSキャパシタ(MN203)と、第2の抵抗(R2)の他端と第1の電源(VDD)間に接続されたMOSキャパシタ(MP204)と、第2の抵抗(R2)の他端と第1の電源(GND)間に接続されたMOSキャパシタ(MN204)と、を備えた構成としてもよい。かかる構成により立ちあがりと立ち下りの遷移に対して、遅延時間は、電源依存性についての逆感度特性を有する。
この実施の形態においても、リセット回路を備えてよい。例えば、図5を参照すると、第1の電源と第1のインバータ(INV1)の給電端子(PMOSトランジスタMP101のソース)との間に接続され、リセット用の制御信号(CS)が第1の論理値のときオンする第3のスイッチ(MP207)を備え、第2のインバータ(INV1)の出力端と第2の電源(GND)間に接続され、制御信号(CS)が第2の論理値のときオンする第4のスイッチ(MN207)を備え、第2のインバータ(INV1)の給電端子(NMOSトランジスタMN102のソース)と第2の電源(GND)間に接続され、制御信号(CS)が第1の論理値のときオンする第5のスイッチ(MN208)を備えている。
この実施の形態において、CMOS型のインバータの出力端に接続される抵抗(例えば、第1の抵抗(R1)、第2の抵抗(R2))は、基板上の拡散抵抗で構成されている。
本発明に係る半導体記憶装置は、その好ましい一実施の形態において、複数のメモリセルがアレイ状に配置されてなるメモリセルアレイ(図6のセルコア部20)と、供給される電源電圧に依存しない定電圧を昇圧電圧(VBOOST)として入力し、選択されたワード線を前記定電圧で駆動するワード線駆動回路(図6の13)と、を備え、選択されたビット線(図6の16)の振幅の高位側電圧は前記電源電圧(VDD)とされる。
この実施の形態において、センスアンプ(図6の14)は、選択されたビット線の高位側を前記電源電圧まで増幅する。本発明の半導体記憶装置は、その好ましい一実施の形態において、メモリセルアレイ(図6のセルコア部20)への制御信号の遷移タイミング、及び/又は、前記制御信号のパルス幅を規定するための信号を生成する回路を含む周辺回路が、入力された信号を遅延させる遅延回路(図6の11)を備え、前記遅延回路は、前記遅延回路に供給される電源電圧が高いときよりも低いときの方が遅延時間が短い特性(図11参照)を有する。
本発明の半導体記憶装置は、その好ましい一実施の形態において、周辺回路からメモリセルに供給される制御信号の遷移エッジのタイミング、あるいはそのパルス幅を規定する信号を生成するための遅延回路(図6の11)として、上記各実施の形態で説明した、遅延時間の電源電圧依存性が、逆特性を有する遅延回路が用いられる。
また、本発明の半導体記憶装置は、その好ましい一実施の形態において、Xデコーダ、Yスイッチセレクタ、センスアンプ等の少なくともいずれか1つを含む周辺回路部の電源電圧VDDは低電圧化され、セルコア部(メモリセルアレイ)も低電圧化された電源電圧VDDで駆動され、低消費電力化を図っている。セルコア部に供給される制御信号の電圧(昇圧電圧VBOOST)は電源電圧に依存しない一定電圧が供給される。本発明の半導体記憶装置は、その好ましい一実施の形態において、周辺回路からメモリセルに供給される制御信号の遷移エッジのタイミング、あるいはそのパルス幅を規定する信号を生成するための遅延回路が低電圧の電源電圧で駆動される。
本発明の半導体記憶装置は、その好ましい一実施の形態において、遅延回路(11)によって生成される信号により、遷移エッジ等が規定される制御信号により、Xデコーダのワード線ドライバ、センスアンプの活性化を制御する信号、ビット線のプリチャージを制御する信号を生成する。このため、周辺回路部を低電圧電源駆動とした場合にも、制御信号の遅延時間は、高電源電圧のときと比べて遅れず、アクセス速度の低下(遅延の増大)を抑止している。
この実施の形態において、昇圧電圧(VBOOST)は電源電圧に依存しない一定の昇圧電圧を生成する回路は、図8を参照すると、電源電圧に依存しない基準電圧Vrefを生成する回路(30)と、基準電圧と、出力される昇圧電圧を分圧した分圧電圧を比較する比較回路(41)と、比較回路(41)の比較結果を受け、前記分圧電圧が前記基準電圧よりも小であることを示す場合に、チャージポンプを充電し昇圧を行う昇圧回路(40)とを備えている。昇圧電圧(VBOOST)が、ワード線ドライバの電源電圧として供給され、選択されたワード線には前記昇圧電圧が供給され、電源電圧の低下に対して、ワード線に供給される昇圧電圧は電源電圧が高いときと同一に保たれ、電源電圧の低下によるメモリセルのアクセス速度の低下が抑止される。
本発明は、メモリセルアレイの周辺回路は、例えば半導体記憶装置に供給される電源電圧(VDD)で駆動され、該周辺回路からメモリセルアレイに供給される制御信号の遷移タイミングの遅延時間及び/又は前記制御信号のパルス幅を規定するための信号を生成する遅延回路として、上記した、遅延時間が逆感度特性の遅延回路を備えている。該遅延回路(図14の11A)は、半導体記憶装置に供給される電源電圧(VDD)を降圧回路(図14の50)で降圧した降圧電源電圧で駆動される。この実施の形態においても、メモリセルアレイに供給される昇圧電圧として電源電圧に依存しない基準電圧に基づき、電源電圧に依存しない一定電圧を供給する昇圧回路(図14の40)を備えている。メモリセルアレイ(セルコア部20)は、半導体記憶装置に供給される電源電圧を降圧回路(図14の50)で降圧した降圧電源電圧で駆動される。
本発明に係る遅延方法の一実施の形態は、論理信号の遷移エッジを1つ又は複数段縦続接続されたインバータを用いて遅延させる遅延方法において、前記インバータの出力端に抵抗(図1のR1、R2)の一端を接続し、前記抵抗の他端をMOSキャパシタ(図1のMP103、MN103)を介して電源(VDD、GND)に接続した回路構成において、
(a)インバータの入力端に、入力端子よりもしくは前段のインバータの出力端に一端が接続された抵抗の他端より、立ち上がり又は立ち下りの遷移信号(過渡信号:transient signal)が入力される第1のステップと、
(b)前記遷移信号が入力された前記インバータに対応する前記MOSキャパシタが接続されている電源側に対応する一の論理値から他の論理値への、前記インバータの出力信号の遷移において、前記MOSキャパシタ(図1のMP103、MN103)が反転状態に変化する第2のステップを含む。
本発明に係る半導体記憶装置の制御方法の一実施の形態は、Xデコーダ、Yスイッチセレクタ、センスアンプを含む周辺回路(図6の10)の電源電圧を低電圧化で駆動し、メモリセルアレイ(図6の20)に供給される昇圧電圧は電源電圧に依存しない一定電圧が供給され、前記周辺回路からメモリセルに供給されるパルス状の信号を生成するための遅延回路(図6の11)による信号の遅延を、上記遅延方法で行う。
本発明に係る半導体記憶装置の制御方法の他の実施の形態は、前記周辺回路を、電源電圧で駆動し、前記遅延回路を電源電圧を降圧した降圧電源電圧で駆動し、メモリセルアレイに供給される昇圧電圧は電源電圧に依存しない一定電圧が供給され、前記メモリセルアレイを、電源電圧を降圧した降圧電源電圧で駆動し、前記周辺回路からメモリセルに供給されるパルス状の信号を生成するための遅延回路(図6の11)による信号の遅延を、上記遅延方法で行い、遅延回路を電源電圧を降圧した降圧電源電圧で駆動する。
このように、本発明の半導体記憶装置の実施の形態によれば、アクセスの高速化とスタンバイ電流の減少等の低消費電力化の要請に応じ、駆動電源(したがって消費電力)とアクセス時間を最適化することができる、という顕著な作用効果を奏することができる。例えば周辺回路とセルコア部をともに低電圧の電源電圧で駆動しながら、アクセス時間の過剰な増大を回避している。あるいは、周辺回路を高電圧の電源電圧で駆動し、セルコア部を低電圧の電源電圧で駆動することで、アクセスの高速化と、消費電力の増大の抑制の両立を図ることができる。
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図1は、本発明の一実施例(第1の実施例)に係る遅延回路の構成を示す図である。
図1を参照すると、本発明の第1の実施例の遅延回路は、第1段目の回路として、ソースが高位側の電源VDDに接続されたPチャネルMOSトランジスタMP101と、ソースが低位側の電源GNDに接続され、ゲートがPMOSトランジスタMP101のゲートと共通接続されて入力端子INに接続され、ドレインがPMOSトランジスタMP101のドレインと共通接続されて抵抗R1の一端に接続されているNMOSトランジスタMN101からなるCMOS型の第1のインバータINV1を備え、抵抗R1の他端と電源VDD間に接続されたPMOSトランジスタMP103よりなるMOSキャパシタを備えている。このPMOSトランジスタMP103は、ゲートが抵抗R1の他端に接続され、ソースとドレインは、このPMOSトランジスタの基板ゲート(Substrate Gate)電位でもある電源電圧VDDに接続されている。
2段目の回路として、ソースが電源VDDに接続されたPMOSトランジスタMP102と、ソースが電源GNDに接続され、ゲートがPMOSトランジスタMP102のゲートと共通接続されて、MOSトランジスタMP103のゲートと抵抗R1との接続点に接続され、ドレインがPMOSトランジスタMP102のドレインと共通接続されて抵抗R2の一端に接続されるNMOSトランジスタMN102とからなるCMOS型の第2のインバータINV2と、抵抗R2の他端と電源GND間に接続されたNMOSトランジスタMN103よりなるMOSキャパシタを備えている。このNMOSトランジスタMN103はゲートが抵抗R2の他端に接続され、ソースとドレインは、このNMOSトランジスタの基板ゲート(Substrate Gate)電位でもあるグランド電源GNDに接続されている。
本発明の第1の実施例の遅延回路は、入力端子INに入力された信号を入力とする第1のインバータINV1で反転出力し、第1のインバータINV1の出力を入力とする第2のインバータINV2で反転出力し、入力端子INに入力される信号を遅延させた同相の信号を出力端子OUTから出力する。なお、図1では、2段のインバータが示されているが、4段、6段等であってもよい。また遅延回路が入力端子INに入力される信号と逆相の信号を出力する場合、奇数段のインバータよりなる。
本発明の第1の実施例の遅延回路の動作について以下に説明する。トランジスタMP101、MN101からなる第1のインバータINV1とMOSキャパシタMP103、トランジスタMP102、MN102からなる第2のインバータINV2とMOSキャパシタMP104からなる回路は、図17に示した構成に対応している。
MOSキャパシタMP103、MN103は、それぞれ、インバータINV1の出力の電源電圧VDDからグランド電圧GNDへの遷移、インバータINV2の出力のグランド電圧GNDから電源電圧VDDへの遷移に対して、オフ状態からオン状態(反転状態)となる。すなわち、インバータINV1の出力信号電圧の電源電位からグランド電圧への立ち下り遷移において、MOSキャパシタMP103の基板表面には、空乏層、反転層が形成され、その容量値は、インバータINV1の出力信号電圧の低下にしたがって大きくなる。典型的なMOSキャパシタのC−V特性から、MOSキャパシタのゲート電圧Vgが閾値電圧Vtの数倍程度になると、MOSキャパシタの容量値は、ゲート絶縁膜の容量値(蓄積状態での容量)に近づく。
インバータINV1の出力信号電圧が電源電圧VDDから若干下がった時点と、電源電圧VDDからPMOSキャパシタMP103の閾値電圧Vtphを超えて、すなわち、VDD−|Vtph|以下に下がっていく遷移の過程で、遅延パスのMOSキャパシタMP103を含むCR回路(抵抗R1とMOSキャパシタMP103)の時定数の値が変化し、次第に大きくなっていく。
またインバータINV2の出力信号電圧のグランド電圧から電源電圧への立ち上がり遷移において、NMOSキャパシタMN103の基板表面には、反転層が形成され、その容量値は、インバータINV2の出力信号電圧の上昇にしたがって大きくなる。インバータINV2の出力信号電圧がグランド電圧GNDから若干上がった時点と、NMOSキャパシタMN103の閾値電圧Vthnを超えて上がっていく遷移の過程で、遅延パスのNMOSキャパシタMN103を含むCR回路(抵抗R2とMOSキャパシタMN103)の時定数の値は、時不変でなく、次第に大きくなっていく。
すなわち、本発明の第1の実施例において、インバータINV1の出力信号の立ち下り波形は、図19にaとして示すように、立ち下り遷移の最初に、PMOSキャパシタMP103の容量値は小であるため、その時定数は小さく、時間変化に対する振幅値の減少の割合は大きく、グランド電圧に近づくと、容量値が大きくなり、時間変化に対する振幅値の減少の割合は小さくなる(波形は鈍ってくる)。この図19は、遅延回路のインバータの立ち下り波形を、本発明と、図15の従来の構成と比較して説明するための図であり、横軸は時間、縦軸は電圧を表している。
図1において、インバータINV1の出力信号の立ち下り時の遅延パスとして、インバータINV1のNMOSトランジスタMN101がオンし、一端が電源VDDに接続された容量素子(PMOSキャパシタMP103)の他端(ゲート端子)には、電源GND側から抵抗R1を介して、負の電荷(−Q)が蓄積され、電源VDD端子側には電荷(+Q)が蓄積される。容量素子(PMOSキャパシタMP103)の一端は電源電圧VDDとされ、容量素子の容量値をC(ここでは時不変で近似する)、他端(ゲート端子)の端子電圧をV、NMOSトランジスタMN101に流れる電流値をIとすると、
+Q=C×(VDD-V)となり、
V=R1×I、dQ/dt=Iより、
R1×C(dV/dt)+V=0
(ただし、t=0で、V=VDD)
が成り立ち、容量素子の他端(PMOSキャパシタMP103のゲート端子)の立ち下がり波形
V=VDD×exp{−t/(R1×C)}
が求められる。この例では、インバータINV1の出力端とグランド電源GND間の寄生容量(stray capacitor)は無視されている。
また、インバータINV2の出力信号の立ち上がり波形は、遷移の最初に、時定数は小さく、時間変化に対する振幅値の増大の割合は大きく(傾き大)、電源電圧VDDに近づくと、容量値、したがって時定数が大きくなり、時間変化に対する振幅値の増加の割合は小さくなる(波形は鈍ってくる)。
図1に示した構成と比較して、図15の構成の場合、インバータJV1の出力信号電圧の電源電位VDDからグランド電圧への立ち下り遷移において、MOSキャパシタJN1のゲート電圧は、電源電位からグランド電圧に遷移し、MOSキャパシタJN1は反転状態から空乏状態に変化し、その容量値は、インバータJV1の出力信号電圧の低下にしたがって小さくなる。インバータJV1の出力信号の立ち下り波形は、図19にbとして示すように、遷移の最初にその時定数は大きいことから傾きは緩やかであり、グランド電圧GNDに近づくにつれ、容量値が小さくなり、時間変化に対する振幅値の減少の割合は大きくなる。
本発明の第1の実施例では、インバータINV1の出力信号の立ち下り波形の遷移の最初に時定数は、該遷移の終わりの方と比べて小さく、立ち下りの傾きは急であるため、遷移の開始から、インバータINV1の出力信号の立ち下りを受ける次段のインバータINV2のPMOSトランジスタMP102の閾値Vtphを超えるまでに要する時間tA(図19参照)は、遷移の始めに時定数が大きい場合と比べて、早まる。なお、次段のインバータINV2のPMOSトランジスタMP102は、前段の抵抗R1とMOSキャパシタMP103のゲートとの接続点の電圧が、VDD−|Vthp|以下となると、オン状態となり、MOSキャパシタMN103の充電を開始する。また、インバータINV2の出力信号の立ち上がり波形は、遷移の最初の時定数が、該遷移の終わりの方と比べて小さく、遷移の開始から、出力信号電圧が所定のレベル(例えば論理閾値電圧)を超えるまでの時間は、最初時定数が大きい場合と比べて、早まる。一方、図15の構成の場合、インバータJV1の出力信号の立ち下り波形の遷移の最初の時定数は、該遷移の終わりの方と比べて大きく傾きは緩やかであるため、遷移の開始から、インバータINV2を構成するPMOSトランジスタの閾値Vtphを超えるまでの時間(図19のtB参照)は、遷移の始めに時定数が小さい場合と比較して、遅くなる。
本発明の第1の実施例において、インバータINV1の出力信号の立ち下り波形が遷移の最初に急減に立ち下がることにより、該インバータの出力信号が閾値Vtphを超えるまでの時間が短いことは、電源電圧VDDが低下した場合に、遅延時間の増大の抑止効果に、より有効に利いてくる。この作用効果も、本実施例の作用効果の特徴の1つをなしている。
そして、本発明の第1の実施例においては、電源電圧VDDが低下し、インバータを構成するMOSトランジスタの駆動電流が減少して見かけ上、オン抵抗ronが増大すると、MOSキャパシタMP103、MN103の容量値が相対的に減少し、これにより、遅延量の増大を抑制するようにしている。すなわち、MOSキャパシタのゲート電圧Vgの振幅は電源電圧VDDとされ、電源電圧VDDの低下により、MOSキャパシタのゲート電圧が電源電圧のときの閾値電圧Vtとの比が小さくなり、MOSキャパシタの容量が減少する。例えばNMOSキャパシタのゲート電圧が3Vtから2Vtとなった場合、MOSキャパシタの容量値は減少し、インバータのトランジスタのオン抵抗とMOSキャパシタからなる時定数は、電源電圧低下時にも、MOSキャパシタの容量値が小さくなることから、その増大が抑止されており、遅延時間の増大が抑止される。この作用効果も、本実施例の作用効果の特徴の1つをなしている。
このようにして、本発明の第1の実施例の遅延回路は、インバータINV1の入力信号の立ち上がりの遷移エッジに対して、電源電圧VDDの低下に対する、遅延時間の増大を抑制している。
さらに、この実施例では、図18に示した構成と同様、第1のインバータINV1のNMOSトランジスタMN101を閾値電圧Vthnが低く設定されており、第1のインバータINV1のNMOSトランジスタMN101を閾値電圧Vthpが低く(絶対値|Vthp|が小さく)設定されている。
かかる構成により、電源電圧VDDの低下に対して、第1のインバータINV1の入力閾値を下げ、第2のインバータINV2の入力閾値を上げており、電源電圧VDDの低下に対して、入力信号のhighレベルへの立ち上がり遷移の遅延を、入力信号のlowレベルへの立ち下がり遷移に対して、相対的に短くしている。このため、入力信号のhighレベルへの立ち上がりの遅延時間の電源電圧依存性を抑制している。
インバータの出力部の信号の遷移によって、オフ状態からオン状態となるMOSキャパシタと、インバータの入力閾値の制御により、図1に示した遅延回路は、入力信号のlowレベルからhighレベルへの立ち上がり遷移の遅延時間の電源電圧依存性(電源電圧の低下で遅延時間が増大するという特性)が抑制され、電源電圧の低下に対する遅延時間の感度(依存性)を示す傾きは、かなり、平坦なものに制御されている。この作用効果も、本実施例の作用効果の特徴の1つである。
さらに、本実施例では、第1のインバータINV1の出力とMOSキャパシタMP103のゲート端子との間に、抵抗R1を備えており、第2のインバータの出力とMOSキャパシタMN103のゲート端子との間に抵抗R2を備えている。抵抗Rと容量CからなるCR回路の出力は、抵抗Rと容量Cの時定数tτ(=RC)に従って遷移する。
このCR回路の立ち上がり信号波形は、
振幅×{1−exp(-t/tτ)}
立ち下がり信号波形は、
振幅×exp(-t/tτ)
とされる。
ここで、抵抗値Rは、電源電圧VDDによらず一定であることから、使用する振幅を小さくすると、あるレベル、例えば論理閾値に達するまでに要する遅延時間も短縮する。これは、例えばCR回路の立ち上がりあるいは立ち下り信号波形の遷移における遷移開始点と遷移終了点(あるいはhighレベルとlowレベルに対応する2つのポイント)を直線で結んで近似した場合、振幅が1/2となれば、遷移時間も1/2となることからも、明らかである。すなわち、電源電圧VDDの低下に対して、1段目のインバータINV1の立ち下り時間tr、2段目のインバータINV2の立ち上がり時間tfを短縮しており、電源電圧VDDの低下に対して、遅延回路における入力信号の立ち上がりから出力信号の立ち上がりまでの伝搬遅延時間tpdを短縮させている。
次に、この実施例で用いられる抵抗R1、R2について説明しておく。抵抗R1、R2としては、例えば、基板表面の不純物拡散層よりなる拡散抵抗が用いられる。P型基板あるいは、ウエル内に設けられるn型拡散層、あるいはn−拡散層(例えば、不純物濃度が高精度に制御されているLDD(Lightly Doped Drain)領域と同一の不純物濃度)が用いられる。
電源電圧の変動(低下)に対する遅延回路の伝搬遅延時間tpdのばらつきを小さくするには、インバータの出力部に接続される抵抗(R1、R2)を高抵抗とすればよい。一方、高抵抗を拡散抵抗で実現する場合、その面積が増大する。抵抗(R1、R2)の抵抗値は、低電圧化させる電源電圧の範囲と、遅延時間の設定遅延量、及びその変動の程度等に基づき、設定されるが、実用上、抵抗値は、インバータのMOSトランジスタのオン抵抗と同程度の数十キロオームとするか、あるいは数メガオーム程度としてもよい。トランジスタのオン抵抗と同程度の抵抗値とした場合、トランジスタの拡散層と同じ程度の面積で作成され、チップ面積の増大が抑止される。
次に、本発明の遅延回路の別の実施例について説明する。図2は、本発明の第2の実施例に係る遅延回路の構成を示す図である。図2において、図1と同一の構成要素には、同一の参照番号が付されている。本発明の第2の実施例は、図1に示した実施例の遅延回路に、遅延パスとは別にリセット回路を設けたものである。すなわち、図2を参照すると、ソースが電源VDDに接続され、ドレインが抵抗R1とMOSキャパシタMP103のゲートとの接続点に接続され、入力信号をゲートに入力するPMOSトランジスタMP104と、入力信号を入力しその反転信号を出力するインバータINV01と、ソースがGNDに接続され、ドレインが抵抗R2とMOSキャパシタMN103のゲートとの接続点に接続され、インバータINV01の出力信号をゲートに入力するNMOSトランジスタMN104とを備えている。
この実施例では、前記第1の実施例と同様、端子INに入力される入力信号がlowレベルからhighレベルに立ち上がると、出力端子OUTからの出力信号が遅延して立ち上がる。そして、電源電圧VDDの低下に対して、入力信号のlowレベルからhighレベルへの立ち上がりに対する、出力信号のlowレベルからhighレベルへの立ち上がりまでの伝搬遅延時間は短縮される。一方、電源電圧VDDの低下に対して、入力信号のhighレベルからlowレベルへの立ち下がりに対する、出力信号のhighレベルからlowレベルへの立ち上がりまでの伝搬遅延時間は短縮されず、通常の通り、増加する。
本発明の第2の実施例の動作について説明する。この実施例では、入力信号が立ち下がると、リセットパスを介して、インバータINV1の出力をリセットする。すなわち、入力信号がhighレベルからlowレベルに立ち下がると、ゲート電位がlowレベルとなったトランジスタMP104が導通し、インバータINV1の遅延なく、ただちに、MOSキャパシタMP103のゲート電位(インバータINV2の入力端)を電源電圧VDDとする。
また、インバータINV1、INV2の遅延パスを経由せず、リセットパスを介して、ただちに、出力端子OUTをグランド電圧GNDとする。すなわち、入力信号がhighレベルからlowレベルに立ち下がると、インバータINV01の電位がhighレベルとなり、トランジスタMN104が導通し、出力端子OUTを放電してグランド電圧GNDにリセットする。
この実施例では、かかる構成により、入力端子INに入力されるパルス信号が立ち下がってから、直ちに次のパルス信号が入力される場合にも、遅延回路は、2つの連続するパルス信号の立ち上がりエッジをそれぞれ遅延させて出力することができる。
一方、リセット回路を備えていない図1に示した前記実施例の遅延回路においては、入力信号の立ち下がりに対してその出力信号は、図3に、破線で示すように、遅延して出力され、入力信号の立ち下がりのタイミングから、この破線に対応するタイミングの間に、入力端子INに立ち上がり遷移を有する2番目のパルス信号が入力された場合、当該2番目のパルス信号の立ち上がりの直前でインバータINV1、INV2の出力部は、それぞれ、電源電圧VDD、グランド電圧GNDに設定されていず、2番目のパルス信号の立ち上がりエッジを、本来の遅延量分、遅延させて出力することができない場合がある。
これに対して、本発明の第2の実施例の遅延回路においては、入力信号の立ち下がりで、遅延パスとは独立したリセット回路により、インバータINV1、INV2の出力ノードをリセットしているため、遅延回路に先行のパルス信号が入力されてから次のパルス信号が入力されるまでの時間間隔の短縮を図っている。
次に、本発明の第3の実施例について説明する。図4は、本発明の第3の実施例の構成を示す図である。図4を参照すると、この第3の実施例は、第1のインバータINV1の出力端に一端が接続された抵抗R1の他端と電源VDD間に接続されたPMOSキャパシタMP203と、抵抗R1の他端とグランド電源GND間に接続されたNMOSトランジスタMN203と、第2のインバータINV2の出力端に一端が接続された抵抗R2の他端と電源VDD間に接続されたPMOSキャパシタMP204と、抵抗R2の他端とグランド電源GND間に接続されたNMOSトランジスタNM204と、を備えている。
本発明の第3の実施例では、前記実施例と同様、入力信号のlowレベルからhighレベルへの立ち上がりの遷移エッジに対する遅延パスが、電源電圧の低下に対して遅延時間が短縮するという逆感度特性を有することに加え、入力信号のhighレベルからlowレベルへの立ち下がりの遷移エッジに対しても、電源電圧の低下に対して逆感度特性を有する遅延パスが用意されている。すなわち、入力信号のhighレベルからlowレベルへの立ち下がりの遷移エッジに対して、インバータINV1の出力端に接続される抵抗R1とNMOSトランジスタMN203、インバータINV2の出力端に接続される抵抗R2とPMOSトランジスタMN204の遅延パスにより、電源電圧の低下に対する遅延時間の増大を抑止している。
そして、本発明の第3の実施例では、インバータINV1を構成するNMOSトランジスタMN201とPMOSトランジスタMP201はともに低い閾値電圧とされている。インバータINV2を構成するNMOSトランジスタMN202とPMOSトランジスタMP202も、ともに低閾値電圧とされている。
本発明の第3の実施例は、かかる構成により、入力信号の立ち上がり、立ち下りのいずれの遷移に対しても、電源電圧VDDの低下に対して、遅延時間は増大せずに短縮されるという逆感度特性(「逆特性」ともいう)を有する。
次に、本発明の第4の実施例について説明する。図5は、本発明の第4の実施例の遅延回路の構成を示す図である。図5において、図4と同一の構成要素には、同一の参照番号が付されている。なお、図5では、インバータ4段の構成が示されているが、本発明はかかる構成に限定されるものではない。本発明の第4の実施例は、図4に示した前記第3の実施例の構成に対して、遅延パスとは別に、リセット回路を追加したものである。以下では、前記第4の実施例との相違点をなすリセット回路の構成について説明する。
図5を参照すると、リセット回路は、高位側の電源VDDと第1のインバータINV1のMOSトランジスタMP201のソースとに、ソースとドレインとがそれぞれ接続され、チップセレクト信号(CS ̄:lowレベルでアクティブ)をゲートに入力するPMOSトランジスタMP207と、インバータIV1の出力端と抵抗R2の一端との接続点とグランド電源GNDとにドレインとソースがそれぞれ接続され、チップセレクト信号(CS ̄)をゲートに入力するNMOSトランジスタMN207と、インバータINV2のMOSトランジスタMN202とグランド電源GNDとにドレインとソースがそれぞれ接続され、チップセレクト信号の反転信号(CS;信号CS ̄を反転した信号)をゲートに入力するNMOSトランジスタMN208と、を備えている。後段のインバータINV3、INV4についても同様の構成とされる。
次にリセット回路の動作について説明する。チップセレクト信号(CS ̄)がlowレベルのとき、PMOSトランジスタMP207がオンし、インバータINV1が電源VDDに接続され、NMOSトランジスタMN208がオンし、インバータINV2が電源GNDに接続される。チップセレクト信号(CS ̄)がlowレベルからhighレベルに遷移すると、PMOSトランジスタMP207がオフし、インバータINV1は電源VDDと非導通とされ、NMOSトランジスタMN208がオフし、インバータINV2が電源GNDと非導通とされる。このとき、NMOSトランジスタMN207がオンし、インバータINV1の出力はグランド電圧とされる。インバータINV3とインバータINV4の組も、インバータINV1とインバータINV2の組と同様にリセットされる。
次に、本発明の半導体記憶装置の実施例について説明する。図6は、本発明の半導体記憶装置の第1の実施例の構成を示す図である。
図6を参照すると、この半導体記憶装置は、アドレス信号、データ信号、制御信号等を入力とし、データ等を出力する周辺回路部10と、セルコア部(周辺回路を除くメモリセルコア部)20とを備えている。セルコア部20のワード線とビット線の交差部にメモリセル200を備えている。メモリセル200は1トランジスタ−1キャパシタ構成とされ、ゲートがワード線201に接続され、ソースとドレインの一方がビット線202に接続されたNMOSトランジスタ203をセルトランジスタとして備え、トランジスタ203のドレインとソースの他方は、容量204の一端に接続され、容量204の他端は、例えばハーフVCC方式に従って1/2VDD(電源電圧の1/2)に接続されている。なお、容量204の他端をグランド電源に接続してもよいことは勿論である。
この発明の半導体記憶装置の一実施例において、周辺回路部10の遅延回路11は、例えば前記第1乃至第4の実施例の構成が用いられる。すなわち、周辺回路部10からセルコア部20に供給される制御信号の立ち上がり(あるいは立ち下り)の遷移タイミング、あるいは、制御信号のパルス幅を規定する立ち下り(あるいは立ち上がり)の遷移タイミングを生成するための遅延信号を出力する遅延回路は、電源電圧の低下に対して遅延時間が減少する逆感度特性を示す遅延回路からなる。
遅延回路11に入力される信号φpと遅延回路11の出力を入力とする論理回路12の演算結果に基づき、例えば選択されたワード線15を駆動するワード線ドライバ13への入力信号が生成される。同様にして、メモリセルコア20のデータ線16(ビット線)に接続されるセンスアンプ14の活性化を制御する信号、ビット線のプリチャージを制御する信号も、それぞれに用意されている遅延回路(不図示)の出力に基づき生成される。これらの遅延回路も、電源電圧の低下に対して遅延時間が減少する逆感度特性を示すものとされる。
ワード線を駆動するドライバ13は、昇圧回路40からの昇圧電圧VBOOSTで駆動され、ワード線ドライバ13に入力される信号がアクティブのとき、ワード線15を高電圧にドライブする。昇圧電圧VBOOSTと電源電圧VDDとの差電圧が大きいほど、セルコア部20のメモリセルトランジスタ203は高速化するが、消費電流が増大する。したがって、このままでは、スタンバイ時の低消費電流化を図る構成には適さない場合がある。この実施例の半導体記憶装置では、後述するように、周辺回路部10やセルコア部20は、好ましくは、低電圧の電源電圧で駆動される。
本発明の半導体記憶装置の一実施例においては、電源電圧に依存しない基準電圧Vrefを生成するリファレンス電源回路30と、基準電圧Vrefに基づき電源電圧に依存しない昇圧電圧を生成するブースト回路40とを備えている。ブースト回路40からの昇圧電圧VBOOSTがワード線ドライバ13に供給され、ワード線には、電源電圧に依存しない一定の昇圧電圧が供給される。
昇圧電圧VBOOSTを電源電圧の高低に依存しない定電圧としていることは、この実施例の半導体記憶装置の主たる特徴の1つをなしている。
また、この実施例の半導体記憶装置において、周辺回路部10と、セルコア部20、リファレンス電源30、ブースト回路40には、電源電圧VDDが供給される。この実施例において、半導体記憶装置の電源端子に供給される電源電圧VDDは低電源電圧とされており、半導体記憶装置内部では、降圧した内部電源電圧VINTは用いていない。
そして、図6に示すように、周辺回路部10とセルコア部20を低電圧の電源電圧VDDで駆動し、所望のアクセス速度を実現していることは、この実施例に係る半導体記憶装置の主たる特徴の1つをなしている。
すなわち、この実施例の半導体記憶装置では、セルコア部20の低電源電圧で駆動する場合にも、セルコア部20のワード線201とビット線202の交差部のNMOSトランジスタ203において、選択されたワード線201に接続されるゲートには、電源電圧に依存しない一定電圧が供給されており、低電源電圧で駆動するときの昇圧電圧VBOOSTと電源電圧VDDとの差電圧は、大きく設定されることになる。
この結果、この実施例の半導体記憶装置では、低電圧の電源電圧でセルコア部20を駆動している場合にも、メモリセルトランジスタ203の高速化が図られるとともに、セルトランジスタ203の出力に一端が接続されるセル容量204には、必要な書き込み電圧が印加されることになる。
図9は、本発明に係る半導体記憶装置における昇圧電圧VBOOSTと電源電圧VDDの関係を説明するための図である。図9に示すように、本発明に係る半導体記憶装置の実施例においては、昇圧電圧VBOOSTは、電源電圧VDDの高低に依存せず一定とされ、電源電圧VDDが低電圧のとき、電源電圧VDDとのレベル差は、高い電源電圧で駆動するときよりも大きくなる。
電源電圧VDDが高電圧のとき、昇圧電圧VBOOSTと電源電圧VDDのレベル差は、高い電源電圧で駆動するときよりも小さくなるが、電源電圧の使用電圧範囲の上限において、昇圧電圧VBOOSTとして、電源電圧VDD+Vt(ただし、VtはNMOSトランジスタの閾値電圧)程度あるいはこれ以上は確保されている。
図6に示した実施例において、ロウアドレスをデコードし選択されたワード線を駆動するXデコーダ、カラムアドレスをデコードし選択されたビット線のYスイッチをオンするYスイッチセレクタ、ビット線電位を増幅するセンスアンプ14等からなる周辺回路10及びセルコア部20の電源電圧VDDが低電圧化された場合にも、メモリセルトランジスタのゲート等、セルコア部20に供給される昇圧電圧は、電源電圧に依存しない一定電圧が供給される。
図7は、図6に示した非同期型のダイナミックRAMのタイミング動作を説明するための図である。メモリサイクルのアドレスの遷移が、図示されないアドレス遷移検知回路で検出され、ATD信号がアクティブとされ、このATD信号、アドレス信号のデコード結果、及び、メモリのアクセスを制御する図示されない制御信号(例えばチップ選択信号、ライトイネーブル信号)等に基づき、ロウアドレスを活性化させるストローブ信号φp(エッジ、又はパルス信号)が生成される。図7のタイミング図において、例えばメモリサイクルの開始からワード線の立ち上がりまでの時間は、周辺回路部10のアクセス時間(遅延時間)とされ、それ以降は、セルコア部20のアクセス時間(遅延時間)とされる。
論理回路12は、この信号φpと、信号φpを遅延回路11で遅延させた信号との論理演算(例えばAND演算)をとり演算結果を出力する。AND演算の場合、信号φpの立ち上がりの遷移エッジと、その遅延信号の立ち上がりの遷移エッジでパルスの立ち上がりと立ち下りが規定される信号が出力される。この論理回路12の出力信号に基づき、ワード線ドライバ13は、ワード線を駆動し、ワード線の立ち上がり、あるいは、立ち下り(パルス幅)が制御される。同様にして、ビット線16に読み出された信号を増幅するセンスアンプ14の活性化を制御する信号φSE、あるいは、図示されないYスイッチイネーブル信号、ビット線を1/2VDDにプリチャージする制御信号等が生成される。選択されたビット線の振幅の高位側はセンスアンプ14によって電源電圧VDDにまで増幅される。またダイナミックランダムアクセスメモリのリフレッシュ動作は、センスアンプ14で読み出され増幅されたビット線の電圧がメモリセルへ書き戻されることで行われる。
図6の遅延回路11に、前記第1乃至第4の実施例の構成を用いた場合、周辺回路部の電源電圧VDDとして低電圧の外部電源電圧を用いた場合、遅延回路11の遅延時間は、高い電源電圧で駆動した場合よりも短縮され、昇圧電圧レベルに駆動されたワード線の立ち上がり遷移タイミング、及びパルス幅の遅延、センスアンプ14の活性化信号φSEのパルスの遷移タイミング、及びパルス幅等の遅延は増大せず、セルコア部のアクセス時間は短縮される。
一方、周辺回路部10の一般の論理回路の遅延時間は、電源電圧の低下により増大する特性を有しており、周辺回路部10が低電圧の電源電圧VDDで駆動されていることから、高い電源電圧で駆動する場合よりも、そのアクセス時間は、従来の技術で説明した通り、多少増大している。この結果、セルコア部20の遅延(増大)と周辺回路部10の遅延(短縮)とを合わせた総合の遅延時間tdは、低電圧の電源電圧VDDで駆動した場合、その増加量は抑止されている。
図8は、本発明の一実施例の昇圧電圧VBOOSTの生成回路の構成を示す図である。図8を参照すると、図6のリファレンス電源回路30として、温度、電源電圧の変化によらずに一定の基準電圧Vrefを出力するバンドギャップ・リファレンス(band-gap-reference)回路30を備えている。バンドギャップ・リファレンス回路30は、基準電圧Vrefとして、例えばVref=VBE+K×VT(ただし、Kは定数、VBEはバイポーラトランジスタのベース・エミッタ間電圧、VT(=kT/q)は熱電圧であり、qは電子の単位電荷、kはボルツマン定数、Tは絶対温度である)を出力する。そして、バンドギャップ・リファレンス回路30から出力される基準電圧Vrefと、昇圧電圧VBOOSTを分圧抵抗R11とR12で分圧した電圧とを電圧比較するコンパレータ回路41と、コンパレータ回路41での比較結果を受け、分圧電圧が基準電圧Vrefよりも小であることを比較結果が示している場合に、チャージポンプを充電し昇圧を行うブースト回路40とを備えている。ブースト回路40は電源電圧VDDに依存しない基準電圧Vrefに基づき昇圧電圧を生成しており、このため、出力される昇圧電圧VBOOSTは、電源電圧VDDの高低の変化に依存しない定電圧とされる。
昇圧電圧VBOOSTは、図6のワード線ドライバ13等の駆動電源電圧として供給され、選択されたワード線は電源電圧に依存しない昇圧電圧で駆動される。電源電圧VDDの低下に対して、ワード線に供給される電圧は、電源電圧VDDが高いときと同一に保たれ、電源電圧の低下によるメモリセルのアクセス速度の低下が抑止される。
かかる構成により、本実施例の半導体記憶装置では、電源電圧に低位電圧動作時にも、選択ワード線等の昇圧電圧は電源電圧に依存せず一定とされている。このため、メモリセルのアクセス時間の増大は抑止されている。
そして、本実施例では、基準信号から生成される制御信号の遅延時間、パルス幅等を決定する遅延回路は、低電圧動作時、図11に示すように、その遅延時間tpdは短縮する逆感度特性の傾向にある。この明細書では、電源電圧の低下に対して遅延時間が短縮する特性を「逆特性」という。一方、電源電圧の低下に対して遅延時間が増大する特性を「順特性」という。その結果、低電圧時、セルコア部20の遅延時間は短縮する。低電圧時に遅延時間の増大する一般論理系の周辺回路部10の遅延時間を増大しても、セルコア部20の遅延時間の縮減により、両方を合わせた遅延時間の増大は抑止されている。
比較例として、本発明の構成をとらず、昇圧電圧が電源電圧に依存する、従来の回路の場合、低電圧動作で、セルコア部に供給される昇圧電圧が低下し、アクセス時間は遅くなり、また、制御信号の遷移タイミング、パルス幅も遅れるため、遅延時間は遅くなる。そして、低電圧時に遅延時間の増大する一般論理系の周辺回路部20の遅延時間の増大と、セルコア部10の遅延時間の増加により、両方を合わせた遅延時間は著しく増大している。この比較例の遅延時間と電源電圧VDDとの関係は、図10の破線(「従来」)に示されている。なお、図10において、横軸は電源電圧、縦軸は伝搬遅延時間である。
これに対して、本発明では、電源電圧VDDの低下に対して、セルコア部での遅延時間が短縮し、図10の実線(「本発明」)に示すように、従来方式と比べて、遅延時間の増大は抑制されている。
図12は、本発明と、比較例として本発明の構成をとらない従来方式のメモリの構成における、電源電圧の高低(横軸)とアクセス時間(縦軸)との関係を図式化して示すものである。
メモリは、セルコア部(セルアレイ)と周辺部からなるものとする。本発明において、周辺部には、電源電圧と遅延時間特性の逆特性(図11参照)を示す遅延回路(図6の11)が含まれており、この遅延回路11によりセルコア部20の制御信号の遅延が制御されるものとする。また昇圧電圧は、電源電圧に依存せず一定であるものとする。
本発明の構成をとらない従来方式のメモリでは、電源電圧VDDが高くなると、昇圧電圧VBOOSTも上昇しており、セルコア部と周辺回路部はともに高速化し、全体のアクセス時間は短縮し、動作速度は高速化する(図12のH2)。
一方、電源電圧VDDが低くなると、昇圧電圧VBOOSTも低くなり、さらに、遅延回路の遅延時間は、図11に順特性として示すように、電源電圧の低下により増大するため、制御信号の遅延も増大する。このため、セルコア部のアクセス速度の低下は著しく、周辺回路の論理回路の動作速度も低下し、全体のアクセス時間は、高い電源電圧の場合と比較して著しく遅くなる(図12のL1)。
本発明の半導体記憶装置では、電源電圧VDDが高くなっても、昇圧電圧VBOOSTは一定であり、電源電圧VDDとの差電圧は小さくなる。セルコア部の制御信号は、該制御信号のタイミングを生成する遅延回路の逆特性により、その遅延は、低電圧駆動の場合よりも、多少増大している。このため、セルコア部のアクセス時間は、低電圧駆動の場合よりも、若干増大する(図12のH2のハッチングを施した部分)。また、セルコア部のアクセス時間は、比較例H1のアクセス時間よりも遅い。
一方、電源電圧VDDが高い場合、周辺回路部は高速化し、周辺回路部とセルコア部との遅延の合計で全体のアクセスが決められる。この場合、本発明の構成をとらない比較例H1よりも、アクセス時間は長くなっている(図12のH2)。
本発明においては、低電圧駆動により、電源電圧が低くなると、昇圧電圧は一定であり、制御信号は逆特性により、遅延時間は、高電圧駆動の場合よりも減少するため、セルコア部のアクセス時間は、高電圧駆動の場合(H2)よりも、減少している。これが、本発明の大きな特徴の1つである。
低電圧駆動により、周辺回路部の論理回路の動作速度は低下し、アクセス速度は増大するが、セルコア部と周辺回路部との全体のアクセス時間は、高電源電圧の場合と比較して、わずかに遅くなるだけである。比較例のように低電圧動作により、アクセス時間が特段に遅くなることが回避され、低消費電力化を図りながら、一定のアクセス速度を実現している。
本発明においては、セルコア部を低電源電圧、周辺回路部を低電源電圧で駆動する電源供給形態以外にも、後述するように、セルコア部を低電源電圧、周辺回路部を高電源電圧で駆動してもよい。この場合、逆特性の遅延回路は、低電源電圧で駆動される。
本発明の半導体装置の設計方式は、バッテリ駆動による低電源電圧駆動、低消費電力化を実現するメモリに用いて好適である。
また低電源電圧によってもセルコア部の制御信号の遅延量が増大しないため、スタンバイ状態等で自動リフレッシュ動作を行うメモリに用いた場合に、リフレッシュ時間の短縮を実現しており、アクセス、メモリサイクルの高速化を実現している。
より詳細には、携帯機器に搭載され、スタティックRAMに外部仕様が準拠しているダイナミックRAM(「疑似SRAM」ともいう)に、本発明を実施した場合、スタイバイ動作時のプロセッサからメモリへのアクセスの時間の短縮を図ることができる。プロセッサあるいはコントローラは、このメモリを、SRAMとして扱うため、その制御は、ダイナミックRAMのリフレッシュ動作等には関知しない。ダイナミックRAMは、ダイナミックRAM内で定期的に自動リフレッシュを行う。プロセッサあるいはコントローラからのメモリアクセスとダイナミックRAM内のリフレッシュとが重なった場合、リフレッシュが行われ、その後、該当セルのメモリアクセスが行われる。この場合、本実施例において、リフレッシュ動作における、ビット線のプリチャージ開始とその停止を制御する信号、選択ワード線の立ち上がりと立ち下がりを制御する信号、センスアンプの活性化を制御する信号の遷移エッジのタイミング及びパルス幅等の各時間は、低電源電圧動作でも増大せず、逆に短縮する。この結果、リフレッシュ動作時間は短縮し、消費電流の縮減が図られ、後続のアクセスの待ち時間が短縮され、アクセス速度が向上する。
次に、本発明のさらに別の実施例について説明する。図1乃至図5、図6等に示した各実施例では、電源電圧VDDが低電圧化されているため、電源電圧を降圧せずに、そのまま半導体装置内部の電源電圧として用いている。しかしながら、本発明はかかる構成に限定されるものでないことは勿論である。図13は、本発明の遅延回路の第5の実施例の構成を示す図である。図13において、図1と同一の要素には同一の参照符号が付されている。図13を参照すると、この実施例は、電源端子に供給される電源電圧VDDを、降圧回路(内部電源レギュレータ)50で降圧して降圧電源電圧(内部電源電圧)VINTを生成し、降圧した電源電圧VINTを、インバータINV1、INV2の高位側の電源電圧として供給している。内部電源電圧VINTが低電圧の場合にも、この遅延回路は、入力信号の立ち上がりエッジの遅延時間を、電源電圧VDDで駆動する場合よりも、短縮することができる。このため、スタンバイ等、低電源電圧駆動時の消費電流を縮減することができる。
図14は、本発明の半導体記憶装置の別の実施例の構成を示す図である。図6に示した実施例では、周辺回路部10とセルコア部20が電源電圧VDDで駆動されている。これに対して、本実施例は、2電源系方式とされ、周辺回路部10には、半導体記憶装置の電源端子に外部から供給される電源電圧VDDがそのまま供給され、セルコア部20には、電源電圧VDDを降圧回路(内部電源レギュレータ)50で降圧した内部電源電圧VINTを供給している。昇圧電圧VBOOSTを生成するリファレンス電源30、ブースト回路40にも、内部電源電圧VINTが供給される。
この実施例において、遅延回路11Aは、図13に示した構成とされるか、あるいは、図2、図3、図4等に示した構成において高位側の電源電圧を、内部電源電圧VINTとしたものである。信号φpは、周辺回路部10Aと別電源系の遅延回路11A(電源電圧と遅延時間は図11の逆特性を有する)に供給され、遅延回路11Aの出力信号が、電源電圧VDD系の周辺回路部10内の論理回路12Aに入力される。
この実施例では、周辺回路部10Aは、内部電源電圧VINTよりも高い電源電圧VDDで駆動されるため、周辺回路部10Aのアクセス速度を高速化している(ただし、消費電流は増す)。
また、この実施例では、逆特性を有する遅延回路11Aを内部電源電圧VINTで駆動して遅延時間を電源電圧VDDで駆動する場合よりも短縮している。
さらに、この実施例では、セルコア部20を内部電源電圧VINTで駆動することで、低消費電力化を図っている。
この実施例でも、セルコア部20に供給される昇圧電圧は電源電圧に依存しない一定電圧が供給される。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例に限定されるものでなく、特許請求の範囲の各請求項の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本発明に係る半導体装置は、例えば周辺回路とダイナミックRAMの構成にのみ限定されるものでない。遅延時間の増大が抑制されるべきパスに挿入される遅延回路として電源電圧依存性の逆特性を有する遅延回路を備え、電源電圧依存性の順特性を有する他の論理回路とを含む半導体装置を低電圧動作させるようにしてもよい。