JPH02189792A - 半導体集積回路の遅延回路 - Google Patents
半導体集積回路の遅延回路Info
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- JPH02189792A JPH02189792A JP1008871A JP887189A JPH02189792A JP H02189792 A JPH02189792 A JP H02189792A JP 1008871 A JP1008871 A JP 1008871A JP 887189 A JP887189 A JP 887189A JP H02189792 A JPH02189792 A JP H02189792A
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- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の制御信号を正確なタイミン
グで発生させるのに有用な半導体集積回路の遅延回路に
関するものである。
グで発生させるのに有用な半導体集積回路の遅延回路に
関するものである。
第２図はＤＲＡＭ （ダイナミックＲＡＭ）の−部分を
示す構成図である０図において、４３はセンスアンプ、
４４はセンスアンプ駆動信号発生回路、４５はワード線
駆動回路、４６は遅延回路、４７はメモリセル、ＢＬ、
ＢＬはビット線である。
示す構成図である０図において、４３はセンスアンプ、
４４はセンスアンプ駆動信号発生回路、４５はワード線
駆動回路、４６は遅延回路、４７はメモリセル、ＢＬ、
ＢＬはビット線である。
次にＤＲＡＭのメモリセル４７の読み出し動作を第３図
のタイミング図を用いて説明する。
のタイミング図を用いて説明する。
まず、時刻１−１．において、ビット線ＢＬ。
ＢＬを１／２Ｖｃｅにプリチャージする。次に、時刻ｊ
−ｉ 、において、ワード線ＷＬを“Ｈ”とし、メモリ
セル４７をビット線ＢＬに接続する。メモリセル４７の
メモリセルキャパシタＣ，が“Ｈ″に充電されていた場
合には、ビット線ＢＬの電位は１／２Ｖｃｃから上昇す
る。そこで時刻１＝１゜において、センスアンプ駆動信
号発生回路４４がセンスアンプ４３を活性化して、ビッ
ト線対ＢＬ。
−ｉ 、において、ワード線ＷＬを“Ｈ”とし、メモリ
セル４７をビット線ＢＬに接続する。メモリセル４７の
メモリセルキャパシタＣ，が“Ｈ″に充電されていた場
合には、ビット線ＢＬの電位は１／２Ｖｃｃから上昇す
る。そこで時刻１＝１゜において、センスアンプ駆動信
号発生回路４４がセンスアンプ４３を活性化して、ビッ
ト線対ＢＬ。
ＢＬ、間に生じた電位差を増幅して、時刻１＝１゜にお
いてビット線対間に生じた微小電位差を、“Ｈ”、“Ｌ
”の２値信号に変換する。メモリセルデータの読み出し
は以上のように行われるので、センスアンプ４３の活性
化はメモリセル４７のデ−タがビット線ＢＬに十分読み
出された後に行う必要がある。従って、ワード線駆動回
路４５を活性化する信号φを遅延回路４６で遅延させた
信号でセンスアンプ駆動信号発生回路を活性化している
。
いてビット線対間に生じた微小電位差を、“Ｈ”、“Ｌ
”の２値信号に変換する。メモリセルデータの読み出し
は以上のように行われるので、センスアンプ４３の活性
化はメモリセル４７のデ−タがビット線ＢＬに十分読み
出された後に行う必要がある。従って、ワード線駆動回
路４５を活性化する信号φを遅延回路４６で遅延させた
信号でセンスアンプ駆動信号発生回路を活性化している
。
また、遅延回路４６は従来第４図に示す回路で構成され
ており、図において、３３〜３６はｐ型ＭＯ３）ランジ
スタ、３７〜４０はｎ型ＭＯ３）ランジスタ、４１４２
はキャパシタである。１は遅延させるべき信号を発生す
る論理回路、２は遅延回路、３は遅延した信号を入力と
する論理回路である。トランジスタ３４．３８のゲイン
定数をそれぞれβ、、β７、キャパシタ４１と４２の容
量の和をＣ１とすると、節点ＮＩＯの立ち下がり時間１
．は近似的に、 立ち上がり時間ｔ、、は近似的に、 となる。トランジスタ３５．３９で構成されているイン
バータは節点ＮＩＯの電位を反転増幅して節点Ｎｉｌに
出力する。
ており、図において、３３〜３６はｐ型ＭＯ３）ランジ
スタ、３７〜４０はｎ型ＭＯ３）ランジスタ、４１４２
はキャパシタである。１は遅延させるべき信号を発生す
る論理回路、２は遅延回路、３は遅延した信号を入力と
する論理回路である。トランジスタ３４．３８のゲイン
定数をそれぞれβ、、β７、キャパシタ４１と４２の容
量の和をＣ１とすると、節点ＮＩＯの立ち下がり時間１
．は近似的に、 立ち上がり時間ｔ、、は近似的に、 となる。トランジスタ３５．３９で構成されているイン
バータは節点ＮＩＯの電位を反転増幅して節点Ｎｉｌに
出力する。
従って、遅延回路２は第５図に示すように節点Ｎ９の立
ち下がりを１／２ ｔ、 、節点Ｎ９の立ち上がりを１
／２ ｔ、遅延させて節点Ｎｉｌに伝える働きをする。
ち下がりを１／２ ｔ、 、節点Ｎ９の立ち上がりを１
／２ ｔ、遅延させて節点Ｎｉｌに伝える働きをする。
ところが、従来の遅延回路は以上のように構成されてい
るので、１．．１．は電源電圧■。、に反比例して短く
なり、遅延回路２の遅延時間は電源電圧に依存するとい
う問題が生じる。例えば、ＤＲＡＭでは電源電圧４．５
〜５．５■で動作を保証しているので、例えば第２図の
遅延回路４６が電源電圧が５．５ｖで所定の遅延時間を
持つように設定すると、電源電圧が４．５Ｖになった時
、遅延回路４６の遅延時間が所定の値よりも大きくなる
ため、センスアンプの活性化のタイミングが遅れ、メモ
リの読み出し時間（アクセス時間）が長くなるという問
題点があった。
るので、１．．１．は電源電圧■。、に反比例して短く
なり、遅延回路２の遅延時間は電源電圧に依存するとい
う問題が生じる。例えば、ＤＲＡＭでは電源電圧４．５
〜５．５■で動作を保証しているので、例えば第２図の
遅延回路４６が電源電圧が５．５ｖで所定の遅延時間を
持つように設定すると、電源電圧が４．５Ｖになった時
、遅延回路４６の遅延時間が所定の値よりも大きくなる
ため、センスアンプの活性化のタイミングが遅れ、メモ
リの読み出し時間（アクセス時間）が長くなるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チップ外部から供給される電源電圧が変動し
ても半導体集積回路の制御信号のタイミングが変化しな
いよう、遅延時間が電源電圧に依存しない半導体集積回
路の遅延回路を得ることを目的とする。
たもので、チップ外部から供給される電源電圧が変動し
ても半導体集積回路の制御信号のタイミングが変化しな
いよう、遅延時間が電源電圧に依存しない半導体集積回
路の遅延回路を得ることを目的とする。
この発明に係る半導体集積回路の遅延回路は、電源電圧
から安定化した一定電圧を発生する定電圧発生回路の出
力で給電されたインバータと、インバータの出力を外部
電源電圧が供給された論理回路の入力レベルに変換する
回路とで構成することを特徴とするものである。
から安定化した一定電圧を発生する定電圧発生回路の出
力で給電されたインバータと、インバータの出力を外部
電源電圧が供給された論理回路の入力レベルに変換する
回路とで構成することを特徴とするものである。
この発明における半導体集積回路の遅延回路では、イン
バータに上述のように定電圧発生回路の出力を給電する
ようにしたので、電源電圧の変動によらず遅延時間が一
定となる。
バータに上述のように定電圧発生回路の出力を給電する
ようにしたので、電源電圧の変動によらず遅延時間が一
定となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路の遅延
回路の回路図を示し、図において、１゜３は外部電源Ｖ
ＣＣが給電されたＣＭＯ３論理回路、２は遅延回路、４
は内部電源（Ｉｎｔ、Ｖ ｃｃ）を発生する定電圧発生
回路、５〜１４と５０はｐ型ＭＯＳトランジスタ、１５
〜３１はｎ型ＭＯ５）ランジスタ、３２は抵抗素子、４
８．４９はキャパシタである。
回路の回路図を示し、図において、１゜３は外部電源Ｖ
ＣＣが給電されたＣＭＯ３論理回路、２は遅延回路、４
は内部電源（Ｉｎｔ、Ｖ ｃｃ）を発生する定電圧発生
回路、５〜１４と５０はｐ型ＭＯＳトランジスタ、１５
〜３１はｎ型ＭＯ５）ランジスタ、３２は抵抗素子、４
８．４９はキャパシタである。
まず、定電圧発生回路４の動作について説明する。
遅延回路２を使用する時には信号φ１を“Ｌ”にする、
すると、抵抗３２とトランジスタ２８〜３１の作用で節
点Ｎ６の電位は、 ４ Ｘ Ｖ？Ｈ＝ ４ Ｘｏ、８ ＝３．２ Ｖになる
。また、トランジスタ１３．１４，２５゜２６によるカ
レントミラー増幅回路の出力Ｎ８の電位は、Ｉｎｔ、
Ｖ ｃｃの電位が節点Ｎ７よりも低くなると“Ｈ”レベ
ルとなり、トランジスタ２７が導通し、Ｉｎｔ、 Ｖ
ｃｃの電位が上昇する。そこで、ｒｎｔ。
すると、抵抗３２とトランジスタ２８〜３１の作用で節
点Ｎ６の電位は、 ４ Ｘ Ｖ？Ｈ＝ ４ Ｘｏ、８ ＝３．２ Ｖになる
。また、トランジスタ１３．１４，２５゜２６によるカ
レントミラー増幅回路の出力Ｎ８の電位は、Ｉｎｔ、
Ｖ ｃｃの電位が節点Ｎ７よりも低くなると“Ｈ”レベ
ルとなり、トランジスタ２７が導通し、Ｉｎｔ、 Ｖ
ｃｃの電位が上昇する。そこで、ｒｎｔ。
ＶＣＣの電位が節点Ｎ６の電位よりもわずかに上昇する
と、カレントミラー増幅回路の出力Ｎ７の電位は“Ｌ”
レベルとなり、トランジスタ２７が非導通になる。従っ
て、Ｉｎｔ、 Ｖ ｃｃの電位は外部電源ＶＣＣＯ値に
よらず節点Ｎ６の電位に保たれる。
と、カレントミラー増幅回路の出力Ｎ７の電位は“Ｌ”
レベルとなり、トランジスタ２７が非導通になる。従っ
て、Ｉｎｔ、 Ｖ ｃｃの電位は外部電源ＶＣＣＯ値に
よらず節点Ｎ６の電位に保たれる。
次に遅延回路２の動作について説明する。
１．３は外部電源ＶＣＣが給電されたＣＭＯ３回路であ
るが、２は内部電源ＶＳＳが給電されたＣＭＯ８回路で
ある。遅延回路２における、節点Ｎ１から節点Ｎ２まで
の遅延時間をｔａｉ、節点Ｎ２から節点Ｎ５までの遅延
時間をｔ４ｚ、節点Ｎ５から節点Ｎ６までの遅延時間を
ｔａｓとすると、ｔａｉとｔｄ３はｔｄ２に比べ十分小
さいので、遅延回路２の遅延時間１．は近似的にｔ４□
となる。
るが、２は内部電源ＶＳＳが給電されたＣＭＯ８回路で
ある。遅延回路２における、節点Ｎ１から節点Ｎ２まで
の遅延時間をｔａｉ、節点Ｎ２から節点Ｎ５までの遅延
時間をｔ４ｚ、節点Ｎ５から節点Ｎ６までの遅延時間を
ｔａｓとすると、ｔａｉとｔｄ３はｔｄ２に比べ十分小
さいので、遅延回路２の遅延時間１．は近似的にｔ４□
となる。
節点Ｎ１と節点Ｎ２の間のインバータは振幅がＶＣＣで
ある節点Ｎ１の信号を、振幅がＩｎｔ、 Ｖ ｃｃの信
号に変換する作用がある。節点Ｎ２と節点Ｎ５の間のイ
ンバータにはＩｎｔ、Ｖｃｃが給電されており、しかも
節点Ｎ２の信号の振幅はＩｎｔ、 Ｖ ｃｃであるから
、節点Ｎ２と節点Ｎ５の間の遅延時間ｔｄｔは外部電源
ｖｃｅＯ値によらず一定となる′、従娠って、遅延回路
２の遅延時間は外部電源ＶＣＣによらず一定となる。ま
た、節点Ｎ５の信号の振幅はＩｎｔ、Ｖｃｃなので、節
点Ｎ５の信号を直接トランジスタ１２゜２４で構成され
たインバータに接続すると、節点Ｎ５の電位がＩｎｔ、
Ｖ ＣＣ０時、トランジスタ１２のドレインの電位が
ＶＣＣなので、トランジスタ１２が完全に非導通となら
ず貫通電流が流れるという問題が生じるが、本実施例で
は節点Ｎ５と節点Ｎ６の間に、振幅がＩｎｔ、Ｖｃｃで
ある節点Ｎ５の信号を振幅がｖｃｏの信号に変換する回
路を有しているので、この回路によって前述の貫通電流
の問題はなくせる。この回路のトランジスタ１０．１１
゜２１．２２はＣＭＯ３のラッチ回路を形成している。
ある節点Ｎ１の信号を、振幅がＩｎｔ、 Ｖ ｃｃの信
号に変換する作用がある。節点Ｎ２と節点Ｎ５の間のイ
ンバータにはＩｎｔ、Ｖｃｃが給電されており、しかも
節点Ｎ２の信号の振幅はＩｎｔ、 Ｖ ｃｃであるから
、節点Ｎ２と節点Ｎ５の間の遅延時間ｔｄｔは外部電源
ｖｃｅＯ値によらず一定となる′、従娠って、遅延回路
２の遅延時間は外部電源ＶＣＣによらず一定となる。ま
た、節点Ｎ５の信号の振幅はＩｎｔ、Ｖｃｃなので、節
点Ｎ５の信号を直接トランジスタ１２゜２４で構成され
たインバータに接続すると、節点Ｎ５の電位がＩｎｔ、
Ｖ ＣＣ０時、トランジスタ１２のドレインの電位が
ＶＣＣなので、トランジスタ１２が完全に非導通となら
ず貫通電流が流れるという問題が生じるが、本実施例で
は節点Ｎ５と節点Ｎ６の間に、振幅がＩｎｔ、Ｖｃｃで
ある節点Ｎ５の信号を振幅がｖｃｏの信号に変換する回
路を有しているので、この回路によって前述の貫通電流
の問題はなくせる。この回路のトランジスタ１０．１１
゜２１．２２はＣＭＯ３のラッチ回路を形成している。
このラッチ回路の節点Ｎ６の電位は、定常状態ではＯ■
または■、Ｃであり、ラッチ回路のデータの設定はトラ
ンジスタ２０．２３を用いて行う。
または■、Ｃであり、ラッチ回路のデータの設定はトラ
ンジスタ２０．２３を用いて行う。
たとえば、節点Ｎ５が“Ｈ”、節点Ｎ４が“Ｌ”の時、
節点Ｎ６は“Ｈ”になり一定時間の過渡状態を経て節点
Ｎ６の電位はＶＣＣとなる。
節点Ｎ６は“Ｈ”になり一定時間の過渡状態を経て節点
Ｎ６の電位はＶＣＣとなる。
このように本実施例によれば、遅延回路の遅延時間が外
部電源電圧に依存しないように構成したので、この遅延
回路を用いて集積回路の制御信号を発生すれば制御信号
のクロックのタイミングが電源電圧によって変動しなく
なり、電源電圧が変動しても電気的性能が変化しない半
導体集積回路が得られる。
部電源電圧に依存しないように構成したので、この遅延
回路を用いて集積回路の制御信号を発生すれば制御信号
のクロックのタイミングが電源電圧によって変動しなく
なり、電源電圧が変動しても電気的性能が変化しない半
導体集積回路が得られる。
なお、上記実施例では遅延は節点Ｎ２から節点Ｎ４まで
のインバータの遅延で形成しているが、さらに大きな遅
延時間を得たい時には、トランジスタ７．１７で形成さ
れるインバータと負荷容量４８．４９を多段接続すれば
よい。
のインバータの遅延で形成しているが、さらに大きな遅
延時間を得たい時には、トランジスタ７．１７で形成さ
れるインバータと負荷容量４８．４９を多段接続すれば
よい。
なお上記実施例では、定電圧発生回路４で消費される電
力を削減するため、トランジスタ５０を用いて遅延回路
２が動作する時だけ定電圧発生回路に電力を供給するよ
うにしているが、定電圧発生回路４は遅延回路２に給電
するだけなので、大きな電流供給能力は必要ない。従っ
て、定電圧発生回路で消費される電力は小さいので、ト
ランジスタ５０を取り除いて常時、定電圧発生回路４に
電力を供給するような構成としてもよい。
力を削減するため、トランジスタ５０を用いて遅延回路
２が動作する時だけ定電圧発生回路に電力を供給するよ
うにしているが、定電圧発生回路４は遅延回路２に給電
するだけなので、大きな電流供給能力は必要ない。従っ
て、定電圧発生回路で消費される電力は小さいので、ト
ランジスタ５０を取り除いて常時、定電圧発生回路４に
電力を供給するような構成としてもよい。
以上のようにこの発明によれば、定電圧発生回路の出力
で給電されたインバータと、インバータの出力を外部電
源電圧が供給されたＣＭＯ３回路の入力レベルに変換す
る回路とで遅延回路を構成したので、遅延回路の遅延時
間が外部電源電圧に依存することがなくなり、従ってこ
の遅延回路を用いて集積回路の制御信号を発生すれば制
御信号のクロックのタイミングが電源電圧によって変動
しなくなるので、電源電圧が変動しても電気的性能が変
化しない高精度の半導体集積回路が得られる効果がある
。
で給電されたインバータと、インバータの出力を外部電
源電圧が供給されたＣＭＯ３回路の入力レベルに変換す
る回路とで遅延回路を構成したので、遅延回路の遅延時
間が外部電源電圧に依存することがなくなり、従ってこ
の遅延回路を用いて集積回路の制御信号を発生すれば制
御信号のクロックのタイミングが電源電圧によって変動
しなくなるので、電源電圧が変動しても電気的性能が変
化しない高精度の半導体集積回路が得られる効果がある
。
第１図はこの発明の一実施例による半導体集積回路の遅
延回路を示す回路図、第２図は遅延回路を利用した半導
体装置の構成図、第３図は第２図の回路の動作を示タイ
ミング図、第４図は従来の半導体集積回路の遅延回路を
示す回路図、第５図は第４図の回路の動作を示すタイミ
ング図である。 図において、１．３はＣＭＯ３論理回路、２は遅延回路
、４は定電圧発生回路、５〜１４．５０はｐ型ＭＯＳ
Ｆ ＥＴ、１５〜３１はｎ型ＭＯ３ＦＥＴ、３２は抵抗
素子、４３はセンスアンプ、４４はセンスアンプ駆動信
号発生回路、４５はワード線駆動回路、４６は遅延回路
、４７はメモリセル、４８．４９はキャパシタ、ＢＬ、
ＢＬはビット線、ＷＬはワード線である。 なお図中同一符号は同−又は相当部分を示す。
延回路を示す回路図、第２図は遅延回路を利用した半導
体装置の構成図、第３図は第２図の回路の動作を示タイ
ミング図、第４図は従来の半導体集積回路の遅延回路を
示す回路図、第５図は第４図の回路の動作を示すタイミ
ング図である。 図において、１．３はＣＭＯ３論理回路、２は遅延回路
、４は定電圧発生回路、５〜１４．５０はｐ型ＭＯＳ
Ｆ ＥＴ、１５〜３１はｎ型ＭＯ３ＦＥＴ、３２は抵抗
素子、４３はセンスアンプ、４４はセンスアンプ駆動信
号発生回路、４５はワード線駆動回路、４６は遅延回路
、４７はメモリセル、４８．４９はキャパシタ、ＢＬ、
ＢＬはビット線、ＷＬはワード線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電源電圧が供給された第１の回路で発生した第１
の信号を入力とし、上記電源電圧が供給された第２の回
路に上記第１の信号を所定時間遅延させた第２の信号を
出力する遅延回路であって、電源電圧から安定化した一
定電位を発生する定電圧発生回路の出力で給電されたイ
ンバータと、該インバータの出力を上記第２の回路の入
力レベルに変換する回路とを備えたことを特徴とする半
導体集積回路の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008871A JPH02189792A (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路の遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008871A JPH02189792A (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路の遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189792A true JPH02189792A (ja) | 1990-07-25 |
Family
ID=11704749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008871A Pending JPH02189792A (ja) | 1989-01-17 | 1989-01-17 | 半導体集積回路の遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461585A (en) * | 1992-11-27 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit having delay circuit with voltage-to-delay characteristics proportional to power voltage level |
| JP2006318647A (ja) * | 2006-08-21 | 2006-11-24 | Nec Electronics Corp | 半導体記憶装置 |
-
1989
- 1989-01-17 JP JP1008871A patent/JPH02189792A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461585A (en) * | 1992-11-27 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit having delay circuit with voltage-to-delay characteristics proportional to power voltage level |
| JP2006318647A (ja) * | 2006-08-21 | 2006-11-24 | Nec Electronics Corp | 半導体記憶装置 |
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