JPH0785664A - ダイナミック型ｍｏｓメモリ - Google Patents
ダイナミック型ｍｏｓメモリInfo
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- JPH0785664A JPH0785664A JP5233885A JP23388593A JPH0785664A JP H0785664 A JPH0785664 A JP H0785664A JP 5233885 A JP5233885 A JP 5233885A JP 23388593 A JP23388593 A JP 23388593A JP H0785664 A JPH0785664 A JP H0785664A
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Abstract
(57)【要約】
【目的】消費電流を低減する。
【構成】電源配線ＶＩＩと電源配線ＶＩＳＳの電位を従
来よりも基板バイアス電圧の絶対値だけ高電位側へシフ
トさせ、電源配線ＶＳＳの電位を基板バイアス電位とし
て用い、従来の基板バイアス発生回路の代わりに、交流
動作の必要がない降圧型の電圧変換回路２２を備えてい
る。
来よりも基板バイアス電圧の絶対値だけ高電位側へシフ
トさせ、電源配線ＶＳＳの電位を基板バイアス電位とし
て用い、従来の基板バイアス発生回路の代わりに、交流
動作の必要がない降圧型の電圧変換回路２２を備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型ＭＯＳ
メモリに関する。
メモリに関する。
【０００２】
【従来の技術】図４は、従来のダイナミック型ＭＯＳメ
モリを示す。ＭＯＳメモリ回路１０は、電源配線ＶＩＩ
と電源配線（グランド線）ＶＳＳとの間の電圧により動
作する。回路素子の微細化及び低消費電力化により、そ
の動作電圧が低電圧、例えば３．３Ｖとなっている。一
方、このダイナミック型ＭＯＳメモリを各種情報処理装
置に組み込んだ場合、動作電圧が５Ｖの他の回路が存在
する。そこで、ダイナミック型ＭＯＳメモリに供給する
電源電圧ＶＣＣを５Ｖとし、ダイナミック型ＭＯＳメモ
リの内部に電圧変換回路１１を設けて、ＶＣＣ＝５Ｖを
ＶＩＩ＝３．３Ｖに降圧している。
モリを示す。ＭＯＳメモリ回路１０は、電源配線ＶＩＩ
と電源配線（グランド線）ＶＳＳとの間の電圧により動
作する。回路素子の微細化及び低消費電力化により、そ
の動作電圧が低電圧、例えば３．３Ｖとなっている。一
方、このダイナミック型ＭＯＳメモリを各種情報処理装
置に組み込んだ場合、動作電圧が５Ｖの他の回路が存在
する。そこで、ダイナミック型ＭＯＳメモリに供給する
電源電圧ＶＣＣを５Ｖとし、ダイナミック型ＭＯＳメモ
リの内部に電圧変換回路１１を設けて、ＶＣＣ＝５Ｖを
ＶＩＩ＝３．３Ｖに降圧している。
【０００３】ＭＯＳメモリ回路１０は、メモリセルアレ
イ、アドレスバッファレジスタ、ロウデコーダ、コラム
デーコダ、センスアンプ、Ｉ／Ｏゲート、データ入出力
バッファレジスタ及び内部クロック生成回路などを備え
ている。メモリセルは、キャパシタ１０ａとｎＭＯＳト
ランジスタ１０ｂとからなり、キャパシタ１０ａの一端
に電位ＶＩＩ／２が印加され、他端がｎＭＯＳトランジ
スタ１０ｂのソースＳに接続され、ｎＭＯＳトランジス
タ１０ｂのドレインＤ及びゲートがそれぞれビット線Ｂ
Ｌ及びワード線ＷＬに接続されている。
イ、アドレスバッファレジスタ、ロウデコーダ、コラム
デーコダ、センスアンプ、Ｉ／Ｏゲート、データ入出力
バッファレジスタ及び内部クロック生成回路などを備え
ている。メモリセルは、キャパシタ１０ａとｎＭＯＳト
ランジスタ１０ｂとからなり、キャパシタ１０ａの一端
に電位ＶＩＩ／２が印加され、他端がｎＭＯＳトランジ
スタ１０ｂのソースＳに接続され、ｎＭＯＳトランジス
タ１０ｂのドレインＤ及びゲートがそれぞれビット線Ｂ
Ｌ及びワード線ＷＬに接続されている。
【０００４】ノイズによりｎＭＯＳトランジスタ１０ｂ
のソースＳと、ｐ型基板又はｐ型ウエルとのｐｎ接合
に、順方向電流が流れると、キャパシタ１０ａに保持さ
れた電荷が流出して記憶内容が失われる。そこで、この
ｐｎ接合の一方のｐ型基板又はｐ型ウエルに負の逆バイ
アス電圧ＶＢＢ、例えば−１Ｖを印加することにより、
このようなエラーの発生を防止している。この逆バイア
ス電圧ＶＢＢは、電源配線ＶＩＩと電源配線ＶＳＳとの
間の電圧を用いて、基板バイアス発生回路１２により発
生される。
のソースＳと、ｐ型基板又はｐ型ウエルとのｐｎ接合
に、順方向電流が流れると、キャパシタ１０ａに保持さ
れた電荷が流出して記憶内容が失われる。そこで、この
ｐｎ接合の一方のｐ型基板又はｐ型ウエルに負の逆バイ
アス電圧ＶＢＢ、例えば−１Ｖを印加することにより、
このようなエラーの発生を防止している。この逆バイア
ス電圧ＶＢＢは、電源配線ＶＩＩと電源配線ＶＳＳとの
間の電圧を用いて、基板バイアス発生回路１２により発
生される。
【０００５】
【発明が解決しようとする課題】しかし、基板バイアス
発生回路１２は 正電位から負電位を生成しなければな
らず、オシレータの出力を、キャパシタを介しダイオー
ドに供給して負の逆バイアス電圧ＶＢＢを発生させてい
る。このため、交流動作による消費電力が比較的大き
い。ダイナミック型ＭＯＳメモリがアクセスされない非
活性状態のときには、ダイナミック型ＭＯＳメモリ全体
で２００μＡ程度の電流を消費するが、この内、５０〜
１００μＡの電流が基板バイアス発生回路１２で消費さ
れる。
発生回路１２は 正電位から負電位を生成しなければな
らず、オシレータの出力を、キャパシタを介しダイオー
ドに供給して負の逆バイアス電圧ＶＢＢを発生させてい
る。このため、交流動作による消費電力が比較的大き
い。ダイナミック型ＭＯＳメモリがアクセスされない非
活性状態のときには、ダイナミック型ＭＯＳメモリ全体
で２００μＡ程度の電流を消費するが、この内、５０〜
１００μＡの電流が基板バイアス発生回路１２で消費さ
れる。
【０００６】本発明の目的は、このような問題点に鑑
み、消費電流を低減できるダイナミック型ＭＯＳメモリ
を提供することにある。
み、消費電流を低減できるダイナミック型ＭＯＳメモリ
を提供することにある。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
るダイナミック型ＭＯＳメモリを、実施例図中の対応す
る構成要素の符号を引用して説明する。このダイナミッ
ク型ＭＯＳメモリは、例えば図１に示す如く、外部から
第１電位及び該第１電位より低い第２電位がそれぞれ供
給される１対の第１電源配線ＶＣＣ及び第２電源配線Ｖ
ＳＳと、１対の第３電源配線ＶＩＩ及び第４電源配線Ｖ
ＩＳＳと、該第１電位を所定値だけ降圧して一定の第３
電位を生成し、これを第３電源配線ＶＩＩに供給する第
１電圧変換回路２１と、キャパシタ１０ａとキャパシタ
１０ａの一端にソースＳが接続されたｎＭＯＳトランジ
スタ１０ｂとを有するメモリセルを備え、ｎＭＯＳトラ
ンジスタ１０ｂのソースＳとｐｎ接合を形成するｐ型基
板又はｐ型ウエルに第２電源配線ＶＳＳが接続され、第
３電源配線ＶＩＩと第４電源配線ＶＩＳＳとの間の電圧
で動作するＭＯＳメモリ回路１０と、第４電源配線ＶＩ
ＳＳの第４電位を所定値だけ降圧したものが該第２電位
になるようにして該第４電位を該第３電位よりも低い一
定値に保つ第２電圧変換回路２２と、を備えている。
るダイナミック型ＭＯＳメモリを、実施例図中の対応す
る構成要素の符号を引用して説明する。このダイナミッ
ク型ＭＯＳメモリは、例えば図１に示す如く、外部から
第１電位及び該第１電位より低い第２電位がそれぞれ供
給される１対の第１電源配線ＶＣＣ及び第２電源配線Ｖ
ＳＳと、１対の第３電源配線ＶＩＩ及び第４電源配線Ｖ
ＩＳＳと、該第１電位を所定値だけ降圧して一定の第３
電位を生成し、これを第３電源配線ＶＩＩに供給する第
１電圧変換回路２１と、キャパシタ１０ａとキャパシタ
１０ａの一端にソースＳが接続されたｎＭＯＳトランジ
スタ１０ｂとを有するメモリセルを備え、ｎＭＯＳトラ
ンジスタ１０ｂのソースＳとｐｎ接合を形成するｐ型基
板又はｐ型ウエルに第２電源配線ＶＳＳが接続され、第
３電源配線ＶＩＩと第４電源配線ＶＩＳＳとの間の電圧
で動作するＭＯＳメモリ回路１０と、第４電源配線ＶＩ
ＳＳの第４電位を所定値だけ降圧したものが該第２電位
になるようにして該第４電位を該第３電位よりも低い一
定値に保つ第２電圧変換回路２２と、を備えている。
【０００８】従来では、基板バイアス発生回路により正
電位から負電位を生成していたので、オシレータの出力
を、キャパシタを介しダイオードに供給しなければなら
ず、交流動作による消費電力が比較的大きいのに対し、
本発明では、例えば図２に示す如く、第３電源配線ＶＩ
Ｉと第４電源配線ＶＩＳＳの電位を従来よりも基板バイ
アス電圧の絶対値だけ高電位側へシフトさせ、第２電源
配線ＶＳＳの電位を基板バイアス電位として用いている
ので、従来の基板バイアス発生回路の代わりに、交流動
作の必要がない降圧型の第２電圧変換回路２２を備えれ
ばよく、その消費電流を従来の基板バイアス発生回路よ
りも大幅に低減できる。
電位から負電位を生成していたので、オシレータの出力
を、キャパシタを介しダイオードに供給しなければなら
ず、交流動作による消費電力が比較的大きいのに対し、
本発明では、例えば図２に示す如く、第３電源配線ＶＩ
Ｉと第４電源配線ＶＩＳＳの電位を従来よりも基板バイ
アス電圧の絶対値だけ高電位側へシフトさせ、第２電源
配線ＶＳＳの電位を基板バイアス電位として用いている
ので、従来の基板バイアス発生回路の代わりに、交流動
作の必要がない降圧型の第２電圧変換回路２２を備えれ
ばよく、その消費電流を従来の基板バイアス発生回路よ
りも大幅に低減できる。
【０００９】第２電圧変換回路には、以下のような各種
態様のものがある。本発明の第１態様では、例えば図２
（Ａ）に示す如く、第２電圧変換回路は、アノード及び
カソードがそれぞれ第４電源配線ＶＩＳＳ及び第２電源
配線ＶＳＳに接続されたｐｎ接合ダイオード２２Ａであ
る。この第１態様は、ｐｎ接合ダイオードの順方向電圧
が一定の約０．８Ｖとなることを利用したものであり、
構成が簡単である。
態様のものがある。本発明の第１態様では、例えば図２
（Ａ）に示す如く、第２電圧変換回路は、アノード及び
カソードがそれぞれ第４電源配線ＶＩＳＳ及び第２電源
配線ＶＳＳに接続されたｐｎ接合ダイオード２２Ａであ
る。この第１態様は、ｐｎ接合ダイオードの順方向電圧
が一定の約０．８Ｖとなることを利用したものであり、
構成が簡単である。
【００１０】本発明の第２態様では、例えば図２（Ｂ）
に示す如く、第２電圧変換回路は、ゲートとドレイン間
が接続され、ソース及びドレインがそれぞれ第２電源配
線ＶＳＳ及び第４電源配線ＶＩＳＳに接続されたｎＭＯ
Ｓトランジスタ２２Ｂである。この第２態様は、ゲート
とドレイン間が接続されたｎＭＯＳトランジスタのしき
い電圧が一定であることを利用したものであり、構成が
簡単である。また、第２態様は、ｎＭＯＳトランジスタ
のドレイン電圧をゲートにフィードバックした、最も簡
単な電圧検出型である。
に示す如く、第２電圧変換回路は、ゲートとドレイン間
が接続され、ソース及びドレインがそれぞれ第２電源配
線ＶＳＳ及び第４電源配線ＶＩＳＳに接続されたｎＭＯ
Ｓトランジスタ２２Ｂである。この第２態様は、ゲート
とドレイン間が接続されたｎＭＯＳトランジスタのしき
い電圧が一定であることを利用したものであり、構成が
簡単である。また、第２態様は、ｎＭＯＳトランジスタ
のドレイン電圧をゲートにフィードバックした、最も簡
単な電圧検出型である。
【００１１】本発明の第３態様では、例えば図２（Ｃ）
に示す如く、第２電圧変換回路は、ソースが第２電源配
線ＶＳＳに接続されたｎＭＯＳトランジスタ１と、一端
が第４電源配線ＶＩＳＳに接続され、他端がｎＭＯＳト
ランジスタ１のドレインに接続された抵抗２と、抵抗２
の端子間電圧に基づいて、上第４電位が一定になるよう
にｎＭＯＳトランジスタ１のゲート電位を制御する制御
回路３と、を有する。
に示す如く、第２電圧変換回路は、ソースが第２電源配
線ＶＳＳに接続されたｎＭＯＳトランジスタ１と、一端
が第４電源配線ＶＩＳＳに接続され、他端がｎＭＯＳト
ランジスタ１のドレインに接続された抵抗２と、抵抗２
の端子間電圧に基づいて、上第４電位が一定になるよう
にｎＭＯＳトランジスタ１のゲート電位を制御する制御
回路３と、を有する。
【００１２】この第３態様は、電圧比較型である。本発
明の第４態様では、例えば図２（Ｄ）に示す如く、第２
電圧変換回路は、ソースが第２電源配線ＶＳＳに接続さ
れ、ドレインが第４電源配線ＶＩＳＳに接続されたｎＭ
ＯＳトランジスタ１と、基準電位を発生する基準電位発
生回路５と、第４電位と該基準電圧との差を増幅してｎ
ＭＯＳトランジスタ１のゲート電位を制御する差動増幅
回路４と、を有する。
明の第４態様では、例えば図２（Ｄ）に示す如く、第２
電圧変換回路は、ソースが第２電源配線ＶＳＳに接続さ
れ、ドレインが第４電源配線ＶＩＳＳに接続されたｎＭ
ＯＳトランジスタ１と、基準電位を発生する基準電位発
生回路５と、第４電位と該基準電圧との差を増幅してｎ
ＭＯＳトランジスタ１のゲート電位を制御する差動増幅
回路４と、を有する。
【００１３】この第４態様は、電圧比較型である。
【００１４】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図１は、ダイナミック型ＭＯＳメモリを示す。こ
のダイナミック型ＭＯＳメモリは、見かけ上、電源配線
ＶＣＣと電源配線（グランド線）ＶＳＳとの間に供給さ
れる５Ｖにより動作する。一方、ＭＯＳメモリ回路１０
は、電源配線ＶＩＩと電源配線ＶＩＳＳとの間の低電
圧、例えば３．３Ｖで動作する。電源配線ＶＩＩ及び電
源配線ＶＩＳＳの電位はそれぞれ、例えば４．３Ｖ及び
１Ｖである。
する。図１は、ダイナミック型ＭＯＳメモリを示す。こ
のダイナミック型ＭＯＳメモリは、見かけ上、電源配線
ＶＣＣと電源配線（グランド線）ＶＳＳとの間に供給さ
れる５Ｖにより動作する。一方、ＭＯＳメモリ回路１０
は、電源配線ＶＩＩと電源配線ＶＩＳＳとの間の低電
圧、例えば３．３Ｖで動作する。電源配線ＶＩＩ及び電
源配線ＶＩＳＳの電位はそれぞれ、例えば４．３Ｖ及び
１Ｖである。
【００１５】電圧変換回路２１は、５Ｖを降圧して４．
３Ｖにし、これを電源配線ＶＩＩに供給する。電圧変換
回路２１は、図４に示す電圧変換回路１１と同様の構成
であり、出力電位が電圧変換回路１１よりも１Ｖ高い点
が電圧変換回路１１と相違している。他方、電圧変換回
路２２により電源配線ＶＩＳＳの電位が１Ｖにされる。
ＭＯＳメモリ回路１０の各メモリセルはｎＭＯＳトラン
ジスタ１０ｂを有し、そのソースＳとｐｎ接合を構成す
るｐ型ウエル又はｐ型基板には、電源配線ＶＳＳが接続
されて、このｐｎ接合に逆バイアス電圧が印加される。
３Ｖにし、これを電源配線ＶＩＩに供給する。電圧変換
回路２１は、図４に示す電圧変換回路１１と同様の構成
であり、出力電位が電圧変換回路１１よりも１Ｖ高い点
が電圧変換回路１１と相違している。他方、電圧変換回
路２２により電源配線ＶＩＳＳの電位が１Ｖにされる。
ＭＯＳメモリ回路１０の各メモリセルはｎＭＯＳトラン
ジスタ１０ｂを有し、そのソースＳとｐｎ接合を構成す
るｐ型ウエル又はｐ型基板には、電源配線ＶＳＳが接続
されて、このｐｎ接合に逆バイアス電圧が印加される。
【００１６】図１の内部電源配線の電位と、図４の内部
電源配線の電位との関係を図２に示す。次に、電圧変換
回路２２の構成例２２Ａ〜２２Ｄを図３（Ａ）〜（Ｄ）
に基づいて説明する。 ［構成例１］電圧変換回路２２Ａは、ｐｎ接合ダイオー
ドで構成されており、そのアノード及びカソードがそれ
ぞれ電源配線ＶＩＳＳ及び電源配線ＶＳＳに接続されて
いる。電圧変換回路２２Ａは、ｐｎ接合ダイオードの順
方向電圧が一定の約０．８Ｖとなることを利用したもの
である。
電源配線の電位との関係を図２に示す。次に、電圧変換
回路２２の構成例２２Ａ〜２２Ｄを図３（Ａ）〜（Ｄ）
に基づいて説明する。 ［構成例１］電圧変換回路２２Ａは、ｐｎ接合ダイオー
ドで構成されており、そのアノード及びカソードがそれ
ぞれ電源配線ＶＩＳＳ及び電源配線ＶＳＳに接続されて
いる。電圧変換回路２２Ａは、ｐｎ接合ダイオードの順
方向電圧が一定の約０．８Ｖとなることを利用したもの
である。
【００１７】［構成例２］電圧変換回路２２Ｂは、ｎＭ
ＯＳトランジスタのゲートとドレイン間を接続し、ソー
ス及びドレインをそれぞれ電源配線ＶＳＳ及び電源配線
ＶＩＳＳに接続している。電圧変換回路２２Ｂは、その
しきい電圧が一定であることを利用したものである。電
圧変換回路２２Ｂは、ｎＭＯＳトランジスタのドレイン
電圧をゲートにフィードバックした、最も簡単な電圧検
出型である。
ＯＳトランジスタのゲートとドレイン間を接続し、ソー
ス及びドレインをそれぞれ電源配線ＶＳＳ及び電源配線
ＶＩＳＳに接続している。電圧変換回路２２Ｂは、その
しきい電圧が一定であることを利用したものである。電
圧変換回路２２Ｂは、ｎＭＯＳトランジスタのドレイン
電圧をゲートにフィードバックした、最も簡単な電圧検
出型である。
【００１８】［構成例３］電圧変換回路２２Ｃは、電流
検出型であり、ｎＭＯＳトランジスタ１のソース及びド
レインがそれぞれ電源配線ＶＳＳ及び電流／電圧変換用
抵抗２の一端に接続され、抵抗２の他端が電源配線ＶＩ
ＳＳに接続され、抵抗２の両端の検出電圧が制御回路３
のフィードバック入力端に接続され、制御回路３の出力
端がｎＭＯＳトランジスタ１のゲートに接続されてい
る。制御回路３は、検出電圧とｎＭＯＳトランジスタ１
のドレイン・ソース間の電圧との和が一定値になるよう
に、ｎＭＯＳトランジスタ１のゲート電位を制御する。
検出型であり、ｎＭＯＳトランジスタ１のソース及びド
レインがそれぞれ電源配線ＶＳＳ及び電流／電圧変換用
抵抗２の一端に接続され、抵抗２の他端が電源配線ＶＩ
ＳＳに接続され、抵抗２の両端の検出電圧が制御回路３
のフィードバック入力端に接続され、制御回路３の出力
端がｎＭＯＳトランジスタ１のゲートに接続されてい
る。制御回路３は、検出電圧とｎＭＯＳトランジスタ１
のドレイン・ソース間の電圧との和が一定値になるよう
に、ｎＭＯＳトランジスタ１のゲート電位を制御する。
【００１９】［構成例４］電圧変換回路２２Ｄは、電圧
比較型であり、ｎＭＯＳトランジスタ１のソース、ドレ
イン及びゲートがそれぞれ電源配線ＶＳＳ、電源配線Ｖ
ＩＳＳ及び差動増幅回路４の出力端に接続されている。
差動増幅回路４の非反転入力端及び反転入力端にはそれ
ぞれ、電源配線ＶＩＳＳ及び分圧回路５の出力端が接続
されている。分圧回路５は、電源配線ＶＩＩと電源配線
ＶＳＳとの間の電圧を分圧して、フィードバック電圧Ｖ
ＩＳＳを１Ｖに制御するための基準電圧を出力する。
比較型であり、ｎＭＯＳトランジスタ１のソース、ドレ
イン及びゲートがそれぞれ電源配線ＶＳＳ、電源配線Ｖ
ＩＳＳ及び差動増幅回路４の出力端に接続されている。
差動増幅回路４の非反転入力端及び反転入力端にはそれ
ぞれ、電源配線ＶＩＳＳ及び分圧回路５の出力端が接続
されている。分圧回路５は、電源配線ＶＩＩと電源配線
ＶＳＳとの間の電圧を分圧して、フィードバック電圧Ｖ
ＩＳＳを１Ｖに制御するための基準電圧を出力する。
【００２０】上記電圧変換回路２２Ａ〜２２Ｄはいずれ
も、交流動作の必要がない簡単な降圧型の構成であり、
その消費電力を従来よりも大幅に低減することができ
る。＜＜ノイズ低減の効果については、記載しておりま
せん。ＭＯＳメモリ回路１０は電源配線ＶＳＳでなく電
源配線ＶＩＳＳを用いているものの、従来、基板バイア
ス発生回路で逆バイアス電圧を生成しているのに対し、
本案では電源配線ＶＳＳを直接逆バイアス電圧として用
いているからです。＞＞
も、交流動作の必要がない簡単な降圧型の構成であり、
その消費電力を従来よりも大幅に低減することができ
る。＜＜ノイズ低減の効果については、記載しておりま
せん。ＭＯＳメモリ回路１０は電源配線ＶＳＳでなく電
源配線ＶＩＳＳを用いているものの、従来、基板バイア
ス発生回路で逆バイアス電圧を生成しているのに対し、
本案では電源配線ＶＳＳを直接逆バイアス電圧として用
いているからです。＞＞
【００２１】
【発明の効果】本発明に係るダイナミック型ＭＯＳメモ
リでは、第３電源配線と第４電源配線の電位を従来より
も基板バイアス電圧の絶対値だけ高電位側へシフトさ
せ、第２電源配線の電位を基板バイアス電位として用い
ているので、従来の基板バイアス発生回路の代わりに、
交流動作の必要がない降圧型の第２電圧変換回路を備え
ればよく、その消費電流を従来の基板バイアス発生回路
よりも大幅に低減できるという効果を奏し、特に携帯型
情報機器の低消費電力化に寄与するところが大きい。
リでは、第３電源配線と第４電源配線の電位を従来より
も基板バイアス電圧の絶対値だけ高電位側へシフトさ
せ、第２電源配線の電位を基板バイアス電位として用い
ているので、従来の基板バイアス発生回路の代わりに、
交流動作の必要がない降圧型の第２電圧変換回路を備え
ればよく、その消費電流を従来の基板バイアス発生回路
よりも大幅に低減できるという効果を奏し、特に携帯型
情報機器の低消費電力化に寄与するところが大きい。
【図１】本発明の原理構成を示すブロック図である。
【図２】図１のダイナミック型ＭＯＳメモリの内部電源
配線の電位と、図４のダイナミック型ＭＯＳメモリの内
部電源配線の電位との関係を示す線図である。
配線の電位と、図４のダイナミック型ＭＯＳメモリの内
部電源配線の電位との関係を示す線図である。
【図３】図１中の電圧変換回路２２の構成例を示す図で
ある。
ある。
【図４】従来のダイナミック型ＭＯＳメモリを示すブロ
ック図である。
ック図である。
１、１０ｂ ｎＭＯＳトランジスタ ２ 抵抗 ３ 制御回路 ４ 差動増幅回路 ５ 分圧回路 １０ ＭＯＳメモリ回路 １０ａ キャパシタ １１、２１、２２、２２Ａ〜２２Ｄ 電圧変換回路
Claims (5)
- 【請求項１】 外部から第１電位及び該第１電位より低
い第２電位がそれぞれ供給される１対の第１電源配線
（ＶＣＣ）及び第２電源配線（ＶＳＳ）と、 １対の第３電源配線（ＶＩＩ）及び第４電源配線（ＶＩ
ＳＳ）と、 該第１電位を所定値だけ降圧して一定の第３電位を生成
し、これを該第３電源配線に供給する第１電圧変換回路
（２１）と、 キャパシタ（１０ａ）と該キャパシタの一端にソース
（Ｓ）が接続されたｎＭＯＳトランジスタ（１０ｂ）と
を有するメモリセルを備え、該ｎＭＯＳトランジスタの
ソースとｐｎ接合を形成するｐ型基板又はｐ型ウエルに
該第２電源配線が接続され、該第３電源配線と該第４電
源配線との間の電圧で動作するＭＯＳメモリ回路（１
０）と、 該第４電源配線の第４電位を所定値だけ降圧したものが
該第２電位になるようにして該第４電位を該第３電位よ
りも低い一定値に保つ第２電圧変換回路（２２）と、 を有することを特徴とするダイナミック型ＭＯＳメモ
リ。 - 【請求項２】 前記第２電圧変換回路は、アノード及び
カソードがそれぞれ前記第４電源配線（ＶＩＳＳ）及び
前記第２電源配線（ＶＳＳ）に接続されたｐｎ接合ダイ
オード（２２Ａ）であることを特徴とする請求項１記載
のダイナミック型ＭＯＳメモリ。 - 【請求項３】 前記第２電圧変換回路は、ゲートとドレ
イン間が接続され、ソース及びドレインがそれぞれ前記
第２電源配線（ＶＳＳ）及び前記第４電源配線（ＶＩＳ
Ｓ）に接続されたｎＭＯＳトランジスタ（２２Ｂ）であ
ることを特徴とする請求項１記載のダイナミック型ＭＯ
Ｓメモリ。 - 【請求項４】 前記第２電圧変換回路は、 ソースが前記第２電源配線（ＶＳＳ）に接続されたｎＭ
ＯＳトランジスタ（１）と、 一端が前記第４電源配線（ＶＩＳＳ）に接続され、他端
が該ｎＭＯＳトランジスタのドレインに接続された抵抗
（２）と、 該抵抗の端子間電圧に基づいて、前記第４電位が一定に
なるように該ｎＭＯＳトランジスタのゲート電位を制御
する制御回路（３）と、 を有することを特徴とする請求項１記載のダイナミック
型ＭＯＳメモリ。 - 【請求項５】 前記第２電圧変換回路は、 ソースが前記第２電源配線（ＶＳＳ）に接続され、ドレ
インが前記第４電源配線（ＶＩＳＳ）に接続されたｎＭ
ＯＳトランジスタ（１）と、 基準電位を発生する基準電位発生回路（５）と、 前記第４電位と該基準電圧との差を増幅して該ｎＭＯＳ
トランジスタのゲート電位を制御する差動増幅回路
（４）と、 を有することを特徴とする請求項１記載のダイナミック
型ＭＯＳメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233885A JPH0785664A (ja) | 1993-09-20 | 1993-09-20 | ダイナミック型ｍｏｓメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233885A JPH0785664A (ja) | 1993-09-20 | 1993-09-20 | ダイナミック型ｍｏｓメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785664A true JPH0785664A (ja) | 1995-03-31 |
Family
ID=16962089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233885A Withdrawn JPH0785664A (ja) | 1993-09-20 | 1993-09-20 | ダイナミック型ｍｏｓメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106676A (ja) * | 1995-08-18 | 1997-04-22 | Hyundai Electron Ind Co Ltd | 複数の内部電源電圧を用いる半導体メモリ装置 |
| KR100612944B1 (ko) * | 2005-04-29 | 2006-08-14 | 주식회사 하이닉스반도체 | 반도체 소자 |
| WO2015079931A1 (ja) | 2013-11-26 | 2015-06-04 | 株式会社庄内クリエート工業 | 高周波がん温熱治療装置 |
-
1993
- 1993-09-20 JP JP5233885A patent/JPH0785664A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09106676A (ja) * | 1995-08-18 | 1997-04-22 | Hyundai Electron Ind Co Ltd | 複数の内部電源電圧を用いる半導体メモリ装置 |
| KR100612944B1 (ko) * | 2005-04-29 | 2006-08-14 | 주식회사 하이닉스반도체 | 반도체 소자 |
| US7358797B2 (en) | 2005-04-29 | 2008-04-15 | Hynix Semiconductor Inc. | Semiconductor device having secure operating characteristic under low power environment |
| WO2015079931A1 (ja) | 2013-11-26 | 2015-06-04 | 株式会社庄内クリエート工業 | 高周波がん温熱治療装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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