JPH10270988A - 基板バイアス効果を利用した遅延回路 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧上昇により、遅延時間が長くなる遅延
回路を提供する。 【解決手段】 この遅延回路１０は、入力信号Ｖ_INによ
ってｐチャネルＭＯＳＦＥＴ１１がＯＮし、電源電圧Ｖ
_DDの変動の影響を受けない安定化電源１７からキャパシ
タ１４を充電する。入力信号Ｖ_INはキャパシタ１４の昇
圧速度に応じた遅延時間だけ遅れて伝達され、出力信号
Ｖ_OUTとして出力される。そのｐチャネルＭＯＳＦＥＴ
１１の基板領域には電源電圧Ｖ_DDが印加されており、ｐ
チャネルＭＯＳＦＥＴ１１のコンダクタンスは、電源電
圧Ｖ_DDが上昇すると小さくなり、電源電圧Ｖ_DDが低下す
ると大きくなるので、電源電圧Ｖ_DDの上昇により、キャ
パシタ１４への充電電流は減少し、遅延時間は長くな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶デバイ
スの回路技術にかかり、特に、ＭＯＳＦＥＴを使用した
遅延回路に関する。

【０００２】

【従来の技術】近年では、電子計算機や計測機器に加
え、家電製品や電子カメラ等、一般の電気製品にも半導
体記憶デバイスが使用されており、そのため、半導体記
憶デバイスに対し、高集積化による大容量化と低価格化
の要求が増々強くなっている。

【０００３】半導体記憶デバイスのうちでも特に使用量
が多いものは、任意のアドレスの記憶内容にアクセスで
きるＤＲＡＭ(ダイナミックランダムアクセスメモリ)で
ある。ＤＲＡＭの内部には、内部回路の動作を制御する
ためのＡＴＤ(アドレス・トランジション・ディテクシ
ョン：Address Transition Detection）回路が設けられ
ており、そのＡＴＤ回路内には、入力信号を所定時間遅
延させ、後段の回路に出力する遅延回路が設けられてい
る。

【０００４】図７(ａ)の符号１１０で示したものは、上
述の遅延回路の従来技術のものであり、ｐチャネルＭＯ
ＳＦＥＴ１１１とｎチャネルＭＯＳＦＥＴ１１２のゲー
ト端子には、入力信号Ｖ_INが共通して入力されており、
入力信号Ｖ_INがハイ状態からロー状態に切り替わると、
ｐチャネルＭＯＳＦＥＴ１１１がＯＮ、ｎチャネルＭＯ
ＳＦＥＴ１１２がＯＦＦし、ｐチャネルＭＯＳＦＥＴ１
１１及び抵抗素子１１３を介して電源電圧Ｖ_DDからキャ
パシタ１１４に電流が供給され、キャパシタ１１４が充
電されることで電圧が上昇するように構成されている。

【０００５】他方、入力信号Ｖ_INがロー状態からハイ状
態に切り替わると、ｐチャネルＭＯＳＦＥＴ１１１がＯ
ＦＦ、ｎチャネルＭＯＳＦＥＴ１１２がＯＮし、充電さ
れたキャパシタ１１４は、ｎチャネルＭＯＳＦＥＴ１１
２を介して放電され、キャパシタ１１４の電圧が低下す
るように構成されている。

【０００６】キャパシタ１１４の電圧が上昇する場合、
電源電圧Ｖ_DDが定電圧であれば、電圧の上昇速度は、キ
ャパシタ１１４の静電容量、ｐチャネルＭＯＳＦＥＴ１
１１のＯＮ抵抗値、抵抗素子１１３の抵抗値等の素子特
性によって定まるため、入力信号Ｖ_INは、一定の遅延時
間だけ遅れて後段のインバータ１１９に出力され、この
インバータ１１９で反転され、出力信号Ｖ_OUTとして出
力される。

【０００７】しかしながら、遅延回路１１０に供給され
る電源電圧Ｖ_DDの電圧値は、ＤＲＡＭ内の周辺回路の動
作状態や、他の半導体デバイスの動作状態によって変動
してしまう。そのような電源電圧Ｖ_DDの変動があった場
合には、キャパシタ１１４への充電電流の大きさが変動
するため、遅延時間が短くなったり長くなったりしてし
まう。例えば、電源電圧Ｖ_DDが上昇した場合には、ｐチ
ャネルＭＯＳＦＥＴ１１１のコンダクタンスが大きくな
り、キャパシタ１１４への充電電流が増加する結果、遅
延時間は短くなってしまう。

【０００８】そこで従来技術でも対策が採られており、
図７(ｂ)の符号１２０に示した遅延回路のように、ＤＲ
ＡＭ内に安定化電源１１７を設け、電源電圧Ｖ_DDの変動
の影響を受けない安定化電圧Ｖ_DLを発生させ、その安定
化電圧Ｖ_DLをｐチャネルＭＯＳＦＥＴ１１１のソース端
子に印加し、キャパシタ１１４には安定化電源１１７か
ら充電電流が供給されるように構成していた。このよう
な構成によれば、遅延時間は電源電圧Ｖ_DDの変動を受け
ないようになる。

【０００９】しかしながら、スタンバイ時の消費電流、
およびアクセススピードの面から全ての回路に安定化電
源１１７からの電圧を供給することは困難である。従っ
て、半導体集積回路上には、電源電圧Ｖ_DDの変動の影響
を受ける回路と電源電圧Ｖ_DDの変動の影響を受けない回
路とが混在することとなり、全体として電源電圧Ｖ_DDの
変動の影響をなくすることは困難である。

【００１０】また、近年では、ＤＲＡＭの高速化のため
に、回路間の動作タイミングを一致させるための時間的
余裕(回路動作マージン)が少なくなっており、かかる場
合には、電源電圧Ｖ_DDの変動による回路スピードの変動
を細かく調整し、しかも、アクセススピードのために最
適化されている全体の回路構成に影響を与えないように
しながら、回路動作マージンの減少をできるだけ抑える
ことが重要である。

【００１１】上述の理由により、電源電圧Ｖ_DDが上昇し
た場合に遅延時間が短くなる回路(例えば、上述の遅延
回路１１０)と、それとは逆に、電源電圧Ｖ_DDが上昇し
た場合に遅延時間が長くなる遅延回路とが必要となるた
め、少ない素子数でそれを達成する技術の開発が待たれ
ていた。

【００１２】

【発明が解決しようとする課題】本発明は上記開発要求
に応じて創作されたもので、その目的は、電源電圧の上
昇により、遅延時間が長くなる遅延回路を提供すること
にある。また、その遅延回路を用いた半導体記憶デバイ
スを提供することにある。

【００１３】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、第１のノードと第１の電源
用端子との間に接続された容量素子と、前記第１のノー
ドと第２の電源用端子との間に接続され、入力信号に応
答して導通することにより前記容量素子の充電又は放電
を行なう第１のＭＯＳトランジスタと、前記第１のノー
ドの電圧値に応じた出力信号を供給する第１の回路とを
有し、前記第１のＭＯＳトランジスタの基板領域には第
１の電圧が供給され、前記第２の電源用端子には前記第
１の電圧を安定化した電圧が供給される。

【００１４】この請求項１記載の遅延回路では、請求項
２記載の発明のように、前記第１のＭＯＳトランジスタ
を介して前記容量素子に供給される電流が電流制限素子
で制限されるように構成することができる。

【００１５】また、請求項３記載の発明のように、前記
第１のＭＯＳトランジスタにｐチャネルＭＯＳトランジ
スタ用い、該ｐチャネルＭＯＳトランジスタが遮断状態
に置かれるときに導通状態に置かれるｎチャネルＭＯＳ
トランジスタを設け、前記容量素子が、前記ｐチャネル
ＭＯＳトランジスタを介して充電され、前記ｎチャネル
ＭＯＳトランジスタを介して放電されるように構成する
ことができる。

【００１６】また、この請求項３記載の遅延回路では、
請求項４記載の発明のように、前記ｐチャネルＭＯＳト
ランジスタの基板領域(バックゲート)に印加する電圧を
外部電源電圧とし、前記ｐチャネルＭＯＳトランジスタ
のソース端子に印加する電圧を外部電源電圧よりも電圧
値の低い安定化電圧とすることができる。

【００１７】以上説明した請求項１乃至請求項４のいず
れか１項記載の遅延回路は、請求項５記載の発明のよう
に、半導体記憶デバイスに設けることができる。

【００１８】本発明の遅延回路は、上述のような構成で
あり、導通状態となったＭＯＳトランジスタを介して、
容量素子が安定化電源に接続され、抵抗素子等の電流制
限素子を介して充放電電流が流れるので、容量素子の電
圧値が変化する。容量素子(第１のノード)の電圧値に応
じて、後段の回路の出力信号が変化する。

【００１９】本発明の遅延回路では、ＭＯＳトランジス
タの基板領域(バックゲート)に、ソース端子の電圧とは
異なる電源電圧が印加されているため、基板バイアス効
果の影響を受け、ＭＯＳトランジスタのコンダクタンス
が電源電圧の大きさによって変化する。電源電圧の変動
により、ソース端子と基板領域との間の電圧差が大きく
なった場合には、コンダクタンスは低下するが、ＭＯＳ
トランジスタのソース端子には安定化電圧が印加される
ので、コンダクタンスが低下すると、容量素子に流れる
充放電電流は減少するため、遅延時間は長くなる。逆
に、ソース端子と基板領域との間の電圧差が小さくなる
と、コンダクタンスは上昇し、容量素子に流れる充放電
電流は増加するため、遅延時間は短くなる。

【００２０】このようなＭＯＳトランジスタとしては、
電源電圧が負の場合はｎチャネルＭＯＳトランジスタを
用い、正である場合にはｐチャネルＭＯＳトランジスタ
を用いることができる。ｐチャネルＭＯＳトランジスタ
を用いる場合、ソース端子を安定化電源側に接続し、ド
レイン端子を容量素子側に接続しておくと、容量素子が
充電される際に遅延された出力信号を得ることができ
る。

【００２１】

【発明の実施の形態】本発明の一実施形態を図面を用い
て説明する。図１を参照し、符号１０は本発明の一例の
遅延回路であり、ＤＲＡＭ内のタイミング調整回路の一
部として設けられている。そのＤＲＡＭには、外部電源
から供給される電源電圧Ｖ_DD(第１の電圧)とグラウンド
電圧Ｖ_SSとが印加されており、その電源電圧Ｖ_DDを電力
源として、内部のメモリセルに対し、データの入出力が
できるように構成されている。

【００２２】遅延回路１０は、ｐチャネルＭＯＳＦＥＴ
１１(第１のＭＯＳトランジスタ)、ｎチャネルＭＯＳＦ
ＥＴ１２、抵抗素子１３、キャパシタ１４(容量素子)、
安定化電源１７、インバータ１９(第１のノードの電圧
値に応じた出力信号を供給する第１の回路)を有してお
り、安定化電源１７は、電源電圧Ｖ_DDを安定化し、定電
圧の安定化電圧Ｖ_DLを供給できるように構成されている
(定電圧化はグラウンド電圧Ｖ_SSが基準)。ここで、電源
電圧Ｖ_DDは約３．３Ｖであり、安定化電圧Ｖ_{D L}は約２．
２Ｖである。

【００２３】ｐチャネルＭＯＳＦＥＴ１１のソース端子
は、安定化電源１７に接続され、安定化電圧Ｖ_DL(第１
の電圧を安定化した電圧)が印加されるように構成され
ており、ドレイン端子は、抵抗素子１３を介して、キャ
パシタ１４の高電圧側の端子、及びｎチャネルＭＯＳＦ
ＥＴ１２のドレイン端子(第１のノード：符号Ａで示
す。)に接続されている。キャパシタ１４の低電圧側の
端子とｎチャネルＭＯＳＦＥＴ１２のソース端子とは、
グラウンド電圧Ｖ_SSが印加される内部配線(第１の電源
用端子)に接続されている。

【００２４】このｐチャネルＭＯＳＦＥＴ１１のゲート
端子とｎチャネルＭＯＳＦＥＴ１２のゲート端子には、
入力信号Ｖ_INが共通して印加されるように構成されてお
り、キャパシタ１４の高電圧側の端子はインバータ１９
の入力端子に接続されている。

【００２５】インバータ１９内には、ｐチャネルＭＯＳ
ＦＥＴ１５とｎチャネルＭＯＳＦＥＴ１６とが設けられ
ており、ドレイン端子同士を互いに接続された状態で、
ｐチャネルＭＯＳＦＥＴ１５のソース端子は安定化電圧
Ｖ_DL側に、ｎチャネルＭＯＳＦＥＴ１６のソース端子は
グラウンド電圧Ｖ_SS側に接続されている。キャパシタ１
４の高電圧側の端子は、ｐチャネルＭＯＳＦＥＴ１５の
ゲート端子とｎチャネルＭＯＳＦＥＴ１６のゲート端子
に共通に接続されている。ｐチャネルＭＯＳＦＥＴ１５
とｎチャネルＭＯＳＦＥＴ１６の互いに接続されたドレ
イン端子から、出力信号Ｖ_OUTが取り出され、図示しな
い後段の回路に入力されている。

【００２６】この遅延回路１０の動作を説明する。初期
状態で、入力信号Ｖ_INがハイ状態にあり、ｐチャネルＭ
ＯＳＦＥＴ１１がＯＦＦ(遮断状態)、ｎチャネルＭＯＳ
ＦＥＴ１２がＯＮ(導通状態)のとき、キャパシタ１４に
は電荷は蓄積されていないものとする。

【００２７】この場合、抵抗素子１３とｎチャネルＭＯ
ＳＦＥＴ１２とキャパシタ１４との接続中点(符号Ａの
第１のノード)はロー状態であり、インバータ１９から
出力される出力信号Ｖ_OUTはハイ状態である。

【００２８】入力信号Ｖ_INがハイ状態からロー状態に切
り替わると、ｎチャネルＭＯＳＦＥＴ１１２がＯＦＦ、
ｐチャネルＭＯＳＦＥＴ１１がＯＮする。ｐチャネルＭ
ＯＳＦＥＴ１１のＯＮにより、キャパシタ１４の高電圧
側の端子は、ｐチャネルＭＯＳＦＥＴ１１及び抵抗素子
１３を介して安定化電源１７に接続され、ｐチャネルＭ
ＯＳＦＥＴ１１及び抵抗素子１３によって電流制限され
た状態でキャパシタ１４に対して充電電流が流れる。

【００２９】ｐチャネルＭＯＳＦＥＴ１１のソース端子
に印加されている安定化電圧Ｖ_DLは、電源電圧Ｖ_DDの変
動の影響を受けず、定電圧であるので、ｐチャネルＭＯ
ＳＦＥＴ１１のコンダクタンスが一定であれば、キャパ
シタ１４の電圧値は、ｐチャネルＭＯＳＦＥＴ１１のＯ
Ｎ抵抗値、抵抗素子１３の抵抗値及びキャパシタ１４の
静電容量に応じた速度で上昇する。

【００３０】インバータ１９の出力は所定のスレッショ
ルド電圧を超えたときにハイ状態からロー状態に切り替
わるように構成されており、キャパシタ１４の電圧がグ
ラウンド電圧Ｖ_SSからそのスレッショルド電圧を超える
までの時間が遅延回路１０の遅延時間となる。入力信号
Ｖ_INは、遅延回路１０内をその遅延時間だけ遅れて伝達
され、出力信号Ｖ_OUTとして出力される。

【００３１】この場合、インバータ１９内のｐチャネル
ＭＯＳＦＥＴ１５では、基板領域(バックゲート)とソー
ス端子とは短絡され、安定化電圧Ｖ_DLが共通して印加さ
れており、電源電圧Ｖ_DDが変動してもインバータ１９の
スレッショルド電圧には変動がないように構成されてい
る。

【００３２】他方、キャパシタ１４に電流を供給するｐ
チャネルＭＯＳＦＥＴ１１では、ソース端子には安定化
電圧Ｖ_DLが印加され、基板領域（バックゲート）には電
源電圧Ｖ_DDが印加されている。図２に、ｐチャネルＭＯ
ＳＦＥＴ１１と、ｎチャネルＭＯＳＦＥＴ１２の拡散構
造の概略図を示す。このＤＲＡＭにはＮウェル４１を有
するｐ型シリコンサブストレート３１が用いられてお
り、そのＮウェル４１内にはｐ型領域３２が拡散形成さ
れている。これらｐ型領域３２と表面に形成されたゲー
ト酸化膜５１とゲート電極５２とで、ｐ型領域３２をソ
ース端子とドレイン端子とするｐチャネルＭＯＳＦＥＴ
１１が構成されている。

【００３３】他方、ｐ型シリコンサブストレート３１内
にはｎ型領域４２が拡散形成され、これらｎ型領域４２
と表面のゲート酸化膜５１とゲート電極５２とで、ｎ型
領域４２をソース端子とドレイン端子とするｎチャネル
ＭＯＳＦＥＴ１２が構成されている。

【００３４】従って、ｐチャネルＭＯＳＦＥＴ１１の基
板領域はＮウェル４１であり、ｎチャネルＭＯＳＦＥＴ
１２の基板領域はｐ型シリコンサブストレート３１自体
である。

【００３５】そのＮウェル４１には電源電圧Ｖ_DDが印加
されており、従って、ｐチャネルＭＯＳＦＥＴ１１で
は、基板領域に電源電圧Ｖ_DDが印加されている。ｐ型シ
リコンサブストレート３１には、グラウンド電圧Ｖ_SSが
印加され、ｐチャネルＭＯＳＦＥＴ１１の基板領域とｐ
型シリコン基板３１とは逆バイアス状態にされている。

【００３６】安定化電圧Ｖ_DLは電源電圧Ｖ_DDから作られ
るので、 Ｖ_DL ＜ Ｖ_DD の大小関係がある。図３に示すように、ｐチャネルＭＯ
ＳＦＥＴのソース端子の電圧を基準とし、ゲート端子の
電圧をＶ_GS、バックゲート電圧(基板領域の電圧)を
Ｖ_BS、ドレイン端子の電圧をＶ_DSとし、また、ソース端
子からドレイン端子に向かって流れる電流をＩ_DSとした
場合、バックゲート電圧Ｖ_BSと電源電圧Ｖ_DD、及び安定
化電圧Ｖ_DLの間には、次式、 Ｖ_BS ＝ Ｖ_DL−Ｖ_DD ＜ ０ の関係がある。

【００３７】ＭＯＳＦＥＴの通常の結線は、ソース端子
と基板領域とを短絡しているので、バックゲート電圧Ｖ
_BSはゼロ(Ｖ_BS＝０)である。ｐチャネルＭＯＳＦＥＴの
ゲート電圧Ｖ_GSとドレイン電流Ｉ_DSとの関係を、バック
ゲート電圧Ｖ_BSがゼロである場合と、ゼロでない場合
(Ｖ_BS＜０)について、図４のグラフに示す。同じ大きさ
のゲート電圧Ｖ_GSを印加した場合には、バックゲート電
圧Ｖ_GSが負電圧方向で大きい方がドレイン電流Ｉ_DSは小
さくなる。

【００３８】ｐチャネルＭＯＳＦＥＴのドレイン電圧Ｖ
_DSとドレイン電流Ｉ_DSとの関係を、バックゲート電圧Ｖ
_BSがゼロの場合と負電圧の場合について、図５(ａ)、同
図(ｂ)のグラフにそれぞれ示す。

【００３９】ゲート電圧Ｖ_GSをＶ_G1〜Ｖ_G4とした場合の
各特性(Ｖ_G4＜Ｖ_G3＜Ｖ_G2＜Ｖ_G1＜０)から分かるよう
に、同じ大きさのゲート電圧Ｖ_GSを印加した場合には、
バックゲート電圧Ｖ_BSが負電圧方向で大きい方がドレイ
ン電流Ｉ_DSは小さくなっている。

【００４０】ゲート電圧Ｖ_GS及びドレイン電圧Ｖ_DSを一
定にした場合の、バックゲート電圧Ｖ_BSとドレイン電流
Ｉ_DSの関係を図６のグラフに示す。各曲線とも、Ｖ_GS＝
Ｖ_DSにした。バックゲート電圧Ｖ_BSを負電圧方向に大き
くなるほどドレイン電流Ｉ_DSの電流量は小さくなってい
る。

【００４１】このように、基板領域の電位をソース端子
の電位よりも高くし、バックゲート電圧を印加した方
が、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは低
下する。そして、そのコンダクタンスの値は、図６から
分かるように、基板領域とソース端子の電位差に大じて
変動する。具体的には、電源電圧Ｖ_DDが上昇した場合に
はバックゲート電圧Ｖ_BSは負電圧方向に大きくなるた
め、ｐチャネルＭＯＳＦＥＴ１１のコンダクタンスは小
さくなり、キャパシタ１４に対する充電電流が減少する
結果、遅延時間が長くなる。反対に、電源電圧Ｖ_DDが低
下した場合はバックゲート電圧Ｖ_BSは絶対値で小さくな
るため、コンダクタンスは大きくなり、遅延時間が短く
なる。このように、電源電圧Ｖ_DDの変動によって、遅延
時間が自動的に伸縮される。

【００４２】なお、上述の実施例では、正の電源電圧Ｖ
_DDを用いる場合の遅延回路１０について説明したが、負
電源を用いる場合には、その負電源の電圧をｎチャネル
ＭＯＳＦＥＴの基板領域に印加する遅延回路を構成して
もよい。

【００４３】

【発明の効果】電源電圧上昇により遅延時間が長くな
り、電源電圧低下により遅延時間が短くなるので、タイ
ミング調整回路の設計が容易になる。電源電圧変動によ
って遅延時間が自動的に伸縮されるので、タイミング調
整回路を簡略化することができる。

【図面の簡単な説明】

【図１】本発明の遅延回路の一例

【図２】ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦ
ＥＴの拡散構造の概略図

【図３】ｐチャネルＭＯＳＦＥＴのＶ_GS、Ｖ_DS、Ｖ_BSを
説明するための図

【図４】Ｖ_BSによるＶ_GS−Ｉ_DS特性の相違を説明するた
めのグラフ

【図５】(ａ)Ｖ_BS＝０の場合のＶ_DS−Ｉ_DS特性を示すグ
ラフ(ｂ)Ｖ_BS＜０の場合のＶ_DS−Ｉ_DS特性を示すグラフ

【図６】Ｖ_GS及びＶ_DSを一定にした場合のＶ_BS−Ｉ_DS特
性を示すグラフ

【図７】(ａ)電源電圧上昇により遅延時間が短くなる従
来技術の遅延回路(ｂ)遅延時間が電源電圧変動の影響を
受けない従来技術の遅延回路

【符号の説明】

１０……遅延回路 １１……第１のＭＯＳトランジス
タ(ｐチャネルＭＯＳトランジスタ) １２……相補的
に導通するｎチャネルＭＯＳトランジスタ １３……電流制限素子(抵抗素子) １４……容量素子
１７……安定化電源１９……第１の回路(インバー
タ) ４１……基板領域 Ａ……第１のノード Ｖ_DD……第１の電圧(電源電圧)
Ｖ_DL……第１の電圧を安定化した電圧 Ｖ_IN……
入力信号 Ｖ_OUT……出力信号 Ｖ_SS……第１の
電源用端子

フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 高橋 継男 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１のノードと第１の電源用端子との間
   に接続された容量素子と、 前記第１のノードと第２の電源用端子との間に接続さ
   れ、入力信号に応答して導通することにより前記容量素
   子の充電又は放電を行なう第１のＭＯＳトランジスタ
   と、 前記第１のノードの電圧値に応じた出力信号を供給する
   第１の回路とを有し、 前記第１のＭＯＳトランジスタの基板領域には第１の電
   圧が供給され、前記第２の電源用端子には前記第１の電
   圧を安定化した電圧が供給される遅延回路。
2. 【請求項２】 前記第１のノードと前記第１のＭＯＳト
   ランジスタとの間又は前記第２の電源用端子と前記第１
   のＭＯＳトランジスタとの間に電流制限素子が接続され
   ている請求項１に記載の遅延回路。
3. 【請求項３】 前記第１のＭＯＳトランジスタはｐチャ
   ネルＭＯＳトランジスタであり、前記第１のノードと前
   記第１の電源用端子との間に前記ｐチャネルＭＯＳトラ
   ンジスタと相補的に導通するｎチャネルＭＯＳトランジ
   スタが接続されている請求項１又は２に記載の遅延回
   路。
4. 【請求項４】 前記第１の電圧は外部から供給される電
   源電圧であり、前記安定化電圧は内部回路にて前記電源
   電圧を安定化した前記電源電圧よりも低い電圧である請
   求項３に記載の遅延回路。
5. 【請求項５】 前記請求項１、２、３又は４に記載の遅
   延回路を備える半導体記憶デバイス。