KR900004725B1 - 전원전압 강하회로 - Google Patents

전원전압 강하회로 Download PDF

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KR900004725B1
KR900004725B1 KR1019870005455A KR870005455A KR900004725B1 KR 900004725 B1 KR900004725 B1 KR 900004725B1 KR 1019870005455 A KR1019870005455 A KR 1019870005455A KR 870005455 A KR870005455 A KR 870005455A KR 900004725 B1 KR900004725 B1 KR 900004725B1
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준이치 츠지모토
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가부시키가이샤 도시바
와타리 스기이치로
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Abstract

내용 없음.

Description

전원전압 강하회로
제1도는 종래의 전원전압강하회로를 나타내는 도면.
제2도는 본 발명의 1실시예에 따른 전원전압강하회로가 형성된 반도체메모리칩을 나타내는 도면.
제3도는 제2도에 도시된 전원전압강하회로의 회로도.
제4도는 제3도에 도시된 전압강하부의 구조를 상세히 나타내는 도면.
제5도는 제3도에 도시된 정전압발생기의 동작출력특성을 설명하기 위한 그래프.
제6도는 제2도에 도시된 전원전압강하회로의 동작을 설명하기 위해 내부전원전압과 외부전원전압과의 관계를 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
10,30 : 전원전압강하회로 12 : 부하회로
14 : MOS 트랜지스터 16 : 차동증폭회로
18, 20, 22 : MOS 트랜지스터 31 : 반도체칩
32 : 메모리부 34 : 본딩패드(bonding pad)
36 : 인버터 48 : 전압강하부
52, 54 : 정전압발생회로 56 : 바이어스회로
60 : 분압회로 62 : 인버터회로
70 : 기판(n형) 72 : (-1, -2 ...)웰영역
74(A,B) : n형 영역(소오스, 드레인) 76 : 채널영역
84 : 드레인전극 86 : 소오스전극
VI : 내부전원전압 VR : 기준전압
CE,
Figure kpo00001
: 칩이네이블신호(단자) 및 그 반전신호(단자) L1,L2: 출력선
본 발명은 반도체집적회로장치의 외부로부터 공급되는 전원전압을 강하시켜 집적회로의 내부회로전원으로 공급해 주도록 된 전원전압강하회로에 관한 것이다.
근래, 반도체집적회로장치의 집적도가 그속도로 증대되고 있는 바, 그 예로서 대기억용량의 LSI 메모리 장치에서는 미크론단위 이하의 게이트길이를 갖는 MOS 트랜지스터가 메모리부를 구성해 주기 위해 이용되고 있는 바, 이러한 미크론단위 이하급 MOS 트랜지스터는 높은 전계에 약해 컴퓨터시스템에서 통상적으로 이용되고 있는 5V의 전원전압보다 낮은 소정전원전압으로 동작시켜 줄 필요가 있게 되고, 그 때문에 소정의 전원전압을 공급해 주기 위해 전원전압강하회로가 메모리부와 더불어 단일반도체칩내에 형성되게된다.
여기서, 제1도는 종래의 전원전압강하회로(10)를 나타내는 도면으로, 이 제1도에서 부하회로(12)는 칩적회로인 예컨대 메모리부로 이루어져 전원전압강하회로(10)에서 공급되는 내부전원전압(VI)에 의해 동작되게 되는 바, 이 전원전압강하회로(10)는 가변저항으로서 작용하는 P 채널 MOS 트랜지스터(14)와, 이 MOS 트랜지스터(14)의 게이트전압을 제어해 주기 위한 차동증폭회로(16)를 갖추고 있다.
그리고, 상기 MOS 트랜지스터(14)의 소오스는 외부전원전압이 공급되는 전원단자(VDD)에 접속됨과 더불어 그 드레인은 내부전원전압(VI)을 발생시켜 주는 전원전압강하회로(10)의 출력단으로 이용되게 되고, MOS 트랜지스터(14)의 드레인과 접지전위로 설정되는 전원단자(VSS)와의 사이에는 부하회로(12)가 접속되며, 이 MOS 트랜지스터(14)의 소오스가 백(back)게이트, 즉MOS 트랜지스터(14)의 채널로 작용하는 반도체영역과 전기적으로 접속되는 한편, 이 반도체영역은 전원단자(VDD)와 같은 전위로 설정되게 된다.
또, 차동증폭회로(16)는 차동쌍을 구성하는 N 채널 MOS 트랜지스터(18,20)와 정전류원으로 작용하는 N 채널 MOS 트랜지스터(22), 전류미러부하(current mirror load)를 구성하는 P 채널 MOS 트랜지스터(24,26)를 갖추고 있고, 그와 더불어 저항소자(R1,R2) 전원단자(VDD,VSS)사이에 직렬로 접속되어 기준전압(VR)을 발생해 주는 분압회로를 구성하게 된다. 그에 따라 기준전압(VR)이 MOS 트랜지스터(18)의 게이트에 공급되게되고, 전원전압강하회로(10)의 출력전압으로 되는 내부전원전압(VI)은 MOS 트랜지스터(20)의 게이트 공급되게 된다.
이로부터 부하회로(12)에 부하전류가 흐르게 되면 MOS 트랜지스터(14)에서 전압강하가 발생되어져 내부전원전압(VI)이 외부전원전압보다도 낮은 레벨로 설정되게 되고, 차동증폭기(16)에서는 이 내부전원전압(VI)과 기준전압(VR)을 비교하여 내부전원전압(VI)과 기준전압(VR)과의 차이가 없도록 MOS 트랜지스터(14)의 게이트전극을 제어하게 된다.
그런데, 이 전원전압강하회로(10)는 소비전력이 적어야 되는 점이 극히 중요한 LSI 장치에는 응용하기가 어렵게 되는 바, 예컨대 스태틱(static)형 랜덤억세스메모리(SRAM)에서는 그의 모든 전류소비량이 예컨대 50mA 이하로 제한되고 있음에 비해 여기서는 상기 전류미러형 차동증폭회로(16)의 전류소비가 비교적 많아 5~6mA 정도의 전류가 상기한 바와 같은 제어를 하기 위해 차동증폭회로(16)에 흐르게 되므로 이런 소비전류량으로는 SRAM의 동작특성을 열화시키지 않도록 요구되는 전력수요를 만족시켜 주기가 곤란하다.
본 발명은 상기한 사정에 비추어 발명된 것으로, 전력소비가 적은 전원전압강하회로를 제공함에 그 목적이 있다.
본 발명에 따르면 전원전압강하회로가 제공되게 되는 바, 이 회로는 외부전원전압이 공급되는 전원단자와 출력선, 그 전원단자와 출력선에 각각 접속되는 드레인과 소오스 및 절연게이트를 갖추고 외부 전원전압을 강하시켜 주는 n 채널 MIS 트랜지스터와, 이 MIS 트랜지스터의 채널로 작용하는 표면영역을 갖추면서 MIS 트랜지스터의 소오스와 같은 전위로 설정되도록 접속된 반도체본체 및, 소정치보다 높은 외부전원전압상태하에서 외부전원전압보다 낮은 정전압을 발생시켜 이 정전압을 MIS 트랜지스터의 절연 게이트에 공급해 주는 정전압발생회로를 갖추어 구성된다.
따라서, 본 발명에 의하면 외부전원전압이 소정치 보다도 높은 값으로 설정되게 될 때, 외부전원전압보다 낮은 정전압이 정전압발생회로로부터 MIS 트랜지스터의 게이트에 공급되고, 부하전류가 흐르게 되면 MIS 트랜지스터에서 전압강하가 발생되어 출력선의 전위가 게이트전압보다 MIS 트랜지스터의 임계전압만큼 더 낮은 레벨로 설정된다. 또 반도체본체가 상기한 바와 같이 MIS 트랜지스터의 소오스와 같은 전위로 설정되는 경우 벡게이트(back gate)바이어스 효과에 의해 임계전압의 변화가 방지되고, 또한 이 경우 출력선의 전위저하가 부하전류의 증대에 의해 발생되게 되면 반도체본체의 전위가 이 출력선의 전위저하에 따라 변화되어져 MIS 트랜지스터의 도전성을 증대시켜 주게 된다. 즉, 출력선의 전위저하가 자동적으로 보상되게 된다.
그리고, 본 발명에서 MIS 트랜지스터의 게이트 전압에 대한 제어에서 출력선의 전위가 궤환(feed back)되는 종래의 전류미러형 차동증폭회로만큼 정전압발생기의 동작전류를 많게 설계할 필요가 없어지게 되어 전원전압강하회로의 소비전력을 절감시켜 줄 수 있게 된다.
이하 본 발명의 1실시예에 따른 전원전압강하회로를 제2도 내지 제6도를 참조하여 설명한다.
제2도는 본 발명의 1실시예에 다른 전원전압강하회로를 개략적으로 설명하기 위한 도면으로서, 전원전압강하회로(30)는 LSI 회로인 예컨대 메모리부(32)와 더불어 반도체칩(31)내에 형성되고, 본딩패드(bonding pad : 34)가 반도체쳅(31)의 외주위상에 형성되어 전원단자(VDD,VSS)와 칩이네이블단자(CE) 및 기타 각종신호의 입출력단자로 이용되게 되며, 전원단자(VDD)는 외부전원전압을 공급받게 됨과 더불어 전원단자(VSS)는 접지전위로 설정되고, 전원전압강하회로(30)는 전원단자(VDD,VSS) 사이에 접속되게 되면서 출력선(L1,L2)이 전원전압강하회로(30)의 출력단자(VSS)에 각각 접속되고, 이 출력선(L1,L2)사이에 메모리부(32)가 접속되게된다.
또, 칩이네이블단자(
Figure kpo00002
)는 메모리부(32)가 억세스 될 때 외부에서 칩이네이블신호를 공급받게 되는데, 이 칩이네이블신호(
Figure kpo00003
)의 전위는 칩이네이블신호가 공급되는 동안 0V로 설정되는 반면, 이 외에는 5V로 유지되게 되고, 이러한 칩이네이블신호(
Figure kpo00004
)는 직접 및 인버터(36)를 거쳐 전원전압강하회로(30)와 메모리부(32)에 각각 접속됨과 더불어 나머지 단자는 메모리부(32)에 접속된다.
여기서, 메모리부(32)는 각가 미크론단위 이하의 MOS 트랜지스터로 구성되는 다수의 스태틱메모리셀과, 이 메모리셀을 선택하여 선택된 메모리셀로부터 데이터를 읽어내거나 그 메모리셀에 데이터를 기록해 넣기 위한 제어회로를 갖추고 있다.
제3도는 제2도에서의 전원전압강하회로(30)를 상세하게 나타낸 것으로, 이 전원전압강하회로(30)는 건압강하부(48)와 내부전원전압(VI)을 평활화시켜 주기 위한 리플필터(50 : ripple filter)를 구비하고 있는데, 여기서 이 전압강하부(48)는 n 채널 MOS 트랜지스터(T1)를 구비하고 있는 바, 이 MOS 트랜지스터(T1)의 드레인은 전원단자(VDD)에 접속됨과 더불어 그 MOS 트랜지스터(T1)의 소오스와 백게이트는 상호 접속되어 출력선(L1)에 접속되고, 이에 따라 이 MOS 트랜지스터(T1)의 소오스가 전원전압강하회로(30)의 출력단으로 이용되게 된다. 즉 이 MOS 트랜지스터(T1)의 소오스전압이 내부전원전압(VI)으로서 메모리부(32)에 공급되게 된다.
그리고, 리플필터(50)는 콘덴서(C1)(C2)로 구성되는데, 이 콘덴서(C1)는 전원단자(VDD)와 출력선(L1)사이에 접속됨과 더불어 콘덴서(C2)는 출력선(L1)과 전원단자(VSS)사이에 접속된다.
또 전원전압강하회로(30)에는 MOS 트랜지스터(T1)의 게이트전압을 제어하기 위한 제1 및 제2 정전압발생회로(52,54)와 바이어스회로(56)가 설치되어져 있는 바, 이 정전압발생회로(52)는 N 채널 MOS 트랜지스터(T2, T3, T4, T5, T6)와 P 채널 MOS 트랜지스터(T7)로 구성되게 된다. 여기서 MOS 트랜지스터(T2)의 드레인은 전원단자(VDD)에 접속됨과 더불어 MOS 트랜지스터(T3)의 소오스와 게이트 상호접속되면서 MOS 트랜지스터(T2)의 소오스에 접속되고, MOS 트랜지스터(T4)의 소오스와 게이트 상호접속됨과 더불어 MOS 트랜지스터(T3)의 소오스에 접속된다.
또 MOS 트랜지스터(T5)의 게이트는 MOS 트랜지스터(T4)의 드레인과 MOS 트랜지스터(T3)의 소오스가 접합된 접합점에 접속됨과 더불어 그 트랜지스터(T5)의 드레인은 MOS 트랜지스터(T7)의 드레인에 접속된다.
상기 MOS 트랜지스터(T7)의 소오스와 백게이트는 상호접속되어져 전원단자(VDD)에 접속됨과 더불어 이 MOS 트랜지스터(T7)의 게이트가 제2도에 도시된 칩이네이블단자(CE)에 접속되다.
그리고, MOS 트랜지스터(T6)의 드레인은 MOS 트랜지스터(T4)와 MOS 트랜지스터(T5)의 소오스에 접속됨과 더불어 MOS 트랜지스터(T6)의 소오스는 전원단자(VSS)에 접속되고, 또한 그 MOS 트랜지스터(T6)의 게이트가 제2도에 도시된 인버터(36)의 출력단자(CE)에 접속된다.
또 상기 MOS 트랜지스터(T5, T7)의 드레인접합점은 정전압발생회로(52)의 출력단자로 이용되어 상기 MOS 트랜지스터(T1)의 게이트 접속됨과 더불어 MOS 트랜지스터(T2)의 게이트에 접속된다.
위와 같이 구성된 정전압발생회로(52)에서 MOS 트랜지스터(T5, T7)는 전류미러부하로서 작용하게 되고, MOS 트랜지스터(T7)는 풀-업 트랜지스터로 작용하게 되며, 이 정전압발생회로(52)는 다음의 구조적 특징으로부터 낮은 전류소비특성을 갖게 되는데, 그 구조적 특징은 MOS 트랜지스터(T2)가 마디(N2)에 접속되는 게이트를 갖게 되고, 또한 전류미러부하의 입력측 MOS 트랜지스터(T4)가 이 MOS 트랜지스터(T2)에 직렬로 접속됨과 더불어 그의 출력측 MOS 트랜지스터(T5)의 출력단이 마디(N2)에 접속되는데 있다.
한편, 정전압발생회로(54)는 P 채널 MOS 트랜지스터(T8, T12)와 n 채널 MOS 트랜지스터(T9, T10, T11)로 구성되는 바, 상기 MOS 트랜지스터(T8)의 소오스와 백게이트는 상호접속됨과 더불어 전원단자(VDD)에 접속되면서 이 MOS트랜지스터(T8)의 게이트는 전원단자(VSS)에 접속되고, MOS 트랜지스터(T9)의 게이트는 제2도에 도시된 인버터(36)의 출력단자(CE)에 접속됨과 더불어 MOS 트랜지스터(T9)의 드레인은 상기 MOS 트랜지스터(T8)의 드레인에 접속된다.
또, MOS 트랜지스터(T10)의 게이트와 드레인은 상호접속되면서 MOS 트랜지스터(T9)의 소오스에 접속되고, MOS 트랜지스터(T11)의 게이트와 드레인은 상호 접속되면서 MOS 트랜지스터(T10)의 소오스에 접속됨과 더불어 이 MOS 트랜지스터(T11)의 소오스는 전원 단자(VSS)에 접속된다.
그리고, MOS 트랜지스터(T12)의 게이트는 MOS 트랜지스터(T8, T9)의 드레인접합점에 접속됨과 더불어 그 MOS 트랜지스터(T12)의 소오스와 백게이트는 상호 접속되면서 전원단자(VDD)에 접속되고, 또한 그 MOS 트랜지스터(T12)의 드레인은 MOS 트랜지스터(T1)의 게이트에 접속되어 정전압발생회로(54)의 출력단자로 이용된다. 이러한 정전압발생회로(54)에서 MOS 트랜지스터(T12)는 풀-업 트랜지스터로 작용하게 된다.
그리고, 바이어스회로(56)는 분압회로(60)와 인버터회로(62)를 갖추고 있는 바, 이 분압 회로(60)는 출력선(L1)과 전원전압(VSS)사이에서 상호 직렬로 접속되는 저항소자(R3, R4)로 구성되고, 인버터회로(62)는 전원단자(VDD)에 일단이 접속되어 부하로서 작용하는 저항소자(R5)와, 상기 저항소자(R3, R4)의 접합점에 게이트가 접속됨과 더불어 저항소자(R5)의다른 단과 전원단자(VSS) 사이에 전류통로가 접속된 트랜지스터(T13)로 구성된다. 여기서, 상기 저항소자(R3, R4, R5)는 예컨대 8GΩ, 2GΩ, 2GΩ의 고저항으로 설정된다.
제4도는 전압강하부의 구조를 보다 상세하게 도시해 놓은 것으로, 반도체칩(31)의 n형 기판(70)과 이 기판(70)의 표면영역내에 형성된 P 형 웰영역(well : 72-1, 72-2, ...)이 형성되어 있는 바, 이 웰영역(72-1, 72-2,...) 중 1개(72-1)의 표면영역내에는 n형 영역(74A, 74B)이 형성되어 각각 MOS 트랜지스터(T1)의 소오스와 드레인으로 작용하게 되며, 또 웰영역(72-1)의 표면영역은 n형 영역(74A, 74B)사이에서 MOS 트랜지스터의 채널영역(76)으로 작용하게 되고, 이 채널영역(76)상에 산화막(78)이 형성되게 된다.
그리고, MOS 트랜지스터(T1)의 게이트전극(80)이 상기 산화막(78)상에 형성되고, P+형 접촉영역(82)이 상기 웰영역(72-1)의 표면영역내에 설치되며, MOS 트랜지스터(T1)의 드레인전극(84)이 n형 영역(74B)상에 서치됨과 더불어 전원단자(VDD)에 접속되고, 또한 MOS 트랜지스터(T1)의 소오스전극(86)이 n형 영역(74A)과 P+형 접촉영역(82)상에 형성됨과 더불어 출력선(L1)에 접속된다. 그리고 웰영역(72-1)은 MOS 트랜지스터(T1)의 백게이트로 작용하게 되면 P+형 접촉영역(82)과 소오스전극(86)을 통해 소오스영역(74A)에 전기적으로 접속되게 되어져, 이 웰영역(72-1)의 전위가 소오스영역(74A)과 같은 값으로 설정되게 된다.
제5도는 정전압발생회로(52,54)의 동작출력특성을 설명하기 위한 도면으로서, 정전압발생회로(52,54)의 출력전압은 외부전원전압(VDD)이 변화하지 않으면 일정하게 유지된다. 이 제5도에서 곡선(VA)은 외부전원전압(VDD)에 대한 MOS 트랜지스터(T7)에서 드레인전압의 의존성에 대한 예를 나타내고, 곡선(VB)은 외부전원전압(VDD)에 대한 MOS 트랜지스터(T12)의 게이트 전압의 의존성의 예를 나타낸다.
여기서, MOS 트랜지스터(T7)의 드레인전압(VA)은 외부전원전압(VDD)이 0으로부터 약 3.8V까지의 범위레벨로 고정될 때 외부전원전압(VDD)과 같은 레벨로 유지됨에 비해 외부전원전압(VDD)이 3.8V보다 높은 레벨로 고정될 때 외부전원전압(VDD)보다 낮은 레벨로 유지되게 된다. 또, MOS 트랜지스터(T12)의 게이트전압(VB)은 외부전원전압(VDD)이 0에서부터 6V 범위의 레벨로 고정될 때 외부전원전압(VDD)과 같은 레벨로 유지됨에 비해 외부전원전압(VDD)이 6V 보다 높은 레벨로 공정될 때에는 외부전원전압(VDD)보다 낮은 레벨로 유지됨에 비해 외부전원전압(VDD)이 6V 보다 높은 레벨로 고정될 때에는 외부전원전압(VDD)보다 낮은 레벨로 유지된다. 여기서(전압VA, VB)의 포화가 시작되는 전압레벨을 VJA, VHB로 나타내면 VHA(=3.8V)는 외부전원전압(VDD)의 표준치(=5V)보다도 낮게 설정되는 반면, VHB(=6V)는 외부전원전압(VDD)의 표준치보다도 높게 설정된다.
다음에는 본 발명의 전원전압강하회로의 동작을 설명한다.
메모리부(32)는 칩이네이블신호가 단자(
Figure kpo00005
)에 공급되지 않는 동안 대기상태로 설정되는데, 이 대기상태에서는 로우레벨(=0V)과 하이레벨(=5V)의 전압이 각각 정전압발생회로(52)의 MOS 트랜지스터(T6,T7)의 게이트에 공급되어져 MOS 트랜지스터(T6,T7)가 턴오프되므로 정전압발생회로(52)의전류소비를 0으로 설정해 주게 되는데, 그동안에는 정전압발생회로(52)가 비동작상태로 유지되게 된다.
이와 마찬가지로 메모리부(52)가 대기상태일 때 로우레벨(=0V)의 전압이 정전압발생회로(54)의 MOS 트랜지스터(T9) 게이트 공급되게 되므로 MOS 트랜지스터(T9)가 턴오프되어져 정전압발생회로(54)를 비동작상태로 유지시켜 주게 되는데, 이때 바이어스회로(56)는 메모리부(32)의 상태에 관계없이 동작상태로 유지되는 바, 메모리부(32)가 대기상태에서 억세스되지 않게 되는 동안에 MOS 트랜지스터(T1)의 도전성이 바이어스회로(56)의 출력전압에 의해 제어되어 메모리부(32)의 대기상태시의 내부전원전압(VI)을 예컨대 4V의 소정레벨로 설정해 주게 된다.
이어, 메모리부(32)는 칩이네이블신호가 단자(
Figure kpo00006
)에 공급되는 기간에 활성화 상태로 설정되는데, 이 활성화상태에서는 하이레벨(=5V)과 로우레벨(=0V)의 전압이 각각 정전압발생회로(52)의 MOS 트랜지스터(T6,T7)의 게이트에 공급됨과 더불어 하이레벨(=5V)의 전압이 정전압발생회로(54)의 MOS 트랜지스터(T9)의 게이트 공급되고, 그에 따라 MOS 트랜지스터(T6,T7)가 턴온되어 정전압발생회로(52)를 동작상태로 설정해 주게 됨과 더불어 MOS 트랜지스터(T9)도 턴온되어 정전압발생회로(54)를 동작상태로 설정해주게 된다.
한편 제6도는 내부전원전압(VI)과 외부전원전압(VDD)과의 관계를 나타내는 것으로, 외부전원전압(VDD)이 VHB(=6V)이하일 때 정전압발생회로(54)의 MOS 트랜지스터(T12)는 외부전원전압(VDD)과 같은 게이트전압(VB)을 인가받아 턴오프되고, 이때 마디(N)의 전위가 정전압발생회로(52)의 출력전압(VA)과 같은 레벨로 설정되어 MOS 트랜지스터(T1)의 게이트전압으로 이용되게 되는데, 이 전압(VA)이 3.8V로부터 VHB(=6V)의 범위에 있으면 내부전원전압(VI)은 출력전압(VA)보다 MOS 트랜지스터(T1)의 임계전아만큼 낮은 레벨로 설정된다.
여기서, 이 MOS 트랜지스터(T1)의 백게이트, 즉 웰영역(72-1)은 기판(70)에 접속되지 않으면서 소오스로 작용하는 영역(74)에 접속되기 때문에 MOS 트랜지스터(T1)의 임계전압은 백게이트바이어스효과를 받지 않고 일정하게 유지된다.
그리고, 제품의 내구성실험을 할 때에는 외부전원전압(VDD)이 VHB보다도 높은 예컨대 7V정도의 레벨로 설정되는데, 이 내구성실험은 제품의 수명을 확인하기 위해 제조단계 또는 납품시에 실행되고, 그 대상은 제품중에서 무작위로 추출되게 된다.
이와같이 외부전원전압(VDD)이 VHB보다도 높은 값으로 설정되게 되면 정전압발생회로(54)의 MOS 트랜지스터(T12)에는 외부전원전압(VDD)보다도 낮은 게이트전압(VB)이 공급되어져 턴온되고, 그에 따라 마디(N)의 전위가 정전압발생회로(52)의 출력전압(VA)보다 높은 전위로 설정되어져 내부전원전압(VI)은 설정된 마디(N)의 전위보다도 MOS 트랜지스터(T1)의 임계전압만큼 낮은 레벨로 설정되게 된다.
상기한 바와 같이 본 실시예에서는 n 채널 MOS 트랜지스터(T1)가 전압강하부(48)에 설치되어 MOS 트랜지스터(T1)의 드레인과 소오스가 전원단자(VDD)와 출력선(L1)에 각각 접속되게 됨에 더불어 MOS 트랜지스터(T1)의 백게이트가 그의 소오스에 접속되면서 출력선(L1)과 같은 전위로 설정되게 되므로, 출력선(L1)에서 부하전류의 증대에 의해 전위저하가 생기는 경우 백게이트의 전위가 출력선(L1)의 전위저하에 따라 변화되어져 MOS 트랜지스터의 도전성을 높혀 주게 되고, 그 결과 이 출력선(L1)의 전위변동은 자동적으로 억제되어 전류미러형 차동증폭회로를 전압강하부의 제어에 사용할 필요가 없어지게 된다.
그리고, 전원전압강하회로의 동작은 칩이네이블신호의 제어를 받게 되고, 정전압발생회로(52,54)는 메모리부(32)가 대기상태에 있을 때 동작이 중지되며, 또 바이어스회로(56)는 대기상태기간에 MOS 트랜지스터(T1)에 게이트전압을 공급해 주기 위해 사용되는데, 이 바이어스회로(56)의 저항소자(R3, R4, R5)의 저항값은 충분히 높기 때문에 이 바이어스회로(56)에서는 상당히 작은 수십 nA 정도의 전류밖에 소비되지 않게 된다.
또 메모리부(320가 활성화상태에 있을 때 정전압발생회로(52,54)의 동작이 허가되고, 또 정전압발생회로(54)는 내구성실험을 위해 내부전원전압(VI)을 증가시켜 줄 필요가 있을 때에만 사용되게 되므로 외부전원전압(VDD)이 VHB보다 낮은 표준레벨(=5V)에 있을 때 MOS 트랜지스터(T1)의 게이트전압에 대해서는 정전압발생회로에 으해 제어가 행해지게 되고, 이 정전압발생회로(52)에서는 수십 nA 정도의 전류밖에 소비되지 않게 된다. 즉, 본 실시예에서는 종래의 전류미러형차동증폭회로가 수 mA의 전류를 소비함에 비해 전류소비를 충분히 절감할 수 있게 된다.
또, 상기한 실시예에 사용된 정전압발생회로(52,54)와 바이어스회로(56)는 기본적인 기능을 손상시키지 않는 범위에서 여러 가지로 변형시켜 사용하여도 좋은데, 이 경우에도 상기 한 실시예와 마찬가지로 소비전류의 절감이 도모된다.
또, 바이어스회로(56)와 정전압발생회로(54)는 전원전압강하회로에 설치되지 않아도 좋고, 정전압발생회로(52)는 칩이네이블신호의 제어를 받지 않고 항상 정전압을 발생하도록 구성해 주어도 좋다.
상기한 바와 같이 본 발명에서는 전류미러형의 차동증폭회로에 비해 저소비전력의 제어회로를 이용하여 전압강화부의 MOS 트랜지스터의 게이트전압을 제어할 수 있게 되고, 그에 따라 전원전압강하회로를 내장하고 있는 LSI 장치의 전력소비를 절감시켜 줄 수 있게 된다. 따라서 이러한 본 발명의 전원전압강하회로는 SRAM 등의 LSI 장치에 바람직하게 적용할 수 있게 되므로 종래기술에서 달성하기에 곤란했던 LSI 장치의 전력수요를 용이하게 만족시켜 줄 수 있게 된다.

Claims (1)

  1. 외부전원전압이 공급되는 전원단자(VDD)와, 출력선(L1, L2), 상기 전원단자(VDD)와 출력선(L1)에 각각 접속되는 드레인과 소오스 및 절연게이트를 갖추고서 외부전원전압을 강하시켜 주는 n 채널 MIS 트랜지스터(T1), 이 MIS 트랜지스터(T1)의 채널로 작용하는 표면영역을 갖추고서 MIS 트랜지스터(T1)의 소오스와 같은 전위로 설정되도록 접속되는 반도체본체 및, 소정치보다 높은 외부전원전압하에서 이 외부전원전압보다 낮은 정전압을 발생시켜 이 정전압을 MIS 트랜지스터(T1)의 절연게이트에 공급해 주게 되는 정전압발생회로(52,54)로 구성된 것을 특징으로 하는 전원전압강하회로.
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