JP2759969B2

JP2759969B2 - 内部降圧回路

Info

Publication number: JP2759969B2
Application number: JP63191547A
Authority: JP
Inventors: 文雄宮司; 幸夫青木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: JPH0240195A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばスタティックメモリを低電圧で動
作させる場合に用いる降圧電圧を形成する内部降圧回路
に関する。

〔発明の概要〕

この発明は、基準電圧発生回路と内部電圧制御回路と
により電源電圧を降圧した電圧を形成し、スタティック
メモリに供給するようにした内部降圧回路において、ス
タティックメモリが保持状態のときには、基準電圧発生
回路と内部電圧制御回路とをオフ状態に設定するととも
に、基準電圧発生回路と内部電圧制御回路とからなる回
路よりもその消費電力が小さい降圧手段を用いてデータ
保持電圧を得るようにすることにより、例えばスタティ
ックメモリを低電圧で動作させる場合に、消費電力の低
減を図ることができるようにしたものである。

〔従来の技術〕

スタティックRAMの設計ルールは、メモリ容量の大容
量化に伴って微細化され、近年では例えば0.5μｍの設
計ルールでメモリパターンを構成していくことが進めら
れている。このような微細化された設計ルールでスタテ
ィックRAMを構成していくと、ゲート酸化膜が薄くなる
ことから、十分な耐圧を得ることが難しくなってくる。
そこで、電源電圧を低く設定し、信頼性の向上を図るこ
とが考えられる。

ところで、外部の電源電圧は、通常5Vに設定されてい
て、種々のデバイスは、5Vの電源電圧で動作するように
設計されている。したがって、このように低い電圧でス
タティックRAMを動作させるようにするためには、その
内部に電源電圧を降圧した電圧を発生させる内部降圧回
路が必要になる。

このような内部降圧回路は、第４図に示すように構成
できる。

すなわち、第４図において、51は基準電圧発生回路、
52は内部電圧制御回路である。電源ライン55と接地ライ
ン57との間に、基準電圧発生回路51と内部電圧制御回路
52とが設けられる。電源ライン55から電源端子53が導出
される。接地ライン55から、接地端子58が導出される。
電源端子53に電源電圧V_DD（5V）が供給され、この電源
電圧V_DDが基準電圧発生回路51に供給される。基準電圧
発生回路51で、この電源端子53に供給される電源電圧V
_DDから基準電圧V_refが形成される。この基準電圧V_refが
内部電圧制御回路52に供給される。内部電圧制御回路52
でこの基準電圧V_refを基に電源電圧V_DDが制御され、内
部降圧電圧V_INT（例えば3V〜4V）が形成される。この内
部降圧電圧V_INTが内部電源ライン56を介して出力端子54
から出力される。この内部降圧電圧V_INTにより、スタテ
ィックRAMが駆動される。

〔発明が解決しようとする課題〕

上述のように、基準電圧発生回路51と内部電圧制御回
路52とを設け、基準電圧発生回路51からの基準電圧V_ref
により内部電圧制御回路52を制御して内部降圧電圧V_INT
を形成するようにした場合、基準電圧発生回路51及び内
部制御回路52が常に動作状態になる。このため、消費電
力が大きくなるという問題が生じる。消費電力の節約の
ために、内部電圧制御回路52の負荷を状態に応じて変化
させることが考えられるが、このようにした場合にも、
基本的に基準電圧発生回路51と内部電圧制御回路52が常
に動作状態であるため、消費電力の低減には限界があ
る。

したがって、この発明の目的は、消費電力の低減を図
れる内部降圧回路を提供することにある。

〔課題を解決するための手段〕

この発明は、基準電圧発生回路１と内部電圧制御回路
２とにより電源電圧V_DDを降圧した内部降圧電圧V_INTを
形成し、スタティックメモリに供給するようにした内部
降圧回路において、スタティックメモリが保持状態のと
きには、基準電圧発生回路１と内部電圧制御回路２とを
オフ状態に設定するとともに、基準電圧発生回路１と内
部電圧制御回路２とからなる回路よりもその消費電力が
小さい降圧手段M41を用いてデータ保持電圧を得るよう
にしたことを特徴とする内部降圧回路である。

〔作用〕

基準電圧発生回路１と内部電圧制御回路２により、電
源電圧V_DD（例えば5V）を降圧した内部降圧電圧V
_INT（例えば３〜4V）が得られる。スタティックRAMが動
作状態にある時には、このようにして形成された内部降
圧電圧V_INTがスタティックRAMに供給される。スタティ
ックRAMがスタンバイ状態の時には、基準電圧発生回路
１及び内部電圧制御回路２の動作が停止され、MOSトラ
ンジスタM41によりデータ保持電圧が維持される。この
ように、スタンバイ状態では基準電圧発生回路１及び内
部電圧制御回路２の動作を停止させることにより、消費
電力の低減がはかれる。

〔実施例〕

この発明の実施例について以下の順序に従って説明す
る。

a.基本構成 b.具体構成 b1.基準電圧発生回路 b2.内部電圧制御回路 b3.降圧回路及び電源検出回路 a.基本構成この発明は、スタンバイRAMを電源電圧V_DD（例えば5
V）より低い降圧電圧V_INT（例えば３〜4V）で動作させ
る場合の内部降圧回路に用いられる。

第１図は、この発明の基本構成を示すものである。第
１図において、１は基準電圧発生回路、２は内部電圧制
御回路である。電源ライン11と接地ライン13との間に、
基準電圧発生回路１及び内部電圧制御回路２が設けられ
る。基準電圧制御回路１及び内部電圧制御回路２の動作
は、それぞれMOSトランジスタM19及びMOSトランジスタM
26により制御される。電源ライン11から電源端子３が導
出される。接地ライン13から接地端子５が導出される。

この基準電圧発生回路１と内部電圧制御回路２によ
り、電源電圧V_DDを降圧した内部降圧電圧V_INTが得られ
る。この内部電圧制御回路２で形成された内部降圧電圧
V_INTがMOSトランジスタM31及びM32からなるトランスミ
ッションゲートを介され、内部電源ライン12を通じて出
力端子４から出力される。

この発明の一実施例では、スタティックRAMが動作状
態にある時のみ基準電圧発生回路１及び内部電圧制御回
路２を動作させ、スタティックRAMがスタンバイ状態の
時には、基準電圧発生回路１及び内部電圧制御回路２の
動作を停止させるようにしている。これにより、消費電
の低減がはかれる。スタティックRAMが動作状態にある
かスタンバイ状態にあるかは、例えば、チップイネーブ
ル信号CEから検出される。

すなわち、端子７はチップイネーブル信号CEの入力端
子である。例えば、チップイネーブル信号CEが「Ｈ」の
時にはスタティックRAMは動作状態になり、チップイネ
ーブル信号CEが「Ｌ」の時にはスタティックRAMはスタ
ンバイ状態になる。

このチップイネーブル信号CEがMOSトランジスタM19、
M26、及び、MOSトランジスタM31、M32からなるトランス
ミッションゲートに供給される。

スタティックRAMが動作状態となるチップイネーブル
信号CEが例えば「Ｈ」の時には、MOSトランジスタM19、
M26、及び、MOSトランジスタM31、M32からなるトランス
ミッションゲートはオンする。このため、基準電圧発生
回路１及び内部電圧制御回路２が動作状態となる。基準
電圧発生回路１及び内部電圧制御回路２が動作状態の時
には、基準電圧発生回路１で電源電圧V_DDから基準電圧V
_refが形成され、この基準電圧V_refが内部電圧制御回路
２に供給され、内部電圧制御回路２でこの基準電圧V_ref
を基に電源電圧V_DDが制御される。これにより、基準電
圧V_refに基づく内部降圧電圧V_INTが形成される。このよ
うにして形成された内部降圧電圧V_INTMOSトランジスタM
31及びM32からなるトランスミッションゲートを介さ
れ、内部電源ライン12を通じて出力端子４から出力され
る。

スタティックRAMがスタンバイ状態となるチップンネ
ーブル信号CEが「Ｌ」の時には、MOSトランジスタM19、
M26、及び、MOSトランジスタM31、M32からなるトランス
ミッションゲートはオフされる。このため、基準電圧発
生回路１及び内部電圧制御回路２の動作が停止される。
この時、内部電圧制御回路２から内部降圧電圧V_INTが出
力されなくなるので、メモリセルにデータ保持電圧を与
える必要がある。このデータ保持電圧を維持するため
に、MOSトランジスタM41からなる降圧回路が設けられ
る。これにより、内部電圧制御回路２及び基準電圧制御
回路１の動作が停止されても、データ保持電圧が確保さ
れる。

また、電源電圧が降下した場合にも所定レベルのデー
タ保持電圧が確保できるように、電源ライン11と接地ラ
イン13との間に電圧検出回路15が設けられ、この電圧検
出回路15で電源電圧V_DDのレベルが検出される。これに
応じてMOSトランジスタM51が制御され、電源電圧V_DDの
低下が補償される。この電圧検出回路15は、MOSトラン
ジスタM75により、チップイネーブル信号CEが「Ｌ」に
なるスタンバイ状態でのみ動作状態になるようにされて
いる。

b.具体構成 b1.基準電圧発生回路第２図は、この発明の一実施例の具体構成を示すもの
である。

電源電圧V_DDから基準電圧V_refを形成する基準電圧発
生回路１は、第２図に示すように、ＰチャネルMOSトラ
ンジスタM11及びＮチャネルMOSトランジスタM12〜M14、
ＮチャネルMOSトランジスタM15〜M18から構成される。

すなわち、第２図に示す基準電圧発生回路１におい
て、ＰチャネルMOSトランジスタM11のウェルとそのソー
スが互いに接続される。ＮチャネルMOSトランジスタM12
〜M14のそれぞれにおいて、そのウェルとそのドレイン
とが互いに接続される。電源ライン11と基準電圧発生回
路１の動作を制御するＮチャネルMOSトランジスタM19の
ドレインとの間に、このようにそのウェルとそのソース
が互いに接続されているＰチャネルMOSトランジスタM11
及びそのウェルとそのドレインとが互いに接続されてい
るＮチャネルMOSトランジスタM12〜M14の直列接続が接
続される。ＰチャネルMOSトランジスタM11とＮチャネル
MOSトランジスタM12の接続点から基準電圧V_refの出力端
子が導出される。ＮチャネルMOSトランジスタM19のソー
スは、接地ライン13に接続される。ＮチャネルMOSトラ
ンジスタ19のゲートがチップイネーブル信号の入力端子
７に接続される。

また、ＮチャネルMOSトランジスタM15〜M18のそれぞ
れにおいて、そのウェルとそのソースが互いに接続され
る。これとともに、ＮチャネルMOSトランジスタM15〜M1
8のそれぞれにおいて、そのゲートとそのドレインとが
互いに接続される。電源ライン11とＮチャネルMOSトラ
ンジスタM19のドレインとの間に、このようにそのウェ
ルとソース及びそのゲートとドレインとが互いに接続さ
れているＮチャネルMOSトランジスタM15〜M18の直列接
続が接続される。

ＮチャネルMOSトランジスタM16とＮチャネルMOSトラ
ンジスタM17との接続点がＰチャネルMOSトランジスタM1
1のゲートに接続される。また、ＮチャネルMOSトランジ
スタM17とＮチャネルMOSトランジスタM18との接続点が
ＮチャネルMOSトランジスタM12〜M14のゲートに接続さ
れる。

この基準電圧発生回路１は、端子７からのチップイネ
ーブル信号CEにより、その動作が制御される。すなわ
ち、チップイネーブル信号CEが「Ｈ」になると、Ｎチャ
ネルMOSトランジスタM19がオンとし、基準電圧発生回路
１が動作状態となる。チップイネーブル信号CEが「Ｌ」
になると、ＮチャネルMOSトランジスタM19がオフとな
り、基準電圧発生回路１の動作が停止される。

この基準電圧発生回路１が動作状態のとき、電源端子
３に供給される電源電圧V_DDの変化に対するＰチャネルM
OSトランジスタM11とＮチャネルMOSトランジスタM12の
接続点から得られる基準電圧V_refの変化特性を求める
と、第３図に示すような特性が得られる。すなわち、Ｐ
チャネルMOSトランジスタM11と、３個のＮチャネルMOS
トランジスタM12〜M14が直列接続されている。これら３
個のＮチャネルMOSトランジスタM12〜M14のそれぞれの
ウェルとソース拡散領域との接合によりダイオードが形
成される。したがって、電源電圧V_DDを徐々に上昇して
いくと、基準電圧V_refが徐々に上昇していき、このダイ
オードのスレショルド電圧をV_Fとすると、略々3V_Fで基
準電圧V_refが一定となる。このように、この基準電圧発
生回路１では、電源電圧の変動にかかわらず一定の基準
電圧V_refを得ることができる。また、この基準電圧発生
回路１は、温度変動の影響を余り受けないことが確認さ
れている。すなわち、第３図において、T1は25度での特
性を示し、T2は125度での特性を示し、T3は−10度での
特性を示している。第３図に示す特性から明らかなよう
に、温度条件が変わっても、その特性は著しく変化しな
い。

b2.内部電圧制御回路内部電圧制御回路２は、基準電圧V_refを基にして電源
電圧V_DDを制御し、内部降圧電圧V_INTを形成するもので
ある。この内部電圧制御回路２は、ＰチャネルMOSトラ
ンジスタM21及びM22と、ＮチャネルMOSトランジスタM23
及びM24と、ＰチャネルMOSトランジスタM25とから構成
されている。

すなわち、ＰチャネルMOSトランジスタM21及びM22の
互いのソースが共通接続され、この接続点が電源ライン
11に接続される。ＰチャネルMOSトランジスタM21のドレ
インがＮチャネルMOSトランジスタM23のドレインに接続
される。ＰチャネルMOSトランジスタM22のドレインがＮ
チャネルMOSトランジスタM24のドレインに接続される。
ＮチャネルMOSトランジスタM23のゲートとＮチャネルMO
SトランジスタM24のゲートが共通接続され、Ｎチャネル
MOSトランジスタM24のゲートとそのドレインが共通接続
され、ＮチャネルMOSトランジスタM23及びM24とにより
カレントミラー回路が構成される。ＮチャネルMOSトラ
ンジスタM23及びＮチャネルMOSトランジスタ24のソース
が内部電圧制御回路24の動作を制御するＮチャネルMOS
トランジスタM26のドレインに接続される。ＮチャネルM
OSトランジスタM26のソースが接地ライン13に接続され
る。ＮチャネルMOSトランジスタM26のゲートがチップイ
ネーブル信号CEの入力端子７に接続される。

ＰチャネルMOSトランジスタM21のゲートが基準電圧V
_refの出力端子であるＰチャネルMOSトランジスタM11と
ＮチャネルMOSトランジスタM12との接続点に接続され
る。ＮチャネルMOSトランジスタ22のゲートと電源ライ
ン11との間にＰチャネルMOSトランジスタM25が設けら
れ、ＮチャネルMOSトランジスタM22のゲートから内部降
圧電圧V_INTの出力端子が導出される。ＰチャネルMOSト
ランジスタM25のゲートがＰチャネルMOSトランジスタM2
1のドレインとＮチャネルMOSトランジスタM23のドレイ
ンとの接続点に接続される。

この内部電圧制御回路２は、端子７からのチップイネ
ーブル信号CEにより、その動作が制御される。すなわ
ち、チップイネーブル信号CEが「Ｈ」になると、Ｎチャ
ネルMOSトランジスタM26がオンし、内部電圧制御回路２
が動作状態となる。チップイネーブル信号CEが「Ｌ」に
なると、ＮチャネルMOSトランジスタM26がオフとなり、
内部電圧制御回路２の動作が停止される。

この第２図に示す内部電圧制御回路２において、Ｐチ
ャネルMOSトランジスタM21とＰチャネルMOSトランジス
タM22とは差動回路を構成している。そして、Ｐチャネ
ルMOSトランジスタM21とＮチャネルMOSトランジスタM23
の接続点からの出力は、ＰチャネルMOSトランジスタM25
を介してＰチャネルMOSトランジスタM22に帰還される。
したがって、ＰチャネルMOSトランジスタM21のゲートに
印加される電圧とＰチャネルMOSトランジスタM22のゲー
トに印加される電圧とが等しくなるように、Ｐチャネル
MOSトランジスタM25が制御される。ＰチャネルMOSトラ
ンジスタM21のゲートには基準電圧V_refが印加されてい
るので、ＰチャネルMOSトランジスタ22のゲート電圧は
基準電圧V_refと等しくなるように制御され、Ｐチャネル
MOSトランジスタM25とソースとＮチャネルMOSトランジ
スタM22のゲートとの接続点から、基準電圧V_refと等し
い電圧の内部降圧電圧V_INTを得ることができる。

b3.降圧回路及び電圧検出回路内部電圧制御回路２で形成された内部降圧電圧V
_INTは、ＮチャネルMOSトランジスタM31及びＰチャネルM
OSトランジスタM32からなるトランスミッションゲート
を介され、内部電源ライン12を通じて内部降圧電圧の出
力端子４から出力される。ＮチャネルMOSトランジスタM
31のゲートには、端子７からのチップイネーブル信号CE
が供給され、ＰチャネルMOSトランジスタM32のゲートに
は、インバータI1により、端子７からのチップイネーブ
ル信号CEが反転されて供給される。したがって、チップ
イネーブル信号CEが「Ｈ」の時には、ＮチャネルMOSト
ランジスタM32及びＰチャネルMOSトランジスタM32から
なるトランスミッションゲートがオンし、内部電圧制御
回路２で形成された内部降圧電圧V_INTが内部降圧電圧の
出力端子４から出力される。チップイネーブル信号CEが
「Ｌ」の時には、ＮチャネルMOSトランジスタM31及びＰ
チャネルMOSトランジスタM32からなるトランスミッショ
ンゲートがオフする。

このように、この一実施例では、チップイネーブル信
号CEが「Ｈ」の時には出力端子４から内部降圧電圧V_INT
が出力されるが、チップイネーブル信号CEが「Ｌ」の時
には、内部電圧制御回路２で形成れさる内部降圧電圧V
_INTが内部降下電圧の出力端子４から出力されない。

この時、メモリセルのデータ保持電圧を維持するため
に、電源ライン11と内部電源ライン12との間に、Ｎチャ
ネルMOSトランジスタM42及びとＰチャネルMOSトランジ
スタM43からなるトランスミッションゲートを介して、
そのドレインとそのゲートとが共通接続され、そのウェ
ルとそのソースとが共通接続されたＮチャネルMOSトラ
ンジスタM41が設けられる。ＮチャネルMOSトランジスタ
M42のゲート及びＰチャネルMOSトランジスタM43のゲー
トには、インバータI1を介して反転されたチップイネー
ブル信号CEが供給される。

ＮチャネルMOSトランジスタM42とＰチャネルMOSトラ
ンジスタM43からなるトランスミッションゲートは、チ
ップイネーブル信号CEにかかわらず、常にオンしてい
る。チップイネーブル信号CEが「Ｌ」で、内部電圧制御
回路２で形成れさる内部降圧電圧V_INTが内部電源ライン
12を通じて内部降下電圧の出力端子４から出力されなく
なる時には、ＮチャネルMOSトランジスタM41によるデー
タ保持電圧が内部電源ライン12を介してメモリセルに印
加され、データ保持電圧が確保される。

なお、ＮチャネルMOSトランジスタM41は、サイズが小
さく、消費電力が非常に小さい。また、内部電圧制御回
路２で形成される内部降圧電圧V_INTが出力端子４から出
力されている時には、このＮチャネルMOSトランジスタM
41からなる降圧回路は無視できる。

このＮチャネルMOSトランジスタM41からなる降圧回路
で形成されるデータ保持電圧は、電源電圧V_DDの変動の
影響により降下し、データ保持電圧を確保できなくなる
ことが考えられる。そこで、電源電圧V_DDの変動を検出
する電圧検出回路15が設けられる。そして、この電圧検
出回路15の出力によりＰチャネルMOSトランジスタM51を
制御し、データ保持電圧の低下を補償するようにしてい
る。

電圧検出回路15は、電源電圧V_DDのレベルを検出する
ためのＰチャネルMOSトランジスタM61及びＮチャネルMO
SトランジスタM62と、ＰチャネルMOSトランジスタM61及
びＮチャネルMOSトランジスタM62のゲートに与える電圧
を形成するＮチャネルMOSトランジスタM63〜M66と、イ
ンバータI11〜I14をそれぞれ構成しているＰチャネルMO
SトランジスタM67及びＮチャネルMOSトランジスタM68、
ＰチャネルMOSトランジスタM69及びＮチャネルMOSトラ
ンジスタM70、ＰチャネルMOSトランジスタM71及びＮチ
ャネルMOSトランジスタM72、ＰチャネルMOSトランジス
タM73及びＮチャネルMOSトランジスタM74とから構成さ
れる。

すなわち、ＰチャネルMOSトランジスタM61及びＮチャ
ネルMOSトランジスタM62のそれぞれにおいて、そのウェ
ルとそのソースとが互いに接続される。電源ライン11と
電圧検出回路15の動作を制御するＮチャネルMOSトラン
ジスタM75ののドレインとの間に、このようにそのウェ
ルとそのドレインとが互いに接続されているＰチャネル
MOSトランジスタM61及びＮチャネルMOSトランジスタM62
の直列接続が接続される。

また、ＮチャネルMOSトランジスタM63〜M66のそれぞ
れにおいて、そのウェルとそのソースが互いに接続され
る。これとともに、ＮチャネルMOSトランジスタM63〜M6
6のそれぞれにおいて、そのゲートとそのドレインとが
互いに接続される。電源ライン11とＮチャネルMOSトラ
ンジスタM75のドレインとの間に、このようにそのウェ
ルとソース及びそのゲートとドレインとが互いに接続さ
れているＮチャネルMOSトランジスタM63〜M66の直列接
続が接続される。

ＮチャネルMOSトランジスタM65とＮチャネルMOSトラ
ンジスタM66との接続点がＰチャネルMOSトランジスタM6
1及びＮチャネルMOSトランジスタM62のゲートに接続さ
れる。

ＰチャネルMOSトランジスタM67のドレインとＮチャネ
ルMOSトランジスタM68のドレインとが互いに接続され、
ＰチャネルMOSトランジスタM67のソースが電源ライン11
に接続され、ＮチャネルMOSトランジスタM68のソースが
ＮチャネルMOSトランジスタM75のドレインに接続され、
ＰチャネルMOSトランジスタM67及びＮチャネルMOSトラ
ンジスタM68によりインバーダI11が構成される。インバ
ータI11の入力端子であるＰチャネルMOSトランジスタM6
7のゲート及びＮチャネルMOSトランジスタM68のゲート
と、ＰチャネルMOSトランジスタM61とＮチャネルMOSト
ランジスタM62との接続点とが接続される。インバータI
1の出力端子であるＰチャネルMOSトランジスタM67のド
レインとＮチャネルMOSトランジスタM68との接続点がイ
ンバータI12の入力端子であるＰチャネルMOSトランジス
タM69のゲート及びＮチャネルMOSトランジスタM70のゲ
ートに接続点に接続される。

ＰチャネルMOSトランジスタM69のドレインとＮチャネ
ルMOSトランジスタM70のドレインとが互いに接続され、
ＰチャネルMOSトランジスタM69のソースが電源ライン11
に接続され、ＮチャネルMOSトランジスタM70のソースが
ＮチャネルMOSトランジスタM75のドレイに接続され、Ｐ
チャネルMOSトランジスタM69及びＮチャネルMOSトラン
ジスタM70によりインバータI12が構成される。インバー
タI12の出力端子であるＰチャネルMOSトランジスタM69
のドレインとＮチャネルMOSトランジスタM70のドレイン
との接続点が、インバータI13の入力端子であるＰチャ
ネルMOSトランジスタM71のゲート及びＮチャネルMOSト
ランジスタM72のゲートに接続される。

ＰチャネルMOSトランジスタM71のドレインとＮチャネ
ルMOSトランジスタM72のドレインとが互いに接続され、
ＰチャネルMOSトランジスタM71のソースが電源ライン11
に接続され、ＮチャネルMOSトランジスタM72のソースが
ＮチャネルMOSトランジスタM75のドレインに接続され、
ＰチャネルMOSトランジスタ71及びＮチャネルMOSトラン
ジスタM72によりインバータI13が構成される。インバー
タI13の出力端子であるＰチャネルMOSトランジスタM71
のドレインとＮチャネルMOSトランジスタM72のドレイン
との接続点が、インバータI14の入力端子であるＰチャ
ネルMOSトランジスタM73のゲート及びＮチャネルMOSト
ランジスタM74のゲートに接続される。

ＰチャネルMOSトランジスタM73のドレインとＮチャネ
ルMOSトランジスタM74のドレインとが互いに接続され、
ＰチャネルMOSトランジスタM73のソースが電源ライン11
に接続され、ＮチャネルMOSトランジスタM74のソースが
ＮチャネルMOSトランジスタM75のドレインに接続され、
ＰチャネルMOSトランジスタM73及びＮチャネルMOSトラ
ンジスタM74によりインバータI14が構成される。

インバータI14の出力端子であるＮチャネルMOSトラン
ジスタM73とＮチャネルMOSトランジスタM74との接続点
が、ＰチャネルMOSトランジスタM51のゲートに接続され
る。ＰチャネルMOSトランジスタM51は、電源ライン11と
内部電源ライン12との間に設けられる。また、電源ライ
ン11と、ＮチャネルMOSトランジスタM73とＮチャネルMO
SトランジスタM74との接続点の間に、ＰチャネルMOSト
ランジスタM76が設けられる。このＰチャネルMOSトラン
ジスタM76のゲートがインバータI1の出力端子に接続さ
れる。

スタティックRAMが動作状態となるチップイネーブル
信号CEが「Ｈ」の時には、インバータI1の出力が「Ｌ」
になるので、ＮチャネルMOSトランジスタM75がオフし、
ＰチャネルMOSトランジスタM76はオンする。このため、
電圧検出回路15の動作が停止されるとともに、Ｐチャネ
ルMOSトランジスタM76がオンするので、ＰチャネルMOS
トランジスタM51がオフされる。

スタティックRAMがスタンバイ状態となるチップイネ
ーブル信号CEが「Ｌ」の時には、インバータI11の出力
が「Ｈ」になるので、ＮチャネルMOSトランジスタM75が
オンし、ＰチャネルMOSトランジスタM76がオフし、電圧
検出回路15が動作状態になる。

電圧検出回路15が動作状態の時には、電源電圧V_DDの
電圧の変化に対応して、ＰチャネルMOSトランジスタM61
とＮチャネルMOSトランジスタM62との接続点の電圧が変
化し、ＰチャネルMOSトランジスタM61とＮチャネルMOS
トランジスタM62との接続点から電源電圧V_DDのレベルが
検出される。この検出レベルがインバータI11〜I14を介
してＰチャネルMOSトランジスタM51のゲートに供給され
る。これにより、電源電圧V_DDが低下した場合に、デー
タ保持電圧が補償される。

すなわち、電源電圧V_DDのレベルが所定値以上の時に
は、ＰチャネルMOSトランジスタM61とＮチャネルMOSト
ランジスタM62との接続点での検出電圧は所定値以上な
ので、インバータI11の出力が「Ｌ」になり、インバー
タI12の出力が「Ｈ」になり、インバータI13の出力が
「Ｌ」になり、インバータI14の出力が「Ｈ」になる。
したがって、ＰチャネルMOSトランジスタM51がオフして
いる。

電源電圧V_DDが所定値以下になると、ＰチャネルMOSト
ランジスタM61とＮチャネルMOSトランジスタM62との接
続点での検出電圧は所定値以下になり、インバータI11
の出力が「Ｈ」になり、インバータI12の出力が「Ｌ」
になり、インバータI13の出力が「Ｈ」になり、インバ
ータI14の出力が「Ｌ」になる。したがって、Ｐチャネ
ルMOSトランジスタM51がオンする。ＰチャネルMOSトラ
ンジスタM51がオンすると、電源ライン11と内部電源ラ
イン12とが接続され、内部降圧電圧V_INTの出力端子４か
ら出力される電圧が引き上げられる。

〔発明の効果〕

この発明によれば、スタティックRAMが動作状態にあ
る時には、基準電圧発生回路１及び内部電圧制御回路２
を動作させて形成された内部降下電圧V_INTがスタティッ
クRAMに供給される。スタティックRAMがスタンバイ状態
の時には、基準電圧発生回路１及び内部電圧制御回路２
の動作が停止され、MOSトランジスタM41によりデータ保
持電圧が確保される。このように、スタンバイ状態の時
には基準電圧発生回路１及び内部電圧制御回路２の動作
を停止させることにより、消費電力の低減をはかること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図，第２図はこ
の発明の具体構成を示す接続図，第３図はこの発明の一
実施例の説明に用いるグラフ，第４図は従来の内部電圧
発生回路の説明に用いるブロック図である。図面における主要な符号の説明。 1:基準電圧発生回路,2:内部電圧制御回路,3:電源端子,
4:内部降下電圧の出力端子,5:接地端子,7:チップイネー
ブル信号の入力端子。

Claims

(57)【特許請求の範囲】

【請求項１】基準電圧発生回路と、上記基準電圧発生回路からの基準電圧に基づいてスタテ
ィックメモリを動作させる内部降圧電圧を形成して内部
電源ラインに出力する内部電圧制御回路と、電源ラインと上記内部電源ラインとの間に設けられたト
ランジスタからなり、上記電源ラインからの電圧を降圧
して上記スタティックメモリの状態を保持させる電圧を
形成して上記内部電源ラインに出力する降圧回路と、上記電源ラインの電圧を検出し、上記電源ラインの電圧
が所定値以下になったら、上記内部電源ラインの電圧を
引き上げる電圧検出回路と、上記内部電圧制御回路からの電源と上記降圧回路からの
電源とを選択して上記内部電源ラインに出力させるスイ
ッチ回路とを備え、上記スタティックメモリがアクティブ状態では、上記基
準電圧発生回路及び上記内部電圧制御回路の動作をオン
状態に設定させ、上記内部電圧制御回路からの電源を選
択して上記内部電源ラインに出力させると共に、上記電
圧検出回路をオフ状態に設定させ、上記スタティックメモリがスタンバイ状態では、上記基
準電圧発生回路及び上記内部電圧制御回路の動作をオフ
状態に設定させ、上記降圧回路からの電源を選択して上
記内部電源ラインに出力させると共に、上記電圧検出回
路をオン状態に設定させ、上記電圧検出回路により、上
記電源ラインの電圧を検出し、上記電源ラインの電圧が
所定値以下になったら、上記内部電源ラインの電圧を引
き上げるようにしたことを特徴とする内部降圧回路。