JPH0765571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0765571A JPH0765571A JP5234316A JP23431693A JPH0765571A JP H0765571 A JPH0765571 A JP H0765571A JP 5234316 A JP5234316 A JP 5234316A JP 23431693 A JP23431693 A JP 23431693A JP H0765571 A JPH0765571 A JP H0765571A
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- G11C—STATIC STORES
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】定期的にリフレッシュ動作を必要とする半導体
記憶回路において、セルフリフレッシュ動作時の消費電
力を低減する。 【構成】内部基準電圧発生回路と内部基準電圧発生回路
の出力電圧ＶＩＮＴをΔＶ降圧する降圧回路と内部基準
電圧発生回路の出力と降圧回路の出力のいずれか一方を
内部回路に出力する内部動作電圧切り換え回路とを備
え、セルフリフレッシュ動作のエントリを制御するセル
フリフレッシュエントリ信号が内部動作電圧切り換え回
路に接続され、通常動作時にはＶＩＮＴを、セルフリフ
レッシュモード時には降圧回路の出力電圧ＶＩＮＴ−Δ
Ｖを内部回路に選択出力する。
記憶回路において、セルフリフレッシュ動作時の消費電
力を低減する。 【構成】内部基準電圧発生回路と内部基準電圧発生回路
の出力電圧ＶＩＮＴをΔＶ降圧する降圧回路と内部基準
電圧発生回路の出力と降圧回路の出力のいずれか一方を
内部回路に出力する内部動作電圧切り換え回路とを備
え、セルフリフレッシュ動作のエントリを制御するセル
フリフレッシュエントリ信号が内部動作電圧切り換え回
路に接続され、通常動作時にはＶＩＮＴを、セルフリフ
レッシュモード時には降圧回路の出力電圧ＶＩＮＴ−Δ
Ｖを内部回路に選択出力する。
Description
【０００１】
【産業上の利用分野】本発明は、定期的にリフレッシュ
動作が必要な半導体記憶装置において、特にセルフリフ
レッシュ動作期間中の消費電力を低減する半導体記憶装
置に関する。
動作が必要な半導体記憶装置において、特にセルフリフ
レッシュ動作期間中の消費電力を低減する半導体記憶装
置に関する。
【０００２】
【従来の技術】セルフリフレッシュ動作機能を有する従
来の半導体記憶装置の概略構成を示すブロック図を図３
に示す。同図に示すように、この種の半導体記憶装置は
内部基準電圧発生回路１、内部回路３、セルフリフレッ
シュ制御回路４、及び内部カウンタ回路５で構成されて
いる。
来の半導体記憶装置の概略構成を示すブロック図を図３
に示す。同図に示すように、この種の半導体記憶装置は
内部基準電圧発生回路１、内部回路３、セルフリフレッ
シュ制御回路４、及び内部カウンタ回路５で構成されて
いる。
【０００３】次に、図３に示した半導体記憶装置の動作
について説明する。不図示の外部制御信号が一定の状態
を予め定める一定の期間以上保持すると、セルフリフレ
ッシュエントリのための内部信号φSR（セルフリフレッ
シュエントリ信号）６が出力され、セルフリフレッシュ
エントリ信号φSR６の制御のもと内部カウンタ回路５に
よってφS.C（内部カウンタ信号）７が出力される。
について説明する。不図示の外部制御信号が一定の状態
を予め定める一定の期間以上保持すると、セルフリフレ
ッシュエントリのための内部信号φSR（セルフリフレッ
シュエントリ信号）６が出力され、セルフリフレッシュ
エントリ信号φSR６の制御のもと内部カウンタ回路５に
よってφS.C（内部カウンタ信号）７が出力される。
【０００４】同時に、セルフリフレッシュ制御回路４か
らセルフリフレッシュ制御信号８が出力され、内部回路
３は、φS.C（内部カウンタ信号）７の周期で定期的に
リフレッシュ動作を行なう。
らセルフリフレッシュ制御信号８が出力され、内部回路
３は、φS.C（内部カウンタ信号）７の周期で定期的に
リフレッシュ動作を行なう。
【０００５】図４に、通常動作期間及びセルフリフレッ
シュ動作期間中のタイミングチャート図を示す。図示の
如く、ＶＩＮＴ（内部動作電圧）２は、通常動作期間と
セルフリフレッシュ動作期間で変化せず一定の値であ
る。
シュ動作期間中のタイミングチャート図を示す。図示の
如く、ＶＩＮＴ（内部動作電圧）２は、通常動作期間と
セルフリフレッシュ動作期間で変化せず一定の値であ
る。
【０００６】
【発明が解決しようとする課題】前述の如く従来の半導
体記憶装置では、通常動作期間とセルフリフレッシュ動
作期間の内部動作電圧は一定であり、セルフリフレッシ
ュ動作期間中の消費電力を低減するためには、セルフリ
フレッシュ動作期間中のリフレッシュ周期（図４の内部
カウンタ信号φS.Cの周期Ｔ）を長くしなければならな
い。
体記憶装置では、通常動作期間とセルフリフレッシュ動
作期間の内部動作電圧は一定であり、セルフリフレッシ
ュ動作期間中の消費電力を低減するためには、セルフリ
フレッシュ動作期間中のリフレッシュ周期（図４の内部
カウンタ信号φS.Cの周期Ｔ）を長くしなければならな
い。
【０００７】しかしながら、ダイナミックＲＡＭのセル
が情報蓄積電荷を保持する特性、即ちＨｏｌｄ特性の制
約から、リフレッシュ周期を延ばすことには自ずと限界
があり、それ以上の消費電力の低減は期待できないとい
う問題があった。
が情報蓄積電荷を保持する特性、即ちＨｏｌｄ特性の制
約から、リフレッシュ周期を延ばすことには自ずと限界
があり、それ以上の消費電力の低減は期待できないとい
う問題があった。
【０００８】したがって、本発明は、前記問題点を解消
し、セルフリフレッシュ動作期間における消費電力を更
に低減する半導体記憶装置を提供することを目的とす
る。
し、セルフリフレッシュ動作期間における消費電力を更
に低減する半導体記憶装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、自ら内部回路に定期的にリフレッシュ信
号を供給するセルフリフレッシュ動作機能を有する半導
体記憶装置において、内部基準電圧発生回路と、前記内
部基準電圧発生回路の出力電圧を降圧する降圧回路と、
前記内部基準電圧発生回路の出力と前記降圧回路の出力
のいずれか一方を前記内部回路に出力する内部動作電圧
切り換え回路とを備え、セルフリフレッシュ動作のエン
トリを制御するセルフリフレッシュエントリ信号が前記
内部動作電圧切り換え回路に接続され、セルフリフレッ
シュ動作期間中において前記内部動作電圧切り換え回路
が前記降圧回路の出力電圧を前記内部回路に出力するこ
とを特徴とする半導体記憶装置を提供する。
め、本発明は、自ら内部回路に定期的にリフレッシュ信
号を供給するセルフリフレッシュ動作機能を有する半導
体記憶装置において、内部基準電圧発生回路と、前記内
部基準電圧発生回路の出力電圧を降圧する降圧回路と、
前記内部基準電圧発生回路の出力と前記降圧回路の出力
のいずれか一方を前記内部回路に出力する内部動作電圧
切り換え回路とを備え、セルフリフレッシュ動作のエン
トリを制御するセルフリフレッシュエントリ信号が前記
内部動作電圧切り換え回路に接続され、セルフリフレッ
シュ動作期間中において前記内部動作電圧切り換え回路
が前記降圧回路の出力電圧を前記内部回路に出力するこ
とを特徴とする半導体記憶装置を提供する。
【００１０】
【実施例】図面を参照して本発明の実施例を以下に説明
する。図１は、本発明の一実施例の構成を示すブロック
図であり、セルフリフレッシュ動作を制御する回路ブロ
ックを示している。
する。図１は、本発明の一実施例の構成を示すブロック
図であり、セルフリフレッシュ動作を制御する回路ブロ
ックを示している。
【００１１】図１において、内部基準電圧発生回路１
は、外部電源電圧ＶCCから内部動作電圧ＶＩＮＴ２を発
生する。なお、本実施例に係る半導体記憶装置において
は、消費電力低減のため、内部動作電圧として外部電源
電圧ＶCCを降圧した電圧ＶＩＮＴが用いられている。
は、外部電源電圧ＶCCから内部動作電圧ＶＩＮＴ２を発
生する。なお、本実施例に係る半導体記憶装置において
は、消費電力低減のため、内部動作電圧として外部電源
電圧ＶCCを降圧した電圧ＶＩＮＴが用いられている。
【００１２】降圧回路１０は、内部動作電圧ＶＩＮＴ２
を所定の変位電圧ΔＶだけ降圧した（ＶＩＮＴ−ΔＶ）
のＶＩＮＴφ１１を発生する。図１に示す降圧回路１０
では、内部動作電圧ＶＩＮＴ２を抵抗Ｒ１、Ｒ２で分圧
した電圧がボルテージフォロワ構成の増幅器Ａ１を介し
て電圧ＶＩＮＴφ１１として出力される。この場合、変
位電圧ΔＶはＶＩＮＴ×Ｒ１／（Ｒ１＋Ｒ２）で与えら
れる。
を所定の変位電圧ΔＶだけ降圧した（ＶＩＮＴ−ΔＶ）
のＶＩＮＴφ１１を発生する。図１に示す降圧回路１０
では、内部動作電圧ＶＩＮＴ２を抵抗Ｒ１、Ｒ２で分圧
した電圧がボルテージフォロワ構成の増幅器Ａ１を介し
て電圧ＶＩＮＴφ１１として出力される。この場合、変
位電圧ΔＶはＶＩＮＴ×Ｒ１／（Ｒ１＋Ｒ２）で与えら
れる。
【００１３】また変位電圧ΔＶは、内部動作電圧の遷移
に対して内部回路３が動作可能な範囲内であれば動作上
問題はない。
に対して内部回路３が動作可能な範囲内であれば動作上
問題はない。
【００１４】内部基準電圧発生回路１と降圧回路１０の
出力はそれぞれ内部動作電圧切り換え回路９に接続され
ている。即ち内部基準電圧発生回路１の出力はＰチャネ
ルトランジスタＱ１とＮチャネルトランジスタＱ２から
成る第１のＣＭＯＳ型パストランジスタに入力され、降
圧回路１０の出力はＰチャネルトランジスタＱ３とＮチ
ャネルトランジスタＱ４から成る第２のＣＭＯＳ型パス
トランジスタに入力されている。
出力はそれぞれ内部動作電圧切り換え回路９に接続され
ている。即ち内部基準電圧発生回路１の出力はＰチャネ
ルトランジスタＱ１とＮチャネルトランジスタＱ２から
成る第１のＣＭＯＳ型パストランジスタに入力され、降
圧回路１０の出力はＰチャネルトランジスタＱ３とＮチ
ャネルトランジスタＱ４から成る第２のＣＭＯＳ型パス
トランジスタに入力されている。
【００１５】そして、セルフリフレッシュエントリ信号
φSR６とインバータＩＶ１を介した反転信号が、トラン
ジスタＱ１、Ｑ２、及びＱ４、Ｑ３のゲート電極にそれ
ぞれ入力され、セルフリフレッシュエントリ信号φSR６
が低レベルの時は、トランジスタＱ３、Ｑ４から成る第
２のパストランジスタは遮断し、トランジスタＱ１、Ｑ
２から成る第１のパストランジスタは導通し内部基準電
圧発生回路１の出力電圧が選択出力される。
φSR６とインバータＩＶ１を介した反転信号が、トラン
ジスタＱ１、Ｑ２、及びＱ４、Ｑ３のゲート電極にそれ
ぞれ入力され、セルフリフレッシュエントリ信号φSR６
が低レベルの時は、トランジスタＱ３、Ｑ４から成る第
２のパストランジスタは遮断し、トランジスタＱ１、Ｑ
２から成る第１のパストランジスタは導通し内部基準電
圧発生回路１の出力電圧が選択出力される。
【００１６】また、セルフリフレッシュエントリ信号φ
SR６が高レベルの時は、トランジスタＱ１、Ｑ２から成
る第１のパストランジスタは遮断し、トランジスタＱ
３、Ｑ４から成る第２のパストランジスタは導通し降圧
回路１０の出力電圧が選択出力される。
SR６が高レベルの時は、トランジスタＱ１、Ｑ２から成
る第１のパストランジスタは遮断し、トランジスタＱ
３、Ｑ４から成る第２のパストランジスタは導通し降圧
回路１０の出力電圧が選択出力される。
【００１７】通常動作期間では、内部信号のセルフリフ
レッシュエントリ信号φSR６はインアクティブ（低レベ
ル）であり、内部回路３は内部動作電圧ＶＩＮＴ２で動
作するが、セルフリフレッシュモードに入ると、セルフ
リフレッシュエントリ信号φSR６がアクティブ（高レベ
ル）となり、内部動作電圧切り換え回路９により、内部
回路３は内部動作電圧ＶＩＮＴ２からＶＩＮＴφ１１に
切り換わる。
レッシュエントリ信号φSR６はインアクティブ（低レベ
ル）であり、内部回路３は内部動作電圧ＶＩＮＴ２で動
作するが、セルフリフレッシュモードに入ると、セルフ
リフレッシュエントリ信号φSR６がアクティブ（高レベ
ル）となり、内部動作電圧切り換え回路９により、内部
回路３は内部動作電圧ＶＩＮＴ２からＶＩＮＴφ１１に
切り換わる。
【００１８】同時に、セルフリフレッシュエントリ信号
φSR６の制御のもとセルフリフレッシュ制御回路４から
出力されるセルフリフレッシュ制御信号８により、内部
回路３は内部カウンタ信号φS.C７の周期Ｔで定期的に
リフレッシュ動作を行なうセルフリフレッシュ動作に移
行する。
φSR６の制御のもとセルフリフレッシュ制御回路４から
出力されるセルフリフレッシュ制御信号８により、内部
回路３は内部カウンタ信号φS.C７の周期Ｔで定期的に
リフレッシュ動作を行なうセルフリフレッシュ動作に移
行する。
【００１９】図２は、図１に回路構成を示した本実施例
の通常動作期間及びセルフリフレッシュ動作期間のタイ
ミングチャート図である。
の通常動作期間及びセルフリフレッシュ動作期間のタイ
ミングチャート図である。
【００２０】図２に示すように、本実施例においては、
通常動作期間中は、セルフリフレッシュエントリ信号φ
SR６はインアクティブであり、内部カウンタ信号φS.C
７は出力されず、内部回路３は内部動作電圧ＶＩＮＴ２
で動作する。
通常動作期間中は、セルフリフレッシュエントリ信号φ
SR６はインアクティブであり、内部カウンタ信号φS.C
７は出力されず、内部回路３は内部動作電圧ＶＩＮＴ２
で動作する。
【００２１】次にセルフリフレッシュモードに入ると、
セルフリフレッシュエントリ信号φSR６がアクティブと
なり、内部カウンタ回路５から内部カウンタ信号φS.C
７が出力され、前記の如く内部回路３の動作電圧はＶＩ
ＮＴ−ΔＶに切り換わりセルフリフレッシュモード時の
消費電力を低減する。
セルフリフレッシュエントリ信号φSR６がアクティブと
なり、内部カウンタ回路５から内部カウンタ信号φS.C
７が出力され、前記の如く内部回路３の動作電圧はＶＩ
ＮＴ−ΔＶに切り換わりセルフリフレッシュモード時の
消費電力を低減する。
【００２２】本実施例の半導体記憶装置において、セル
フリフレッシュ動作期間中の内部動作電圧を通常動作期
間の内部動作電圧に対して例えば１０％降圧すると、セ
ルフリフレッシュ期間中に通常動作時と同じ内部動作電
圧を使用した場合と比較して、消費電力を約２０％程削
減できる。
フリフレッシュ動作期間中の内部動作電圧を通常動作期
間の内部動作電圧に対して例えば１０％降圧すると、セ
ルフリフレッシュ期間中に通常動作時と同じ内部動作電
圧を使用した場合と比較して、消費電力を約２０％程削
減できる。
【００２３】なお、本実施例の内部動作電圧切り換え回
路９、降圧回路１０の回路構成はその一例を示したもの
であり、本発明がこれらと同一の機能を達成する回路構
成を含むことは勿論である。
路９、降圧回路１０の回路構成はその一例を示したもの
であり、本発明がこれらと同一の機能を達成する回路構
成を含むことは勿論である。
【００２４】
【発明の効果】以上説明したように、本発明は、通常動
作期間の内部動作電圧に対してセルフリフレッシュ動作
期間中の内部動作電圧を、内部回路が動作可能な範囲内
で所定電圧ΔＶだけ降圧することにより、セルフリフレ
ッシュ動作期間中の消費電力を低減するという利点を有
する。
作期間の内部動作電圧に対してセルフリフレッシュ動作
期間中の内部動作電圧を、内部回路が動作可能な範囲内
で所定電圧ΔＶだけ降圧することにより、セルフリフレ
ッシュ動作期間中の消費電力を低減するという利点を有
する。
【００２５】また、本発明の半導体記憶装置において
は、セルフリフレッシュ動作期間中の内部動作電圧を、
通常動作期間の内部動作電圧に対して例えば１０％降圧
すると、セルフリフレッシュ期間中に通常動作時と同じ
内部動作電圧を使用した従来例と比較して約２０％も消
費電力を削減できるという顕著な効果を有する。
は、セルフリフレッシュ動作期間中の内部動作電圧を、
通常動作期間の内部動作電圧に対して例えば１０％降圧
すると、セルフリフレッシュ期間中に通常動作時と同じ
内部動作電圧を使用した従来例と比較して約２０％も消
費電力を削減できるという顕著な効果を有する。
【図１】本発明の一実施例の回路構成を示すブロック図
である。
である。
【図２】本発明の図１の実施例のタイミングチャート図
である。
である。
【図３】従来の半導体記憶回路のセルフリフレッシュ動
作機能の回路構成を示すブロック図である。
作機能の回路構成を示すブロック図である。
【図４】従来の半導体記憶回路のタイミングチャート図
である。
である。
１ 内部基準電圧発生回路 ２ ＶＩＮＴ（内部動作電圧） ３ 内部回路 ４ セルフリフレッシュ制御回路 ５ 内部カウンタ回路 ６ φSR（セルフリフレッシュエントリ信号） ７ φS.C（内部カウンタ信号） ８ セルフリフレッシュ制御信号 ９ 内部動作電圧切り換え回路 １０ 降圧回路 １１ ＶＩＮＴφ（内部動作電圧） Ｑ1、Ｑ3 Ｐチャネルトランジスタ Ｑ2、Ｑ4 Ｎチャネルトランジスタ ＶCC 外部電源電圧 Ｒ1、Ｒ2 抵抗 ＩＶ１ インバータ Ａ１ 増幅器 ΔＶ 変位電圧
Claims (2)
- 【請求項１】自ら内部回路に定期的にリフレッシュ信号
を供給するセルフリフレッシュ動作機能を有する半導体
記憶装置において、内部基準電圧発生回路と、前記内部
基準電圧発生回路の出力電圧を降圧する降圧回路と、前
記内部基準電圧発生回路の出力と前記降圧回路の出力の
いずれか一方を前記内部回路に出力する内部動作電圧切
り換え回路とを備え、セルフリフレッシュ動作のエント
リを制御するセルフリフレッシュエントリ信号が前記内
部動作電圧切り換え回路に接続され、セルフリフレッシ
ュ動作期間中において前記内部動作電圧切り換え回路が
前記降圧回路の出力電圧を前記内部回路に出力すること
を特徴とする半導体記憶装置。 - 【請求項２】前記セルフリフレッシュエントリ信号が、
所定の外部制御信号が一定状態で予め定める一定期間以
上保持することでアクティブとなり、内部カウンタ回路
及びセルフリフレッシュ制御回路を制御して前記内部回
路にリフレッシュ制御信号を供給し、前記内部回路がセ
ルフリフレッシュモードに移行するように構成された請
求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234316A JPH0765571A (ja) | 1993-08-27 | 1993-08-27 | 半導体記憶装置 |
| US08/295,073 US5563837A (en) | 1993-08-27 | 1994-08-26 | Semiconductor memory device with reduced consumption power and refreshing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234316A JPH0765571A (ja) | 1993-08-27 | 1993-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765571A true JPH0765571A (ja) | 1995-03-10 |
Family
ID=16969104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234316A Pending JPH0765571A (ja) | 1993-08-27 | 1993-08-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5563837A (ja) |
| JP (1) | JPH0765571A (ja) |
Cited By (2)
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| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
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| KR0179845B1 (ko) * | 1995-10-12 | 1999-04-15 | 문정환 | 메모리의 기판전압 공급제어회로 |
| JP4000206B2 (ja) * | 1996-08-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
| KR100378690B1 (ko) | 1998-07-21 | 2003-06-12 | 주식회사 하이닉스반도체 | 대기전류를감소시킨반도체메모리용고전원발생장치 |
| JP2004133800A (ja) * | 2002-10-11 | 2004-04-30 | Renesas Technology Corp | 半導体集積回路装置 |
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- 1993-08-27 JP JP5234316A patent/JPH0765571A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480901B1 (ko) * | 1998-03-03 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체메모리의리프레쉬제어회로 |
| JP2010055744A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5563837A (en) | 1996-10-08 |
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