JPH06295584A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06295584A JPH06295584A JP5080863A JP8086393A JPH06295584A JP H06295584 A JPH06295584 A JP H06295584A JP 5080863 A JP5080863 A JP 5080863A JP 8086393 A JP8086393 A JP 8086393A JP H06295584 A JPH06295584 A JP H06295584A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Abstract
(57)【要約】
【構成】 リング発振回路１０３のバイアス電圧制御回
路における高・低電位各側の電圧出力回路１０６，１０
７間にＶccや温度の特定条件に応じて変化する可変抵抗
付バイアス電圧調整回路を備え、その可変抵抗とバイア
ス電圧出力回路１０６，１０７とでＶcc分圧器を形成
し、その可変抵抗によって発振回路１０３へのバイアス
電圧を各特定条件に応じて適切に調整する。よって、発
振回路１０３をＰＳＲＡＭのオートセルフリフレッシュ
に使用すれば、Ｖcc上昇に伴う単位時間当りのリフレッ
シュ動作回数の増大を抑止する。また、温度依存性可変
抵抗により温度上昇に対し抵抗値が所定の特性で低下す
ることで、必要限度のポーズで回路動作を保証すべく発
振周波数を設定できる。 【効果】 発振周波数の電源依存性が小さく、温度特性
を持つリングオシレータを提供することができ、消費電
流の低減にも寄与することができる。
路における高・低電位各側の電圧出力回路１０６，１０
７間にＶccや温度の特定条件に応じて変化する可変抵抗
付バイアス電圧調整回路を備え、その可変抵抗とバイア
ス電圧出力回路１０６，１０７とでＶcc分圧器を形成
し、その可変抵抗によって発振回路１０３へのバイアス
電圧を各特定条件に応じて適切に調整する。よって、発
振回路１０３をＰＳＲＡＭのオートセルフリフレッシュ
に使用すれば、Ｖcc上昇に伴う単位時間当りのリフレッ
シュ動作回数の増大を抑止する。また、温度依存性可変
抵抗により温度上昇に対し抵抗値が所定の特性で低下す
ることで、必要限度のポーズで回路動作を保証すべく発
振周波数を設定できる。 【効果】 発振周波数の電源依存性が小さく、温度特性
を持つリングオシレータを提供することができ、消費電
流の低減にも寄与することができる。
Description
【０００１】
【産業上の利用分野】本発明は初段の入力と最終段の出
力とが連結されることでリング状に接続された奇数段の
インバータ回路からなるリング発振回路を備えた半導体
集積回路に関するものである。
力とが連結されることでリング状に接続された奇数段の
インバータ回路からなるリング発振回路を備えた半導体
集積回路に関するものである。
【０００２】
【従来の技術】従来、奇数段のインバータ回路をリング
状に連結し、奇数段であるが故に各インバータ回路の入
出力ノードのレベルが一定レベルに安定せずに繰返し起
こることとなる充放電動作を利用し、その充放電動作の
繰返しで、ある周波数の信号を得るリング発振回路が知
られている。この種のリング発振回路にて発振周波数が
高いということは、それだけ単位時間あたりの充放電動
作回数が多くなり、消費電流の多量さを意味することに
なるため、パワーを抑えるためには、このリングオシレ
ータでは発振周波数が必要以上に高くならないようにす
べきである。
状に連結し、奇数段であるが故に各インバータ回路の入
出力ノードのレベルが一定レベルに安定せずに繰返し起
こることとなる充放電動作を利用し、その充放電動作の
繰返しで、ある周波数の信号を得るリング発振回路が知
られている。この種のリング発振回路にて発振周波数が
高いということは、それだけ単位時間あたりの充放電動
作回数が多くなり、消費電流の多量さを意味することに
なるため、パワーを抑えるためには、このリングオシレ
ータでは発振周波数が必要以上に高くならないようにす
べきである。
【０００３】因みに、電池で動作する携帯用電子機器が
流行りである昨今では、電池をできるだけ長持ちさせた
いという要求があり、このことからも消費電流の問題が
クローズアップされるのである。
流行りである昨今では、電池をできるだけ長持ちさせた
いという要求があり、このことからも消費電流の問題が
クローズアップされるのである。
【０００４】図１６は、かかる消費電流の低減要素も加
味された従来のリング発振回路例の構成を示すものであ
る。
味された従来のリング発振回路例の構成を示すものであ
る。
【０００５】この図において、８０１は発振回路本体部
であり、この発振回路本体部８０１はインバータ回路Ｉ
Ｖ1 〜ＩＶ5 を有し、これらが多段状に縦積み接続され
るとともに、その初段のインバータ回路ＩＶ1 の入力端
と５段目のインバータ回路ＩＶ5 の出力端とが連結され
て、インバータ回路ＩＶ1 〜ＩＶ5 の５段リング接続か
らなるリング発振回路が形成されている。各インバータ
回路ＩＶ1 〜ＩＶ5 はＣＭＯＳ回路からなっており、１
はインバータ回路ＩＶ1 を構成するＰチャネル型ＭＯＳ
（以下、ＰＭＯＳという。）トランジスタ、２は同Ｎチ
ャネル型ＭＯＳ（以下、ＮＭＯＳという。）トランジス
タ、３はインバータ回路ＩＶ2 を構成するＰＭＯＳトラ
ンジスタ、４は同ＮＭＯＳトランジスタ、５はインバー
タ回路ＩＶ3 を構成するＰＭＯＳトランジスタ、６は同
ＮＭＯＳトランジスタ、７はインバータ回路ＩＶ4 を構
成するＰＭＯＳトランジスタ、８は同ＮＭＯＳトランジ
スタ、９はインバータ回路ＩＶ5 を構成するＰＭＯＳト
ランジスタ、１０は同ＮＭＯＳトランジスタである。
であり、この発振回路本体部８０１はインバータ回路Ｉ
Ｖ1 〜ＩＶ5 を有し、これらが多段状に縦積み接続され
るとともに、その初段のインバータ回路ＩＶ1 の入力端
と５段目のインバータ回路ＩＶ5 の出力端とが連結され
て、インバータ回路ＩＶ1 〜ＩＶ5 の５段リング接続か
らなるリング発振回路が形成されている。各インバータ
回路ＩＶ1 〜ＩＶ5 はＣＭＯＳ回路からなっており、１
はインバータ回路ＩＶ1 を構成するＰチャネル型ＭＯＳ
（以下、ＰＭＯＳという。）トランジスタ、２は同Ｎチ
ャネル型ＭＯＳ（以下、ＮＭＯＳという。）トランジス
タ、３はインバータ回路ＩＶ2 を構成するＰＭＯＳトラ
ンジスタ、４は同ＮＭＯＳトランジスタ、５はインバー
タ回路ＩＶ3 を構成するＰＭＯＳトランジスタ、６は同
ＮＭＯＳトランジスタ、７はインバータ回路ＩＶ4 を構
成するＰＭＯＳトランジスタ、８は同ＮＭＯＳトランジ
スタ、９はインバータ回路ＩＶ5 を構成するＰＭＯＳト
ランジスタ、１０は同ＮＭＯＳトランジスタである。
【０００６】発振回路本体部８０１は更にインバータ回
路ＩＶ1 〜ＩＶ5 の各トランジスタ１〜１０をバイアス
するバイアス回路を有しており、このバイアス回路はＰ
ＭＯＳトランジスタ１１，１３，１５，１７，１９とＮ
ＭＯＳトランジスタ１２，１４，１６，１８，２０とか
ら構成されている。ＰＭＯＳトランジスタ１１は、ＰＭ
ＯＳトランジスタ１とＶcc電源電位との間に接続され、
このトランジスタ１のバイアスを担うものとされ、ＮＭ
ＯＳトランジスタ１２は、ＮＭＯＳトランジスタ２と接
地電位との間に接続されて、このトランジスタ１２のバ
イアスを行うものとされている。同様に、他のバイアス
トランジスタ１３〜２０は他のインバータトランジスタ
３〜１０にバイアス素子として割当てられている。
路ＩＶ1 〜ＩＶ5 の各トランジスタ１〜１０をバイアス
するバイアス回路を有しており、このバイアス回路はＰ
ＭＯＳトランジスタ１１，１３，１５，１７，１９とＮ
ＭＯＳトランジスタ１２，１４，１６，１８，２０とか
ら構成されている。ＰＭＯＳトランジスタ１１は、ＰＭ
ＯＳトランジスタ１とＶcc電源電位との間に接続され、
このトランジスタ１のバイアスを担うものとされ、ＮＭ
ＯＳトランジスタ１２は、ＮＭＯＳトランジスタ２と接
地電位との間に接続されて、このトランジスタ１２のバ
イアスを行うものとされている。同様に、他のバイアス
トランジスタ１３〜２０は他のインバータトランジスタ
３〜１０にバイアス素子として割当てられている。
【０００７】８０２はバイアス制御回路部であり、この
バイアス制御回路部８０２はＰＭＯＳトランジスタ２１
とＮＭＯＳトランジスタ２２と受動抵抗素子２３とから
構成されている。ＰＭＯＳトランジスタ２１のソース−
ドレインはＶcc電源電位と受動抵抗素子２３の高電位側
端部との間に接続され、かつドレインとゲートとは短絡
されてＰＭＯＳトランジスタ１１，１３，１５，１７，
１９のゲートに接続されている。ＮＭＯＳトランジスタ
２２のソース−ドレインは接地電位と受動抵抗素子２３
の低電位側端部との間に接続され、かつドレインとゲー
トとは短絡されており、その接続点はＮＭＯＳトランジ
スタ１２，１４，１６，１８，２０のゲートに接続され
ている。
バイアス制御回路部８０２はＰＭＯＳトランジスタ２１
とＮＭＯＳトランジスタ２２と受動抵抗素子２３とから
構成されている。ＰＭＯＳトランジスタ２１のソース−
ドレインはＶcc電源電位と受動抵抗素子２３の高電位側
端部との間に接続され、かつドレインとゲートとは短絡
されてＰＭＯＳトランジスタ１１，１３，１５，１７，
１９のゲートに接続されている。ＮＭＯＳトランジスタ
２２のソース−ドレインは接地電位と受動抵抗素子２３
の低電位側端部との間に接続され、かつドレインとゲー
トとは短絡されており、その接続点はＮＭＯＳトランジ
スタ１２，１４，１６，１８，２０のゲートに接続され
ている。
【０００８】以上のような構成を有する回路は次のよう
に動作する。
に動作する。
【０００９】今、例えば、インバータ回路ＩＶ1 の入力
端（すなわち、ノードｎｄ1 ）に“Ｌ”（ローレベル）
が入力されたとする。すると、インバータ回路ＩＶ1 の
出力端とインバータ回路ＩＶ2 の入力端との接続点であ
るノードｎｄ2 は“Ｈ”（ハイレベル）へ立上がり、こ
れに連動して、インバータ回路ＩＶ2 の出力端とインバ
ータ回路ＩＶ3 の入力端との接続点であるノードｎｄ3
は“Ｌ”へ立下がろうとする。同様に、ノードｎｄ4 は
“Ｈ”、ノードｎｄ5 は“Ｌ”になろうとする。このよ
うなノードｎｄ1 を始点とし、ノードｎｄ5 を終点とす
る連鎖的な動作を１サイクルとした場合、次のサイクル
ではノードｎｄ1 は前サイクルとは逆の“Ｈ”に遷移し
ようとする。その結果、他のノードｎｄ2 〜ｎｄ5 も反
転しようとする。このようなサイクルが繰返される結
果、その各ノードｎｄ1 〜ｎｄ5 での充放電時間で定ま
る一定周波数の信号が各ノードｎｄ1 〜ｎｄ5 から得ら
れることとなる。
端（すなわち、ノードｎｄ1 ）に“Ｌ”（ローレベル）
が入力されたとする。すると、インバータ回路ＩＶ1 の
出力端とインバータ回路ＩＶ2 の入力端との接続点であ
るノードｎｄ2 は“Ｈ”（ハイレベル）へ立上がり、こ
れに連動して、インバータ回路ＩＶ2 の出力端とインバ
ータ回路ＩＶ3 の入力端との接続点であるノードｎｄ3
は“Ｌ”へ立下がろうとする。同様に、ノードｎｄ4 は
“Ｈ”、ノードｎｄ5 は“Ｌ”になろうとする。このよ
うなノードｎｄ1 を始点とし、ノードｎｄ5 を終点とす
る連鎖的な動作を１サイクルとした場合、次のサイクル
ではノードｎｄ1 は前サイクルとは逆の“Ｈ”に遷移し
ようとする。その結果、他のノードｎｄ2 〜ｎｄ5 も反
転しようとする。このようなサイクルが繰返される結
果、その各ノードｎｄ1 〜ｎｄ5 での充放電時間で定ま
る一定周波数の信号が各ノードｎｄ1 〜ｎｄ5 から得ら
れることとなる。
【００１０】ところで、ＰＭＯＳトランジスタ２１及び
ＮＭＯＳトランジスタ２２の出力ノードｎｄ21，ｎｄ22
の電位は抵抗素子２３の大きさに逆比例する。よって、
抵抗素子２３の大きさ次第で、それらノードｎｄ21，ｎ
ｄ22の電位をトランジスタ２１，２２のＶGSのしきい値
Ｖtp，Ｖtn近傍に抑えることができる。すなわち、ノー
ドｎｄ21，ｎｄ22の各電位Ｖ21，Ｖ22は、 Ｖ21＝Ｖcc−Ｖtp （１） Ｖ22＝Ｖtn （２） に設定される。
ＮＭＯＳトランジスタ２２の出力ノードｎｄ21，ｎｄ22
の電位は抵抗素子２３の大きさに逆比例する。よって、
抵抗素子２３の大きさ次第で、それらノードｎｄ21，ｎ
ｄ22の電位をトランジスタ２１，２２のＶGSのしきい値
Ｖtp，Ｖtn近傍に抑えることができる。すなわち、ノー
ドｎｄ21，ｎｄ22の各電位Ｖ21，Ｖ22は、 Ｖ21＝Ｖcc−Ｖtp （１） Ｖ22＝Ｖtn （２） に設定される。
【００１１】そして、発振回路本体部８０１のトランジ
スタ１〜１０のゲート、ソース間電圧ＶGSはバイアス制
御回路部８０２の出力によって決まる。つまり、ＰＭＯ
Ｓトランジスタ１，３，５，７，９のＶGS、およそ ＶGS＝Ｖtp （３） となり、ＮＭＯＳトランジスタ２，４，６，８，１０の
ＶGS、およそ ＶGS＝Ｖtn （４） となる。
スタ１〜１０のゲート、ソース間電圧ＶGSはバイアス制
御回路部８０２の出力によって決まる。つまり、ＰＭＯ
Ｓトランジスタ１，３，５，７，９のＶGS、およそ ＶGS＝Ｖtp （３） となり、ＮＭＯＳトランジスタ２，４，６，８，１０の
ＶGS、およそ ＶGS＝Ｖtn （４） となる。
【００１２】ここで、このＶGSはトランジスタ１〜１０
の電流を制限するものであり、ＶGSがＶtp，Ｖtnの近傍
に抑えられるとすれば、トランジスタ１〜１０の電流が
必要最小限に抑制されることとなり、消費電流の低減を
図ることができるのである。
の電流を制限するものであり、ＶGSがＶtp，Ｖtnの近傍
に抑えられるとすれば、トランジスタ１〜１０の電流が
必要最小限に抑制されることとなり、消費電流の低減を
図ることができるのである。
【００１３】
【発明が解決しようとする課題】しかしながら、上記リ
ング発振回路にあっては、電源電圧の増加に従ってトラ
ンジスタ１１〜２０のＶGSが大きくなり、これに伴って
図１７（ａ）の曲線Ｆに示すように発振周波数が高くな
る。また電源電圧に対して比例的に消費電流が増大する
という問題がある。
ング発振回路にあっては、電源電圧の増加に従ってトラ
ンジスタ１１〜２０のＶGSが大きくなり、これに伴って
図１７（ａ）の曲線Ｆに示すように発振周波数が高くな
る。また電源電圧に対して比例的に消費電流が増大する
という問題がある。
【００１４】本発明の目的の１つは発振周波数の電源電
圧依存性を従来よりも小さくしたリング発振回路を提供
することにある。
圧依存性を従来よりも小さくしたリング発振回路を提供
することにある。
【００１５】また、発振周波数の上昇は、このリング発
振回路が使用されている回路についての消費電流を増大
させることにも繋がる。例えば、リング発振回路がＰＳ
ＲＡＭのセルフセルリフレッシュ回路に使用されている
場合を考える。このリフレッシュ回路ではリング発振回
路の出力を分周し、適当な周波数に変換した後、その周
波数で決まる周期でリフレッシュ動作を行う。このリフ
レッシュ動作の際には当然に電流を消費することとなる
が、リング発振回路の発振周波数が上昇すると、それだ
けリフレッシュ動作の繰返し周期が短くなり、消費電流
を増大させることとなるのである。
振回路が使用されている回路についての消費電流を増大
させることにも繋がる。例えば、リング発振回路がＰＳ
ＲＡＭのセルフセルリフレッシュ回路に使用されている
場合を考える。このリフレッシュ回路ではリング発振回
路の出力を分周し、適当な周波数に変換した後、その周
波数で決まる周期でリフレッシュ動作を行う。このリフ
レッシュ動作の際には当然に電流を消費することとなる
が、リング発振回路の発振周波数が上昇すると、それだ
けリフレッシュ動作の繰返し周期が短くなり、消費電流
を増大させることとなるのである。
【００１６】本発明のもう１つの目的は、発振周波数が
温度依存性を持つリング発振回路を提供する事にある。
温度依存性を持つリング発振回路を提供する事にある。
【００１７】さらに、このリフレッシュ動作の必要な半
導体メモリセルのポーズ特性は、通常、環境の温度が低
いほど良い。つまり、図１７（ｂ）の曲線Ｔ0 で示すよ
うに環境温度が低いほど単位時間あたりのリフレッシュ
回数が少なくて済むもので、更に言えば、環境温度が高
いほどリフレッシュ動作の周期を短くし単位時間あたり
のリフレッシュ回数を多くする必要がある。そのため、
図１７（ｂ）の曲線Ｔ2 で示すように、一般に、リフレ
ッシュ周期はそのポーズ特性に合わせて、回路動作を保
証する温度範囲における最悪温度環境（最も高温の環
境）においても確実にリフレッシュ動作がなされるよう
に設定される。そのため、温度が低いほど単位時間あた
りの必要回数をかなり上回る回数のリフレッシュ動作が
行われるようになってしまい、このことからも消費電流
を増大させることになっている。
導体メモリセルのポーズ特性は、通常、環境の温度が低
いほど良い。つまり、図１７（ｂ）の曲線Ｔ0 で示すよ
うに環境温度が低いほど単位時間あたりのリフレッシュ
回数が少なくて済むもので、更に言えば、環境温度が高
いほどリフレッシュ動作の周期を短くし単位時間あたり
のリフレッシュ回数を多くする必要がある。そのため、
図１７（ｂ）の曲線Ｔ2 で示すように、一般に、リフレ
ッシュ周期はそのポーズ特性に合わせて、回路動作を保
証する温度範囲における最悪温度環境（最も高温の環
境）においても確実にリフレッシュ動作がなされるよう
に設定される。そのため、温度が低いほど単位時間あた
りの必要回数をかなり上回る回数のリフレッシュ動作が
行われるようになってしまい、このことからも消費電流
を増大させることになっている。
【００１８】本発明は上記従来技術の有する問題点にも
鑑みてなされたもので、その目的とするところは消費電
流の低減を図ることが可能なリングオシレータを形成す
ることができる半導体集積回路を提供することにある。
鑑みてなされたもので、その目的とするところは消費電
流の低減を図ることが可能なリングオシレータを形成す
ることができる半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、奇数段のＣＭＯＳインバータ回路からなるリング発
振回路と、上記ＣＭＯＳインバータ回路の高電位側トラ
ンジスタをバイアスする高電位側バイアス回路と、上記
ＣＭＯＳインバータ回路の低電位側トランジスタをバイ
アスする低電位側バイアス回路と、上記高電位側バイア
ス回路へバイアス電圧を出力する高電位側バイアス電圧
出力回路と、上記低電位側バイアス回路へバイアス電圧
を出力する低電位側バイアス電圧出力回路と、特定の条
件に応じて変化する可変抵抗回路を、上記高電位側バイ
アス電圧出力回路と上記低電位側バイアス電圧出力回路
との中間に、これらと共に上記電源電圧の分圧器が形成
されるように挿入し、その抵抗値の変化によって上記高
電位側バイアス電圧出力回路と上記低電位側バイアス電
圧出力回路との出力電圧を可変するバイアス電圧調整回
路とを備えていることを特徴としている。
は、奇数段のＣＭＯＳインバータ回路からなるリング発
振回路と、上記ＣＭＯＳインバータ回路の高電位側トラ
ンジスタをバイアスする高電位側バイアス回路と、上記
ＣＭＯＳインバータ回路の低電位側トランジスタをバイ
アスする低電位側バイアス回路と、上記高電位側バイア
ス回路へバイアス電圧を出力する高電位側バイアス電圧
出力回路と、上記低電位側バイアス回路へバイアス電圧
を出力する低電位側バイアス電圧出力回路と、特定の条
件に応じて変化する可変抵抗回路を、上記高電位側バイ
アス電圧出力回路と上記低電位側バイアス電圧出力回路
との中間に、これらと共に上記電源電圧の分圧器が形成
されるように挿入し、その抵抗値の変化によって上記高
電位側バイアス電圧出力回路と上記低電位側バイアス電
圧出力回路との出力電圧を可変するバイアス電圧調整回
路とを備えていることを特徴としている。
【００２０】上記特定の条件としては例えば電源電圧を
設定することができる。
設定することができる。
【００２１】この場合、バイアス電圧調整回路は、例え
ば、受動抵抗器の中間ノードに可変制御トランジスタの
ソース−ドレインを接続し、この可変制御トランジスタ
の導通状態によってその両端間の抵抗値を可変する電源
依存性可変抵抗回路と、電源電圧の上昇に伴って上記可
変制御トランジスタのゲート−ソース間電圧が小さくな
るようにこの可変制御トランジスタのゲート電位を制御
する制御電圧発生回路とを備えることにより実現するこ
とができる。
ば、受動抵抗器の中間ノードに可変制御トランジスタの
ソース−ドレインを接続し、この可変制御トランジスタ
の導通状態によってその両端間の抵抗値を可変する電源
依存性可変抵抗回路と、電源電圧の上昇に伴って上記可
変制御トランジスタのゲート−ソース間電圧が小さくな
るようにこの可変制御トランジスタのゲート電位を制御
する制御電圧発生回路とを備えることにより実現するこ
とができる。
【００２２】また、電源依存性可変抵抗回路は、直列接
続された複数の受動抵抗素子と、この複数の受動抵抗素
子のうちの一の抵抗素子の一端にそのドレインが接続さ
れ、かつこの一の抵抗素子の他端にソースが接続された
可変制御トランジスタとからなる構成とすることができ
る。
続された複数の受動抵抗素子と、この複数の受動抵抗素
子のうちの一の抵抗素子の一端にそのドレインが接続さ
れ、かつこの一の抵抗素子の他端にソースが接続された
可変制御トランジスタとからなる構成とすることができ
る。
【００２３】あるいは、この電源依存性可変抵抗回路
は、直列接続された複数の受動抵抗素子と、この複数の
受動抵抗素子の中の第１の抵抗素子と第２の抵抗素子と
の間にそのドレイン−ソース間電流路が接続された可変
制御トランジスタとを備える構成としても良い。
は、直列接続された複数の受動抵抗素子と、この複数の
受動抵抗素子の中の第１の抵抗素子と第２の抵抗素子と
の間にそのドレイン−ソース間電流路が接続された可変
制御トランジスタとを備える構成としても良い。
【００２４】一方、制御電圧発生回路は、高電位側電源
と低電位側電源との間に電流路が互いに直列に接続され
た複数の分圧制御トランジスタを備え、この複数の分圧
制御トランジスタの電流路相互接続点から発生される、
電源電圧の中間電位によって可変制御トランジスタのゲ
ート電位を制御する中間電位発生回路により構成するこ
とができる。
と低電位側電源との間に電流路が互いに直列に接続され
た複数の分圧制御トランジスタを備え、この複数の分圧
制御トランジスタの電流路相互接続点から発生される、
電源電圧の中間電位によって可変制御トランジスタのゲ
ート電位を制御する中間電位発生回路により構成するこ
とができる。
【００２５】次に、特定の条件として温度を設定するこ
ともである。
ともである。
【００２６】この場合のバイアス電圧調整回路は、例え
ば、温度特性の異なる複数の受動抵抗素子の組合わせか
らなる温度依存性可変抵抗回路により形成される。
ば、温度特性の異なる複数の受動抵抗素子の組合わせか
らなる温度依存性可変抵抗回路により形成される。
【００２７】この温度依存性可変抵抗回路は、温度変化
に対して所定の抵抗値を維持する温度非依存性抵抗素子
と、この温度非依存性抵抗素子に対し並列に接続され、
上記温度変化に対して負の特性を有する温度依存性抵抗
素子とで実現することができる。
に対して所定の抵抗値を維持する温度非依存性抵抗素子
と、この温度非依存性抵抗素子に対し並列に接続され、
上記温度変化に対して負の特性を有する温度依存性抵抗
素子とで実現することができる。
【００２８】または、温度変化に対して所定の抵抗値を
維持する温度非依存性抵抗素子と、この温度非依存性抵
抗素子に対し直列に接続され、上記温度変化に対して負
の特性を有する温度依存性抵抗素子とによっても温度依
存性可変抵抗回路を実現することができる。
維持する温度非依存性抵抗素子と、この温度非依存性抵
抗素子に対し直列に接続され、上記温度変化に対して負
の特性を有する温度依存性抵抗素子とによっても温度依
存性可変抵抗回路を実現することができる。
【００２９】さらに、この温度依存性可変抵抗回路は、
温度変化に対して所定の抵抗値を維持する温度非依存性
抵抗素子と、この温度非依存性抵抗素子に対し並列に接
続され、上記温度変化に対して負の特性を有する第１の
温度依存性抵抗素子と、この温度非依存性抵抗素子に対
し直列に接続され、上記温度変化に対して負の特性を有
する第２の温度依存性抵抗素子とから構成されていても
良い。
温度変化に対して所定の抵抗値を維持する温度非依存性
抵抗素子と、この温度非依存性抵抗素子に対し並列に接
続され、上記温度変化に対して負の特性を有する第１の
温度依存性抵抗素子と、この温度非依存性抵抗素子に対
し直列に接続され、上記温度変化に対して負の特性を有
する第２の温度依存性抵抗素子とから構成されていても
良い。
【００３０】特定の条件としては電源電圧及び温度の両
方を設定することもできる。この場合には各条件に対応
した上記構成の各種組合わせにより電源電圧・温度の両
条件依存性を持つ可変抵抗回路を実現することができ
る。
方を設定することもできる。この場合には各条件に対応
した上記構成の各種組合わせにより電源電圧・温度の両
条件依存性を持つ可変抵抗回路を実現することができ
る。
【００３１】そして、上記構成に加え、ダイナミック型
メモリセルと、リング発振回路の出力周波数に基づくサ
イクルで上記メモリセルをリフレッシュするリフレッシ
ュ機能部とを備えることで望ましいＰＳＲＡＭを形成す
ることができる。
メモリセルと、リング発振回路の出力周波数に基づくサ
イクルで上記メモリセルをリフレッシュするリフレッシ
ュ機能部とを備えることで望ましいＰＳＲＡＭを形成す
ることができる。
【００３２】
【作用】本発明の半導体集積回路によれば、高電位側・
低電位側のバイアス電圧出力回路と電源電圧や温度など
の特定の条件に応じて変化する可変抵抗回路とで電源電
圧の分圧器が形成されるため、その可変抵抗回路の抵抗
値変化によってリング発振回路へのバイアス電圧をそれ
らの条件に応じて消費電流節約の観点から適切に調整す
ることが可能となる。
低電位側のバイアス電圧出力回路と電源電圧や温度など
の特定の条件に応じて変化する可変抵抗回路とで電源電
圧の分圧器が形成されるため、その可変抵抗回路の抵抗
値変化によってリング発振回路へのバイアス電圧をそれ
らの条件に応じて消費電流節約の観点から適切に調整す
ることが可能となる。
【００３３】すなわち、電源依存性可変抵抗回路として
電源電圧の上昇に対して抵抗値が所定の特性で増大する
ようにしておくことで、電源電圧が上昇してもバイアス
電圧出力回路やリング発振回路で流れる電流の増大を従
来に比べて抑え、リング発振回路を形成するトランジス
タのゲート、ソース間の電位差の変化を従来に比べて小
さくし、リング発振回路の発振周波数の上昇を抑制する
ことができる。これにより、電源電圧の変化に対し従来
よりも安定した発振周波数を維持するリング発振回路が
提供できる。
電源電圧の上昇に対して抵抗値が所定の特性で増大する
ようにしておくことで、電源電圧が上昇してもバイアス
電圧出力回路やリング発振回路で流れる電流の増大を従
来に比べて抑え、リング発振回路を形成するトランジス
タのゲート、ソース間の電位差の変化を従来に比べて小
さくし、リング発振回路の発振周波数の上昇を抑制する
ことができる。これにより、電源電圧の変化に対し従来
よりも安定した発振周波数を維持するリング発振回路が
提供できる。
【００３４】またこれを、リング発振回路をＰＳＲＡＭ
のセルフリフレッシュ回路に使用した場合には、電源電
圧の増加に伴いリフレッシュ周期が不要に短くなる、つ
まりリフレッシュ動作の単位時間あたりの回数が不要に
多くなるのを防止することができ、この観点からも消費
電流の増大を抑制することができることとなる。
のセルフリフレッシュ回路に使用した場合には、電源電
圧の増加に伴いリフレッシュ周期が不要に短くなる、つ
まりリフレッシュ動作の単位時間あたりの回数が不要に
多くなるのを防止することができ、この観点からも消費
電流の増大を抑制することができることとなる。
【００３５】さらに、温度依存性可変抵抗回路として温
度の上昇に対して抵抗値が所定の特性で変化するように
しておくことで、温度に応じて発振周波数を変化させる
リング発振回路を提供できる。また、ＰＳＲＡＭのセル
フリフレッシュ回路に使用した場合には、温度に応じて
リフレッシュ周期を可変、つまり、温度が高いほどリフ
レッシュ周期が短く、温度が低いほどリフレッシュ周期
が長くなる最悪ポーズ特性に沿ってリフレッシュ周期を
変えることができる。よって、リング発振回路をＰＳＲ
ＡＭに適用する際、従来、そのＰＳＲＡＭの回路動作を
保証すべき温度範囲における最悪条件（最も高温条件）
でのリフレッシュ周期に合わせてリング発振回路の発振
周波数を設定していたために、温度条件が低温になるほ
ど電流の浪費につながっていたが、本発明による場合に
は、必要限度のリフレッシュ周期でＰＳＲＡＭの回路動
作を保証するようにリング発振回路の発振周波数を設定
することができるので、消費電流の節約を図ることがで
きることとなる。
度の上昇に対して抵抗値が所定の特性で変化するように
しておくことで、温度に応じて発振周波数を変化させる
リング発振回路を提供できる。また、ＰＳＲＡＭのセル
フリフレッシュ回路に使用した場合には、温度に応じて
リフレッシュ周期を可変、つまり、温度が高いほどリフ
レッシュ周期が短く、温度が低いほどリフレッシュ周期
が長くなる最悪ポーズ特性に沿ってリフレッシュ周期を
変えることができる。よって、リング発振回路をＰＳＲ
ＡＭに適用する際、従来、そのＰＳＲＡＭの回路動作を
保証すべき温度範囲における最悪条件（最も高温条件）
でのリフレッシュ周期に合わせてリング発振回路の発振
周波数を設定していたために、温度条件が低温になるほ
ど電流の浪費につながっていたが、本発明による場合に
は、必要限度のリフレッシュ周期でＰＳＲＡＭの回路動
作を保証するようにリング発振回路の発振周波数を設定
することができるので、消費電流の節約を図ることがで
きることとなる。
【００３６】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００３７】図１は本発明の一実施例に係るリング発振
回路の基本構成をＰＳＲＡＭ回路に適用した形で示すも
のである。
回路の基本構成をＰＳＲＡＭ回路に適用した形で示すも
のである。
【００３８】この図において、１０１は発振回路本体部
であり、この発振回路本体部１０１は図８に示す発振回
路本体部８０１と同一回路構造のもので、奇数段のＣＭ
ＯＳインバータ回路からなるリング発振回路１０３と、
そのＣＭＯＳインバータ回路の高電位側トランジスタを
バイアスする高電位側バイアス回路１０４と、同ＣＭＯ
Ｓインバータ回路の低電位側トランジスタをバイアスす
る低電位側バイアス回路１０５とを備えている。
であり、この発振回路本体部１０１は図８に示す発振回
路本体部８０１と同一回路構造のもので、奇数段のＣＭ
ＯＳインバータ回路からなるリング発振回路１０３と、
そのＣＭＯＳインバータ回路の高電位側トランジスタを
バイアスする高電位側バイアス回路１０４と、同ＣＭＯ
Ｓインバータ回路の低電位側トランジスタをバイアスす
る低電位側バイアス回路１０５とを備えている。
【００３９】１０２は発振回路本体部１０１のバイアス
回路１０４，１０５のバイアス電圧を制御するバイアス
制御回路であって、高電位側バイアス電圧出力回路１０
６と低電位側バイアス電圧出力回路１０７とバイアス電
圧調整回路１０８とから大略構成されている。バイアス
電圧出力回路１０６，１０７は、それぞれ高電位側また
は低電位側バイアス回路１０４，１０５へバイアス電圧
を出力するものである。バイアス電圧調整回路１０８
は、後述する電源電圧Ｖccや温度に応じて抵抗値の変化
する可変抵抗回路を、上記両バイアス電圧出力回路１０
６，１０７間に、これらと共に電源電圧Ｖccの分圧器が
形成されるように配置し、その抵抗値の変化によって両
バイアス電圧出力回路１０６，１０７の出力電圧を可変
するものである。
回路１０４，１０５のバイアス電圧を制御するバイアス
制御回路であって、高電位側バイアス電圧出力回路１０
６と低電位側バイアス電圧出力回路１０７とバイアス電
圧調整回路１０８とから大略構成されている。バイアス
電圧出力回路１０６，１０７は、それぞれ高電位側また
は低電位側バイアス回路１０４，１０５へバイアス電圧
を出力するものである。バイアス電圧調整回路１０８
は、後述する電源電圧Ｖccや温度に応じて抵抗値の変化
する可変抵抗回路を、上記両バイアス電圧出力回路１０
６，１０７間に、これらと共に電源電圧Ｖccの分圧器が
形成されるように配置し、その抵抗値の変化によって両
バイアス電圧出力回路１０６，１０７の出力電圧を可変
するものである。
【００４０】以上のような構成により、バイアス電圧調
整回路１０８の可変抵抗器が電源電圧Ｖccや温度に応じ
て高電位側・低電位側各バイアス電圧を調整する。これ
により、電源電圧Ｖccによる発振周波数の上昇を抑える
ことができることとなる。
整回路１０８の可変抵抗器が電源電圧Ｖccや温度に応じ
て高電位側・低電位側各バイアス電圧を調整する。これ
により、電源電圧Ｖccによる発振周波数の上昇を抑える
ことができることとなる。
【００４１】次に、２００は４個のバイナリカウンタ２
０１からなるカウンタ回路、２０２は分周デコーダであ
って、これらはリング発振回路１０３の出力に対し分周
器として機能する。すなわち、リング発振回路１０３の
出力は各バイナリカウンタ２０１に駆動パルスとして供
給され、各バイナリカウンタ２０１の出力がカウンタ回
路２００の出力として分周デコーダ２０２に与えられ
る。分周デコーダ２０２はカウンタ回路２００の出力値
が設定値になると１個のパルスを出力する。よって、リ
ング発振回路１０３がその設定値で決まる複数個のパル
スを出力する毎に分周デコーダ２０２から１個のパルス
が出力されることでリング発振回路１０３の出力分周が
なされている。
０１からなるカウンタ回路、２０２は分周デコーダであ
って、これらはリング発振回路１０３の出力に対し分周
器として機能する。すなわち、リング発振回路１０３の
出力は各バイナリカウンタ２０１に駆動パルスとして供
給され、各バイナリカウンタ２０１の出力がカウンタ回
路２００の出力として分周デコーダ２０２に与えられ
る。分周デコーダ２０２はカウンタ回路２００の出力値
が設定値になると１個のパルスを出力する。よって、リ
ング発振回路１０３がその設定値で決まる複数個のパル
スを出力する毎に分周デコーダ２０２から１個のパルス
が出力されることでリング発振回路１０３の出力分周が
なされている。
【００４２】２０３はメモリセルアレイ、２０４はアド
レスカウンタ、２０５は行デコーダ、２０６はセンスア
ンプであり、これらはリフレッシュ機能を含んだＰＳＲ
ＡＭ回路を構成するものである。
レスカウンタ、２０５は行デコーダ、２０６はセンスア
ンプであり、これらはリフレッシュ機能を含んだＰＳＲ
ＡＭ回路を構成するものである。
【００４３】アドレスカウンタ２０４は分周デコーダ２
０２が１個のパルスを出力する毎に、つまりリング発振
回路１０１から上記設定個数のパルスが出力される毎に
起動がかけられて、行デコーダ２０５との協働によりイ
ンクリメント動作する。すなわち、アドレスカウンタ２
０４は、分周デコーダ２０２からの１個のパルスによ
り、まず１だけカウントアップし、その後は次述する行
デコーダ２０５のアドレス更新検出部２０７からのパル
スによりカウント動作する。アドレスカウンタ２０４の
出力は行デコーダ２０５に内蔵のバッファに取込まれ
る。このバッファ内のアドレス値が更新されると、アド
レス更新検出部２０７から検出信号として１個のパルス
が出力される。このパルスがアドレスカウンタ２０４に
供給されることで、アドレスカウンタ２０４のカウント
値が更新され、これが行デコーダ２０５のバッファ内容
の更新、検出部２０７の検出、という動作が繰返される
ことにより、行アドレスがインクリメントされる。
０２が１個のパルスを出力する毎に、つまりリング発振
回路１０１から上記設定個数のパルスが出力される毎に
起動がかけられて、行デコーダ２０５との協働によりイ
ンクリメント動作する。すなわち、アドレスカウンタ２
０４は、分周デコーダ２０２からの１個のパルスによ
り、まず１だけカウントアップし、その後は次述する行
デコーダ２０５のアドレス更新検出部２０７からのパル
スによりカウント動作する。アドレスカウンタ２０４の
出力は行デコーダ２０５に内蔵のバッファに取込まれ
る。このバッファ内のアドレス値が更新されると、アド
レス更新検出部２０７から検出信号として１個のパルス
が出力される。このパルスがアドレスカウンタ２０４に
供給されることで、アドレスカウンタ２０４のカウント
値が更新され、これが行デコーダ２０５のバッファ内容
の更新、検出部２０７の検出、という動作が繰返される
ことにより、行アドレスがインクリメントされる。
【００４４】メモリセルアレイ２０３のワード線は行デ
コーダ２０５のバッファに格納されているアドレスに対
応するものが立ち上げられるようになっており、上記イ
ンクリメント動作における行デコーダ２０５のバッファ
へのアドレス取込みに同期して各アドレスのワード線が
順次立ち上げられるようになっている。アドレス更新検
出部２０７の出力パルスはディレイライン２０８を通し
てセンスアンプ２０６のイネーブル信号として供給され
る。よって、センスアンプ２０６はワード線の立上げ
後、そのディレイ時間だけ遅れて活性化される。この動
作が上記インクリメント動作によって各行アドレスに対
応するセルに対して行われ、全てのセルのリフレッシュ
動作が行われるようになっている。
コーダ２０５のバッファに格納されているアドレスに対
応するものが立ち上げられるようになっており、上記イ
ンクリメント動作における行デコーダ２０５のバッファ
へのアドレス取込みに同期して各アドレスのワード線が
順次立ち上げられるようになっている。アドレス更新検
出部２０７の出力パルスはディレイライン２０８を通し
てセンスアンプ２０６のイネーブル信号として供給され
る。よって、センスアンプ２０６はワード線の立上げ
後、そのディレイ時間だけ遅れて活性化される。この動
作が上記インクリメント動作によって各行アドレスに対
応するセルに対して行われ、全てのセルのリフレッシュ
動作が行われるようになっている。
【００４５】以上から明らかなように、セルのリフレッ
シュ周期はリング発振回路１０３の出力クロックパルス
を分周した周期に相当し、リング発振回路１０３の発振
周波数によって決定されるが、バイアス電圧調整回路１
０８によりＶccや温度に応じてリング発振回路１０３の
発振周波数が適切に調節される。
シュ周期はリング発振回路１０３の出力クロックパルス
を分周した周期に相当し、リング発振回路１０３の発振
周波数によって決定されるが、バイアス電圧調整回路１
０８によりＶccや温度に応じてリング発振回路１０３の
発振周波数が適切に調節される。
【００４６】よって、従来、リング発振回路の発振周波
数はＶcc上がると上昇し、消費電流を増加させていた
が、そのようなことに起因する消費電流の増加を抑制す
ることができる。
数はＶcc上がると上昇し、消費電流を増加させていた
が、そのようなことに起因する消費電流の増加を抑制す
ることができる。
【００４７】また、従来、ＰＳＲＡＭなどのリフレッシ
ュ動作の必要なメモリのセルのポーズ特性は温度依存性
があるため、温度の最悪使用環境に合わせてリング発振
回路の発振周波数を高めに設定し、これが低くて済むと
きでも高周波数で発振させて無駄な電流を流して消費電
流を増加させていたが、このことに起因する消費電流の
増加をも抑制可能となる。
ュ動作の必要なメモリのセルのポーズ特性は温度依存性
があるため、温度の最悪使用環境に合わせてリング発振
回路の発振周波数を高めに設定し、これが低くて済むと
きでも高周波数で発振させて無駄な電流を流して消費電
流を増加させていたが、このことに起因する消費電流の
増加をも抑制可能となる。
【００４８】図２は図１に示す回路がＶcc依存特性を持
つものとしてＭＯＳトランジスタで組んだときの具体的
な構成を示すものであり、以下、この図に示す構成につ
いて説明するが、前述したように発振回路本体部１０１
は図１６に示すものと同一であるので、ここではその説
明を省略し、バイアス制御回路１０２についてのみ説明
することとする。
つものとしてＭＯＳトランジスタで組んだときの具体的
な構成を示すものであり、以下、この図に示す構成につ
いて説明するが、前述したように発振回路本体部１０１
は図１６に示すものと同一であるので、ここではその説
明を省略し、バイアス制御回路１０２についてのみ説明
することとする。
【００４９】図２において、高電位側バイアス電圧出力
回路１０６は、ゲート、ソースが短絡されたＰＭＯＳト
ランジスタ２４からなり、低電位側バイアス電圧出力回
路１０７は、ゲート、ソースが短絡されたＮＭＯＳトラ
ンジスタ２５からなっており、各トランジスタ２４，２
５のゲート電位が、高電位側、低電位側それぞれ対応す
るバイアストランジスタ１１〜２０のゲート電位とされ
る。
回路１０６は、ゲート、ソースが短絡されたＰＭＯＳト
ランジスタ２４からなり、低電位側バイアス電圧出力回
路１０７は、ゲート、ソースが短絡されたＮＭＯＳトラ
ンジスタ２５からなっており、各トランジスタ２４，２
５のゲート電位が、高電位側、低電位側それぞれ対応す
るバイアストランジスタ１１〜２０のゲート電位とされ
る。
【００５０】バイアス調整回路１０８は可変抵抗回路１
０９と制御電圧発生回路１１０とから大略構成されてい
る。
０９と制御電圧発生回路１１０とから大略構成されてい
る。
【００５１】可変抵抗回路１０９は、直列接続された２
個の受動抵抗素子２６，２７と、これらのうちの高電位
側に位置する抵抗素子２６の高電位端にそのドレインが
接続され、かつ同抵抗素子２６の低電位端にソースが接
続されたＮＭＯＳトランジスタ３２とから構成され、こ
のトランジスタ３２の導通状態によって抵抗素子２６，
２７の直列回路（以下、受動抵抗回路という。）両端間
の抵抗値を可変するようになっている。すなわち、トラ
ンジスタ３２に流れる電流が大きくなるほど抵抗素子２
６の効力が低下し、当該受動抵抗回路の抵抗値は低下す
る。逆に、トランジスタ３２に流れる電流が小さくなる
ほど抵抗素子２６の効力が増し、当該受動抵抗回路の抵
抗値が増大する。この受動抵抗回路の抵抗値が大きいほ
ど、トランジスタ２４，２５に対して電源電圧Ｖccの分
圧比が上がり、逆に言えばトランジスタ２４，２５の相
対的な分圧比は下がることとなるため、電源電圧Ｖccが
大きいほど当該受動抵抗回路の抵抗値が増すようにすれ
ば、電源電圧Ｖccの上昇に伴うバイアストランジスタ１
１〜２０のゲート、ソース周の電位の上昇、リング発振
回路１０３の発振周波数の上昇を抑えることができるこ
ととなる。
個の受動抵抗素子２６，２７と、これらのうちの高電位
側に位置する抵抗素子２６の高電位端にそのドレインが
接続され、かつ同抵抗素子２６の低電位端にソースが接
続されたＮＭＯＳトランジスタ３２とから構成され、こ
のトランジスタ３２の導通状態によって抵抗素子２６，
２７の直列回路（以下、受動抵抗回路という。）両端間
の抵抗値を可変するようになっている。すなわち、トラ
ンジスタ３２に流れる電流が大きくなるほど抵抗素子２
６の効力が低下し、当該受動抵抗回路の抵抗値は低下す
る。逆に、トランジスタ３２に流れる電流が小さくなる
ほど抵抗素子２６の効力が増し、当該受動抵抗回路の抵
抗値が増大する。この受動抵抗回路の抵抗値が大きいほ
ど、トランジスタ２４，２５に対して電源電圧Ｖccの分
圧比が上がり、逆に言えばトランジスタ２４，２５の相
対的な分圧比は下がることとなるため、電源電圧Ｖccが
大きいほど当該受動抵抗回路の抵抗値が増すようにすれ
ば、電源電圧Ｖccの上昇に伴うバイアストランジスタ１
１〜２０のゲート、ソース周の電位の上昇、リング発振
回路１０３の発振周波数の上昇を抑えることができるこ
ととなる。
【００５２】そのために、制御電圧発生回路１１０は、
電源電圧Ｖccの上昇に伴ってトランジスタ３２のゲート
−ソース間電圧ＶGSが小さくなるようにそのゲート電位
を制御するもので、ＰＭＯＳトランジスタ２８，３０と
ＮＭＯＳトランジスタ２９，３１とから構成されてい
る。これらトランジスタ２８〜３１はその電流路である
ドレイン−ソース間が電源−接地間で直列になるように
相互接続されており、高電位側から順に、トランジスタ
２８、トランジスタ２９、トランジスタ３０、トランジ
スタ３１の順に配置されている。トランジスタ２８，３
１のゲートには一定の電圧が与えられ、トランジスタ２
９，３０は、ゲート、ソースが短絡されており、その電
流路相互接続ノードから電源電圧Ｖccの中間電位を発生
するようになっている。トランジスタ３２のゲートはト
ランジスタ２８のソースとトランジスタ２９のドレイン
との接続点の電位が印加されている。
電源電圧Ｖccの上昇に伴ってトランジスタ３２のゲート
−ソース間電圧ＶGSが小さくなるようにそのゲート電位
を制御するもので、ＰＭＯＳトランジスタ２８，３０と
ＮＭＯＳトランジスタ２９，３１とから構成されてい
る。これらトランジスタ２８〜３１はその電流路である
ドレイン−ソース間が電源−接地間で直列になるように
相互接続されており、高電位側から順に、トランジスタ
２８、トランジスタ２９、トランジスタ３０、トランジ
スタ３１の順に配置されている。トランジスタ２８，３
１のゲートには一定の電圧が与えられ、トランジスタ２
９，３０は、ゲート、ソースが短絡されており、その電
流路相互接続ノードから電源電圧Ｖccの中間電位を発生
するようになっている。トランジスタ３２のゲートはト
ランジスタ２８のソースとトランジスタ２９のドレイン
との接続点の電位が印加されている。
【００５３】ここで、図５は電源電圧Ｖccと制御電圧発
生回路１１０の出力電圧との関係を示すものであり、図
６は電源電圧Ｖccとトランジスタ３２のＶGSとの関係を
示すものである。抵抗素子２６，２７の抵抗値、トラン
ジスタ２８〜３２のゲート幅（Ｗ）／チャネル長（Ｌ）
比などのディメンジョンはそれらの図５、６に示す特性
が得られるように決定される。
生回路１１０の出力電圧との関係を示すものであり、図
６は電源電圧Ｖccとトランジスタ３２のＶGSとの関係を
示すものである。抵抗素子２６，２７の抵抗値、トラン
ジスタ２８〜３２のゲート幅（Ｗ）／チャネル長（Ｌ）
比などのディメンジョンはそれらの図５、６に示す特性
が得られるように決定される。
【００５４】すなわち、まず、トランジスタ２８〜３１
のＷ／Ｌ比は、一例を示せば、次のように設定される。
トランジスタ２８，３１が３／１０００、トランジスタ
２９，３０が１０／２である。これによって、トランジ
スタ２９，３０のソース同士の接続ノードの電位である
Ｖcen は電源電圧Ｖccの上昇に伴って線形に上昇する。
このとき、トランジスタ２９のドレイン電位Ｖ1 は、電
源電圧Ｖccの“０”付近における最初はＶcen の傾きよ
りも急速に非線形に上昇し、その後、Ｖcen と同じ傾き
で上昇する。また、トランジスタ３０のドレイン電位Ｖ
2 は、電源電圧Ｖccの“０”付近における最初はＶcen
の傾きよりもゆるやかに非線形に上昇し、その後、Ｖce
n と同じ傾きで上昇する。
のＷ／Ｌ比は、一例を示せば、次のように設定される。
トランジスタ２８，３１が３／１０００、トランジスタ
２９，３０が１０／２である。これによって、トランジ
スタ２９，３０のソース同士の接続ノードの電位である
Ｖcen は電源電圧Ｖccの上昇に伴って線形に上昇する。
このとき、トランジスタ２９のドレイン電位Ｖ1 は、電
源電圧Ｖccの“０”付近における最初はＶcen の傾きよ
りも急速に非線形に上昇し、その後、Ｖcen と同じ傾き
で上昇する。また、トランジスタ３０のドレイン電位Ｖ
2 は、電源電圧Ｖccの“０”付近における最初はＶcen
の傾きよりもゆるやかに非線形に上昇し、その後、Ｖce
n と同じ傾きで上昇する。
【００５５】次に、図６において、Ｖa1はトランジスタ
３２のソース電位に相当する電圧であって、ＶGS1 はＶ
1 −Ｖa1に相当するもので、この図では次のような特性
を示している。まず、上記したＶ1 の電源電圧Ｖcc＝０
付近での急な傾きとその後のＶcen と同じ緩やかな傾き
への切換りによって、Ｖccが０からボーダ電圧Ｖccbに
至るまでの間はトランジスタ３２をオンさせる程度にＶ
GS1 が確保され、そのボーダ電圧Ｖccb を越えると、Ｖ
GS1 がトランジスタ３２をオンさせる程度に確保されな
いレベルあるいは逆極性の状態となる。トランジスタ３
２がオンとなっている間はＶccが小さいほど電流が大き
くなり、その抵抗値が小さくなって、トランジスタ２４
の電流が抵抗素子２６を通る分が少なくなるため、この
抵抗素子２６の効力が小さくなり、受動抵抗回路全体の
抵抗値が下がる。逆に、トランジスタ３２がオンとなっ
ている間において、Ｖccが大きくなるほどトランジスタ
３２の抵抗値が上がり、抵抗素子２６に流れる電流が多
くなって、受動抵抗回路全体の抵抗値が上昇する。トラ
ンジスタ３２及び抵抗素子２６，２７は以上のような特
性が得られるようにディメンジョンが設定される。
３２のソース電位に相当する電圧であって、ＶGS1 はＶ
1 −Ｖa1に相当するもので、この図では次のような特性
を示している。まず、上記したＶ1 の電源電圧Ｖcc＝０
付近での急な傾きとその後のＶcen と同じ緩やかな傾き
への切換りによって、Ｖccが０からボーダ電圧Ｖccbに
至るまでの間はトランジスタ３２をオンさせる程度にＶ
GS1 が確保され、そのボーダ電圧Ｖccb を越えると、Ｖ
GS1 がトランジスタ３２をオンさせる程度に確保されな
いレベルあるいは逆極性の状態となる。トランジスタ３
２がオンとなっている間はＶccが小さいほど電流が大き
くなり、その抵抗値が小さくなって、トランジスタ２４
の電流が抵抗素子２６を通る分が少なくなるため、この
抵抗素子２６の効力が小さくなり、受動抵抗回路全体の
抵抗値が下がる。逆に、トランジスタ３２がオンとなっ
ている間において、Ｖccが大きくなるほどトランジスタ
３２の抵抗値が上がり、抵抗素子２６に流れる電流が多
くなって、受動抵抗回路全体の抵抗値が上昇する。トラ
ンジスタ３２及び抵抗素子２６，２７は以上のような特
性が得られるようにディメンジョンが設定される。
【００５６】このような特性が得られることで、電源電
圧Ｖccが低くなれば、これに伴って受動抵抗回路の抵抗
値が小さくなり、電源電圧Ｖccが高くなれば、これに伴
って受動抵抗回路の抵抗値が大きくなるため、電源電圧
Ｖccの変動、特に上昇によってリング発振回路１０３に
おけるバイアストランジスタ１１〜２０のバイアス電圧
が上昇することが抑えられ、電源電圧Ｖcc上昇に伴うリ
ング発振回路１０３の発振周波数の上昇を抑えられるこ
ととなる。
圧Ｖccが低くなれば、これに伴って受動抵抗回路の抵抗
値が小さくなり、電源電圧Ｖccが高くなれば、これに伴
って受動抵抗回路の抵抗値が大きくなるため、電源電圧
Ｖccの変動、特に上昇によってリング発振回路１０３に
おけるバイアストランジスタ１１〜２０のバイアス電圧
が上昇することが抑えられ、電源電圧Ｖcc上昇に伴うリ
ング発振回路１０３の発振周波数の上昇を抑えられるこ
ととなる。
【００５７】因みに図７は図２に示す本発明の回路と図
１６に示す従来の回路との電源電圧Ｖcc上昇に伴うＩo
，Ｉの増大を比較した実験結果を示すもので、各リン
グオシレータの消費電流もこれにほぼ比例する。
１６に示す従来の回路との電源電圧Ｖcc上昇に伴うＩo
，Ｉの増大を比較した実験結果を示すもので、各リン
グオシレータの消費電流もこれにほぼ比例する。
【００５８】この図に示すように、電源電圧Ｖcc上昇に
伴うリング発振回路１０３の発振周波数の上昇を抑えら
れることでＶccの大きい側で消費電流の低減を図ること
ができている。なお、Ｉ0 は従来の回路のトランジスタ
２１に流れる電流、Ｉ1 は本発明の回路のトランジスタ
２４に流れる電流である。
伴うリング発振回路１０３の発振周波数の上昇を抑えら
れることでＶccの大きい側で消費電流の低減を図ること
ができている。なお、Ｉ0 は従来の回路のトランジスタ
２１に流れる電流、Ｉ1 は本発明の回路のトランジスタ
２４に流れる電流である。
【００５９】また、あえて試験するまでもなく本実施例
の回路を図１に示すＰＳＲＡＭのリフレッシュ回路系に
適用することでより一層の消費電流低減効果が得られる
ことは明らかである。
の回路を図１に示すＰＳＲＡＭのリフレッシュ回路系に
適用することでより一層の消費電流低減効果が得られる
ことは明らかである。
【００６０】図３はＶcc依存特性を持つ可変抵抗回路の
変形例を示すものである。
変形例を示すものである。
【００６１】この図に示す可変抵抗回路１０９´は、図
２に示す可変抵抗回路１０９におけるＮＭＯＳトランジ
スタ３２の代りにＰＭＯＳトランジスタ３２´が設けら
れ、そのゲートは中間電位発生回路１１０のＶ2 の出力
端に接続され、ソース−ドレインは抵抗素子２７間に接
続されている。
２に示す可変抵抗回路１０９におけるＮＭＯＳトランジ
スタ３２の代りにＰＭＯＳトランジスタ３２´が設けら
れ、そのゲートは中間電位発生回路１１０のＶ2 の出力
端に接続され、ソース−ドレインは抵抗素子２７間に接
続されている。
【００６２】ここで、図６を参照すると、Ｖa2はトラン
ジスタ３２´のソース電位に相当する電圧であって、Ｖ
GS2 はＶa1−Ｖ2 に相当する。この図では、上記したＶ
2 の電源電圧Ｖcc＝０付近での急な傾きとその後のＶce
n と同じ緩やかな傾きへの切換りによって、Ｖccが０か
らボーダ電圧Ｖccb に至るまでの間はトランジスタ３２
´をオンさせる程度にＶGS2 が確保され、そのボーダ電
圧Ｖccb を越えると、ＶGS2 がトランジスタ３２´をオ
ンさせる程度に確保されないレベルあるいは逆極性の状
態となる。トランジスタ３２´がオンとなっている間は
Ｖccが小さいほど電流が大きくなり、その抵抗値が小さ
くなって、トランジスタ２４の電流が抵抗素子２７を通
る分が少なくなるため、この抵抗素子２７の効力が小さ
くなり、受動抵抗回路全体の抵抗値が下がる。逆に、ト
ランジスタ３２´がオンとなっている間において、Ｖcc
が大きくなるほどトランジスタ３２´の抵抗値が上が
り、抵抗素子２７に流れる電流が多くなって、受動抵抗
回路全体の抵抗値が上昇する。トランジスタ３２´及び
抵抗素子２６，２７は以上のような特性が得られるよう
にディメンジョンが設定される。
ジスタ３２´のソース電位に相当する電圧であって、Ｖ
GS2 はＶa1−Ｖ2 に相当する。この図では、上記したＶ
2 の電源電圧Ｖcc＝０付近での急な傾きとその後のＶce
n と同じ緩やかな傾きへの切換りによって、Ｖccが０か
らボーダ電圧Ｖccb に至るまでの間はトランジスタ３２
´をオンさせる程度にＶGS2 が確保され、そのボーダ電
圧Ｖccb を越えると、ＶGS2 がトランジスタ３２´をオ
ンさせる程度に確保されないレベルあるいは逆極性の状
態となる。トランジスタ３２´がオンとなっている間は
Ｖccが小さいほど電流が大きくなり、その抵抗値が小さ
くなって、トランジスタ２４の電流が抵抗素子２７を通
る分が少なくなるため、この抵抗素子２７の効力が小さ
くなり、受動抵抗回路全体の抵抗値が下がる。逆に、ト
ランジスタ３２´がオンとなっている間において、Ｖcc
が大きくなるほどトランジスタ３２´の抵抗値が上が
り、抵抗素子２７に流れる電流が多くなって、受動抵抗
回路全体の抵抗値が上昇する。トランジスタ３２´及び
抵抗素子２６，２７は以上のような特性が得られるよう
にディメンジョンが設定される。
【００６３】このような特性が得られることで、電源電
圧Ｖccの変動、特に上昇によってリング発振回路１０３
におけるバイアストランジスタ１１〜２０のゲート、ソ
ース間の電位差が上昇することが抑えられ、電源電圧Ｖ
cc上昇に伴うリング発振回路の発振周波数の上昇を抑え
られるのは上記図２に示す回路を同等の作用効果であ
る。
圧Ｖccの変動、特に上昇によってリング発振回路１０３
におけるバイアストランジスタ１１〜２０のゲート、ソ
ース間の電位差が上昇することが抑えられ、電源電圧Ｖ
cc上昇に伴うリング発振回路の発振周波数の上昇を抑え
られるのは上記図２に示す回路を同等の作用効果であ
る。
【００６４】図４はＶcc依存特性を持つ可変抵抗回路の
他の変形例を示すものである。
他の変形例を示すものである。
【００６５】この図に示す可変抵抗回路１０９''は、直
列接続された二つの抵抗素子３３，３４と、これら抵抗
素子３３，３４間にそのドレイン−ソース間電流路が接
続されたＮＭＯＳトランジスタ３５とから構成されてい
る。このトランジスタ３５のゲートには制御電圧発生回
路１１０の出力電圧が印加され、電源電圧Ｖccが上昇す
るほど流れる電流が小さくなるように制御されるが、こ
の場合、図２に示すものとは異なり、トランジスタ３５
は完全に非導通状態にされないように制御され、その抵
抗値の上昇でトランジスタ２４を流れる電流を抑制する
ようになっているものである。
列接続された二つの抵抗素子３３，３４と、これら抵抗
素子３３，３４間にそのドレイン−ソース間電流路が接
続されたＮＭＯＳトランジスタ３５とから構成されてい
る。このトランジスタ３５のゲートには制御電圧発生回
路１１０の出力電圧が印加され、電源電圧Ｖccが上昇す
るほど流れる電流が小さくなるように制御されるが、こ
の場合、図２に示すものとは異なり、トランジスタ３５
は完全に非導通状態にされないように制御され、その抵
抗値の上昇でトランジスタ２４を流れる電流を抑制する
ようになっているものである。
【００６６】次に、図８は図１に示す回路が温度特性を
持つものとして構成される場合の回路につき説明する
が、その前に、この図に示す発振回路本体部１０１及び
バイアス制御回路１０２（図２、図１６に示すものと同
一の部分）の動作特性についてその温度特性を考慮に入
れずに更に検討しておく。
持つものとして構成される場合の回路につき説明する
が、その前に、この図に示す発振回路本体部１０１及び
バイアス制御回路１０２（図２、図１６に示すものと同
一の部分）の動作特性についてその温度特性を考慮に入
れずに更に検討しておく。
【００６７】まず、トランジスタ２４，２５は５極管領
域で動作しているため、トランジスタ２４に流れる電流
Ｉ1 は、 Ｉ1 ＝β24（ＶGS24−ＶTP24）2 ／２ （５） また、トランジスタ１１，１３，１５，１７，１９のう
ち、５極管領域で動作しているトランジスタに流れる電
流ＩD5は、 ＩD5＝β（ＶGS24−ＶTP）2 ／２ （６） したがって、ＶTP24＝ＶTPのときは（６）を（５）で割
ることにより、 ＩD5＝（β／β24）・Ｉ1 （７） となり、ＩD5はＩ1 に比例することがわかる。すなわ
ち、ＩD5とＩ1 とはカレントミラーの関係にある。
域で動作しているため、トランジスタ２４に流れる電流
Ｉ1 は、 Ｉ1 ＝β24（ＶGS24−ＶTP24）2 ／２ （５） また、トランジスタ１１，１３，１５，１７，１９のう
ち、５極管領域で動作しているトランジスタに流れる電
流ＩD5は、 ＩD5＝β（ＶGS24−ＶTP）2 ／２ （６） したがって、ＶTP24＝ＶTPのときは（６）を（５）で割
ることにより、 ＩD5＝（β／β24）・Ｉ1 （７） となり、ＩD5はＩ1 に比例することがわかる。すなわ
ち、ＩD5とＩ1 とはカレントミラーの関係にある。
【００６８】次に、トランジスタ１１，１３，１５，１
７，１９のうち、３極管領域で動作しているトランジス
タに流れる電流ＩD3は、 ＩD3＝−β｛（ＶGS24−ＶTP）ＶDS−ＶDS2 ／２｝ （８） したがって、ＶTP24＝ＶTPのときは、（８）を（５）で
割ることにより、 ＩD3＝{(β／β24）ＶDS/(ＶDS24−ＶTP） −ＶDS2 /{２（ＶGS24−ＶTP）2 ｝Ｉ1 （９） ここで、ＶGS24，ＶTPは一定である。したがって、ＩD3
はＶDSとＩ24できまり、ＩD3はＩ24に比例することがわ
かる。
７，１９のうち、３極管領域で動作しているトランジス
タに流れる電流ＩD3は、 ＩD3＝−β｛（ＶGS24−ＶTP）ＶDS−ＶDS2 ／２｝ （８） したがって、ＶTP24＝ＶTPのときは、（８）を（５）で
割ることにより、 ＩD3＝{(β／β24）ＶDS/(ＶDS24−ＶTP） −ＶDS2 /{２（ＶGS24−ＶTP）2 ｝Ｉ1 （９） ここで、ＶGS24，ＶTPは一定である。したがって、ＩD3
はＶDSとＩ24できまり、ＩD3はＩ24に比例することがわ
かる。
【００６９】これらのことは、トランジスタ２５とトラ
ンジスタ１２，１４，１６，１８，２０との関係におい
ても同様なことが言える。したがって、リング発振回路
１０３内でトランジスタ１〜２０により形成される電流
通路の電流に比例していると言える。このとき、リング
発振回路１０３の発振周波数ｆが同回路１０１の電流に
比例するとすると、発振周波数ｆはバイアス制御回路１
０２の電流Ｉ1 に比例的関係にあることになる。この
時、リング発振回路１０３の発振周期ＴG は ＴG ＝１／ｆ＝ｋ／Ｉ1 （１０） で表される。これをバイアス制御回路１０２の抵抗Ｒの
関数として表すと、 ＴG ＝ｃＲ＋ｄ （１１） で表され、周期はバイアス制御回路１０２の抵抗Ｒに対
し、比例的に増加することがわかる。
ンジスタ１２，１４，１６，１８，２０との関係におい
ても同様なことが言える。したがって、リング発振回路
１０３内でトランジスタ１〜２０により形成される電流
通路の電流に比例していると言える。このとき、リング
発振回路１０３の発振周波数ｆが同回路１０１の電流に
比例するとすると、発振周波数ｆはバイアス制御回路１
０２の電流Ｉ1 に比例的関係にあることになる。この
時、リング発振回路１０３の発振周期ＴG は ＴG ＝１／ｆ＝ｋ／Ｉ1 （１０） で表される。これをバイアス制御回路１０２の抵抗Ｒの
関数として表すと、 ＴG ＝ｃＲ＋ｄ （１１） で表され、周期はバイアス制御回路１０２の抵抗Ｒに対
し、比例的に増加することがわかる。
【００７０】さて、ここでは、バイアス制御回路１０２
の一部を構成する制御電圧発生回路１０８は受動抵抗素
子３６と受動抵抗素子３７との並列回路から構成されて
いる。抵抗素子３６は図９において曲線Ｒ36で示すよう
に温度が高いほど抵抗値が下がるという温度特性を持
ち、抵抗素子３７は図９において曲線Ｒ37で示すような
温度が変っても抵抗値が一定（約１０ＭΩ）の温度特性
を持つものである。これらの抵抗素子３６，３７が並列
に接続されることにより、その合成抵抗特性が曲線Ｒ8a
で示すようになる。
の一部を構成する制御電圧発生回路１０８は受動抵抗素
子３６と受動抵抗素子３７との並列回路から構成されて
いる。抵抗素子３６は図９において曲線Ｒ36で示すよう
に温度が高いほど抵抗値が下がるという温度特性を持
ち、抵抗素子３７は図９において曲線Ｒ37で示すような
温度が変っても抵抗値が一定（約１０ＭΩ）の温度特性
を持つものである。これらの抵抗素子３６，３７が並列
に接続されることにより、その合成抵抗特性が曲線Ｒ8a
で示すようになる。
【００７１】つまり、温度特性の異なる抵抗素子３６，
３７を並列に組み合わせることにより、抵抗の温度特性
を次のように調節されていることとなる。
３７を並列に組み合わせることにより、抵抗の温度特性
を次のように調節されていることとなる。
【００７２】この場合は抵抗素子３７の抵抗値が温度に
対して変化しないので温度特性を持つ抵抗素子３６の抵
抗値がどれだけ大きくなっても抵抗素子３７により電流
を流すことができ、ノードｎｄ81，ｎｄ82間の抵抗値の
上限は抵抗素子３７によってその抵抗値に制限される。
対して変化しないので温度特性を持つ抵抗素子３６の抵
抗値がどれだけ大きくなっても抵抗素子３７により電流
を流すことができ、ノードｎｄ81，ｎｄ82間の抵抗値の
上限は抵抗素子３７によってその抵抗値に制限される。
【００７３】従来の温度特性を殆ど持たない抵抗素子を
用いた場合は、温度に対してリング発振回路８０１の周
期は殆ど一定であるが、温度特性を十分に持つ抵抗素子
を用いることにより、温度によってリング発振回路１０
３の発振周期を変えることができる。
用いた場合は、温度に対してリング発振回路８０１の周
期は殆ど一定であるが、温度特性を十分に持つ抵抗素子
を用いることにより、温度によってリング発振回路１０
３の発振周期を変えることができる。
【００７４】よって、例えばこの回路をリフレッシュ動
作の必要なメモリのリフレッシュのタイマとして用いた
場合等は特に有効である。
作の必要なメモリのリフレッシュのタイマとして用いた
場合等は特に有効である。
【００７５】ここで、図１２は、ＰＳＲＡＭの回路動作
保証のために必要なリフレッシュ周期の温度特性である
最悪ポーズ特性（ＴR0）、ＰＳＲＡＭのリフレッシュ周
期の設定に図１６に示す抵抗素子２３を抵抗素子３６に
置換えたリング発振回路１０３を使用した場合のリフレ
ッシュ周期の温度特性（ＴR1）、ＰＳＲＡＭのリフレッ
シュ周期の設定に図１６に示す従来のリング発振回路８
０１を使用した場合のリフレッシュ周期の温度特性（Ｔ
R2）を示すものである。
保証のために必要なリフレッシュ周期の温度特性である
最悪ポーズ特性（ＴR0）、ＰＳＲＡＭのリフレッシュ周
期の設定に図１６に示す抵抗素子２３を抵抗素子３６に
置換えたリング発振回路１０３を使用した場合のリフレ
ッシュ周期の温度特性（ＴR1）、ＰＳＲＡＭのリフレッ
シュ周期の設定に図１６に示す従来のリング発振回路８
０１を使用した場合のリフレッシュ周期の温度特性（Ｔ
R2）を示すものである。
【００７６】この図に示すように、符号ＴR0のＰＳＲＡ
Ｍセルの最悪ポーズ特性に対し、従来のリフレッシュ周
期は温度に関連して変化しないことから、符号ＴR2で示
すように、リフレッシュ周期がいかなる温度条件でもセ
ルの最悪ポーズ時間よりも短くなるように設定していた
ため、条件が低温になるほど必要以上に電流を消費して
いた。
Ｍセルの最悪ポーズ特性に対し、従来のリフレッシュ周
期は温度に関連して変化しないことから、符号ＴR2で示
すように、リフレッシュ周期がいかなる温度条件でもセ
ルの最悪ポーズ時間よりも短くなるように設定していた
ため、条件が低温になるほど必要以上に電流を消費して
いた。
【００７７】これに対し、図１６に示す抵抗素子２３を
抵抗素子３６に置換えるだけで、符号ＴR1で示すよう
に、温度に応じて最悪ポーズ特性に近接した形でリフレ
ッシュ周期を変化させることができる。
抵抗素子３６に置換えるだけで、符号ＴR1で示すよう
に、温度に応じて最悪ポーズ特性に近接した形でリフレ
ッシュ周期を変化させることができる。
【００７８】しかし、この抵抗素子３６単独使用の場合
（つまり、抵抗素子３７との並列回路にして使用しない
場合）には、次のようなことが問題点として上げられ
る。
（つまり、抵抗素子３７との並列回路にして使用しない
場合）には、次のようなことが問題点として上げられ
る。
【００７９】まず、図１２の曲線ＴR1からも類推される
ように、温度が低くなると、リング発振回路のバイアス
電流が非常に小さくなることが考えられる。
ように、温度が低くなると、リング発振回路のバイアス
電流が非常に小さくなることが考えられる。
【００８０】図１３は、抵抗素子３６単独使用の場合の
バイアス電流（ＩB36 ）、合成抵抗回路８ａ使用の場合
のバイアス電流（ＩB8a ）、後述する合成抵抗回路８
ｂ，８ｃ使用の場合のバイアス電流（前者はＩB8b,後者
はＩB8c ）、のそれぞれについての温度特性を示したも
のである。
バイアス電流（ＩB36 ）、合成抵抗回路８ａ使用の場合
のバイアス電流（ＩB8a ）、後述する合成抵抗回路８
ｂ，８ｃ使用の場合のバイアス電流（前者はＩB8b,後者
はＩB8c ）、のそれぞれについての温度特性を示したも
のである。
【００８１】符号ＩB36 で示す曲線ように、この電流が
ある温度範囲では雑音レベルに近いほどに小さくなり、
その温度範囲での回路動作が正常に行われるかどうかが
懸念されるのである。そこで、抵抗素子３６単独ではな
く、これに抵抗素子３７を並列接続した回路８ａを使用
することにより、抵抗値の上限は抵抗素子３７の抵抗値
に制限されるようになり、リング発振回路のバイアス電
流は符号ＩB8a で示されるようにどの温度範囲でもある
一定値以上は常に確保され、またリング発振回路１０３
の発振周波数も一定以上に上がらなくなる。
ある温度範囲では雑音レベルに近いほどに小さくなり、
その温度範囲での回路動作が正常に行われるかどうかが
懸念されるのである。そこで、抵抗素子３６単独ではな
く、これに抵抗素子３７を並列接続した回路８ａを使用
することにより、抵抗値の上限は抵抗素子３７の抵抗値
に制限されるようになり、リング発振回路のバイアス電
流は符号ＩB8a で示されるようにどの温度範囲でもある
一定値以上は常に確保され、またリング発振回路１０３
の発振周波数も一定以上に上がらなくなる。
【００８２】再び図１２に戻り、曲線ＴR0で示す最悪ポ
ーズ特性は、温度に関連して、ある分布を持つ。そのた
め、抵抗素子３６単独使用による場合、その最悪ポーズ
特性と曲線ＴR1で示すリフレッシュ周期特性とが接近し
ていると、メモリの製造時にポーズ試験をする際、動作
温度の全範囲において調べる必要が生じる。さらに、曲
線ＴR1の傾きが曲線ＴR0の傾きよりも急であると、リフ
レッシュ周期がポーズ時間に近付く最悪条件が低温側と
なるため、このときのポーズ試験は低温側で行うことに
なり、１回のポーズ試験に要する時間が高温側で行うよ
りも２桁以上の長い時間を要することになる。
ーズ特性は、温度に関連して、ある分布を持つ。そのた
め、抵抗素子３６単独使用による場合、その最悪ポーズ
特性と曲線ＴR1で示すリフレッシュ周期特性とが接近し
ていると、メモリの製造時にポーズ試験をする際、動作
温度の全範囲において調べる必要が生じる。さらに、曲
線ＴR1の傾きが曲線ＴR0の傾きよりも急であると、リフ
レッシュ周期がポーズ時間に近付く最悪条件が低温側と
なるため、このときのポーズ試験は低温側で行うことに
なり、１回のポーズ試験に要する時間が高温側で行うよ
りも２桁以上の長い時間を要することになる。
【００８３】これに対し、可変抵抗回路８ａによれば、
リング発振回路１０３の発振周期は高温側で緩やかとな
り、最悪条件は高温側となるため、ポーズ試験は高温側
でのみ行えば済むようになる。加えて、その高温側での
ポーズ試験は低温側で行うそれよりも短い時間で行うこ
とができる。これらより、ポーズ試験を短時間で行うこ
とができることとなり、設計に要する時間の短縮、製造
コストの低減を図ることができることとなる。
リング発振回路１０３の発振周期は高温側で緩やかとな
り、最悪条件は高温側となるため、ポーズ試験は高温側
でのみ行えば済むようになる。加えて、その高温側での
ポーズ試験は低温側で行うそれよりも短い時間で行うこ
とができる。これらより、ポーズ試験を短時間で行うこ
とができることとなり、設計に要する時間の短縮、製造
コストの低減を図ることができることとなる。
【００８４】次に、図８（ｂ）に示す可変抵抗回路８ｂ
は、受動抵抗素子３８と受動抵抗素子３９との直列回路
から構成されており、図１０は各抵抗素子及びその組合
わせ回路の温度特性を示すものである。抵抗素子３８は
図１０において曲線Ｒ38で示すように温度が高いほど抵
抗値が下がるという温度特性を持ち、抵抗素子３９は図
１０において曲線Ｒ39で示すように温度変化に対して抵
抗値が一定（約１ＭΩ）の温度特性を持つものである。
これらの抵抗素子３８，３９が直列に接続されることに
より、その合成抵抗特性が図１０において曲線Ｒ8bで示
すようになる。
は、受動抵抗素子３８と受動抵抗素子３９との直列回路
から構成されており、図１０は各抵抗素子及びその組合
わせ回路の温度特性を示すものである。抵抗素子３８は
図１０において曲線Ｒ38で示すように温度が高いほど抵
抗値が下がるという温度特性を持ち、抵抗素子３９は図
１０において曲線Ｒ39で示すように温度変化に対して抵
抗値が一定（約１ＭΩ）の温度特性を持つものである。
これらの抵抗素子３８，３９が直列に接続されることに
より、その合成抵抗特性が図１０において曲線Ｒ8bで示
すようになる。
【００８５】つまり、温度特性の異なる抵抗素子３８，
３９が直列に組み合わされることにより、抵抗素子３９
の抵抗値が温度に対して変化しないので温度特性を持つ
抵抗素子３８の抵抗値が温度上昇に伴ってどれだけ小さ
くなっても合成抵抗値は抵抗素子３９の抵抗成分の効力
でその値より下がらないものとなる。
３９が直列に組み合わされることにより、抵抗素子３９
の抵抗値が温度に対して変化しないので温度特性を持つ
抵抗素子３８の抵抗値が温度上昇に伴ってどれだけ小さ
くなっても合成抵抗値は抵抗素子３９の抵抗成分の効力
でその値より下がらないものとなる。
【００８６】すると、リング発振回路１０３のバイアス
電流は図１３の曲線ＩB8b に示されるように、どの温度
範囲でもある一定値以下に制限される。これにより、ど
の温度範囲でも必要以上に電流を消費することを防ぐこ
とができる。このとき、リング発振回路１０３の発振周
期もある一定の値よりも小さくならないようになる。
電流は図１３の曲線ＩB8b に示されるように、どの温度
範囲でもある一定値以下に制限される。これにより、ど
の温度範囲でも必要以上に電流を消費することを防ぐこ
とができる。このとき、リング発振回路１０３の発振周
期もある一定の値よりも小さくならないようになる。
【００８７】更に、図８（ｃ）に示す可変抵抗回路８ｃ
は、上記可変抵抗回路８ａ，８ｂを組合わせたものに相
当し、３個の受動抵抗素子４０〜４２を備えている。抵
抗素子４０と抵抗素子４１とは並列に接続され、その並
列回路と抵抗素子４２とが直列に接続された構成となっ
ている。図１１は各抵抗素子及びその組合わせ回路の温
度特性を示すものである。抵抗素子４０は温度が高いほ
ど抵抗値が下がるという図１１に示す曲線Ｒ40のような
温度特性を持つもので抵抗素子３６（あるいは３８）に
対応し、抵抗素子４１は、抵抗値が温度に対して一定
（約１０ＭΩ）の曲線Ｒ41のような温度特性を有し、抵
抗素子４２は、抵抗値が温度に対して一定（約１ＭΩ）
の曲線Ｒ42のような温度特性を有している。このような
抵抗素子４０〜４２の直列接続と並列接続との組合わせ
の場合には、図１１に示す曲線Ｒ8cのように、合成抵抗
値は、温度に応じて変化し、上限が抵抗素子４１、下限
が抵抗素子４２の各抵抗値により制限されたものとな
る。
は、上記可変抵抗回路８ａ，８ｂを組合わせたものに相
当し、３個の受動抵抗素子４０〜４２を備えている。抵
抗素子４０と抵抗素子４１とは並列に接続され、その並
列回路と抵抗素子４２とが直列に接続された構成となっ
ている。図１１は各抵抗素子及びその組合わせ回路の温
度特性を示すものである。抵抗素子４０は温度が高いほ
ど抵抗値が下がるという図１１に示す曲線Ｒ40のような
温度特性を持つもので抵抗素子３６（あるいは３８）に
対応し、抵抗素子４１は、抵抗値が温度に対して一定
（約１０ＭΩ）の曲線Ｒ41のような温度特性を有し、抵
抗素子４２は、抵抗値が温度に対して一定（約１ＭΩ）
の曲線Ｒ42のような温度特性を有している。このような
抵抗素子４０〜４２の直列接続と並列接続との組合わせ
の場合には、図１１に示す曲線Ｒ8cのように、合成抵抗
値は、温度に応じて変化し、上限が抵抗素子４１、下限
が抵抗素子４２の各抵抗値により制限されたものとな
る。
【００８８】この可変抵抗回路８ｃの場合には、可変抵
抗回路８ａ，８ｂの特長を合わせて持つため、リング発
振回路１０３のバイアス電流は図１３の曲線ＩB8c で示
すように、どの温度範囲でも一定の範囲内に制限され、
このときリング発振回路１０３の発振周期もある範囲内
の値に制限されることとなる。
抗回路８ａ，８ｂの特長を合わせて持つため、リング発
振回路１０３のバイアス電流は図１３の曲線ＩB8c で示
すように、どの温度範囲でも一定の範囲内に制限され、
このときリング発振回路１０３の発振周期もある範囲内
の値に制限されることとなる。
【００８９】上記した温度特性を持つ抵抗素子３６，３
８，４０としては例えばＳＲＡＭにおいて知られている
ハイアール（High-R）、つまり、高抵抗ポリシリコン負
荷型Ｅ／Ｒセルに用いるポリシリコン抵抗を採用するこ
とができる。
８，４０としては例えばＳＲＡＭにおいて知られている
ハイアール（High-R）、つまり、高抵抗ポリシリコン負
荷型Ｅ／Ｒセルに用いるポリシリコン抵抗を採用するこ
とができる。
【００９０】図１４はその製造プロセスを示すものであ
る。
る。
【００９１】まず、同図（ａ）において、シリコン基板
１４１の素子領域上にはゲート酸化膜１４２が形成さ
れ、その素子間分離領域上には素子分離酸化膜１４３が
形成されている。更に、酸化膜１４２上から酸化膜１４
３上にかけてゲート配線材料となるポリシリコン膜１４
４が形成されている。このポリシリコン膜１４４の酸化
膜１４３上の部分がハイアール抵抗として形成される。
すなわち、、絶縁膜あるいはレジスト膜からなるマスク
１４５をハイアール抵抗とする部分上に被着し、その状
態でポリシリコン膜１４４へ不純物イオン１４６の注入
を施す。これにより、図１４（ｂ）に示すように、ポリ
シリコン膜１４４は不純物により実質導体化された導線
部分１４７と不純物の導入されなかった実質絶縁体のま
まであるハイアール抵抗部分１４８とに分けられ、ゲー
ト電極とハイアール抵抗からなる温度特性抵抗素子との
接続が自己整合的に行われる。その後、層間酸化膜１４
９を形成し、コンタクトホールを開孔し、電極１４Ａに
よって他の素子領域等との接続を形成することとなる。
１４１の素子領域上にはゲート酸化膜１４２が形成さ
れ、その素子間分離領域上には素子分離酸化膜１４３が
形成されている。更に、酸化膜１４２上から酸化膜１４
３上にかけてゲート配線材料となるポリシリコン膜１４
４が形成されている。このポリシリコン膜１４４の酸化
膜１４３上の部分がハイアール抵抗として形成される。
すなわち、、絶縁膜あるいはレジスト膜からなるマスク
１４５をハイアール抵抗とする部分上に被着し、その状
態でポリシリコン膜１４４へ不純物イオン１４６の注入
を施す。これにより、図１４（ｂ）に示すように、ポリ
シリコン膜１４４は不純物により実質導体化された導線
部分１４７と不純物の導入されなかった実質絶縁体のま
まであるハイアール抵抗部分１４８とに分けられ、ゲー
ト電極とハイアール抵抗からなる温度特性抵抗素子との
接続が自己整合的に行われる。その後、層間酸化膜１４
９を形成し、コンタクトホールを開孔し、電極１４Ａに
よって他の素子領域等との接続を形成することとなる。
【００９２】ところで、前述した実施例のリング発振回
路１０３では電源依存性を持つ可変抵抗回路あるいは温
度依存性を持つ可変抵抗回路のいずれか一方を持つ構成
となっているが両者を組合わせることも可能である。
路１０３では電源依存性を持つ可変抵抗回路あるいは温
度依存性を持つ可変抵抗回路のいずれか一方を持つ構成
となっているが両者を組合わせることも可能である。
【００９３】図１５は例として図２の可変抵抗回路１０
９と図８（ｃ）の温度依存性可変抵抗回路８ｃとを組合
わせる場合の回路構成を示している。この場合、トラン
ジスタ３２は可変抵抗回路８ｃにおける抵抗素子４０，
４１の高電位側共通接続点と抵抗素子４０との間の電流
路にそのソース−ドレインが直列に接続され、可変抵抗
回路１０９の電源依存性と抵抗回路８ｃの温度依存性と
を合わせて持つものとなっている。
９と図８（ｃ）の温度依存性可変抵抗回路８ｃとを組合
わせる場合の回路構成を示している。この場合、トラン
ジスタ３２は可変抵抗回路８ｃにおける抵抗素子４０，
４１の高電位側共通接続点と抵抗素子４０との間の電流
路にそのソース−ドレインが直列に接続され、可変抵抗
回路１０９の電源依存性と抵抗回路８ｃの温度依存性と
を合わせて持つものとなっている。
【００９４】すなわち、トランジスタ３２に流れる電流
が大きくなるほど抵抗素子４０の効力が低下し、当該受
動抵抗回路の抵抗値は低下する。逆に、トランジスタ３
２に流れる電流が小さくなるほど抵抗素子４０の効力が
増し、当該受動抵抗回路の抵抗値が増大する。この受動
抵抗回路の抵抗値が大きいほど、バイアストランジスタ
２４，２５に対して電源電圧Ｖccの分圧比が上がり、逆
に言えばトランジスタ２４，２５の相対的な分圧比は下
がることとなるため、電圧Ｖ1 により電源電圧Ｖccが大
きいほど当該受動抵抗回路の抵抗値が増すようにすれ
ば、電源電圧Ｖccの上昇に伴うバイアストランジスタ１
１〜２０のゲート電位の上昇、リング発振回路１０３の
発振周波数の上昇を抑えることができる。
が大きくなるほど抵抗素子４０の効力が低下し、当該受
動抵抗回路の抵抗値は低下する。逆に、トランジスタ３
２に流れる電流が小さくなるほど抵抗素子４０の効力が
増し、当該受動抵抗回路の抵抗値が増大する。この受動
抵抗回路の抵抗値が大きいほど、バイアストランジスタ
２４，２５に対して電源電圧Ｖccの分圧比が上がり、逆
に言えばトランジスタ２４，２５の相対的な分圧比は下
がることとなるため、電圧Ｖ1 により電源電圧Ｖccが大
きいほど当該受動抵抗回路の抵抗値が増すようにすれ
ば、電源電圧Ｖccの上昇に伴うバイアストランジスタ１
１〜２０のゲート電位の上昇、リング発振回路１０３の
発振周波数の上昇を抑えることができる。
【００９５】また、リング発振回路１０３のバイアス電
流は図１３の曲線ＩB8c で示すように、どの温度範囲で
も一定の範囲内に制限され、このときリング発振回路１
０３の発振周期もある範囲内の値に制限されることとな
りる。
流は図１３の曲線ＩB8c で示すように、どの温度範囲で
も一定の範囲内に制限され、このときリング発振回路１
０３の発振周期もある範囲内の値に制限されることとな
りる。
【００９６】よって、本実施例によれば、リング発振回
路のバイアス電圧をＶcc及び温度の両条件に応じて適切
に可変することができることとなる。
路のバイアス電圧をＶcc及び温度の両条件に応じて適切
に可変することができることとなる。
【００９７】なお、上記実施例の温度依存性可変抵抗回
路はいずれも受動抵抗素子の組合わせにより形成してい
るが、一部または全体を定電圧ダイオードで構成し、そ
の温度特性を利用する構成とすることもできる。
路はいずれも受動抵抗素子の組合わせにより形成してい
るが、一部または全体を定電圧ダイオードで構成し、そ
の温度特性を利用する構成とすることもできる。
【００９８】
【発明の効果】以上説明したように本発明の半導体集積
回路によれば、高電位側・低電位側のバイアス電圧出力
回路と電源電圧や温度などの特定の条件に応じて変化す
る可変抵抗回路とで電源電圧の分圧器が形成されるた
め、その可変抵抗回路の抵抗値変化によってリング発振
回路へのバイアス電圧をそれらの条件に応じて適切に調
整可能となり、発振周波数の電源依存性が小さく、ある
いは温度特性を持つリングオシレータを提供することが
でき、消費電流節約の観点からも望ましいものとするこ
とが可能となる。
回路によれば、高電位側・低電位側のバイアス電圧出力
回路と電源電圧や温度などの特定の条件に応じて変化す
る可変抵抗回路とで電源電圧の分圧器が形成されるた
め、その可変抵抗回路の抵抗値変化によってリング発振
回路へのバイアス電圧をそれらの条件に応じて適切に調
整可能となり、発振周波数の電源依存性が小さく、ある
いは温度特性を持つリングオシレータを提供することが
でき、消費電流節約の観点からも望ましいものとするこ
とが可能となる。
【００９９】消費電流について更に言えば、電源依存性
可変抵抗回路として電源電圧の上昇に対して抵抗値が所
定の特性で増大するようにしておくことで、電源電圧が
上昇してもバイアス電圧出力回路やリング発振回路へ流
れる電流を増大させず、リング発振回路を形成するトラ
ンジスタの動作状態をその閾値近傍での動作状態に維持
し、リング発振回路の発振周波数の上昇を抑制すること
ができる。
可変抵抗回路として電源電圧の上昇に対して抵抗値が所
定の特性で増大するようにしておくことで、電源電圧が
上昇してもバイアス電圧出力回路やリング発振回路へ流
れる電流を増大させず、リング発振回路を形成するトラ
ンジスタの動作状態をその閾値近傍での動作状態に維持
し、リング発振回路の発振周波数の上昇を抑制すること
ができる。
【０１００】これにより、リング発振回路をＰＳＲＡＭ
のセルフセルリフレッシュ回路に使用した場合には、電
源電圧に伴いリフレッシュ周期が不要に短くなる、つま
りリフレッシュ動作の単位時間あたりの回数が不要に多
くなるのを防止することができ、この観点からも消費電
流の増大を抑制することができることとなる。
のセルフセルリフレッシュ回路に使用した場合には、電
源電圧に伴いリフレッシュ周期が不要に短くなる、つま
りリフレッシュ動作の単位時間あたりの回数が不要に多
くなるのを防止することができ、この観点からも消費電
流の増大を抑制することができることとなる。
【０１０１】さらに、温度依存性可変抵抗回路として温
度の上昇に対して抵抗値が所定の特性で低下するように
しておくことで、温度に応じてリフレッシュ周期を可
変、つまり、温度が高いほどリフレッシュ周期が短く、
温度が低いほどリフレッシュ周期が長くなる最悪ポーズ
特性に沿ってリフレッシュ周期を変えることができる。
よって、リング発振回路をＰＳＲＡＭに適用する際、従
来、そのＰＳＲＡＭの回路動作を保証すべき温度範囲に
おける最悪条件（最も高温条件）でのリフレッシュ周期
に合わせてリング発振回路の発振周波数を設定していた
ために、温度条件が低温になるほど電流の浪費につなが
っていたが、本発明による場合には、必要限度のリフレ
ッシュ周期でＰＳＲＡＭの回路動作を保証するようにリ
ング発振回路の発振周波数を設定することができるの
で、消費電流の節約を図ることができることとなる。
度の上昇に対して抵抗値が所定の特性で低下するように
しておくことで、温度に応じてリフレッシュ周期を可
変、つまり、温度が高いほどリフレッシュ周期が短く、
温度が低いほどリフレッシュ周期が長くなる最悪ポーズ
特性に沿ってリフレッシュ周期を変えることができる。
よって、リング発振回路をＰＳＲＡＭに適用する際、従
来、そのＰＳＲＡＭの回路動作を保証すべき温度範囲に
おける最悪条件（最も高温条件）でのリフレッシュ周期
に合わせてリング発振回路の発振周波数を設定していた
ために、温度条件が低温になるほど電流の浪費につなが
っていたが、本発明による場合には、必要限度のリフレ
ッシュ周期でＰＳＲＡＭの回路動作を保証するようにリ
ング発振回路の発振周波数を設定することができるの
で、消費電流の節約を図ることができることとなる。
【図１】図１は本発明の一実施例に係るリング発振回路
の基本構成をＰＳＲＡＭ回路に適用した形で示すブロッ
ク図。
の基本構成をＰＳＲＡＭ回路に適用した形で示すブロッ
ク図。
【図２】図１に示すリング発振回路がＶcc依存特性を持
つものとしてＭＯＳトランジスタで組んだときの具体的
な構成を示す回路図。
つものとしてＭＯＳトランジスタで組んだときの具体的
な構成を示す回路図。
【図３】Ｖcc依存特性を実現する可変抵抗回路の変形例
を示す回路図。
を示す回路図。
【図４】Ｖcc依存特性を実現する可変抵抗回路の他の変
形例を示す回路図。
形例を示す回路図。
【図５】Ｖccと制御電圧発生回路の出力電圧との関係を
示す曲線図。
示す曲線図。
【図６】Ｖccと制御電圧発生回路の出力（可変制御トラ
ンジスタのＶGS）との関係を示す曲線図。
ンジスタのＶGS）との関係を示す曲線図。
【図７】本発明の回路と従来の回路とのＶcc上昇に伴う
発振回路本体部消費電流の増大を比較した実験結果を示
す曲線図。
発振回路本体部消費電流の増大を比較した実験結果を示
す曲線図。
【図８】図１に示すリング発振回路が温度依存特性を持
つものとしてＭＯＳトランジスタで構成される場合の回
路図。
つものとしてＭＯＳトランジスタで構成される場合の回
路図。
【図９】図８（ａ）に示す温度依存性可変抵抗回路の構
成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲線
図。
成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲線
図。
【図１０】図８（ｂ）に示す温度依存性可変抵抗回路の
構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲
線図。
構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲
線図。
【図１１】図８（ｃ）に示す温度依存性可変抵抗回路の
構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲
線図。
構成抵抗素子単体抵抗及び合成抵抗の温度特性を示す曲
線図。
【図１２】ＰＳＲＡＭの回路動作保証のために必要なリ
フレッシュ周期の温度特性である最悪ポーズ特性（ＴR
0）、ＰＳＲＡＭのリフレッシュ周期の設定に温度依存
特性を持つ抵抗素子単体を有するリング発振回路を使用
した場合のリフレッシュ周期の温度特性（ＴR1）、ＰＳ
ＲＡＭのリフレッシュ周期の設定に従来のリング発振回
路を使用した場合のリフレッシュ周期の温度特性（ＴR
2）を示す曲線図。
フレッシュ周期の温度特性である最悪ポーズ特性（ＴR
0）、ＰＳＲＡＭのリフレッシュ周期の設定に温度依存
特性を持つ抵抗素子単体を有するリング発振回路を使用
した場合のリフレッシュ周期の温度特性（ＴR1）、ＰＳ
ＲＡＭのリフレッシュ周期の設定に従来のリング発振回
路を使用した場合のリフレッシュ周期の温度特性（ＴR
2）を示す曲線図。
【図１３】温度依存性抵抗素子単独使用、合成抵抗回路
使用の各場合のバイアス電流についての温度特性を示す
曲線図。
使用の各場合のバイアス電流についての温度特性を示す
曲線図。
【図１４】温度依存性受動抵抗素子の一例であるハイア
ール抵抗の製造法を示す工程別デバイス断面図。
ール抵抗の製造法を示す工程別デバイス断面図。
【図１５】Ｖcc依存性及び温度依存性の両方を持つ可変
抵抗回路の一例を示す回路図。
抵抗回路の一例を示す回路図。
【図１６】従来のリング発振回路の構成を示す回路図。
【図１７】図１６に示す回路の対Ｖcc、対温度の各問題
点を示す曲線図。
点を示す曲線図。
１０１ 発振回路本体部 １０２ バイアス制御回路 １０３ リング発振回路 １０４ 高電位側バイアス回路 １０５ 低電位側バイアス回路 １０６ 高電位側バイアス電圧出力回路 １０７ 低電位側バイアス電圧出力回路 １０８ バイアス電圧調整回路 １０９，１０９´，１０９'' Ｖcc依存性可変抵抗回路 ２６，２７，３３，３４ 受動抵抗素子 ３２，３２´，３５ 可変制御トランジスタ １１０ 制御電圧発生回路 ２０１ バイナリカウンタ ２０２ 分周デコーダ ２０３ ＰＳＲＡＭセルアレイ ２０４ アドレスカウンタ ２０５ 行デコーダ ２０６ センスアンプ ２０７ アドレス更新検出部 ２０８ ディレイライン ８ａ〜８ｃ 温度依存性可変抵抗回路 ３６，３８，４０ 温度依存性受動抵抗素子 ３７，３９，４１，４２ 温度非依存性受動抵抗素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮 脇 直 和 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 上 野 久 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (14)
- 【請求項１】奇数段のＣＭＯＳインバータ回路からなる
リング発振回路と、 前記ＣＭＯＳインバータ回路の高電位側トランジスタを
バイアスする高電位側バイアス回路と、 前記ＣＭＯＳインバータ回路の低電位側トランジスタを
バイアスする低電位側バイアス回路と、 前記高電位側バイアス回路へバイアス電圧を出力する高
電位側バイアス電圧出力回路と、 前記低電位側バイアス回路へバイアス電圧を出力する低
電位側バイアス電圧出力回路と、 特定の条件に応じて変化する可変抵抗回路を、前記高電
位側バイアス電圧出力回路と前記低電位側バイアス電圧
出力回路との中間に、これらと共に前記電源電圧の分圧
器が形成されるように挿入し、その抵抗値の変化によっ
て前記高電位側バイアス電圧出力回路と前記低電位側バ
イアス電圧出力回路との出力電圧を可変するバイアス電
圧調整回路とを備えている半導体集積回路。 - 【請求項２】ダイナミック型メモリセルと、 リング発振回路の出力周波数に基づくサイクルで前記メ
モリセルをリフレッシュするリフレッシュ機能部とを備
えている請求項１記載の半導体集積回路。 - 【請求項３】特定の条件が電源電圧であることを特徴と
する請求項１，２のうちいずれか１項記載の半導体集積
回路。 - 【請求項４】バイアス電圧調整回路は、 受動抵抗器の中間ノードに可変制御トランジスタのソー
ス−ドレインを接続し、該可変制御トランジスタの導通
状態によってその両端間の抵抗値を可変する電源依存性
可変抵抗回路と、 電源電圧の上昇に伴って前記可変制御トランジスタのゲ
ート−ソース間電圧が小さくなるように該可変制御トラ
ンジスタのゲート電位を制御する制御電圧発生回路とを
備えていることを特徴とする請求項３記載の半導体集積
回路。 - 【請求項５】電源依存性可変抵抗回路は、 直列接続された複数の受動抵抗素子と、 該複数の受動抵抗素子のうちの一の抵抗素子の一端にそ
のドレインが接続され、かつ該一の抵抗素子の他端にソ
ースが接続された可変制御トランジスタとから構成され
ていることを特徴とする請求項４記載の半導体集積回
路。 - 【請求項６】電源依存性可変抵抗回路は、 直列接続された複数の受動抵抗素子と、 該複数の受動抵抗素子の中の第１の抵抗素子と第２の抵
抗素子との間にそのドレイン−ソース間電流路が接続さ
れた可変制御トランジスタとから構成されていることを
特徴とする請求項４記載の半導体集積回路。 - 【請求項７】制御電圧発生回路は、 高電位側電源と低電位側電源との間に電流路が互いに直
列に接続された複数の分圧制御トランジスタを備え、該
複数の分圧制御トランジスタの電流路相互接続点から発
生される、電源電圧の中間電位によって可変制御トラン
ジスタのゲート電位を制御する中間電位発生回路から構
成されていることを特徴とする請求項１〜６のうちいず
れか１項記載の半導体集積回路。 - 【請求項８】特定の条件が温度であることを特徴とする
請求項１，２のうちいずれか１項記載の半導体集積回
路。 - 【請求項９】ダイナミック型メモリセル及びリフレッシ
ュ機能部を含むメモリの動作温度範囲の高温側でリング
発振回路の発振周期の温度特性の傾きが前記メモリセル
のポーズ時間の温度特性の傾きよりも、緩やかであるこ
とを特徴とする請求項８記載の半導体集積回路。 - 【請求項１０】バイアス電圧調整回路は、 温度特性の異なる複数の受動抵抗素子の組合わせからな
る温度依存性可変抵抗回路により形成されることを特徴
とする請求項８記載の半導体集積回路。 - 【請求項１１】温度依存性可変抵抗回路は、 温度変化に対して所定の抵抗値を維持する温度非依存性
抵抗素子と、 該温度非依存性抵抗素子に対し並列に接続され、前記温
度変化に対して負の特性を有する温度依存性抵抗素子と
から構成されていることを特徴とする請求項１１記載の
半導体集積回路。 - 【請求項１２】温度依存性可変抵抗回路は、 温度変化に対して所定の抵抗値を維持する温度非依存性
抵抗素子と、 該温度非依存性抵抗素子に対し直列に接続され、前記温
度変化に対して負の特性を有する温度依存性抵抗素子と
から構成されていることを特徴とする請求項８記載の半
導体集積回路。 - 【請求項１３】温度依存性可変抵抗回路は、 温度変化に対して所定の抵抗値を維持する温度非依存性
抵抗素子と、 該温度非依存性抵抗素子に対し並列に接続され、前記温
度変化に対して負の特性を有する第１の温度依存性抵抗
素子と、 該温度非依存性抵抗素子に対し直列に接続され、前記温
度変化に対して負の特性を有する第２の温度依存性抵抗
素子とから構成されていることを特徴とする請求項８記
載の半導体集積回路。 - 【請求項１４】特定の条件が電源電圧及び温度であるこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080863A JP3026474B2 (ja) | 1993-04-07 | 1993-04-07 | 半導体集積回路 |
| US08/224,905 US5544120A (en) | 1993-04-07 | 1994-04-07 | Semiconductor integrated circuit including ring oscillator of low current consumption |
| KR1019940007220A KR0131176B1 (ko) | 1993-04-07 | 1994-04-07 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080863A JP3026474B2 (ja) | 1993-04-07 | 1993-04-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295584A true JPH06295584A (ja) | 1994-10-21 |
| JP3026474B2 JP3026474B2 (ja) | 2000-03-27 |
Family
ID=13730184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080863A Expired - Fee Related JP3026474B2 (ja) | 1993-04-07 | 1993-04-07 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5544120A (ja) |
| JP (1) | JP3026474B2 (ja) |
| KR (1) | KR0131176B1 (ja) |
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| US6407644B1 (en) | 1999-09-20 | 2002-06-18 | Nec Corporation | Voltage controlled oscillator |
| US6856566B2 (en) | 2000-08-04 | 2005-02-15 | Nec Electronics Corporation | Timer circuit and semiconductor memory incorporating the timer circuit |
| KR100772150B1 (ko) * | 2005-07-06 | 2007-10-31 | 키몬다 아게 | 메모리 디바이스용 온도 의존적 자기-재생 모듈 |
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| JP2018515999A (ja) * | 2015-05-13 | 2018-06-14 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 電源電圧に対する感度が制御されるリング発振器アーキテクチャ |
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| JPH08130449A (ja) * | 1994-11-01 | 1996-05-21 | Mitsubishi Electric Corp | 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 |
| JP3523718B2 (ja) * | 1995-02-06 | 2004-04-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH08227598A (ja) * | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置およびそのワード線選択方法 |
| JP3780030B2 (ja) * | 1995-06-12 | 2006-05-31 | 株式会社ルネサステクノロジ | 発振回路およびｄｒａｍ |
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| KR19980077016A (ko) * | 1997-04-16 | 1998-11-16 | 김영환 | 파이프 카운터 |
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