JP4832096B2

JP4832096B2 - 表示装置

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Publication number: JP4832096B2
Application number: JP2006032405A
Authority: JP
Inventors: 克巳松本; 好三安田; 景山　　寛; 秀夫佐藤; 敏夫宮沢
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2006-02-09
Filing date: 2006-02-09
Publication date: 2011-12-07
Anticipated expiration: 2026-02-09
Also published as: US20070182679A1; US7274625B1; JP2007212755A

Description

本発明は、表示装置に係り、特に、表示パネル内に内蔵される発振回路に適用して有効な技術に関する。

近年、各画素のアクティブ素子として薄膜トランジスタ（Thin Film Transistor；以下、画素トランジスタという）を有する小型の液晶表示パネルは、携帯電話機などの携帯機器の表示部として広く使用されている。
この液晶表示モジュールとして、薄膜トランジスタの半導体層にポリシリコンを用いたもの（以下、ポリシリコン型の液晶表示モジュールという）が知られている。このポリシリコン型の液晶表示モジュールにおいては、水平駆動回路、垂直駆動回路などの駆動回路も液晶表示パネルと一体に形成される。
ここで、駆動回路を構成するトランジスタは、画素トランジスタと同様、半導体層にポリシリコンを用いた薄膜トランジスタ（以下、ポリシリコン薄膜トランジスタという）で構成され、これらのポリシリコン薄膜トランジスタは、画素トランジスタと一体に形成される。

ポリシリコン型の液晶表示モジュールにおいて、液晶表示パネルの駆動に必要なパルスは、半導体集積回路（ＬＳＩ）で構成される外部のドライバから供給されるのが一般的である。しかしながら、液晶表示パネル内の駆動回路で使用する多様な電圧振幅の各種パルスを、外部のドライバから供給する場合には、専用のドライバが必要となる。
これは、最終製品のコストの上昇、開発コストの上昇、開発期間の長期化を招くという問題点がある。この問題点を解消するためには、液晶表示パネル内の駆動回路内に発振回路を設け、必要パルスを液晶表示パネル内の駆動回路で生成すればよい。
図５は、一般的な発振回路の回路構成を示す回路図である。
図５は、ＣＭＯＳインバータ（ＩＮＶ）を奇数個直列に接続したリングオシレータ回路である。ここで、各ＣＭＯＳインバータ（ＩＮＶ）は、ポリシリコン薄膜トランジスタで構成される。
図５に示すリングオシレータ回路において、ＣＭＯＳインバータ（ＩＮＶ）の個数を（２ｎ＋１）個、各ＣＭＯＳインバータ１個の伝播時間をｔｐｄとするとき、ｆ＝１／（２×（２ｎ＋１）×ｔｐｄ）の周波数（ｆ）で発振する。

しかしながら、ポリシリコン薄膜トランジスタで構成したＣＭＯＳインバータでは、Ｎ型のポリシリコン薄膜トランジスタ、および、Ｐ型のポリシリコン薄膜トランジスタの特性の製造バラツキが、半導体層にシリコンを用いる一般の半導体集積回路（ＬＳＩ）に比べ大きいため、ＣＭＯＳインバータの伝播時間（ｔｐｄ）がバラツキ、最終的に、リングオシレータの発振周波数もバラツキ、用途が限られてしまう。
また、図５に示す回路は、電源電圧の影響も大きく、使用するには供給電源の高精度な制御が必要となり現実的でない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、薄膜トランジスタの製造バラツキ、電源電圧の変動の影響を少なくして、発振回路の発振周波数を安定させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルと、前記複数の画素の各画素を駆動する駆動回路とを備え、前記駆動回路は、発振回路を有し、前記発振回路は、ｎを１以上の整数とするとき、直列に接続された１番目から（２ｎ＋１）番目までの（２ｎ＋１）個のインバータと、入力端子が前記（２ｎ＋１）番目のインバータの出力端子に接続され、出力端子が前記１番目のインバータの入力端子に接続される積分回路と、前記１番目のインバータの前記入力端子と第１基準電位との間に直列に接続される第１および第２のＰ型トランジスタと、前記１番目のインバータの前記入力端子と第２基準電位との間に直列に接続される第１および第２のＮ型トランジスタとを有し、前記第１のＰ型トランジスタと前記第１のＮ型トランジスタの制御電極には、ｊ番目のインバータの出力電圧が印加され、前記第２のＰ型トランジスタと前記第２のＮ型トランジスタの制御電極には、ｋ番目のインバータの出力電圧が印加され、ｊは奇数、ｋは偶数で、かつ、ｊ＜ｋ≦２ｎを満足する。

（２）（１）において、前記積分回路は、前記１番目のインバータの前記入力端子と、前記（２ｎ＋１）番目のインバータの前記出力端子との間に接続される抵抗素子と、前記１番目のインバータの前記入力端子と、前記第１基準電位、あるいは、前記第２基準電位との間に接続される容量素子とを有する。
（３）（１）または（２）において、前記１番目のインバータの前記入力端子の電圧が、前記第１基準電位に固定される時間をｔｄｒ、前記１番目のインバータの前記入力端子の電圧が、前記第２基準電位に固定される時間をｔｄｆ、前記１番目のインバータの前記入力端子の前記電圧が、前記第１基準電位から前記１番目のインバータのしきい値電圧へ移行する時間をτｆ、前記１番目のインバータの前記入力端子の前記電圧が、前記第２基準電位から前記１番目のインバータの前記しきい値電圧へ移行する時間をτｒとするとき、（ｔｄｒ＋ｔｄｆ）≪（τｆ＋τｒ）を満足する。
（４）（１）ないし（３）の何れかにおいて、前記各画素は、アクティブ素子を有し、前記アクティブ素子は、半導体層がポリシリコンで構成されている薄膜トランジスタである。
（５）（１）ないし（４）の何れかにおいて、前記各インバータは、半導体層がポリシリコンで構成される薄膜トランジスタで構成されている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、薄膜トランジスタの製造バラツキ、電源電圧の変動の影響を少なくして、発振回路の発振周波数を安定させることが可能となる。

以下、本発明の液晶表示モジュールに適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明の実施例は、携帯電話用の液晶表示モジュールであり、本実施例の液晶表示モジュールの液晶表示パネルは、一対の基板と、当該一対の基板で挟持される液晶を有する。当該一対の基板の一方の基板（以下、ＴＦＴ基板という）には、各サブピクセルの画素電極、薄膜トランジスタが形成される。
図１は、本発明の実施例の液晶表示パネルのＴＦＴ基板の概略構成を示す図である。
図１において、１０１は画素アレイ領域であり、画素アレイ領域１０１は、複数の映像線（Ｄ）と複数の走査線（Ｇ）とを有し、映像線（Ｄ）と走査線（Ｇ）とで囲まれた領域に、サブピクセルが配置される。
サブピクセルは、アクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）のソースに接続される画素電極（ＩＴＯ１）とを有する。画素電極（ＩＴＯ１）は、液晶を介して対向電極（ＩＴＯ２）と対向するので、画素電極（ＩＴＯ１）と対向電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が形成される。

薄膜トランジスタ（ＴＦＴ）のドレインは、各画素電極（ＩＴＯ１）に映像電圧を印加する映像線（Ｄ）に接続される。映像線（Ｄ）はサンプルホールド回路１０２に接続され、サンプルホールド回路１０２は、水平走査回路１０３から出力されるシフトパルスに基づき映像信号をサンプルリングして、映像線（Ｄ）に映像電圧として供給する。
薄膜トランジスタ（ＴＦＴ）のゲートは、垂直走査回路１０８に接続される。垂直走査回路１０８は、上から下、あるいは、下から上に走査線（Ｇ）を走査し、選択した走査線（Ｇ）に１水平走査期間（１Ｈ）の間、Ｈｉｇｈレベル（以下、Ｈレベルという）の選択走査電圧を供給し、その他の走査線（Ｇ）にはＬｏｗレベル（以下、Ｌレベルという）の非選択走査電圧を供給する。
これにより、選択走査電圧が供給される走査線（Ｇ）に、ゲートが接続された薄膜トランジスタ（ＴＦＴ）がオンとなり、映像線（Ｄ）から薄膜トランジスタ（ＴＦＴ）を介して、映像電圧が画素電極（ＩＴＯ１）に印加され、液晶表示パネルに画像が表示される。

また、液晶表示パネルの外部からは、ドットクロックパルス（ＤＣＫ）、水平同期信号（Ｈｓｙｎｃ）、および垂直同期信号（Ｖｓｙｎｃ）が供給される。水平走査パルス生成回路１０４は、ドットクロックパルス（ＤＣＫ）、および水平同期信号（Ｈｓｙｎｃ）から、水平走査パルスを生成し、水平走査回路１０３に出力する。
垂直走査パルス生成回路１０６は、垂直同期信号（Ｖｓｙｎｃ）から、垂直走査パルスを生成し、垂直走査回路１０８に出力する。
直流電圧変換回路１０５は、垂直走査回路１０８で使用する高電位の直流電圧を生成する。コモンパルス発振回路１０７は、液晶表示パネルの交流化駆動のためのコモンパルスを生成する。
なお、前述の画素の薄膜トランジスタ（ＴＦＴ）は、半導体層がポリシリコンで構成される。また、サンプルホールド回路１０２、水平走査回路１０３、水平走査パルス生成回路１０４、直流電圧変換回路１０５、垂直走査パルス生成回路１０６、コモンパルス発振回路１０７、あるいは、垂直走査回路１０８内のトランジスタも、半導体層がポリシリコンで構成され、これらのトランジスタは、画素の薄膜トランジスタ（ＴＦＴ）と一体に形成される。

図２は、図１に示すコモンパルス発振回路内の発振回路の回路構成を示す回路図である。
図５に示すリングオシレータと同様、図２に示す発振回路は、ｎを１以上の整数とするとき、直列に接続された１番目から（２ｎ＋１）番目までの（２ｎ＋１）個のＣＭＯＳインバータ（以下、単に、インバータという；ＩＮＶ）を有する。図２では、さらに、抵抗素子（Ｒｄ）と容量素子（Ｃｄ）とから成る積分回路を有する。
ここで、抵抗素子（Ｒｄ）は、（２ｎ＋１）番目のインバータ（ＩＮＶ）の出力端子と、１番目のインバータ（ＩＮＶ）の入力端子との間に接続され、容量素子（Ｃｄ）は、１番目のインバータ（ＩＮＶ）の入力端子と、接地電位（第２基準電位）との間に接続される。
なお、容量素子（Ｃｄ）は、１番目のインバータ（ＩＮＶ）の入力端子と、電源電位（第１基準電位；ＶＤＤ）との間に接続してもよい。
ここで、抵抗素子（Ｒｄ）、容量素子（Ｃｄ）は、薄膜トランジスタの製造工程中に一体に形成してもよく、この場合には、抵抗素子（Ｒｄ）はポリシリコンの抵抗層で、容量素子（Ｃｄ）は層間容量で形成される。また、端子を設け、抵抗素子（Ｒｄ）、容量素子（Ｃｄ）を外付け構成にしてもよい。

また、１番目のインバータ（ＩＮＶ）の入力端子と、電源電位（ＶＤＤ）との間には、第１のＰ型薄膜トランジスタ（ＰＭ１）と、第２のＰ型薄膜トランジスタ（ＰＭ２）とが直列に接続される。
同様に、１番目のインバータ（ＩＮＶ）の入力端子と、接地電位との間には、第１のＮ型薄膜トランジスタ（ＮＭ１）と、第２のＮ型薄膜トランジスタ（ＮＭ２）とが直列に接続される。
第１のＰ型薄膜トランジスタ（ＰＭ１）と第１のＮ型薄膜トランジスタ（ＮＭ１）のゲート（制御電極）には、１番目のインバータ（ＩＮＶ）の出力電圧が印加され、第２のＰ型薄膜トランジスタ（ＰＭ２）と第２のＮ型薄膜トランジスタ（ＮＭ２）のゲートには、２ｎ番目のインバータ（ＩＮＶ）の出力電圧が印加される。
なお、第１のＰ型薄膜トランジスタ（ＰＭ１）と第１のＮ型薄膜トランジスタ（ＮＭ１）のゲートに印加される電圧を、ｊ番目のインバータの出力電圧、第２のＰ型薄膜トランジスタ（ＰＭ２）と第２のＮ型薄膜トランジスタ（ＮＭ２）のゲートに印加される出力を、ｋ番目のインバータの出力電圧とするとき、ｊは奇数、ｋは偶数で、かつ、ｊ＜ｋ≦２ｎを満足すればよい。なお、図２で、第１のＰ型薄膜トランジスタ（ＰＭ１）と、第２のＰ型薄膜トランジスタ（ＰＭ２）の位置を入れ換えてもよい。また、図２で、第１のＮ型薄膜トランジスタ（ＮＭ１）と、第２のＮ型薄膜トランジスタ（ＮＭ２）の位置を入れ換えてもよい。

図３は、図２に示す発振回路の発振動作時のノード（ａ）の電圧波形を示す模式図である。なお、ノード（ａ）は、図２に示す発振回路の１番目のインバータ（ＩＮＶ）の入力電圧である。
ノード（ａ）の電圧が、１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）になると、１番目のインバータ（ＩＮＶ）が論理反転し、１番目のインバータ（ＩＮＶ）の出力がＨレベルからＬレベルとなる。
この瞬間では、２ｎ番目のインバータ（ＩＮＶ）の出力は、まだＬレベルであるので、第１のＰ型薄膜トランジスタ（ＰＭ１）と第２のＰ型薄膜トランジスタ（ＰＭ２）とがオンとなり、ノード（ａ）は、電源電位（ＶＤＤ）までリセットされる（図３のｔ１）。
その後、直列に接続されたインバータ列の反転動作が伝播し、２ｎ番目のインバータ（ＩＮＶ）の出力は、ＬレベルからＨレベルに反転する。
この時、第２のＰ型薄膜トランジスタ（ＰＭ２）がオフとなり、電源電位（ＶＤＤ）に固定されていたノード（ａ）はフローティング状態となり、その後、（２ｎ＋１）番目のインバータ（ＩＮＶ）を介して、ノード（ａ）は、ＨレベルからＬレベルへの反転を開始する（図３のｔ２）。

ここで、（２ｎ＋１）番目のインバータ（ＩＮＶ）の出力インピーダンスをＺ、抵抗素子（Ｒｄ）の抵抗値をＺＲｄ、容量素子（Ｃｄ）の容量値をＣｃｄとするとき、Ｚ≪ＺＲｄ）であれば、ノード（ａ）は、Ｃｃｄ×ＺＲｄの時定数で降下し、１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）に達した時点で、１番目のインバータ（ＩＮＶ）の出力がＨレベルとなる。
この瞬間では、２ｎ番目のインバータ（ＩＮＶ）の出力は、まだＨレベルであるので、第１のＮ型薄膜トランジスタ（ＮＭ１）と第２のＮ型薄膜トランジスタ（ＮＭ２）とがオンとなり、今度は、ノード（ａ）は、接地電位（０Ｖ）までリセットされる（図３のｔ３）。
その後、直列に接続されたインバータ列の反転動作が伝播し、２ｎ番目のインバータ（ＩＮＶ）の出力が、ＨレベルからＬレベルに反転する。
この時、第２のＮ型薄膜トランジスタ（ＮＭ２）がオフとなり、接地電位（０Ｖ）に固定されていたノード（ａ）はフローティング状態となり、その後、（２ｎ＋１）番目のインバータ（ＩＮＶ）を介して、ノード（ａ）は、ＬレベルからＨレベルへの反転を開始する（図３のｔ４）。
そして、再び、１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）まで、Ｃｃｄ×ＺＲｄの時定数で変化する（図３のｔ５）。
以上が、発振時の１周期の動作である。

前述した発振１周期分の中で、ノード（ａ）が、電源電位（ＶＤＤ）に固定されている時間（ｔｄｒ）と、接地電位（０Ｖ）に固定されている時間（ｔｄｆ）の合計（ｔｄｒ＋ｔｄｆ）が、概ねインバータ列の伝播時間に相当し、また、ノード（ａ）が、電源電位（ＶＤＤ）から１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）まで変移する時間（τｆ）と、電源電位（０Ｖ）から１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）まで変移する時間（τｒ）の合計（τｆ＋τｒ）が、Ｃｃｄ×ＺＲｄの時定数で決定される。
（ｔｄｒ＋ｔｄｆ）は、インバータを構成するＰ型薄膜トランジスタと、Ｎ型薄膜トランジスタの特性バラツキの影響を受ける。
それに対して、（τｆ＋τｒ）は、１番目のインバータ（ＩＮＶ）の論理閾値電圧（ＶｔｈＬ）が変わらなければ一定となる。また、Ｐ型薄膜トランジスタと、Ｎ型薄膜トランジスタの特性バラツキで、論理閾値電圧（ＶｔｈＬ）が正側、あるいは、負側に、シフトしても発振一周期内では、ノード（ａ）のＺＲｄ×Ｃｃｄによる充放電が時間的に相殺の方向に働くため、（τｆ＋τｒ）の変動は軽減される。例えば、論理閾値電圧（ＶｔｈＬ）が大きくなった場合、τｒが大きくなるが、τｆは小さくなるので、（τｆ＋τｒ）の変動は小さい。

さらに、ノード（ａ）における、ＺＲｄ×Ｃｃｄの時定数による充放電の時間は、電源電圧と無関係であるため、（τｆ＋τｒ）は電源電圧の影響を受けない。
ここで、（ｔｄｒ＋ｔｄｆ）のバラツキを考慮して、（ｔｄｒ＋ｔｄｆ）≪（τｆ＋τｒ）となるように、抵抗素子（Ｒｄ）の抵抗値（ＺＲｄ）、容量素子（Ｃｄ）の容量値（Ｃｃｄ）、インバータ列の伝播時間（ｔｄｒ＋ｔｄｆ）を設定すれば、発振周期（Ｔｏ）は、ほぼ（τｆ＋τｒ）となり、薄膜トランジスタの製造バラツキ、電源電圧変動に対し安定した発振周波数を得ることができる。
図４は、図２に示す発振回路の発振周波数と電源電位との関係の一例を示すグラフである。図４において、ｆｒは、電源電位（ＶＤＤ）が５Ｖの時の発振周波数であり、ｆｏは、任意の電源電位（ＶＤＤ）の時の発振周波数である。縦軸は、５Ｖの時の発振周波数に対する変動率を示す。横軸は、ＶＤＤである。
また、図４のＡが、図２に示す発振回路の発振周波数と電源電位との関係を、図４のＢが、図５に示す一般的なリングオシレータの発振周波数と電源電位との関係を示す。ここで、図４のＡと、図４のＢでは、インバータ（ＩＮＶ）の数は同一としている。この図４から、図２に示す発振回路は、電源電圧変動に対し安定していることが分かる。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明は、これに限定されるものではなく、本発明は、有機ＥＬ表示装置などの表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示パネルの一方の基板の概略構成を示す図である。図１に示すコモンパルス発振回路内の発振回路の回路構成を示す回路図である。図２に示す発振回路の発振動作時のノード（ａ）の電圧波形を示す模式図である。図２に示す発振回路の発振周波数と電源電位との関係の一例を示すグラフである。一般的な発振回路の回路構成を示す回路図である。

符号の説明

１０１画素アレイ領域
１０２サンプルホールド回路
１０３水平走査回路
１０４水平走査パルス生成回路
１０５直流電圧変換回路
１０６垂直走査パルス生成回路
１０７コモンパルス発振回路
１０８垂直走査回路
Ｄ映像線
Ｇ走査線
ＴＦＴ薄膜トランジスタ
ＩＴＯ１画素電極
ＩＴＯ２対向電極
ＣLC 液晶容量
ＩＮＶＣＭＯＳインバータ
Ｒｄ抵抗素子
Ｃｄ容量素子

Claims

複数の画素を有する表示パネルと、
前記複数の画素の各画素を駆動する駆動回路とを備え、
前記駆動回路は、発振回路を有し、
前記発振回路は、ｎを１以上の整数とするとき、直列に接続された１番目から（２ｎ＋１）番目までの（２ｎ＋１）個のインバータと、
入力端子が前記（２ｎ＋１）番目のインバータの出力端子に接続され、出力端子が前記１番目のインバータの入力端子に接続される積分回路と、
前記１番目のインバータの前記入力端子と第１基準電位との間に直列に接続される第１および第２のＰ型トランジスタと、
前記１番目のインバータの前記入力端子と第２基準電位との間に直列に接続される第１および第２のＮ型トランジスタとを有し、
前記第１のＰ型トランジスタと前記第１のＮ型トランジスタの制御電極には、ｊ番目のインバータの出力電圧が印加され、
前記第２のＰ型トランジスタと前記第２のＮ型トランジスタの制御電極には、ｋ番目のインバータの出力電圧が印加され、
ｊは奇数、ｋは偶数で、かつ、ｊ＜ｋ≦２ｎを満足することを特徴する表示装置。
前記積分回路は、前記１番目のインバータの前記入力端子と、前記（２ｎ＋１）番目のインバータの前記出力端子との間に接続される抵抗素子と、
前記１番目のインバータの前記入力端子と、前記第１基準電位、あるいは、前記第２基準電位との間に接続される容量素子とを有することを特徴とする請求項１に記載の表示装置。
前記１番目のインバータの前記入力端子の電圧が、前記第１基準電位に固定される時間をｔｄｒ、
前記１番目のインバータの前記入力端子の電圧が、前記第２基準電位に固定される時間をｔｄｆ、
前記１番目のインバータの前記入力端子の前記電圧が、前記第１基準電位から前記１番目のインバータのしきい値電圧へ移行する時間をτｆ、
前記１番目のインバータの前記入力端子の前記電圧が、前記第２基準電位から前記１番目のインバータの前記しきい値電圧へ移行する時間をτｒとするとき、（ｔｄｒ＋ｔｄｆ）≪（τｆ＋τｒ）を満足することを特徴とする請求項１または請求項２に記載の表示装置。
前記各画素は、アクティブ素子を有し、
前記アクティブ素子は、半導体層がポリシリコンで構成されている薄膜トランジスタであることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
前記各インバータは、半導体層がポリシリコンで構成される薄膜トランジスタで構成されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
前記抵抗素子と前記容量素子は、前記表示パネルに内蔵されていることを特徴とする請求項２に記載の表示装置。
前記抵抗素子と前記容量素子は、前記表示パネルに外付けされていることを特徴とする請求項２に記載の表示装置。