WO2012077570A1 - 液晶表示装置 - Google Patents

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山本　薫
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device.
  • the liquid crystal display device has advantages such as light weight, thinness and low power consumption, and is used not only as a large television but also as a small display device such as a display unit of a mobile phone. Furthermore, at present, further reduction in power consumption and reduction in size including narrowing of the frame area are being studied.
  • a liquid crystal display device which is mainly used at present generally has one substrate provided with a gate wiring, a source wiring, a pixel electrode and a switching element, and the other provided with a counter electrode which is commonly opposed to a plurality of pixel electrodes. And a substrate.
  • display of a predetermined gradation is typically performed by controlling the transmittance of the liquid crystal layer by changing the potential of the pixel electrode with respect to the counter electrode having a constant potential.
  • a pixel electrode, a switching element, and a gate wiring are provided on one substrate, and a striped signal electrode (data wiring) is provided on the other substrate instead of the counter electrode.
  • display is typically performed with appropriate gradation by changing the potential of a signal electrode provided on a substrate different from the substrate provided with pixel electrodes.
  • Such a configuration is also called a counter source structure or a counter matrix structure.
  • the signal electrode is provided on the counter substrate instead of the active matrix substrate, it is possible to suppress a short circuit between the source wiring and the gate wiring in the active matrix substrate and to suppress a signal delay due to the parasitic capacitance. it can.
  • the source of the switching element is electrically connected to the adjacent gate wiring, and each gate signal is changed at three levels, whereby the pixel electrode at the time of writing is changed. Is set to the reference potential and proper writing is performed.
  • the inventor of the present application has found that the frame area cannot be narrowed with a liquid crystal display device having a counter source structure that is simply manufactured.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a liquid crystal display device suitable for narrowing the frame region.
  • a liquid crystal display device includes a plurality of pixel electrodes arranged in a matrix of a plurality of rows and a plurality of columns, a plurality of gate wirings each extending in the row direction, and a plurality of gate electrodes each having a gate, a source, and a drain.
  • the drains of the plurality of switching elements are electrically connected to the corresponding pixel electrodes, and the gates of the plurality of switching elements are electrically connected to the corresponding gate wirings.
  • a first substrate having a plurality of switching elements, wherein the sources of the switching elements arranged in the row direction among the plurality of switching elements are electrically connected to each other; and A second substrate having a plurality of independent signal electrodes, and a liquid crystal layer positioned between the first substrate and the second substrate
  • the first substrate further includes a gate driver that generates a gate signal supplied to the gate wiring
  • the second substrate further includes an external connection terminal portion, A signal input via the external connection terminal is supplied to the gate driver.
  • the gate driver generates a gate signal that changes to low, middle, and high, and the source of each of the plurality of switching elements is electrically connected to a gate wiring different from the corresponding gate wiring. It is connected.
  • the source of each of the plurality of switching elements is electrically connected to a gate wiring adjacent to the corresponding gate wiring.
  • the second substrate further includes a source driver that supplies a video signal to the signal electrode.
  • the first substrate has a display region and a frame region located around the display region, and the gate driver is arranged in a row direction through the display region in the frame region.
  • the gate driver is arranged in a row direction through the display region in the frame region.
  • the gate driver includes a plurality of gate driver modules that respectively generate gate signals supplied to the plurality of gate wirings.
  • each of the plurality of gate driver modules includes a stage unit that inputs and outputs signals to and from adjacent gate driver modules, and a buffer unit.
  • the stage unit includes a bootstrap capacitor, and the stage unit outputs a signal to the buffer unit via a wiring connected to the bootstrap capacitor.
  • the gate driver generates a gate signal based on a plurality of gate clock signals, and the gate driver outputs a part of the gate clock signal as a gate signal for a predetermined period.
  • the plurality of gate clock signals include a first gate clock signal that is inverted every two horizontal scanning periods, and a second gate whose phase is shifted by one horizontal scanning period with respect to the first gate clock signal.
  • the phase is shifted by one horizontal scanning period with respect to the four gate clock signal, the fifth gate clock signal that changes to low, middle, and high in four horizontal scanning periods in a predetermined order, and the fifth gate clock signal.
  • the first gate clock signal rises in synchronization with the fifth gate clock signal.
  • the sixth gate clock signal rises from low to middle before the fifth gate clock signal rises from middle to high.
  • the sixth gate clock signal rises from middle to high.
  • the high and middle potential differences in each of the fifth gate clock signal, the sixth gate clock signal, the seventh gate clock signal, and the eighth gate clock signal are equal to the maximum potential difference of the signal electrode and the It is larger than the sum with the threshold voltage of the switching element.
  • the middle and low potential differences in each of the fifth gate clock signal, the sixth gate clock signal, the seventh gate clock signal, and the eighth gate clock signal are equal to the maximum potential difference of the signal electrode and the It is larger than the difference from the threshold voltage of the switching element.
  • the fifth gate clock signal, the sixth gate clock signal, the seventh gate clock signal, and the eighth gate clock signal change in the order of low, middle, and high.
  • each of the fifth gate clock signal, the sixth gate clock signal, the seventh gate clock signal, and the eighth gate clock signal changes in the order of low, high, and middle.
  • a liquid crystal display device suitable for narrowing the frame area can be provided.
  • FIG. (A) is a typical perspective view of 1st Embodiment of the liquid crystal display device by this invention
  • (b) is an equivalent circuit schematic of the liquid crystal display device of this embodiment.
  • 6 is a schematic perspective view of a liquid crystal display device of Comparative Example 1.
  • FIG. 10 is a schematic perspective view of a liquid crystal display device of Comparative Example 2.
  • FIG. (A) is a figure which shows the equivalent circuit of this embodiment
  • (b) is a wave form diagram of the gate signal in the liquid crystal display device of this embodiment.
  • (A) is a figure which shows the equivalent circuit of this embodiment
  • (b) is a wave form diagram of the gate clock signal and gate signal in the liquid crystal display device of this embodiment.
  • FIG. 1 It is a figure which shows the equivalent circuit of 2nd Embodiment of the liquid crystal display device by this invention. It is a schematic diagram of 3rd Embodiment of the liquid crystal display device by this invention. It is a schematic diagram of the gate driver in the liquid crystal display device of this embodiment.
  • (A) is a schematic diagram of the gate driver module in the liquid crystal display device of this embodiment
  • (b) is a signal waveform diagram of the liquid crystal display device of this embodiment.
  • (A) is the voltage waveform figure of the gate signal in 4th Embodiment of the liquid crystal display device by this invention
  • (b) is a schematic diagram of the gate driver module in the liquid crystal display device of this embodiment. It is a wave form diagram of the gate signal and gate clock signal in the liquid crystal display device of this embodiment.
  • (A) is a signal waveform diagram in the fifth embodiment of the liquid crystal display device according to the present invention
  • (b) is a schematic diagram showing the relationship between the low, middle and high potentials of the gate clock signals GCK5 to GCK8.
  • (A) is a figure which shows the equivalent circuit of 6th Embodiment of the liquid crystal display device by this invention
  • (b) is a waveform diagram of the gate clock signal and gate signal in the liquid crystal display device of this embodiment.
  • FIG. 1A shows a schematic perspective view of the liquid crystal display device 100 of the present embodiment
  • FIG. 1B shows an equivalent circuit of the liquid crystal display device 100.
  • the liquid crystal display device 100 of this embodiment includes a substrate 10, a substrate 20, and a liquid crystal layer 30 positioned between the substrate 10 and the substrate 20.
  • the substrate 10 includes a gate wiring G, a pixel electrode 11, and a switching element 12.
  • a thin film transistor (TFT) is used as the switching element 12.
  • the substrate 10 may be called an active matrix substrate or a TFT substrate, and the substrate 20 may be called a counter substrate.
  • the substrates 10 and 20 may be referred to as a first substrate 10 and a second substrate 20, respectively.
  • the plurality of pixel electrodes 11 are arranged in a matrix of a plurality of rows and a plurality of columns. Each of the plurality of gate lines G extends in the row direction.
  • Each of the plurality of switching elements 12 has a gate g, a source s, and a drain d. The drain d of each switching element 12 is electrically connected to the corresponding pixel electrode 11, and the gate g of each switching element 12 is electrically connected to the corresponding gate wiring G.
  • the sources s of the switching elements 12 arranged in the row direction among the plurality of switching elements 12 are electrically connected to each other. For this reason, the potentials of the sources s of the switching elements 12 in the same row are equal to each other.
  • the potentials of the sources s of the switching elements 12 in different rows may not be equal to each other.
  • the source s of the switching element 12 is electrically connected to the gate line G adjacent to the gate line G corresponding to the gate g of the switching element 12.
  • the TFT 12 has a MIS or MOS structure including a semiconductor layer.
  • the semiconductor layer may be an amorphous semiconductor layer, a polycrystalline semiconductor layer, or an oxide semiconductor layer.
  • the semiconductor layer may include IGZO (InGaZnOx), which can achieve low leakage and increase in driving force, omitting auxiliary capacitance wiring and enabling high-speed driving.
  • the semiconductor layer may include amorphous silicon or polycrystalline silicon.
  • the TFT 12 may have a bottom gate structure or a top gate structure.
  • the substrate 20 has a plurality of signal electrodes 21 that are electrically independent from each other.
  • the signal electrode 21 extends in the column direction so as to be substantially orthogonal to the gate line G.
  • the signal electrode 21 is arranged so that at least a part thereof faces each of the pixel electrodes 11 arranged in the column direction.
  • the signal electrode 21 extends in the column direction so as to face the plurality of pixel electrodes 11 with a substantially constant width.
  • each signal electrode 21 may include a wiring portion and a plurality of electrode portions that are connected to the wiring portion and face the pixel electrodes 11 that are arranged in the column direction.
  • a video signal corresponding to the gradation voltage is supplied to the signal electrode 21.
  • the signal electrode 21 and the video signal are also called a source electrode and a source signal, respectively.
  • the liquid crystal layer 30 may be in, for example, a VA (Vertical Alignment) mode, a TN (Twisted Nematic) mode, or an OCB (Optically Compensated Bend) mode.
  • the liquid crystal layer 30 may be in an IPS (In Plane Switching) mode or an FFS (Fringe Field Switching) mode.
  • the liquid crystal display device 100 may be a transmissive type or a reflective type.
  • the liquid crystal display device 100 may be a transmission / reflection type.
  • the liquid crystal display device 100 includes a display area 102 and a frame area 104 positioned around the display area 102.
  • the pixel electrode 11, the TFT 12, and the signal electrode 21 are provided in the display area 102.
  • the substrate 10 further includes a gate driver 15, and the substrate 20 further includes an external connection terminal portion 24 and a source driver 25.
  • An input board 40 is mounted on the external connection terminal portion 24.
  • a flexible circuit board Flexible Printed Circuits: FPC
  • the source driver 25 is mounted on a glass substrate.
  • the source driver 25 may be an integrated circuit (Integrated Circuit: IC).
  • the source driver 25 generates a video signal supplied to the signal electrode 21 based on a signal input from the input board 40 via the external connection terminal unit 24.
  • the gate driver 15 generates a gate signal supplied to the gate wiring G.
  • a signal input via the external connection terminal unit 24 is supplied to the gate driver 15.
  • a contact portion 60 that electrically connects the terminal portion 17 of the substrate 10 and the terminal portion 27 of the substrate 20 is provided.
  • a wiring 26 that electrically connects the terminal portion 24 and the terminal portion 27 is provided, and a wiring 16 that electrically connects the terminal portion 17 and the gate driver 15 is provided on the substrate 10.
  • a signal input from the external connection terminal portion 24 is input to the gate driver 15 via the wiring 26, the terminal portion 27, the contact portion 60, the terminal portion 17 and the wiring 16, and the gate driver 15 generates based on this signal.
  • a gate signal is supplied to the gate wiring G.
  • the gate driver 15 is preferably monolithically formed on the substrate 10.
  • the TFT 12 having the gate g electrically connected to the gate wiring G is turned on. It becomes.
  • Writing is performed during a period in which the TFT 12 is on. Specifically, a voltage corresponding to a video signal is applied to the liquid crystal layer 30 between the pixel electrode 11 and the signal electrode 21 facing the pixel electrode 11 during a period in which the TFT 12 is in an on-state. Display is performed.
  • the pixel electrode 11 is preferably at the reference potential during the period in which the TFT 12 is on.
  • the reference potential is, for example, a ground potential.
  • FIG. 2 is a schematic perspective view of the liquid crystal display device 800 of Comparative Example 1.
  • the liquid crystal display device 800 includes a substrate 810, a substrate 820, and a liquid crystal layer 830 positioned between the substrate 810 and the substrate 820.
  • the substrate 810 includes a gate wiring G, a pixel electrode 811, and a TFT 812.
  • the substrate 820 includes signal electrodes 821 that are electrically independent from each other.
  • an external connection terminal portion 814 and a gate driver 815 are provided on a substrate 810, and an input substrate 840a is mounted on the external connection terminal portion 814.
  • the gate driver 815 generates a gate signal based on a signal input from the input substrate 840 a via the external connection terminal portion 814 and supplies the gate signal to the gate wiring G.
  • an external connection terminal portion 824 and a source driver 825 are provided on the substrate 820, and an input substrate 840b is mounted on the external connection terminal portion 824.
  • the source driver 825 generates a video signal based on a signal input from the input board 840 b through the external connection terminal portion 824 and supplies the video signal to the signal electrode 821.
  • FIG. 3 is a schematic perspective view of a liquid crystal display device 900 of Comparative Example 2.
  • the liquid crystal display device 900 includes a substrate 910, a substrate 920, and a liquid crystal layer 930 positioned between the substrate 910 and the substrate 920.
  • the substrate 910 includes a gate wiring G, a pixel electrode 911, and a TFT 912.
  • the substrate 920 includes signal electrodes 921 that are electrically independent from each other.
  • an external connection terminal portion 924 and a driver 925 are provided on a substrate 920, and an input substrate 940 is mounted on the external connection terminal portion 924.
  • the driver 925 generates a gate signal and a video signal based on a signal input from the input board 940 via the external connection terminal portion 924.
  • the driver 925 functions as both a gate driver and a source driver.
  • a contact portion 960 that electrically connects the terminal portion 917 of the substrate 910 and the terminal portion 927 of the substrate 920 is provided in the frame region of the liquid crystal display device 900, and the external connection terminal portion 924 and the terminal portion 927 are provided on the substrate 920. And a terminal portion 917 of the substrate 910 is electrically connected to the gate wiring G.
  • the contact portion 960 is provided corresponding to the number of gate lines G.
  • the video signal generated in the driver 925 is supplied to the signal electrode 921 through the wiring 928.
  • the gate signal generated in the driver 925 is supplied to the gate wiring G through the wiring 926, the terminal portion 927, the contact portion 960, and the terminal portion 917.
  • the external connection terminal portions 814 and 824 are provided on the substrates 810 and 820, respectively, and the frame regions of the substrates 810 and 820 are relatively large. It is necessary to do.
  • the number of contact portions 960 corresponding to the number of gate signals is transmitted in order to transmit the gate signal generated in the driver 925 to the gate line G. It is necessary to provide it, and the frame area cannot be reduced. In the liquid crystal display device 900, since the number of gate signals transmitted through the contact portion 960 is large, the yield may be reduced.
  • the gate driver 15 generates a gate signal based on a signal input via the external connection terminal portion 24 of the substrate 20.
  • the frame region is reduced because the signal for generating the gate signal is transmitted from the substrate 20 to the substrate 10 through the contact portion 60 without providing the external connection terminal portion on the substrate 10. can do.
  • the number of signals transmitted through the contact part 60 can be reduced, and a decrease in yield can be suppressed.
  • the voltage of the liquid crystal capacitance is substantially maintained from when the selected pixel is written until the next pixel is written, but the potential of the pixel electrode 11 is a signal. It changes according to the change in the potential of the electrode 21. Therefore, when nothing is controlled, the potential of the pixel electrode 11 may be greatly deviated from the reference potential when a pixel is next selected and a predetermined voltage is applied to the liquid crystal capacitor. For this reason, when a pixel is selected and a predetermined voltage is applied to the liquid crystal capacitor, the potential of the pixel electrode 11 is preferably set to the reference potential.
  • the gate signal is not only low and high.
  • the potential of the pixel electrode 11 can be set to the reference potential at the time of writing.
  • FIG. 4A shows an equivalent circuit of the liquid crystal display device 100.
  • the gate driver 15 includes a gate driver module 15m provided for each gate wiring G.
  • the gate driver module 15m may be simply referred to as a module 15m.
  • the gate wirings G in the (p + 1) th row, the (p + 2) th row, the (p + 3) th row, etc. are indicated as gate wirings G p + 1 , G p + 2 , G p + 3. is there.
  • the gate signals supplied to the gate wirings G p + 1 , G p + 2 , G p + 3 ... May be indicated as gate signals GL p + 1 , GL p + 2 , GL p + 3 .
  • the signal electrodes 21 in the q + 1-th column, the q + 2-th column, the q + 3-th column,... are respectively indicated as signal electrodes 21 q + 1 , 21 q + 2 , 21 q + 3. is there.
  • Gate wiring pixel electrode 11 p + 1 is arranged between the G p + 1 and the gate line G p + 2, the pixel electrode 11 between the gate line G p + 2 and the gate wiring G p + 3 p +2 is placed.
  • the gate g of the TFT 12 p + 1 is electrically connected to the gate wiring G p + 1
  • the drain d of the TFT 12 p + 1 is electrically connected to the pixel electrode 11 p + 1
  • the source s of the TFT 12 p + 1 is electrically connected to the gate wiring G p + 2 .
  • the gate g of the TFT 12 p + 2 is electrically connected to the gate line G p + 2
  • the drain d of the TFT 12 p + 2 is electrically connected to the pixel electrode 11 p + 2
  • TFT 12 The source s of p + 2 is electrically connected to the gate wiring G p + 3 .
  • FIG. 4B shows voltage waveforms of the gate signals GL p + 1 to GL p + 8 of the liquid crystal display device 100.
  • the gate signals GL p + 1 to GL p + 8 are three-state signals, and the voltages of the gate signals GL p + 1 to GL p + 8 are L (low), M (middle), and H ( The level changes to “High”.
  • Each of the gate signals GL p + 1 to GL p + 8 becomes high at the time of writing, becomes middle immediately before writing or immediately after writing, and becomes low during other periods.
  • the gate signals GL p + 1 to GL p + 8 become middle immediately before writing, become high at the time of writing, and then become low.
  • the phase of the gate signal GL p + 2 is delayed by one horizontal scanning period with respect to the gate signal GL p + 1
  • the phase of the gate signal GL p + 3 is delayed by one horizontal scanning period with respect to the gate signal GL p + 2 . Yes.
  • the phases of the gate signals GL p + 1 to GL p + 8 are shifted by one horizontal scanning period.
  • the pixels in the p + 1th row ie, the gate wiring G p + 1 , the gate signal GL p + 1 , the pixel electrode 11 p + 1 and the TFT 12 p + 1
  • the pixels in the p + 2 row ie, the gate wiring
  • both the gate signal GL p + 1 and the gate signal GL p + 2 are low.
  • the TFT 12 p + 1 and the TFT 12 p + 2 are not selected.
  • the gate signal GL p + 1 becomes middle, and the gate signal GL p + 2 remains low.
  • Gate signal GL p + 1 is a middle, this voltage is lower than the threshold voltage of the TFT12 p + 1, TFT12 p + 1 remain unselected.
  • the gate signal GL p + 1 becomes high and the gate signal GL p + 2 becomes middle.
  • Gate signal GL p + 1 is high, and therefore the voltage is higher than the threshold voltage of the TFT12 p + 1, TFT12 p + 1 is selected, writing is performed.
  • the drain d of the TFT 12 p + 1 is connected to the pixel electrode 11 p + 1, and the source s of the TFT 12 p + 1 is connected to the gate wiring G p + 2 .
  • the pixel electrode 11 p + 1 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 1 and the signal electrode 21 is scanned horizontally. A predetermined voltage corresponding to the potential of the signal electrode 21 in the period 3 is applied.
  • the gate signal GL p + 1 becomes low and the gate signal GL p + 2 becomes high. Since the gate signal GL p + 1 is low, the TFT 12 p + 1 is not selected, and the voltage between the pixel electrode 11 p + 1 and the signal electrode 21 is the pixel electrode 11 and the signal electrode 21 in the horizontal scanning period 3. Is maintained at a voltage between.
  • the drain d of the TFT 12 p + 2 is connected to the pixel electrode 11 p + 2, and the source s of the TFT 12 p + 2 is connected to the middle gate wiring G p + 3 .
  • the pixel electrode 11 p + 2 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 2 and the signal electrode 21 has a predetermined potential corresponding to the potential of the signal electrode 21 in the horizontal scanning period 4. A voltage is applied.
  • the source s of the switching element 12 is electrically connected to the gate line G adjacent to the gate line G corresponding to the gate g of the switching element 12, and the gate signals are only low and high. Change to an intermediate level. For this reason, the potential of the pixel electrode 11 can be set to the reference potential at the time of writing, and writing can be performed appropriately.
  • Such a gate signal is generated from, for example, a gate clock signal.
  • a part of the gate clock signal is output as the gate signal.
  • generation of a gate signal in the liquid crystal display device 100 will be described with reference to FIG. FIG. 5A shows an equivalent circuit of the liquid crystal display device 100.
  • Each module 15m has a stage portion 15s and a buffer portion 15t.
  • Gate clock signals GCK1 to GCK4 are input to the stage unit 15s, and the stage unit 15s generates selection signals from the gate clock signals GCK1 to GCK4.
  • Gate clock signals GCK5 to GCK8 are input to the buffer unit 15t, and the buffer unit 15t generates gate signals GL p + 1 to GL p + 8 from the selection signal of the stage unit 15s and the gate clock signals GCK5 to GCK8.
  • the stage unit 15s generates a selection signal based on the gate clock signal GCK1, and the buffer unit 15t generates a gate signal GL based on the selection signal of the stage unit 15s and the gate clock signal GCK5.
  • Supply p + 1 the stage unit 15s generates a selection signal based on the gate clock signal GCK2, and the buffer unit 15t generates a gate signal GL p + 2 based on the selection signal of the stage unit 15s and the gate clock signal GCK6.
  • the stage unit 15s generates a selection signal based on the gate clock signal GCK3, and the buffer unit 15t generates a gate signal GL p + based on the selection signal of the stage unit 15s and the gate clock signal GCK7. Supply three .
  • the stage unit 15s generates a selection signal based on the gate clock signal GCK4, and the buffer unit 15t generates the gate signal GL p + 4 based on the selection signal of the stage unit 15s and the gate clock signal GCK8. Supply.
  • the stage unit 15s generates a selection signal based on the gate clock signal GCKy, and the buffer unit 15t A gate signal GL 4x + y is generated based on the selection signal of the unit 15s and the gate clock signal GCK (y + 4).
  • FIG. 5B shows voltage waveforms of the gate clock signals GCK 1 to GCK 8 and the gate signals GL p + 1 to GL p + 8 of the liquid crystal display device 100.
  • the gate clock signals GCK1 to GCK4 are inverted to low and high every two horizontal scanning periods.
  • the phase of the gate clock signal GCK2 is delayed by one horizontal scanning period with respect to the gate clock signal GCK1
  • the phase of the gate clock signal GCK3 is delayed by one horizontal scanning period with respect to the gate clock signal GCK2
  • the phase of the gate clock signal GCK4. Is delayed by one horizontal scanning period with respect to the gate clock signal GCK3.
  • the phases of the gate clock signals GCK1 to GCK4 are shifted by one horizontal scanning period.
  • the gate clock signals GCK5 to GCK8 are three-state signals, and the voltages of the gate clock signals GCK5 to GCK8 change to L (low), M (middle), and H (high) levels.
  • the voltages of the gate clock signals GCK5 to GCK8 change periodically every four horizontal scanning periods.
  • Each voltage of the gate clock signals GCK5 to GCK8 repeats low, middle and high in a predetermined order. Here, after approximately two horizontal scanning periods low, it becomes approximately one horizontal scanning period middle, then approximately one horizontal scanning period high, and again approximately two horizontal scanning periods low.
  • the phase of the gate clock signal GCK6 is delayed by one horizontal scanning period with respect to the gate clock signal GCK5
  • the phase of the gate clock signal GCK7 is delayed by one horizontal scanning period with respect to the gate clock signal GCK6
  • the phase of the gate clock signal GCK8 is delayed by one horizontal scanning period with respect to the gate clock signal GCK7.
  • the phases of the gate clock signals GCK5 to GCK8 are also shifted by one horizontal scanning period.
  • the other one of the gate clock signals GCK5 to GCK8 is middle, and the other two indicate low.
  • the gate clock signal GCK5 becomes middle, and the gate clock signals GCK7 and GCK8 indicate low.
  • the gate clock signal GCK7 is middle, and the gate clock signals GCK8 and GCK5 indicate low.
  • the buffer unit 15t of the module 15m converts the gate clock signals GCK5, GCK6, GCK7, and GCK8 into the gate signals GLp + 1 , GLp + 2 , GLp + 3, and GL according to the selection signal output from the stage unit 15s. Output as p + 4 . If the gate clock signals GCK5 to GCK8 are low when the buffer unit 15t is selected by the selection signal, the gate signal indicates an off voltage corresponding to the non-selection of the gate wiring G. For this reason, the applied voltage of the liquid crystal capacitance corresponding to the gate wiring G is not substantially changed. If the gate clock signals GCK5 to GCK8 are middle when the buffer unit 15t is selected by the selection signal, the gate signal indicates the reference potential.
  • the potential of the pixel electrode 11 in the adjacent row can be set to the reference potential by using this gate signal. If the gate clock signals GCK5 to GCK8 are high when the buffer unit 15t is selected by the selection signal, the gate signal indicates an on-voltage corresponding to the selection of the gate line G, and the liquid crystal capacitance corresponding to the gate line G has A voltage corresponding to the potential of the signal electrode 21 at that time is applied.
  • the stage unit 15s of the module 15m p + 1 generates a selection signal based on the gate clock signal GCK1.
  • the buffer unit 15t generates the gate signal GL p + 1 based on the selection signal and the gate clock signal GCK5.
  • the buffer unit 15t outputs the gate clock signal GCK5 as the gate signal GL p + 1 .
  • the stage unit 15s of the module 15m p + 2 generates a selection signal based on the gate clock signal GCK2.
  • the buffer unit 15t generates the gate signal GL p + 2 based on the selection signal and the gate clock signal GCK6.
  • the buffer unit 15t outputs the gate clock signal GCK6 as the gate signal GL p + 2 .
  • the source s of the switching element 12 is electrically connected to the adjacent gate line G, and in order to set the potential of the pixel electrode 11 to the reference potential when the switching element 12 is turned on, Although the potential of the gate wiring G is set as the reference potential, the present invention is not limited to this.
  • the source s of the switching element 12 is electrically connected to a gate line G that is separated by two or more rows, and the gate line G is used to set the potential of the pixel electrode 11 to the reference potential when the switching element 12 is turned on. May be set as the reference potential.
  • a reference potential line (not shown) whose potential is set to the reference potential in advance may be provided, and the source of the switching element 12 may be connected to the reference potential line.
  • the reference potential line is preferably provided in parallel with the gate wiring G.
  • the aperture ratio can be increased by using different gate wirings G without providing a reference potential line. In particular, by using the adjacent gate wiring G, the aperture ratio can be effectively increased.
  • the gate signal has changed to three levels, but the present invention is not limited to this.
  • the gate signal may change to the low and high levels without going through the middle.
  • the liquid crystal display device 100 of the present embodiment has the same configuration as that of the liquid crystal display device described above in the first embodiment, except that the gate driver 15 is separated and provided at different positions in the frame region 104. In order to avoid redundancy, redundant description is omitted.
  • the frame area 104 has areas 104 a and 104 b that face each other in the row direction with the display area 102 interposed therebetween.
  • the regions 104a and 104b may be referred to as a first region and a second region, respectively.
  • the gate driver 15 includes a gate driver 15a provided in the region 104a and a gate driver 15b provided in the region 104b.
  • the gate driver 15 a supplies a gate signal to the odd-numbered gate wiring G
  • the gate driver 15 b supplies a gate signal to the even-numbered gate wiring G.
  • the gate driver 15a generates a gate signal supplied to the odd-numbered gate wirings G based on the gate clock signals GCK1, GCK3, GCK5, and GCK7. Further, the gate driver 15b generates a gate signal to be supplied to the even-numbered gate wirings based on the gate clock signals GCK2, GCK4, GCK6, and GCK8. Gate clock wirings LGCK1, LGCK3, LGCK5, and LGCK7 are provided in the region 104a, and gate clock wirings LGCK2, LGCK4, LGCK6, and LGCK8 are provided in the region 104b.
  • the module 15m generates a gate signal based on two gate clock signals.
  • the stage unit 15s generates a selection signal based on any one of the gate clock signals GCK1 to GCK4, and the buffer unit 15t performs gate operation according to the selection signal. Any one of the clock signals GCK5 to GCK8 is output as a gate signal.
  • the module 15m of the gate driver 15a supplies a gate signal generated based on the gate clock signals GCK1 and GCK5 to the gate wiring G 2r + 1 .
  • the module 15m 2r + 3 supplies a gate signal generated based on the gate clock signals GCK3 and GCK7 to the gate wiring G 2r + 3 .
  • the module 15m 2r + 5 supplies a gate signal generated based on the gate clock signals GCK1 and GCK5 to the gate wiring G 2r + 5 .
  • the module 15m 2r + 7 (not shown) supplies a gate signal generated based on the gate clock signals GCK3 and GCK7 to the gate wiring G 2r + 7 (not shown).
  • the module 15m 4x + 1 (x is an integer of 0 or more) of the gate driver 15a generates the gate signal based on the gate clock signals GCK1 and GCK5, and the module 15m 4x + 3 includes the gate clock signal GCK3 and A gate signal is generated based on GCK7.
  • the module 15m 2r + 2 supplies a gate signal generated based on the gate clock signals GCK2 and GCK6 to the gate wiring G 2r + 2 .
  • the module 15m 2r + 4 supplies a gate signal generated based on the gate clock signals GCK4 and GCK8 to the gate wiring G 2r + 4 .
  • the module 15m 2r + 6 supplies a gate signal generated based on the gate clock signals GCK2 and GCK6 to the gate wiring G 2r + 6 .
  • the module 15m 2r + 8 (not shown) supplies a gate signal generated based on the gate clock signals GCK4 and GCK8 to the gate wiring G 2r + 8 (not shown).
  • the module 15m 4x + 2 (x is an integer of 0 or more) of the gate driver 15b generates a gate signal based on the gate clock signals GCK2 and GCK6, and the module 15m 4x + 4 receives the gate clock signals GCK4 and GCK8. Based on this, a gate signal is generated.
  • the interval between the modules 15m arranged in the column direction can be increased, and the length of the frame region 104 in the column direction can be increased. Shortening is possible.
  • the number of gate clock lines LGCK1 to LGCK8 in each of the regions 104a and 104b is reduced, interference between the gate clock lines can be reduced.
  • each module 15m generates a gate signal based on two gate clock signals, but the present invention is not limited to this.
  • Each module 15m may generate a gate signal based on three gate clock signals.
  • the module 15m 4x + 1 (x is an integer of 0 or more) of the gate driver 15a generates a gate signal based on the gate clock signals GCK1, GCK3, and GCK5, and the module 15m 4x + 3 includes the gate clock signal GCK1,
  • a gate signal may be generated based on GCK3 and GCK7.
  • the module 15m 4x + 2 (x is an integer of 0 or more) of the gate driver 15b generates a gate signal based on the gate clock signals GCK2, GCK4, and GCK6, and the module 15m 4x + 4 generates the gate clock signals GCK2, GCK4, and A gate signal may be generated based on GCK8.
  • FIG. 7 shows a schematic diagram of the liquid crystal display device 100 of the present embodiment.
  • the liquid crystal display device 100 according to the present embodiment is a second embodiment except that the modules 15m are connected in cascade, and each module 15m generates a gate signal based on two gate clock signals and a signal from the adjacent module 15m. 1 has the same configuration as the liquid crystal display device described above, and redundant description is omitted to avoid redundancy.
  • the gate driver 15 includes a gate driver 15a having a module 15m for supplying a gate signal to the odd-numbered gate wiring G, and a gate driver 15b having a module 15m for supplying a gate signal to the even-numbered gate wiring G.
  • the gate drivers 15a and 15b are provided in the first region 104a and the second region 104b of the frame region 104, respectively.
  • modules 15m are cascade-connected, and a cascade signal is input to the module 15m from the adjacent module 15m, and this module 15m outputs a cascade signal to the adjacent module 15m. .
  • FIG. 8 shows an example of input signals and output signals of the modules 15m 2r + 1 , 15m 2r + 3 and 15m 2r + 5 of the gate driver 15a.
  • the module 15m includes the stage unit 15s and the buffer unit 15t.
  • the stage portions 15s of the modules 15m 2r + 1 , 15m 2r + 3 , 15m 2r + 5 ... Are shown as stage portions 15s 2r + 1 , 15s 2r + 3 , 15s 2r + 5.
  • the buffer units 15t of the modules 15m 2r + 1 , 15m 2r + 3 , 15m 2r + 5 ... Are indicated as buffer units 15t 2r + 1 , 15t 2r + 3 , 15t 2r + 5. There is.
  • the module 15m 2r + 1 is located at the (r + 1) th of the gate driver 15a, and the modules 15m 2r-1 , 15m 2r + 3, ... Are located at the rth , r + 2th,. is doing.
  • a cascade signal is output from a certain module 15m to the adjacent module 15m, and a cascade signal is input from the module 15m adjacent to the module 15m.
  • the module 15 m 2r + 1 signals output from the cascade signal Z r + 1 and shown, module 15m 2r-1, 15m 2r + 3 cascade signal a signal output from the ⁇ ⁇ ⁇ Z r, Z It may be indicated as r + 2 ...
  • module 15m 2r + 1 focus on module 15m 2r + 1 .
  • the gate clock signal GCK1 and the cascade signals Z r and Z r + 2 are input to the stage unit 15s 2r + 1 .
  • the stage unit 15s 2r + 1 generates a cascade signal Z r + 1 and a signal VC based on these signals.
  • the cascade signals Z r and Z r + 2 are signals output from the stage units 15s 2r-1 and 15s 2r + 3 .
  • a gate clock signal GCK5 and a signal VC (a cascade signal Zr + 2 if necessary) are input to the buffer unit 15t2r + 1 .
  • the buffer unit 15t 2r + 1 generates a gate signal GL 2r + 1 based on these signals.
  • the buffer unit 15t 2r + 1 outputs the gate clock signal GCK5 as the gate signal GL 2r + 1 .
  • the signal VC is also called a selection signal.
  • the gate clock signal GCK3 and the cascade signals Z r + 1 and Z r + 3 are input to the stage unit 15s 2r + 3 .
  • the stage unit 15s 2r + 3 generates a cascade signal Z r + 2 and a signal VC based on these signals.
  • a gate clock signal GCK7 and a signal VC (a cascade signal Zr + 3 as necessary) are input to the buffer unit 15t2r + 3 .
  • the buffer unit 15t 2r + 3 generates a gate signal GL 2r + 3 based on these signals.
  • the stage portion 15s of the module 15m inputs and outputs signals with the stage portion 15s of the adjacent module 15m. For this reason, a shift register is configured by the stage portions 15s of the plurality of modules 15m.
  • the module 15m 2r + 1 includes the stage unit 15s 2r + 1 and the buffer unit 15t 2r + 1 . Further, the module 15 m 2r + 1, and terminal GCK1, GCK5 the gate clock signal GCK1, GCK5 is input, cascade signal Z r, terminal Z r where Z r + 2 are input, and Z r + 2, the gate Terminals GL 2r + 1 and Z r + 1 from which the signal GL 2r + 1 and the cascade signal Zr + 1 are output are provided.
  • the stage unit 15s 2r + 1 includes a pull-up unit 151, a pull-down unit 152, and a pull-up driving unit 153.
  • the pull-up unit 151 includes an NMOS transistor M1.
  • Transistor M1 has a drain connected to terminal GCK1, a gate connected to node N1, and a source connected to node N2.
  • Node N2 is connected to terminal Z r + 1 .
  • the pull-down unit 152 includes an NMOS transistor M2.
  • Transistor M2 has a drain connected to node N2, a gate connected to terminal Zr + 2 , and a source connected to terminal VSS.
  • the terminal VSS is grounded, for example.
  • the pull-up driving unit 153 includes a capacitor C and transistors M3 and M4.
  • the capacitor C is disposed between the node N1 and the node N2, and is also called a bootstrap capacitor.
  • Transistor M3 has a drain and a gate each connected to the terminal Z r, and a source connected to the node N1.
  • Transistor M4 has a drain connected to node N1, a gate connected to terminal Zr + 2 , and a source connected to terminal VSS.
  • the buffer unit 15t 2r + 1 includes transistors M5 and M6.
  • Transistor M5 has a drain connected to terminal GCK5, a gate connected to node N1, and a source connected to terminal GL 2r + 1 .
  • Transistor M6 has a drain connected to terminal GL 2r + 1 , a gate connected to terminal Z r + 2 , and a source connected to terminal VSS. Note that although the sources of the transistors M2, M4, and M6 are connected to the terminal VSS here, the potentials of these terminals VSS are not necessarily equal.
  • the selection signal VC indicates the potential of the node N1.
  • the phase of the gate clock signal GCK3 is substantially shifted by two horizontal scanning periods with respect to the gate clock signal GCK1.
  • the phase of the gate clock signal GCK7 is substantially shifted by two horizontal scanning periods with respect to the gate clock signal GCK5.
  • the capacitor C begins to be charged in response to the rise of the cascade signal Z r.
  • the charging voltage of the capacitor C is charged to be equal to or higher than the gate-source threshold voltage of the transistor M1, the transistor M1 is turned on.
  • the gate clock signal GCK1 when cascade signal Z r rises from low to high indicates a low.
  • cascade signal Z r falls from high to low, the potential of the node N1 due to the capacitor C (i.e., selection signal VC) is maintained at the middle.
  • the gate clock signal GCK1 rises from low to high
  • the node N2 (and the cascade signal Z r + 1 ) changes from low to high.
  • the potential of the node N1 (and the signal VC) changes from middle to high in accordance with the change in the potential of the node N2.
  • Such further rising of the signal VC by the gate clock signal GCK1 is also called bootstrap. Thereby, the ON state of the transistor M5 is reliably maintained.
  • the gate clock signal GCK5 rises to high through the middle from low.
  • the selection signal VC indicates middle or high
  • the gate clock signal GCK5 is output from the terminal GL 2r + 1 as the gate signal GL 2r + 1 . In this way, the three-state gate signal GL 2r + 1 is output.
  • the selection signal VC falls from high to middle.
  • the cascade signal Z r + 2 rises from low to high, the transistor M2 is turned on, and the selection signal VC falls from middle to low.
  • the buffer unit 15t 2r + 1 is not selected until the next writing.
  • the gate signal GL 2r + 1 is generated as described above.
  • the gate clock signal GCK5 is not attenuated substantially in the buffer unit 15t 2r + 1 .
  • the signal GL 2r + 1 can be output.
  • the cascade signal Z r + 1 rises from low to high and the gate clock signal GCK1 falls from high to low as the gate clock signal GCK1 rises from low to high in the module 15m 2r + 1 . Accordingly, the cascade signal Z r + 1 falls from high to low.
  • the cascade signal Z r + 2 rises from low to high as the gate clock signal GCK3 rises from low to high in the module 15m 2r + 3 , and cascades as the gate clock signal GCK3 falls from high to low.
  • Signal Z r + 2 falls from high to low.
  • the selection signal VC rises from middle to high, and the gate clock signal GCK5 is output as the gate signal GL 2r + 1 .
  • the gate clock signal GCK5 is output via the terminal VSS.
  • the selection signal VC is high (that is, when the gate clock signal GCK1 is high)
  • the cascade signal Z r + 2 is preferably low (that is, the gate clock signal GCK3 is low).
  • the gate clock signals GCK1 and GCK3 do not become high at the same time. Specifically, it is preferable that the gate clock signal GCK1 rises from low to high after the gate clock signal GCK3 falls from high to low. Similarly, it is preferable that the gate clock signal GCK3 rises from low to high after the gate clock signal GCK1 falls from high to low. Thereby, it is possible to suppress the gate clock signal GCK5 from being output via the terminal VSS in the module 15m.
  • the module 15m of the gate driver 15b is also the same.
  • the gate clock signal GCK2 rises from low to high after the gate clock signal GCK4 falls from high to low.
  • the gate clock signal GCK4 rises from low to high after the gate clock signal GCK2 falls from high to low.
  • dummy modules may be provided at both ends of each module 15m of the gate drivers 15a and 15b.
  • the gate driver 15 has the gate drivers 15a and 15b provided in the regions 104a and 104b facing each other in the row direction through the display region 102 in the frame region 104.
  • the invention is not limited to this.
  • the gate driver 15 may be provided on one side with respect to the display region 102.
  • the module 15 m 2r + 3, the module 15 m 2r + 1, cascade signal from 15m 2r + 5 Z 2r + 1 , Z 2r + 5 is inputted, likewise, the module 15 m 2r + 4, cascade signal Z 2r + 2, Z 2r + 6 from the module 15m 2r + 2, 15m 2r + 6 is input.
  • the liquid crystal display device 100 of this embodiment has the same configuration as the above-described liquid crystal display device except that the rising and falling edges of the gate clock signals GCK1 to GCK8 satisfy a predetermined relationship. In order to avoid redundancy, redundant description is omitted.
  • FIG. 10A shows waveform diagrams of the gate clock signals GCK1 to GCK8 in the liquid crystal display device 100 of the present embodiment.
  • the gate clock signal GCK1 rises from low to high in synchronization with the rise of the gate clock signal GCK5 from low to middle.
  • the gate clock signal GCK2 rises from low to high in synchronization with the rise of the gate clock signal GCK6 from low to middle
  • the gate clock signal GCK3 goes to low in synchronization with the rise of the gate clock signal GCK7 from low to middle.
  • the gate clock signal GCK4 rises from low to high in synchronization with the rise of the gate clock signal GCK8 from low to middle.
  • FIG. 10B shows a schematic diagram of the module 15m 2r + 1 .
  • FIG. 10B shows the same configuration as FIG. 9A, and redundant description is omitted to avoid redundancy.
  • ⁇ VC ⁇ GCK ⁇ (C C + C M1 ) / (C C + C M1 + C M3 + C M4 + C M5 ) It is expressed.
  • ⁇ GCK represents a potential change amount when GCK1 changes from low to high
  • C C represents a capacitance value of the capacitor C
  • C M1 to C M6 represent respective capacitance values of the transistors M1 to M6.
  • the potential change amount ⁇ VC since the potential change amount ⁇ VC increases due to the synchronization of the gate clock signals GCK1 and GC5, the driving force of the transistor M5 increases, and thereby the gate signal GL. 2r + 1 rise time can be shortened.
  • the rise timing of the gate clock signals GCK1 to GCK4 from low to high is synchronized with the rise timing of GCK5 to GCK8 input to the same module 15m from low to middle.
  • the rise time of the gate signal can be shortened.
  • the gate signal of the adjacent gate wiring G rises from low to middle before the voltage of the gate signal of a certain gate wiring G rises from middle to high. Further, it is preferable that the gate signal of an adjacent gate line G rises from middle to high after the voltage of the gate signal of a certain gate line G falls from high to low.
  • the gate signals GL p + 1 to GL p + 8 are three-state signals, and the voltages of the gate signals GL p + 1 to GL p + 8 are L (low), M (middle), and H ( The level changes to “High”.
  • Each of the gate signals GL p + 1 to GL p + 8 becomes high at the time of writing, becomes middle immediately before writing or immediately after writing, and becomes low during other periods.
  • the gate signals GL p + 1 to GL p + 8 become middle immediately before writing, become high at the time of writing, and then become low.
  • the phase of the gate signal GL p + 2 is delayed by one horizontal scanning period with respect to the gate signal GL p + 1
  • the phase of the gate signal GL p + 3 is delayed by one horizontal scanning period with respect to the gate signal GL p + 2 . Yes.
  • the phases of the gate signals GL p + 1 to GL p + 8 are shifted by one horizontal scanning period.
  • the gate signal GL p + 1 becomes middle, and the gate signal GL p + 2 remains low.
  • Gate signal GL p + 1 is a middle, this voltage is lower than the threshold voltage of the TFT12 p + 1, TFT12 p + 1 remain unselected.
  • the gate signal GL p + 1 becomes high and the gate signal GL p + 2 becomes middle.
  • Gate signal GL p + 1 is high, and therefore the voltage is higher than the threshold voltage of the TFT12 p + 1, TFT12 p + 1 is selected, writing is performed.
  • the drain d of the TFT 12 p + 1 is connected to the pixel electrode 11 p + 1
  • the source s of the TFT 12 p + 1 is connected to the gate wiring G p + 2 . Since the middle level of the gate signal GL p + 2 corresponds to the reference potential, the pixel electrode 11 p + 1 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 1 and the signal electrode 21 is horizontal. A predetermined voltage corresponding to the potential of the signal electrode 21 in the scanning period 3 is applied.
  • the potential of the gate signal GL p + 2 changes from low to middle before the potential of the gate signal GL p + 1 changes from middle to high. Change.
  • the fluctuation of the reference potential of the pixel electrode 11 p + 1 can be suppressed and the influence of noise can be reduced.
  • the gate signal GL p + 1 becomes low and the gate signal GL p + 2 becomes high. Since the gate signal GL p + 1 is low, the TFT 12 p + 1 is not selected, and the voltage between the pixel electrode 11 p + 1 and the signal electrode 21 is the signal electrode 21 and the pixel electrode 11 in the horizontal scanning period 3. Is maintained at a voltage between.
  • the potential of the gate signal GL p + 2 rises from middle to high after the potential of the gate signal GL p + 1 falls from high to low. .
  • the fluctuation of the reference potential of the pixel electrode 11 p + 1 during the period in which the TFT 12 p + 1 is on can be suppressed, and the influence of noise can be reduced.
  • the gate signal of the adjacent gate wiring G rises from low to middle before the voltage of the gate signal of a certain gate wiring G rises from middle to high. Further, it is preferable that the gate signal of an adjacent gate line G rises from middle to high after the voltage of the gate signal of a certain gate line G falls from high to low.
  • the gate clock signals GCK5 to GCK8 are output as gate signals in the period selected by the selection signal VC. Therefore, it is preferable that the gate clock signal GCK6 rises from low to middle before the gate clock signal GCK5 rises from middle to high. It is also preferable that the gate clock signal GCK6 rises from middle to high after the gate clock signal GCK5 falls from high to low.
  • the gate clock signal GCK7 rises from low to middle before the gate clock signal GCK6 rises from middle to high, and the gate clock signal GCK7 rises after the gate clock signal GCK6 falls from high to low. Preferably rises from middle to high. Further, it is preferable that the gate clock signal GCK8 rises from low to middle before the gate clock signal GCK7 rises from middle to high, and after the gate clock signal GCK7 falls from high to low, the gate clock signal GCK8 rises. It is preferable to rise from middle to high.
  • the gate clock signal GCK5 rises from low to middle before the gate clock signal GCK8 rises from middle to high, and after the gate clock signal GCK8 falls from high to low, the gate clock signal GCK5 rises. It is preferable to rise from middle to high.
  • the liquid crystal display device 100 of the present embodiment has the same configuration as the above-described liquid crystal display device except that the low, middle, and high potentials of the gate clock signals GCK5 to GCK8 satisfy a predetermined relationship, and is redundant. In order to avoid this, duplicate explanation is omitted.
  • the voltages of the gate clock signals GCK5, GCK6, GCK7, and GCK8 change in the order of low, middle, and high.
  • the gate clock signals GCK5, GCK6, GCK7, and GCK8 are output as gate signals for a period selected by the selection signal.
  • the high and middle potential differences of the gate clock signals GCK5, GCK6, GCK7, and GCK8 are larger than the sum of the maximum potential difference of the signal electrode 21 and the threshold voltage of the switching element 12, respectively.
  • ⁇ VS represents the maximum value of the amplitude of the video signal
  • Vt represents the threshold voltage of the switching element 12
  • the potential difference between high and middle in the gate clock signal GCK5 is ⁇ VS + Vt or more.
  • the potential of the signal electrode 21 is inverted every horizontal scanning period with respect to the reference potential to suppress the deterioration of display characteristics.
  • the relationship between the potential of the signal electrode 21 and the reference potential is also called polarity, and the polarity is inverted every horizontal scanning period.
  • the polarity is inverted every horizontal scanning period.
  • the liquid crystal display device 100 is normally black, when white is displayed over a plurality of horizontal scanning periods, the amount of change in the potential of the signal electrode 21 shows a maximum value.
  • the potential of the pixel electrode 11 may be higher by the amplitude of the video signal (on the + side) at the maximum, but switching can be performed by setting the middle and high potential differences as described above.
  • the element (for example, TFT) 12 can be reliably operated in the linear region.
  • the middle and low potential differences are preferably larger than the difference between the maximum potential difference of the signal electrode 21 and the threshold voltage of the switching element 12. That is, the potential difference between the middle and the low is equal to or greater than ⁇ VS ⁇ Vt.
  • ⁇ VS and Vt are the maximum value of the amplitude of the video signal and the threshold voltage of the switching element 12, respectively, as described above.
  • the liquid crystal display device 100 of the present embodiment is the same as the liquid crystal display device described above except that the arrangement relationship of the pixel electrodes, switching elements, and gate wirings, and the order of changes in the levels of the gate clock signals GCK5 to GCK8 and the gate signal are different. In order to avoid redundancy, redundant description is omitted.
  • FIG. 13A shows an equivalent circuit of the liquid crystal display device 100 of the present embodiment.
  • Gate wiring pixel electrode 11 p + 2 are arranged between the G p + 1 and the gate line G p + 2, the pixel electrode 11 between the gate line G p + 2 and the gate wiring G p + 3 p +3 is placed.
  • the source s of the TFT 12 is connected to the gate line G that is selected before the gate g of the TFT 12.
  • the drain d of the TFT 12 p + 2 is electrically connected to the pixel electrode 11 p + 2
  • the source s of the TFT 12 p + 2 is electrically connected to the gate wiring G p + 1 .
  • Each module 15m includes a stage unit 15s and a buffer unit 15t.
  • Gate clock signals GCK1 to GCK4 are input to the stage unit 15s, and the stage unit 15s generates selection signals from the gate clock signals GCK1 to GCK4.
  • Gate clock signals GCK5 to GCK8 are input to the buffer unit 15t, and the buffer unit 15t generates gate signals GL p + 1 to GL p + 8 from the selection signal of the stage unit 15s and the gate clock signals GCK5 to GCK8.
  • FIG. 13B shows voltage waveforms of the gate clock signals GCK 1 to GCK 8 and the gate signals GL p + 1 to GL p + 8 of the liquid crystal display device 100.
  • the phase of the gate signal GL p + 2 is delayed by one horizontal scanning period with respect to the gate signal GL p + 1
  • the phase of the gate signal GL p + 3 is delayed by one horizontal scanning period with respect to the gate signal GL p + 2 . Yes.
  • the phases of the gate signals GL p + 1 to GL p + 8 are shifted by one horizontal scanning period.
  • the pixels in the p + 2 row that is, the gate wiring G p + 2 , the gate signal GL p + 2 , the pixel electrode 11 p + 2 and the TFT 12 p + 2
  • the pixels in the p + 3 row that is, the gate wiring
  • both the gate signal GL p + 2 and the gate signal GL p + 3 are low.
  • the TFT 12 p + 2 and the TFT 12 p + 3 are not selected.
  • the gate signal GL p + 2 becomes high and the gate signal GL p + 3 remains low.
  • Gate signal GL p + 2 is high, and therefore the voltage is higher than the threshold voltage of the TFT12 p + 2, TFT12 p + 2 is selected, writing is performed.
  • the drain d of the TFT 12 p + 2 is connected to the pixel electrode 11 p + 2
  • the gate g of the TFT 12 p + 2 is connected to the gate line G p + 2
  • the source s of the TFT 12 p + 2 is a gate wiring Connected to G p + 1 .
  • the gate line G p + 1 is middle.
  • the pixel electrode 11 p + 2 Since the middle level of the gate signal GL p + 1 corresponds to the reference potential, the pixel electrode 11 p + 2 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 2 and the signal electrode 21 is horizontal. A predetermined voltage corresponding to the potential of the signal electrode 21 in the scanning period 2 is applied.
  • the gate signal GL p + 2 becomes middle, and the gate signal GL p + 3 becomes high. While the gate signal GL p + 2 is a middle, because this voltage is lower than the TFT 12 p + 2 in the threshold voltage, TFT 12 p + 2 is not selected.
  • the gate signal GL p + 3 is high, and therefore the voltage is higher than the threshold voltage of the TFT12 p + 3, TFT12 p + 3 are selected, writing is performed.
  • the drain d of the TFT 12 p + 3 is connected to the pixel electrode 11 p + 3, and the source s of the TFT 12 p + 3 is connected to the gate wiring G p + 2 .
  • the pixel electrode 11 p + 3 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 3 and the signal electrode 21 is horizontal. A predetermined voltage corresponding to the potential of the signal electrode 21 in the scanning period 3 is applied.
  • the gate signal GL p + 2 becomes low and the gate signal GL p + 3 becomes middle. Since the gate signal GL p + 2 is low, the TFT 12 p + 2 is not selected, and the voltage between the pixel electrode 11 p + 2 and the signal electrode 21 is the signal electrode 21 and the pixel electrode 11 in the horizontal scanning period 2. Is maintained at a voltage between. Note that the drain d of the TFT 12 p + 4 is connected to the pixel electrode 11 p + 4, and the source s of the TFT 12 p + 4 is connected to the middle gate wiring G p + 3 .
  • the pixel electrode 11 p + 4 is set to the reference potential, and the liquid crystal layer 30 between the pixel electrode 11 p + 4 and the signal electrode 21 has a predetermined potential corresponding to the potential of the signal electrode 21 in the horizontal scanning period 4. A voltage is applied.
  • the gate clock signals GCK1 to GCK8 are inverted to low and high every two horizontal scanning periods.
  • the phase of the gate clock signal GCK2 is delayed by one horizontal scanning period with respect to the gate clock signal GCK1
  • the phase of the gate clock signal GCK3 is delayed by one horizontal scanning period with respect to the gate clock signal GCK2
  • the phase of the gate clock signal GCK4. Is delayed by one horizontal scanning period with respect to the gate clock signal GCK3.
  • the phases of the gate clock signals GCK1 to GCK4 are shifted by one horizontal scanning period.
  • the gate clock signals GCK5 to GCK8 are three-state signals, and the voltages of the gate clock signals GCK5 to GCK8 change to L (low), M (middle), and H (high) levels.
  • the voltages of the gate clock signals GCK5 to GCK8 change periodically every four horizontal scanning periods.
  • Each voltage of the gate clock signals GCK5 to GCK8 repeats low, middle and high in a predetermined order. Here, after approximately two horizontal scanning periods low, it becomes approximately one horizontal scanning period high, then approximately one horizontal scanning period middle, and again approximately two horizontal scanning periods low.
  • the phase of the gate clock signal GCK6 is delayed by one horizontal scanning period with respect to the gate clock signal GCK5
  • the phase of the gate clock signal GCK7 is delayed by one horizontal scanning period with respect to the gate clock signal GCK6, and the phase of the gate clock signal GCK8. Is delayed by one horizontal scanning period with respect to the gate clock signal GCK7.
  • the phases of the gate clock signals GCK5 to GCK8 are also shifted by one horizontal scanning period.
  • the gate clock signals GCK5 to GCK8 are output as the gate signal GL.
  • the stage unit 15s of the module 15m p + 2 generates a selection signal based on the gate clock signal GCK2.
  • the buffer unit 15t generates the gate signal GL p + 2 based on the selection signal and the gate clock signal GCK6.
  • the buffer unit 15t outputs the gate clock signal GCK6 as the gate signal GL p + 2 .
  • the stage unit 15s of the module 15m p + 3 generates a selection signal based on the gate clock signal GCK3.
  • the buffer unit 15t generates the gate signal GL p + 3 based on the selection signal and the gate clock signal GCK7.
  • the buffer unit 15t outputs the gate clock signal GCK7 as the gate signal GL p + 3 .
  • the voltage amplitude of the gate clock signal GCK5 can be increased at the rise of the gate clock signal GCK1 and the gate clock signal GCK5 as compared with the liquid crystal display device of the first embodiment described above. Can be further increased, and the rise time of the gate signal can be further shortened.
  • the source s of the switching element 12 is electrically connected to the adjacent gate line G, and in order to set the potential of the pixel electrode 11 to the reference potential when the switching element 12 is turned on, Although the potential of the gate wiring G is set to the reference potential, the present invention is not limited to this.
  • the source s of the switching element 12 is electrically connected to a gate line G that is separated by two or more rows, and the gate line G is used to set the potential of the pixel electrode 11 to the reference potential when the switching element 12 is turned on. May be set to the reference potential.
  • the gate driver 15 includes gate drivers 15a and 15b provided in different regions 104a and 104b as described above with reference to FIGS. You may have.
  • the gate signal is generated based on at least two of the eight gate clock signals GC1 to GCK8, but the present invention is not limited to this.
  • the number of gate clock signals may not be eight.
  • a liquid crystal display device suitable for narrowing the frame area can be provided.
  • a liquid crystal display device is suitably used for small and medium devices such as electronic books, mobile phones, and smartphones.

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Abstract

　本発明による液晶表示装置（１００）は、画素電極（１１）、ゲート配線（Ｇ）およびスイッチング素子（１２）を有する第１基板（１０）と、互いに電気的に独立した複数の信号電極（２１）を有する第２基板（２０）と、第１基板および第２基板の間に位置する液晶層（３０）とを備える。第１基板は、ゲート配線に供給されるゲート信号を生成するゲートドライバ（１５）をさらに有する。第２基板は、外部接続端子部（２４）をさらに有する。ゲートドライバには外部接続端子部を介して入力された信号が供給される。本発明によると、額縁領域の狭小化に適した対向ソース構造の液晶表示装置が提供される。

Description

液晶表示装置
　本発明は液晶表示装置に関する。
　液晶表示装置は、軽量、薄型および低消費電力等の利点を有しており、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても利用されている。さらに、現在でも、消費電力のさらなる低減を図るとともに額縁領域の狭小化を含む小型化が検討されている。
　現在主に汎用されている液晶表示装置は、ゲート配線、ソース配線、画素電極およびスイッチング素子が設けられた一方の基板と、複数の画素電極に共通して対向する対向電極が設けられた他方の基板とを備えている。この液晶表示装置では、典型的には、電位が一定の対向電極に対して画素電極の電位を変化させて液晶層の透過率を制御することによって、所定の階調の表示を行っている。
　また、別の液晶表示装置として、一方の基板に、画素電極、スイッチング素子およびゲート配線が設けられ、他方の基板に、対向電極に代えてストライプ状の信号電極（データ配線）が設けられた構成が知られている（例えば、特許文献１参照）。この液晶表示装置では、典型的には、画素電極の設けられた基板とは異なる基板に設けられた信号電極の電位を変化させることにより、適切な階調で表示を行う。このような構成は対向ソース構造または対向マトリクス構造とも呼ばれる。対向ソース構造では、アクティブマトリクス基板ではなく対向基板に信号電極が設けられているため、アクティブマトリクス基板におけるソース配線とゲート配線との短絡を抑制するとともに寄生容量に起因する信号遅延を抑制することができる。なお、特許文献１の液晶表示装置では、スイッチング素子のソースは隣接するゲート配線と電気的に接続されるとともに、各ゲート信号を３つのレベルで変化させており、これにより、書き込み時の画素電極を基準電位に設定して、適切な書き込みを行っている。
特開昭６３－６８８１８号公報
　本願発明者は、単純に作製した対向ソース構造の液晶表示装置では額縁領域の狭小化を図ることができないことを見い出した。
　本発明は、上記課題を鑑みてなされたものであり、その目的は、額縁領域の狭小化に適した液晶表示装置を提供することにある。
　本発明による液晶表示装置は、複数の行および複数の列のマトリクス状に配列された複数の画素電極と、それぞれが行方向に延びる複数のゲート配線と、それぞれがゲート、ソースおよびドレインを有する複数のスイッチング素子であって、前記複数のスイッチング素子のそれぞれの前記ドレインは対応する画素電極と電気的に接続されており、前記複数のスイッチング素子のそれぞれの前記ゲートは対応するゲート配線と電気的に接続されており、前記複数のスイッチング素子のうちの行方向に配列されたスイッチング素子の前記ソースは互いに電気的に接続されている、複数のスイッチング素子とを有する第１基板と、互いに電気的に独立した複数の信号電極を有する第２基板と、前記第１基板と前記第２基板との間に位置する液晶層とを備える液晶表示装置であって、前記第１基板は、前記ゲート配線に供給されるゲート信号を生成するゲートドライバをさらに有し、前記第２基板は、外部接続端子部をさらに有し、前記ゲートドライバには前記外部接続端子部を介して入力された信号が供給される。
　ある実施形態において、前記ゲートドライバは、ロー、ミドルおよびハイに変化するゲート信号を生成し、前記複数のスイッチング素子のそれぞれの前記ソースは、前記対応するゲート配線とは異なるゲート配線と電気的に接続されている。
　ある実施形態において、前記複数のスイッチング素子のそれぞれの前記ソースは、前記対応するゲート配線に隣接するゲート配線と電気的に接続されている。
　ある実施形態において、前記第２基板は、前記信号電極にビデオ信号を供給するソースドライバをさらに有する。
　ある実施形態において、前記第１基板は、表示領域および前記表示領域の周囲に位置する額縁領域を有しており、前記ゲートドライバは、前記額縁領域のうちの、前記表示領域を介して行方向に対向する第１領域および第２領域にそれぞれ設けられた第１ゲートドライバおよび第２ゲートドライバを有する。
　ある実施形態において、前記ゲートドライバは、前記複数のゲート配線に供給されるゲート信号をそれぞれ生成する複数のゲートドライバモジュールを有する。
　ある実施形態において、前記複数のゲートドライバモジュールのそれぞれは、隣接するゲートドライバモジュールと互いに信号の入出力を行うステージ部と、バッファ部とを有する。
　ある実施形態において、前記ステージ部はブートストラップキャパシタを含み、前記ステージ部は前記ブートストラップキャパシタに接続された配線を介して信号を前記バッファ部に出力する。
　ある実施形態において、前記ゲートドライバは、複数のゲートクロック信号に基づいてゲート信号を生成し、前記ゲートドライバは、所定の期間、一部のゲートクロック信号をゲート信号として出力する。
　ある実施形態において、前記複数のゲートクロック信号は、２水平走査期間ごとに反転する第１ゲートクロック信号と、前記第１ゲートクロック信号に対して位相が１水平走査期間シフトしている第２ゲートクロック信号と、前記第２ゲートクロック信号に対して位相が１水平走査期間シフトしている第３ゲートクロック信号と、前記第３ゲートクロック信号に対して位相が１水平走査期間シフトしている第４ゲートクロック信号と、所定の順番に４水平走査期間周期でロー、ミドルおよびハイに変化する第５ゲートクロック信号と、前記第５ゲートクロック信号に対して位相が１水平走査期間シフトしている第６ゲートクロック信号と、前記第６ゲートクロック信号に対して位相が１水平走査期間シフトしている第７ゲートクロック信号と、前記第７ゲートクロック信号に対して位相が１水平走査期間シフトしている第８ゲートクロック信号とを含む。
　ある実施形態において、前記第１ゲートクロック信号は前記第５ゲートクロック信号と同期して立ち上がる。
　ある実施形態において、前記第５ゲートクロック信号がミドルからハイに立ち上がるよりも先に、前記第６ゲートクロック信号がローからミドルに立ち上がる。
　ある実施形態において、前記第５ゲートクロック信号がハイからローに立ち下がった後に、前記第６ゲートクロック信号がミドルからハイに立ち上がる。
　ある実施形態において、前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれにおけるハイおよびミドルの電位差は、前記信号電極の最大電位差と前記スイッチング素子の閾値電圧との和よりも大きい。
　ある実施形態において、前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれにおけるミドルおよびローの電位差は、前記信号電極の最大電位差と前記スイッチング素子の閾値電圧との差よりも大きい。
　ある実施形態において、前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれは、ロー、ミドルおよびハイの順番に変化する。
　ある実施形態において、前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれは、ロー、ハイおよびミドルの順番に変化する。
　本発明によれば、額縁領域の狭小化に適した液晶表示装置を提供することができる。
（ａ）は本発明による液晶表示装置の第１実施形態の模式的な斜視図であり、（ｂ）は本実施形態の液晶表示装置の等価回路図である。 比較例１の液晶表示装置の模式的な斜視図である。 比較例２の液晶表示装置の模式的な斜視図である。 （ａ）は本実施形態の等価回路を示す図であり、（ｂ）は本実施形態の液晶表示装置におけるゲート信号の波形図である。 （ａ）は本実施形態の等価回路を示す図であり、（ｂ）は本実施形態の液晶表示装置におけるゲートクロック信号およびゲート信号の波形図である。 本発明による液晶表示装置の第２実施形態の等価回路を示す図である。 本発明による液晶表示装置の第３実施形態の模式図である。 本実施形態の液晶表示装置におけるゲートドライバの模式図である。 （ａ）は本実施形態の液晶表示装置におけるゲートドライバモジュールの模式図であり、（ｂ）は本実施形態の液晶表示装置の信号波形図である。 （ａ）は本発明による液晶表示装置の第４実施形態におけるゲート信号の電圧波形図であり、（ｂ）は本実施形態の液晶表示装置におけるゲートドライバモジュールの模式図である。 本実施形態の液晶表示装置におけるゲート信号およびゲートクロック信号の波形図である。 （ａ）は本発明による液晶表示装置の第５実施形態における信号波形図であり、（ｂ）はゲートクロック信号ＧＣＫ５～ＧＣＫ８のロー、ミドルおよびハイの電位の関係を示す模式図である。 （ａ）は本発明による液晶表示装置の第６実施形態の等価回路を示す図であり、（ｂ）は本実施形態の液晶表示装置におけるゲートクロック信号およびゲート信号の波形図である。
　以下、図面を参照して、本発明による液晶表示装置の実施形態を説明する。ただし、本発明は、以下の実施形態に限定されるものではない。
　（実施形態１）
　以下、本発明による液晶表示装置の第１実施形態を説明する。図１（ａ）に、本実施形態の液晶表示装置１００の模式的な斜視図を示し、図１（ｂ）に、液晶表示装置１００の等価回路を示す。
　本実施形態の液晶表示装置１００は、基板１０と、基板２０と、基板１０と基板２０との間に位置する液晶層３０とを備える。基板１０は、ゲート配線Ｇと、画素電極１１と、スイッチング素子１２とを有している。例えば、スイッチング素子１２として、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられる。基板１０はアクティブマトリクス基板またはＴＦＴ基板と呼ばれることがあり、基板２０は対向基板と呼ばれることがある。本明細書において、基板１０、２０をそれぞれ第１基板１０、第２基板２０と呼ぶことがある。
　複数の画素電極１１は、複数の行および複数の列のマトリクス状に配列されている。複数のゲート配線Ｇのそれぞれは行方向に延びている。複数のスイッチング素子１２のそれぞれはゲートｇ、ソースｓおよびドレインｄを有している。各スイッチング素子１２のドレインｄは対応する画素電極１１と電気的に接続されており、各スイッチング素子１２のゲートｇは対応するゲート配線Ｇと電気的に接続されている。複数のスイッチング素子１２のうちの行方向に配列されたスイッチング素子１２のソースｓは互いに電気的に接続されている。このため、同一行のスイッチング素子１２のソースｓの電位は互いに等しい。ただし、異なる行のスイッチング素子１２のソースｓの電位は互いに等しくなくてもよい。ここでは、スイッチング素子１２のソースｓはこのスイッチング素子１２のゲートｇに対応するゲート配線Ｇに隣接するゲート配線Ｇと電気的に接続されている。
　ＴＦＴ１２は、半導体層を含むＭＩＳまたはＭＯＳ構造を有している。半導体層は、アモルファス半導体層、多結晶半導体層または酸化物半導体層であってよい。例えば、半導体層はＩＧＺＯ（ＩｎＧａＺｎＯｘ）を含んでもよく、これにより、低リークおよび駆動力の増大を図ることができ、補助容量配線を省略するとともに高速駆動が可能となる。あるいは、半導体層はアモルファスシリコンまたは多結晶シリコンを含んでいてもよい。また、ＴＦＴ１２はボトムゲート構造であってもよく、あるいは、トップゲート構造であってもよい。
　基板２０は、それぞれが互いに電気的に独立した複数の信号電極２１を有している。液晶表示装置１００において、信号電極２１はゲート配線Ｇとほぼ直交するように列方向に延びている。信号電極２１は、その少なくとも一部が列方向に配列された画素電極１１のそれぞれと対向するように配置されている。例えば、信号電極２１はほぼ一定の幅で複数の画素電極１１と対向するように列方向に延びている。あるいは、各信号電極２１は、配線部と、配線部に接続されてそれぞれが列方向に配列された画素電極１１と対向する複数の電極部とを有してもよい。信号電極２１には階調電圧に相当するビデオ信号が供給される。信号電極２１、ビデオ信号はそれぞれソース電極、ソース信号とも呼ばれる。
　液晶層３０は、例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モードまたはＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｅｎｄ）モードであってもよい。あるいは、液晶層３０はＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モードまたはＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードであってもよい。また、液晶表示装置１００は透過型であってもよく、反射型であってもよい。あるいは、液晶表示装置１００は透過反射両用型であってもよい。
　液晶表示装置１００は、表示領域１０２および表示領域１０２の周囲に位置する額縁領域１０４を有している。画素電極１１、ＴＦＴ１２および信号電極２１は表示領域１０２に設けられる。
　液晶表示装置１００では、基板１０はゲートドライバ１５をさらに有しており、基板２０は外部接続端子部２４およびソースドライバ２５をさらに有している。外部接続端子部２４には入力基板４０が実装されている。入力基板４０として、例えば、フレキシブル回路基板（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ：ＦＰＣ）が用いられる。
　例えば、ソースドライバ２５はガラス基板上に実装される。ソースドライバ２５は集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）であってもよい。ソースドライバ２５は、入力基板４０から外部接続端子部２４を介して入力された信号に基づいて信号電極２１に供給されるビデオ信号を生成する。
　ゲートドライバ１５はゲート配線Ｇに供給されるゲート信号を生成する。本実施形態の液晶表示装置１００では、ゲートドライバ１５には外部接続端子部２４を介して入力された信号が供給される。具体的には、液晶表示装置１００の額縁領域１０４において、基板１０の端子部１７と基板２０の端子部２７とを電気的に接続するコンタクト部６０が設けられており、基板２０には外部接続端子部２４と端子部２７とを電気的に接続する配線２６が設けられており、基板１０には端子部１７とゲートドライバ１５とを電気的に接続する配線１６が設けられている。外部接続端子部２４から入力された信号は、配線２６、端子部２７、コンタクト部６０、端子部１７および配線１６を介してゲートドライバ１５に入力され、ゲートドライバ１５はこの信号に基づいて生成したゲート信号をゲート配線Ｇに供給する。ゲートドライバ１５はモノリシックで基板１０に形成されることが好ましい。
　ゲートドライバ１５からゲート配線Ｇに供給されたゲート信号が選択される（例えば、ゲート信号の電圧がハイになる）と、そのゲート配線Ｇと電気的に接続されたゲートｇを有するＴＦＴ１２がオン状態となる。ＴＦＴ１２がオン状態の期間に書き込みが行われる。具体的には、ＴＦＴ１２がオン状態の期間に、画素電極１１と画素電極１１に対向する信号電極２１との間の液晶層３０に、ビデオ信号に対応する電圧が印加され、適切な階調で表示が行われる。なお、ＴＦＴ１２がオン状態の期間に、画素電極１１は基準電位となることが好ましい。基準電位は、例えば接地電位である。
　以下、比較例１および２の液晶表示装置と比較して本実施形態の液晶表示装置１００の利点を説明する。
　まず、図２を参照して比較例１の液晶表示装置の構成を説明する。図２に比較例１の液晶表示装置８００の模式的な斜視図を示す。
　液晶表示装置８００は、基板８１０と、基板８２０と、基板８１０と基板８２０との間に位置する液晶層８３０とを備える。基板８１０は、ゲート配線Ｇと、画素電極８１１と、ＴＦＴ８１２とを有している。基板８２０は、互いに電気的に独立した信号電極８２１を有している。
　液晶表示装置８００では、基板８１０に、外部接続端子部８１４およびゲートドライバ８１５が設けられており、外部接続端子部８１４に入力基板８４０ａが実装されている。ゲートドライバ８１５は、入力基板８４０ａから外部接続端子部８１４を介して入力された信号に基づいてゲート信号を生成し、ゲート信号をゲート配線Ｇに供給する。また、基板８２０に、外部接続端子部８２４およびソースドライバ８２５が設けられており、外部接続端子部８２４に入力基板８４０ｂが実装されている。ソースドライバ８２５は、入力基板８４０ｂから外部接続端子部８２４を介して入力された信号に基づいてビデオ信号を生成し、ビデオ信号を信号電極８２１に供給する。
　次に、図３を参照して比較例２の液晶表示装置の構成を説明する。図３に比較例２の液晶表示装置９００の模式的な斜視図を示す。
　液晶表示装置９００は、基板９１０と、基板９２０と、基板９１０と基板９２０との間に位置する液晶層９３０とを備える。基板９１０は、ゲート配線Ｇと、画素電極９１１と、ＴＦＴ９１２とを有している。基板９２０は、互いに電気的に独立された信号電極９２１を有している。
　液晶表示装置９００では、基板９２０に、外部接続端子部９２４およびドライバ９２５が設けられており、外部接続端子部９２４に入力基板９４０が実装されている。ドライバ９２５は、入力基板９４０から外部接続端子部９２４を介して入力された信号に基づいてゲート信号およびビデオ信号を生成する。液晶表示装置９００では、ドライバ９２５は、ゲートドライバおよびソースドライバの両方として機能する。
　液晶表示装置９００の額縁領域において基板９１０の端子部９１７と基板９２０の端子部９２７とを電気的に接続するコンタクト部９６０が設けられており、基板９２０には外部接続端子部９２４と端子部９２７とを電気的に接続する配線９２６が設けられており、基板９１０の端子部９１７はゲート配線Ｇと電気的に接続されている。コンタクト部９６０はゲート配線Ｇの数に対応して設けられている。
　ドライバ９２５において生成されたビデオ信号は、配線９２８を介して信号電極９２１に供給される。一方、ドライバ９２５において生成されたゲート信号は、配線９２６、端子部９２７、コンタクト部９６０、端子部９１７を介してゲート配線Ｇに供給される。
　図２を参照して説明した比較例１の液晶表示装置８００では、基板８１０、８２０にそれぞれ外部接続端子部８１４、８２４が設けられており、基板８１０、８２０のそれぞれの額縁領域を比較的大きくすることが必要となる。また、図３を参照して説明した比較例２の液晶表示装置９００では、ドライバ９２５において生成されたゲート信号をゲート配線Ｇに伝達するためにゲート信号の数に対応する数のコンタクト部９６０を設ける必要があり、額縁領域を小さくできない。また、液晶表示装置９００ではコンタクト部９６０を介して伝達するゲート信号の数が多いため、歩留まりが低下することがある。
　これに対して、本実施形態の液晶表示装置１００では、ゲートドライバ１５が基板２０の外部接続端子部２４を介して入力された信号に基づいてゲート信号を生成する。液晶表示装置１００では、基板１０に外部接続端子部を設けることなく、また、ゲート信号を生成するための信号がコンタクト部６０を介して基板２０から基板１０に伝達されるため、額縁領域を小さくすることができる。また、本実施形態の液晶表示装置１００ではコンタクト部６０を介して伝達する信号の数を低減でき、歩留まりの低下を抑制できる。
　なお、液晶表示装置１００では、液晶容量の電圧は、選択された画素に書き込みが行われてから次にその画素に書き込みが行われるまで実質的に維持されるが、画素電極１１の電位は信号電極２１の電位の変化に応じて変化する。したがって、特に何も制御されない場合、次に画素が選択されて液晶容量に所定の電圧が印加される際に、画素電極１１の電位が基準電位から大きくずれていることがある。このため、画素が選択されて液晶容量に所定の電圧を印加する際に、画素電極１１の電位を基準電位に設定することが好ましい。上述したように、スイッチング素子１２のソースｓがこのスイッチング素子１２のゲートｇに対応するゲート配線Ｇに隣接するゲート配線Ｇと電気的に接続されている場合、ゲート信号がローおよびハイだけでなく別のレベルに変化することにより、書き込み時に画素電極１１の電位を基準電位に設定することができる。
　以下、図４を参照して、液晶表示装置１００におけるゲート信号の電圧波形を説明する。図４（ａ）に液晶表示装置１００の等価回路を示す。
　ゲートドライバ１５は、ゲート配線Ｇごとに設けられたゲートドライバモジュール１５ｍを含んでいる。本明細書においてゲートドライバモジュール１５ｍを単にモジュール１５ｍと呼ぶことがある。
　また、本明細書において、第ｐ＋１行、第ｐ＋２行、第ｐ＋３行・・・のゲート配線Ｇをそれぞれゲート配線Ｇp+1、Ｇp+2、Ｇp+3・・・と示すことがある。ゲート配線Ｇp+1、Ｇp+2、Ｇp+3・・・に供給されるゲート信号をゲート信号ＧＬp+1、ＧＬp+2、ＧＬp+3・・・と示すことがあり、ゲート信号ＧＬp+1、ＧＬp+2、ＧＬp+3・・・を生成するモジュール１５ｍをモジュール１５ｍp+1、１５ｍp+2、１５ｍp+3・・・と示すことがある。同様に、第ｐ＋１行、第ｐ＋２行、第ｐ＋３行・・・の画素電極１１をそれぞれ画素電極１１p+1、１１p+2、１１p+3・・・と示すことがあり、また、画素電極１１p+1、１１p+2、１１p+3・・・に対応するスイッチング素子１２をスイッチング素子１２p+1、１２p+2、１２p+3・・・と示すことがある。また、本明細書において、第ｑ＋１列、第ｑ＋２列、第ｑ＋３列・・・の信号電極２１をそれぞれ信号電極２１q+1、２１q+2、２１q+3・・・と示すことがある。
　ゲート配線Ｇp+1とゲート配線Ｇp+2との間に画素電極１１p+1が配置されており、ゲート配線Ｇp+2とゲート配線Ｇp+3との間に画素電極１１p+2が配置されている。本実施形態の液晶表示装置１００では、ＴＦＴ１２p+1のゲートｇはゲート配線Ｇp+1に電気的に接続されており、ＴＦＴ１２p+1のドレインｄは画素電極１１p+1に電気的に接続されており、ＴＦＴ１２p+1のソースｓはゲート配線Ｇp+2に電気的に接続されている。同様に、ＴＦＴ１２p+2のゲートｇはゲート配線Ｇp+2に電気的に接続されており、ＴＦＴ１２p+2のドレインｄは画素電極１１p+2に電気的に接続されており、ＴＦＴ１２p+2のソースｓはゲート配線Ｇp+3に電気的に接続されている。
　図４（ｂ）に液晶表示装置１００のゲート信号ＧＬp+1～ＧＬp+8の電圧波形を示す。ここでは、ゲート信号ＧＬp+1～ＧＬp+8は３ステートの信号であり、ゲート信号ＧＬp+1～ＧＬp+8のそれぞれの電圧はＬ（ロー）、Ｍ（ミドル）およびＨ（ハイ）のレベルに変化する。ゲート信号ＧＬp+1～ＧＬp+8は、それぞれ、書き込み時にハイとなり、書き込み直前または書き込み直後にミドルとなり、他の期間はローとなる。ここでは、ゲート信号ＧＬp+1～ＧＬp+8は、書き込み直前にミドルとなり、書き込み時にハイとなり、その後、ローとなる。
　ゲート信号ＧＬp+2の位相はゲート信号ＧＬp+1に対して１水平走査期間遅れており、ゲート信号ＧＬp+3の位相はゲート信号ＧＬp+2に対して１水平走査期間遅れている。このように、ゲート信号ＧＬp+1～ＧＬp+8の位相は１水平走査期間ずつずれている。
　ここで、第ｐ＋１行の画素（すなわち、ゲート配線Ｇp+1、ゲート信号ＧＬp+1、画素電極１１p+1およびＴＦＴ１２p+1）、および、第ｐ＋２行の画素（すなわち、ゲート配線Ｇp+2、ゲート信号ＧＬp+2、画素電極１１p+2およびＴＦＴ１２p+2）に着目する。水平走査期間１において、ゲート信号ＧＬp+1およびゲート信号ＧＬp+2の両方がローである。この場合、ＴＦＴ１２p+1、ＴＦＴ１２p+2はいずれも非選択である。
　水平走査期間２において、ゲート信号ＧＬp+1はミドルとなり、ゲート信号ＧＬp+2はローのままである。ゲート信号ＧＬp+1はミドルであるが、この電圧はＴＦＴ１２p+1の閾値電圧よりも低いため、ＴＦＴ１２p+1は非選択のままである。
　水平走査期間３において、ゲート信号ＧＬp+1がハイとなり、ゲート信号ＧＬp+2はミドルとなる。ゲート信号ＧＬp+1はハイであり、この電圧はＴＦＴ１２p+1の閾値電圧よりも高いため、ＴＦＴ１２p+1は選択されて、書き込みが行われる。上述したように、ＴＦＴ１２p+1のドレインｄは画素電極１１p+1と接続されており、ＴＦＴ１２p+1のソースｓはゲート配線Ｇp+2と接続されている。ゲート信号ＧＬp+2のミドルは基準電位に相当するため、画素電極１１p+1は基準電位に設定され、画素電極１１p+1と信号電極２１との間の液晶層３０には水平走査期間３における信号電極２１の電位に対応する所定の電圧が印加される。
　水平走査期間４において、ゲート信号ＧＬp+1はローとなり、ゲート信号ＧＬp+2はハイとなる。ゲート信号ＧＬp+1はローであるため、ＴＦＴ１２p+1は非選択であり、画素電極１１p+1と信号電極２１との間の電圧は水平走査期間３における画素電極１１と信号電極２１との間の電圧に維持される。また、ＴＦＴ１２p+2のドレインｄは画素電極１１p+2と接続されており、ＴＦＴ１２p+2のソースｓはミドルであるゲート配線Ｇp+3と接続されている。このため、画素電極１１p+2は基準電位に設定され、画素電極１１p+2と信号電極２１との間の液晶層３０には水平走査期間４における信号電極２１の電位に対応する所定の電圧が印加される。
　以上のように、スイッチング素子１２のソースｓはこのスイッチング素子１２のゲートｇに対応するゲート配線Ｇに隣接するゲート配線Ｇと電気的に接続されており、また、ゲート信号はローおよびハイだけでなく中間のレベルに変化する。このため、書き込み時に画素電極１１の電位を基準電位に設定でき、書き込みを適切に行うことができる。
　なお、このようなゲート信号は、例えばゲートクロック信号から生成される。例えば、一部のゲートクロック信号がゲート信号として出力される。以下、図５を参照して、液晶表示装置１００におけるゲート信号の生成を説明する。図５（ａ）に液晶表示装置１００の等価回路を示す。
　各モジュール１５ｍは、ステージ部１５ｓおよびバッファ部１５ｔを有している。ステージ部１５ｓにはゲートクロック信号ＧＣＫ１～ＧＣＫ４が入力され、ステージ部１５ｓはゲートクロック信号ＧＣＫ１～ＧＣＫ４から選択信号を生成する。バッファ部１５ｔにはゲートクロック信号ＧＣＫ５～ＧＣＫ８が入力され、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ５～ＧＣＫ８からゲート信号ＧＬp+1～ＧＬp+8を生成する。
　具体的には、モジュール１５ｍp+1において、ステージ部１５ｓはゲートクロック信号ＧＣＫ１に基づいて選択信号を生成し、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ５に基づいてゲート信号ＧＬp+1を供給する。また、モジュール１５ｍp+2において、ステージ部１５ｓはゲートクロック信号ＧＣＫ２に基づいて選択信号を生成し、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ６に基づいてゲート信号ＧＬp+2を供給する。同様に、モジュール１５ｍp+3において、ステージ部１５ｓはゲートクロック信号ＧＣＫ３に基づいて選択信号を生成し、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ７に基づいてゲート信号ＧＬp+3を供給する。さらにモジュール１５ｍp+4において、ステージ部１５ｓはゲートクロック信号ＧＣＫ４に基づいて選択信号を生成し、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ８に基づいてゲート信号ＧＬp+4を供給する。このように、モジュール１５ｍ4x+y（ｘは０以上の整数、ｙは１以上４以下の整数）において、ステージ部１５ｓはゲートクロック信号ＧＣＫｙに基づいて選択信号を生成し、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ（ｙ＋４）に基づいてゲート信号ＧＬ4x+yを生成する。
　図５（ｂ）に液晶表示装置１００のゲートクロック信号ＧＣＫ１～ＧＣＫ８およびゲート信号ＧＬp+1～ＧＬp+8の電圧波形を示す。
　ゲートクロック信号ＧＣＫ１～ＧＣＫ４はそれぞれ２水平走査期間ごとにローおよびハイに反転する。ゲートクロック信号ＧＣＫ２の位相はゲートクロック信号ＧＣＫ１に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ３の位相はゲートクロック信号ＧＣＫ２に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ４の位相はゲートクロック信号ＧＣＫ３に対して１水平走査期間遅れている。このように、ゲートクロック信号ＧＣＫ１～ＧＣＫ４の位相は１水平走査期間ずつずれている。
　ゲートクロック信号ＧＣＫ５～ＧＣＫ８は３ステートの信号であり、ゲートクロック信号ＧＣＫ５～ＧＣＫ８のそれぞれの電圧はＬ（ロー）、Ｍ（ミドル）およびＨ（ハイ）のレベルに変化する。ゲートクロック信号ＧＣＫ５～ＧＣＫ８の電圧は４水平走査期間ごとに周期的に変化する。ゲートクロック信号ＧＣＫ５～ＧＣＫ８のそれぞれの電圧は、ロー、ミドルおよびハイを所定の順番に繰り返す。ここでは、ほぼ２水平走査期間ローの後、ほぼ１水平走査期間ミドルとなり、その後、ほぼ１水平走査期間ハイとなり、再び、ほぼ２水平走査期間ローとなる。
　ゲートクロック信号ＧＣＫ６の位相はゲートクロック信号ＧＣＫ５に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ７の位相はゲートクロック信号ＧＣＫ６に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ８の位相はゲートクロック信号ＧＣＫ７に対して１水平走査期間遅れている。このように、ゲートクロック信号ＧＣＫ５～ＧＣＫ８の位相も１水平走査期間ずつずれている。
　ゲートクロック信号ＧＣＫ５～ＧＣＫ８のうちのいずれか１つがハイとなる水平走査期間において、ゲートクロック信号ＧＣＫ５～ＧＣＫ８の他の１つはミドルになり、残りの２つはローを示す。具体的には、ゲートクロック信号ＧＣＫ５がハイとなる水平走査期間において、ゲートクロック信号ＧＣＫ６はミドルとなり、ゲートクロック信号ＧＣＫ７、ＧＣＫ８はローを示す。同様に、ゲートクロック信号ＧＣＫ６がハイとなる水平走査期間において、ゲートクロック信号ＧＣＫ７はミドルとなり、ゲートクロック信号ＧＣＫ８、ＧＣＫ５はローを示す。
　モジュール１５ｍのバッファ部１５ｔは、ステージ部１５ｓから出力された選択信号に応じてゲートクロック信号ＧＣＫ５、ＧＣＫ６、ＧＣＫ７およびＧＣＫ８をそれぞれゲート信号ＧＬp+1、ＧＬp+2、ＧＬp+3およびＧＬp+4として出力する。選択信号によってバッファ部１５ｔが選択されたときにゲートクロック信号ＧＣＫ５～ＧＣＫ８がローであると、ゲート信号はゲート配線Ｇの非選択に相当するオフ電圧を示す。このため、ゲート配線Ｇに対応する液晶容量の印加電圧は実質的に変化しない。選択信号によってバッファ部１５ｔが選択されたときにゲートクロック信号ＧＣＫ５～ＧＣＫ８がミドルであると、ゲート信号は基準電位を示す。このため、このゲート信号を利用して隣接する行の画素電極１１の電位を基準電位に設定することができる。選択信号によってバッファ部１５ｔが選択されたときにゲートクロック信号ＧＣＫ５～ＧＣＫ８がハイであると、ゲート信号はゲート配線Ｇの選択に相当するオン電圧を示し、ゲート配線Ｇに対応する液晶容量にはそのときの信号電極２１の電位に対応する電圧が印加される。
　ここで、モジュール１５ｍp+1およびモジュール１５ｍp+2に着目する。モジュール１５ｍp+1のステージ部１５ｓは、ゲートクロック信号ＧＣＫ１に基づいて選択信号を生成する。バッファ部１５ｔは、選択信号およびゲートクロック信号ＧＣＫ５に基づいてゲート信号ＧＬp+1を生成する。選択信号によって選択されると、バッファ部１５ｔはゲートクロック信号ＧＣＫ５をゲート信号ＧＬp+1として出力する。
　モジュール１５ｍp+2のステージ部１５ｓは、ゲートクロック信号ＧＣＫ２に基づいて選択信号を生成する。バッファ部１５ｔは、選択信号およびゲートクロック信号ＧＣＫ６に基づいてゲート信号ＧＬp+2を生成する。選択信号によって選択されると、バッファ部１５ｔはゲートクロック信号ＧＣＫ６をゲート信号ＧＬp+2として出力する。
　なお、上述した説明では、スイッチング素子１２のソースｓは隣接するゲート配線Ｇと電気的に接続されており、スイッチング素子１２をオンする際に画素電極１１の電位を基準電位に設定するために、このゲート配線Ｇの電位を基準電位として設定したが、本発明はこれに限定されない。スイッチング素子１２のソースｓが２行以上離れたゲート配線Ｇと電気的に接続されており、スイッチング素子１２をオンする際に画素電極１１の電位を基準電位に設定するために、このゲート配線Ｇの電位を基準電位として設定してもよい。
　あるいは、ゲート配線Ｇとは別に、電位が予め基準電位に設定された基準電位線（図示せず）を設けて、スイッチング素子１２のソースが基準電位線と接続されてもよい。この場合、基準電位線は、ゲート配線Ｇと平行に設けられることが好ましい。ただし、基準電位線を設けることなく異なるゲート配線Ｇを利用することにより、開口率を増加させることができる。特に、隣接するゲート配線Ｇを利用することにより、開口率を効果的に増加させることができる。
　また、上述した説明では、ゲート信号は３つのレベルに変化したが、本発明はこれに限定されない。ゲート信号はミドルを介することなくローおよびハイのレベルに変化するものであってもよい。
　（実施形態２）
　以下、図６を参照して本発明による液晶表示装置の第２実施形態を説明する。本実施形態の液晶表示装置１００はゲートドライバ１５が分離されて額縁領域１０４の異なる位置に設けられている点を除いて実施形態１において上述した液晶表示装置と同様の構成を有しており、冗長を避けるために重複する説明を省略する。
　額縁領域１０４は、表示領域１０２を介して行方向に対向する領域１０４ａ、１０４ｂを有している。本明細書において、領域１０４ａ、１０４ｂをそれぞれ第１領域、第２領域と呼ぶことがある。
　本実施形態の液晶表示装置１００においてゲートドライバ１５は、領域１０４ａに設けられたゲートドライバ１５ａと、領域１０４ｂに設けられたゲートドライバ１５ｂとを有している。例えば、ゲートドライバ１５ａは、奇数行のゲート配線Ｇにゲート信号を供給し、ゲートドライバ１５ｂは、偶数行のゲート配線Ｇにゲート信号を供給する。
　ゲートドライバ１５ａは、ゲートクロック信号ＧＣＫ１、ＧＣＫ３、ＧＣＫ５、ＧＣＫ７に基づいて奇数行のゲート配線Ｇに供給されるゲート信号を生成する。また、ゲートドライバ１５ｂは、ゲートクロック信号ＧＣＫ２、ＧＣＫ４、ＧＣＫ６、ＧＣＫ８に基づいて偶数行のゲート配線に供給されるゲート信号を生成する。領域１０４ａにはゲートクロック配線ＬＧＣＫ１、ＬＧＣＫ３、ＬＧＣＫ５、ＬＧＣＫ７が設けられており、領域１０４ｂにはゲートクロック配線ＬＧＣＫ２、ＬＧＣＫ４、ＬＧＣＫ６およびＬＧＣＫ８が設けられている。
　本実施形態の液晶表示装置１００では、モジュール１５ｍは２つのゲートクロック信号に基づいてゲート信号を生成する。モジュール１５ｍにおいて図５（ａ）を参照して説明したように、ステージ部１５ｓはゲートクロック信号ＧＣＫ１～ＧＣＫ４のいずれかに基づいて選択信号を生成し、バッファ部１５ｔはこの選択信号に応じてゲートクロック信号ＧＣＫ５～ＧＣＫ８のいずれかをゲート信号として出力する。
　ここで、ゲートドライバ１５ａのモジュール１５ｍに着目する。モジュール１５ｍ2r+1は、ゲートクロック信号ＧＣＫ１およびＧＣＫ５に基づいて生成したゲート信号をゲート配線Ｇ2r+1に供給する。モジュール１５ｍ2r+3は、ゲートクロック信号ＧＣＫ３およびＧＣＫ７に基づいて生成したゲート信号をゲート配線Ｇ2r+3に供給する。同様に、モジュール１５ｍ2r+5は、ゲートクロック信号ＧＣＫ１およびＧＣＫ５に基づいて生成したゲート信号をゲート配線Ｇ2r+5に供給する。モジュール１５ｍ2r+7（図示せず）は、ゲートクロック信号ＧＣＫ３およびＧＣＫ７に基づいて生成したゲート信号をゲート配線Ｇ2r+7（図示せず）に供給する。このように、ゲートドライバ１５ａのモジュール１５ｍ4x+1（ｘは０以上の整数）は、ゲートクロック信号ＧＣＫ１およびＧＣＫ５に基づいてゲート信号を生成し、モジュール１５ｍ4x+3は、ゲートクロック信号ＧＣＫ３およびＧＣＫ７に基づいてゲート信号を生成する。
　次に、ゲートドライバ１５ｂのモジュール１５ｍに着目する。モジュール１５ｍ2r+2は、ゲートクロック信号ＧＣＫ２およびＧＣＫ６に基づいて生成したゲート信号をゲート配線Ｇ2r+2に供給する。モジュール１５ｍ2r+4は、ゲートクロック信号ＧＣＫ４およびＧＣＫ８に基づいて生成したゲート信号をゲート配線Ｇ2r+4に供給する。同様に、モジュール１５ｍ2r+6は、ゲートクロック信号ＧＣＫ２およびＧＣＫ６に基づいて生成したゲート信号をゲート配線Ｇ2r+6に供給する。モジュール１５ｍ2r+8（図示せず）は、ゲートクロック信号ＧＣＫ４およびＧＣＫ８に基づいて生成したゲート信号をゲート配線Ｇ2r+8（図示せず）に供給する。このように、ゲートドライバ１５ｂのモジュール１５ｍ4x+2（ｘは０以上の整数）はゲートクロック信号ＧＣＫ２およびＧＣＫ６に基づいてゲート信号を生成し、モジュール１５ｍ4x+4はゲートクロック信号ＧＣＫ４およびＧＣＫ８に基づいてゲート信号を生成する。
　本実施形態の液晶表示装置１００では、モジュール１５ｍを異なる領域１０４ａ、１０４ｂに設けることにより、列方向に配列されるモジュール１５ｍの間隔を増大させることができ、額縁領域１０４の列方向の長さの短縮が可能となる。また、各領域１０４ａ、１０４ｂのゲートクロック配線ＬＧＣＫ１～ＬＧＣＫ８の数が低減するため、ゲートクロック配線間の干渉を低減させることができる。
　なお、ここでは、各モジュール１５ｍは２つのゲートクロック信号に基づいてゲート信号を生成したが、本発明はこれに限定されない。各モジュール１５ｍは３つのゲートクロック信号に基づいてゲート信号を生成してもよい。例えば、ゲートドライバ１５ａのモジュール１５ｍ4x+1（ｘは０以上の整数）は、ゲートクロック信号ＧＣＫ１、ＧＣＫ３およびＧＣＫ５に基づいてゲート信号を生成し、モジュール１５ｍ4x+3は、ゲートクロック信号ＧＣＫ１、ＧＣＫ３およびＧＣＫ７に基づいてゲート信号を生成してもよい。また、ゲートドライバ１５ｂのモジュール１５ｍ4x+2（ｘは０以上の整数）はゲートクロック信号ＧＣＫ２、ＧＣＫ４およびＧＣＫ６に基づいてゲート信号を生成し、モジュール１５ｍ4x+4はゲートクロック信号ＧＣＫ２、ＧＣＫ４およびＧＣＫ８に基づいてゲート信号を生成してもよい。
　（実施形態３）
　以下、図７～図９を参照して本発明による液晶表示装置の第３実施形態を説明する。図７に、本実施形態の液晶表示装置１００の模式図を示す。本実施形態の液晶表示装置１００は、モジュール１５ｍが縦続接続されて、各モジュール１５ｍが２つのゲートクロック信号および隣接するモジュール１５ｍからの信号に基づいてゲート信号を生成する点を除いて実施形態２において上述した液晶表示装置と同様の構成を有しており、冗長を避けるために重複する説明を省略する。
　図７において、ゲートドライバ１５は、奇数行のゲート配線Ｇにゲート信号を供給するモジュール１５ｍを有するゲートドライバ１５ａと、偶数行のゲート配線Ｇにゲート信号を供給するモジュール１５ｍを有するゲートドライバ１５ｂとを有しており、ゲートドライバ１５ａ、１５ｂはそれぞれ額縁領域１０４の第１領域１０４ａ、第２領域１０４ｂに設けられている。本実施形態の液晶表示装置１００では、モジュール１５ｍが縦続接続されており、モジュール１５ｍには隣接するモジュール１５ｍからカスケード信号が入力され、また、このモジュール１５ｍは隣接するモジュール１５ｍにカスケード信号を出力する。
　図８に、ゲートドライバ１５ａのモジュール１５ｍ2r+1、１５ｍ2r+3、１５ｍ2r+5のそれぞれの入力信号および出力信号の一例を示す。なお、上述したように、モジュール１５ｍは、ステージ部１５ｓと、バッファ部１５ｔとを有している。以下の説明において、モジュール１５ｍ2r+1、１５ｍ2r+3、１５ｍ2r+5・・・のステージ部１５ｓをそれぞれステージ部１５ｓ2r+1、１５ｓ2r+3、１５ｓ2r+5・・・と示すことがあり、モジュール１５ｍ2r+1、１５ｍ2r+3、１５ｍ2r+5・・・のバッファ部１５ｔをそれぞれバッファ部１５ｔ2r+1、１５ｔ2r+3、１５ｔ2r+5・・・と示すことがある。
　モジュール１５ｍ2r+1はゲートドライバ１５ａの第ｒ＋１番目に位置しており、モジュール１５ｍ2r-1、１５ｍ2r+3・・・はそれぞれゲートドライバ１５ａの第ｒ番目、第ｒ＋２番目・・・に位置している。上述したように、あるモジュール１５ｍから隣接するモジュール１５ｍにカスケード信号が出力され、当該モジュール１５ｍに隣接するモジュール１５ｍからカスケード信号が入力される。以下の説明において、モジュール１５ｍ2r+1から出力される信号をカスケード信号Ｚr+1と示し、モジュール１５ｍ2r-1、１５ｍ2r+3・・・から出力される信号をカスケード信号Ｚr、Ｚr+2・・・と示すことがある。
　まず、モジュール１５ｍ2r+1に着目する。モジュール１５ｍ2r+1において、ステージ部１５ｓ2r+1にはゲートクロック信号ＧＣＫ１およびカスケード信号Ｚr、Ｚr+2が入力される。ステージ部１５ｓ2r+1は、これらの信号に基づいてカスケード信号Ｚr+1および信号ＶＣを生成する。なお、カスケード信号Ｚr、Ｚr+2はステージ部１５ｓ2r-1、１５ｓ2r+3から出力される信号である。バッファ部１５ｔ2r+1にはゲートクロック信号ＧＣＫ５、信号ＶＣ（必要に応じてカスケード信号Ｚr+2）が入力される。バッファ部１５ｔ2r+1は、これらの信号に基づいてゲート信号ＧＬ2r+1を生成する。なお、信号ＶＣが選択されている場合、バッファ部１５ｔ2r+1は、ゲートクロック信号ＧＣＫ５をゲート信号ＧＬ2r+1として出力する。このため、信号ＶＣは選択信号とも呼ばれる。
　次に、モジュール１５ｍ2r+3に着目する。モジュール１５ｍ2r+3において、ステージ部１５ｓ2r+3にはゲートクロック信号ＧＣＫ３およびカスケード信号Ｚr+1、Ｚr+3が入力される。ステージ部１５ｓ2r+3は、これらの信号に基づいてカスケード信号Ｚr+2、信号ＶＣを生成する。バッファ部１５ｔ2r+3にはゲートクロック信号ＧＣＫ７、信号ＶＣ（必要に応じてカスケード信号Ｚr+3）が入力される。バッファ部１５ｔ2r+3は、これらの信号に基づいてゲート信号ＧＬ2r+3を生成する。
　このようにモジュール１５ｍのステージ部１５ｓは隣接するモジュール１５ｍのステージ部１５ｓと信号の入出力を行う。このため、複数のモジュール１５ｍのステージ部１５ｓからシフトレジスタが構成される。
　ここで、図９（ａ）を参照してモジュール１５ｍ2r+1の一例を説明する。上述したように、モジュール１５ｍ2r+1はステージ部１５ｓ2r+1およびバッファ部１５ｔ2r+1を有している。また、モジュール１５ｍ2r+1には、ゲートクロック信号ＧＣＫ１、ＧＣＫ５が入力される端子ＧＣＫ１、ＧＣＫ５と、カスケード信号Ｚr、Ｚr+2が入力される端子Ｚr、Ｚr+2と、ゲート信号ＧＬ2r+1およびカスケード信号Ｚｒ+1が出力される端子ＧＬ2r+1、Ｚr+1とが設けられている。
　図９（ａ）に示すように、ステージ部１５ｓ2r+1は、プルアップ部１５１、プルダウン部１５２およびプルアップ駆動部１５３を含む。プルアップ部１５１は、ＮＭＯＳトランジスタＭ１を有している。トランジスタＭ１は、端子ＧＣＫ１に接続されたドレインと、ノードＮ１に接続されたゲートと、ノードＮ２に接続されたソースとを有している。ノードＮ２は端子Ｚr+1に接続されている。
　プルダウン部１５２はＮＭＯＳトランジスタＭ２を有している。トランジスタＭ２は、ノードＮ２に接続されたドレインと、端子Ｚr+2に接続されたゲートと、端子ＶＳＳに接続されたソースとを有している。端子ＶＳＳは、例えば、接地されている。
　プルアップ駆動部１５３は、キャパシタＣおよびトランジスタＭ３、Ｍ４を有している。キャパシタＣは、ノードＮ１とノードＮ２との間に配置されており、ブートストラップキャパシタとも呼ばれる。トランジスタＭ３は、端子Ｚrにそれぞれが接続されたドレインおよびゲートと、ノードＮ１に接続されたソースとを有している。トランジスタＭ４は、ノードＮ１に接続されたドレインと、端子Ｚr+2に接続されたゲートと、端子ＶＳＳに接続されたソースとを有している。
　バッファ部１５ｔ2r+1は、トランジスタＭ５、Ｍ６を有している。トランジスタＭ５は、端子ＧＣＫ５に接続されたドレインと、ノードＮ１と接続されたゲートと、端子ＧＬ2r+1に接続されたソースとを有している。トランジスタＭ６は、端子ＧＬ2r+1に接続されたドレインと、端子Ｚr+2に接続されたゲートと、端子ＶＳＳに接続されたソースとを有している。なお、ここでは、トランジスタＭ２、Ｍ４およびＭ６のソースは端子ＶＳＳに接続されているが、これらの端子ＶＳＳの電位は必ずしも等しくなくてもよい。
　図９（ｂ）に、ゲートクロック信号ＧＣＫ１、ＧＣＫ３、ＧＣＫ５、ＧＣＫ７、カスケード信号Ｚr、選択信号ＶＣ、カスケード信号Ｚr+1、ゲート信号ＧＬ2r+1、カスケード信号Ｚr+2の波形を示す。選択信号ＶＣはノードＮ１の電位を示している。ゲートクロック信号ＧＣＫ３の位相は、ゲートクロック信号ＧＣＫ１に対してほぼ２水平走査期間ずれている。また、ゲートクロック信号ＧＣＫ７の位相はゲートクロック信号ＧＣＫ５に対してほぼ２水平走査期間ずれている。
　以下、図９（ａ）および図９（ｂ）を参照して液晶表示装置１００のモジュール１５ｍ2r+1における信号の電圧の変化の一例を説明する。カスケード信号Ｚrがローからハイに立ち上がると、トランジスタＭ３がオン状態になり、信号ＶＣがローからミドルに立ち上がり、これに伴い、トランジスタＭ５がオン状態になる。ここでは、カスケード信号Ｚrがローからハイに立ち上がるときにゲートクロック信号ＧＣＫ５はローを示している。
　また、カスケード信号Ｚrの立ち上がりに応じてキャパシタＣが充電され始める。キャパシタＣの充電電圧がトランジスタＭ１のゲートソース間スレッショルド電圧以上に充電されると、トランジスタＭ１がオン状態になる。ここでは、カスケード信号Ｚrがローからハイに立ち上がるときにゲートクロック信号ＧＣＫ１はローを示している。その後、カスケード信号Ｚrはハイからローに立ち下がるが、キャパシタＣに起因してノードＮ１の電位（すなわち、選択信号ＶＣ）はミドルに維持される。
　次に、ゲートクロック信号ＧＣＫ１がローからハイに立ち上がると、ノードＮ２（およびカスケード信号Ｚr+1）がローからハイに変化する。また、ノードＮ２の電位の変化に応じてノードＮ１の電位（および信号ＶＣ）がミドルからハイに変化する。このようにゲートクロック信号ＧＣＫ１によって信号ＶＣがさらに立ち上がることはブートストラップとも呼ばれる。これにより、トランジスタＭ５のオン状態が確実に維持される。
　また、カスケード信号Ｚrがハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ５はローからミドルを介してハイに立ち上がる。このとき、選択信号ＶＣがミドルまたはハイを示すと、ゲートクロック信号ＧＣＫ５は端子ＧＬ2r+1からゲート信号ＧＬ2r+1として出力される。このようにして、３ステートのゲート信号ＧＬ2r+1が出力される。
　その後、ゲートクロック信号ＧＣＫ１がハイからローに立ち下がると、選択信号ＶＣはハイからミドルに立ち下がる。さらに、カスケード信号Ｚr+2がローからハイに立ち上がることにより、トランジスタＭ２がオン状態となり、選択信号ＶＣはミドルからローに立ち下がる。その後、次の書き込みまで、バッファ部１５ｔ2r+1は選択されない。以上のようにしてゲート信号ＧＬ2r+1が生成される。以上のように、ゲートクロック信号ＧＣＫ５がミドルおよびハイを示す期間に選択信号ＶＣの電位がブートストラップによって突き上げられると、バッファ部１５ｔ2r+1においてゲートクロック信号ＧＣＫ５を実質的に減衰させることなくゲート信号ＧＬ2r+1として出力することができる。
　なお、上述した説明では、モジュール１５ｍ2r+1のステージ部１５ｓ2r+1およびバッファ部１５ｔ2r+1について説明したが、領域１０４ａの他のモジュール１５ｍも同様の構成を有しており、また、領域１０４ｂのモジュール１５ｍも同様の構成を有している。
　上述したように、モジュール１５ｍ2r+1においてゲートクロック信号ＧＣＫ１がローからハイに立ち上がるのに伴いカスケード信号Ｚr+1はローからハイに立ち上がり、ゲートクロック信号ＧＣＫ１がハイからローに立ち下がるのに伴いカスケード信号Ｚr+1はハイからローに立ち下がる。同様に、モジュール１５ｍ2r+3においてゲートクロック信号ＧＣＫ３がローからハイに立ち上がるのに伴いカスケード信号Ｚr+2はローからハイに立ち上がり、ゲートクロック信号ＧＣＫ３がハイからローに立ち下がるのに伴いカスケード信号Ｚr+2はハイからローに立ち下がる。
　また、モジュール１５ｍ2r+1においてゲートクロック信号ＧＣＫ１がローからハイに立ち上がるのに伴い、選択信号ＶＣはミドルからハイに立ち上がり、ゲートクロック信号ＧＣＫ５がゲート信号ＧＬ2r+1として出力される。このとき、仮に、カスケード信号Ｚr+2がハイであるとすると、ゲートクロック信号ＧＣＫ５が端子ＶＳＳを介して出力されてしまうことになる。このため、選択信号ＶＣがハイである場合（すなわち、ゲートクロック信号ＧＣＫ１がハイの場合）、カスケード信号Ｚr+2はローである（すなわち、ゲートクロック信号ＧＣＫ３がローである）ことが好ましい。
　このように、ゲートクロック信号ＧＣＫ１、ＧＣＫ３が同時にハイにならないことが好ましい。具体的には、ゲートクロック信号ＧＣＫ３がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ１がローからハイに立ち上がることが好ましい。同様に、ゲートクロック信号ＧＣＫ１がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ３がローからハイに立ち上がることが好ましい。これにより、モジュール１５ｍにおいてゲートクロック信号ＧＣＫ５が端子ＶＳＳを介して出力されることを抑制することができる。
　なお、ここでは、ゲートドライバ１５ａのモジュール１５ｍに着目して説明したが、ゲートドライバ１５ｂのモジュール１５ｍも同様である。例えば、ゲートクロック信号ＧＣＫ４がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ２がローからハイに立ち上がることが好ましい。同様に、ゲートクロック信号ＧＣＫ２がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ４がローからハイに立ち上がることが好ましい。なお、各モジュール１５ｍがゲート信号を生成することを確実にするために、ゲートドライバ１５ａ、１５ｂのそれぞれのモジュール１５ｍの両端にダミーモジュール（ここでは図示せず）を設けてもよい。
　また、上述した説明では、ゲートドライバ１５は、額縁領域１０４のうち表示領域１０２を介して行方向に対向する領域１０４ａ、１０４ｂにそれぞれ設けられたゲートドライバ１５ａ、１５ｂを有していたが、本発明はこれに限定されない。図１～図５を参照して上述した実施形態１と同様に、ゲートドライバ１５は表示領域１０２に対して一方の側に設けられてもよい。この場合も、モジュール１５ｍ2r+3には、モジュール１５ｍ2r+1、１５ｍ2r+5からのカスケード信号Ｚ2r+1、Ｚ2r+5が入力され、同様に、モジュール１５ｍ2r+4には、モジュール１５ｍ2r+2、１５ｍ2r+6からのカスケード信号Ｚ2r+2、Ｚ2r+6が入力される。
　（実施形態４）
　以下、図１０および図１１を参照して本発明による液晶表示装置の第４実施形態を説明する。本実施形態の液晶表示装置１００は、ゲートクロック信号ＧＣＫ１～ＧＣＫ８の立ち上がり、および、立ち下がりが所定の関係を満たしている点を除いて上述した液晶表示装置と同様の構成を有しており、冗長を避けるために重複する説明を省略する。
　図１０（ａ）に、本実施形態の液晶表示装置１００におけるゲートクロック信号ＧＣＫ１～ＧＣＫ８の波形図を示す。本実施形態の液晶表示装置１００では、ゲートクロック信号ＧＣＫ１はゲートクロック信号ＧＣＫ５のローからミドルへの立ち上がりと同期してローからハイに立ち上がる。同様に、ゲートクロック信号ＧＣＫ２はゲートクロック信号ＧＣＫ６のローからミドルへの立ち上がりと同期してローからハイに立ち上がり、ゲートクロック信号ＧＣＫ３はゲートクロック信号ＧＣＫ７のローからミドルへの立ち上がりと同期してローからハイに立ち上がり、ゲートクロック信号ＧＣＫ４はゲートクロック信号ＧＣＫ８のローからミドルへの立ち上がりと同期してローからハイに立ち上がる。これにより、ブートストラップの突き上げ効率を向上できる。
　ここで、図１０（ｂ）を参照して、モジュール１５ｍ2r+1においてゲートクロック信号ＧＣＫ１の立ち上がりがゲートクロック信号ＧＣＫ５のローからミドルへの立ち上がりと同期していることによる利点を説明する。図１０（ｂ）に、モジュール１５ｍ2r+1の模式図を示す。なお、図１０（ｂ）は図９（ａ）と同様の構成を示しており、冗長を避けるために重複する説明を省略する。
　ゲートクロック信号ＧＣＫ１の立ち上がりがゲートクロック信号ＧＣＫ５と同期していない場合、ゲートクロック信号ＧＣＫ１の立ち上がりに起因するノードＮ１の電位変化量ΔＶＣは、
　ΔＶＣ＝ΔＧＣＫ×（ＣC＋ＣM1）／（ＣC＋ＣM1＋ＣM3＋ＣM4＋ＣM5）
と表される。ここで、ΔＧＣＫは、ＧＣＫ１がローからハイに変化する際の電位変化量を示し、ＣCはキャパシタＣの容量値を示し、ＣM1～ＣM6はトランジスタＭ１～Ｍ６のそれぞれの容量値を示す。
　これに対して、ゲートクロック信号ＧＣＫ１の立ち上がりがゲートクロック信号ＧＣＫ５と同期している場合、ゲートクロック信号ＧＣＫ１の立ち上がりに起因するノードＮ１の電位変化量ΔＶＣは、
　ΔＶＣ＝ΔＧＣＫ×（ＣC＋ＣM1＋ＣM5）／（ＣC＋ＣM1＋ＣM3＋ＣM4＋ＣM5）
と表される。電位変化量ΔＶＣの比較から理解されるように、ゲートクロック信号ＧＣＫ１、ＧＣ５が同期していることによって電位変化量ΔＶＣが増加するため、トランジスタＭ５の駆動力が増大し、これにより、ゲート信号ＧＬ2r+1の立ち上がり時間を短縮できる。以上のように、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のローからハイへの立ち上がりのタイミングが、同一のモジュール１５ｍに入力されるＧＣＫ５～ＧＣＫ８のローからミドルへの立ち上がりのタイミングと同期していることにより、ゲート信号の立ち上がり時間を短縮できる。
　なお、あるゲート配線Ｇのゲート信号の電圧がミドルからハイに立ち上がるよりも前に、隣接するゲート配線Ｇのゲート信号がローからミドルに立ち上がることが好ましい。また、あるゲート配線Ｇのゲート信号の電圧がハイからローに立ち下がった後に、隣接するゲート配線Ｇのゲート信号がミドルからハイに立ち上がることが好ましい。
　以下、図１１を参照して、本実施形態の液晶表示装置１００におけるゲート配線Ｇに供給されるゲート信号ＧＬp+1～ＧＬp+8およびゲートクロック信号ＧＣＫ１～ＧＣＫ８の電圧波形の関係を説明する。
　ここでも、ゲート信号ＧＬp+1～ＧＬp+8は３ステートの信号であり、ゲート信号ＧＬp+1～ＧＬp+8のそれぞれの電圧はＬ（ロー）、Ｍ（ミドル）、Ｈ（ハイ）のレベルに変化する。ゲート信号ＧＬp+1～ＧＬp+8は、それぞれ、書き込み時にハイとなり、書き込み直前または書き込み直後にミドルとなり、他の期間はローとなる。ここでは、ゲート信号ＧＬp+1～ＧＬp+8は、書き込み直前にミドルとなり、書き込み時にハイとなり、その後、ローとなる。ゲート信号ＧＬp+2の位相はゲート信号ＧＬp+1に対して１水平走査期間遅れており、ゲート信号ＧＬp+3の位相はゲート信号ＧＬp+2に対して１水平走査期間遅れている。このように、ゲート信号ＧＬp+1～ＧＬp+8の位相は１水平走査期間ずつずれている。
　まず、ゲート信号ＧＬp+1およびゲート信号ＧＬp+2に着目する。水平走査期間１において、ゲート信号ＧＬp+1およびゲート信号ＧＬp+2の両方がローである。この場合、ＴＦＴ１２p+1、ＴＦＴ１２p+2はいずれも非選択である。
　水平走査期間２において、ゲート信号ＧＬp+1はミドルとなり、ゲート信号ＧＬp+2はローのままである。ゲート信号ＧＬp+1はミドルであるが、この電圧はＴＦＴ１２p+1の閾値電圧よりも低いため、ＴＦＴ１２p+1は非選択のままである。
　水平走査期間３において、ゲート信号ＧＬp+1がハイとなり、ゲート信号ＧＬp+2はミドルとなる。ゲート信号ＧＬp+1はハイであり、この電圧はＴＦＴ１２p+1の閾値電圧よりも高いため、ＴＦＴ１２p+1は選択されて、書き込みが行われる。上述したように、ＴＦＴ１２p+1のドレインｄは画素電極１１p+1と接続されており、ＴＦＴ１２p+1のソースｓはゲート配線Ｇp+2と接続されている。ゲート信号ＧＬp+2のミドルレベルは基準電位に相当するため、画素電極１１p+1は基準電位に設定され、画素電極１１p+1と信号電極２１との間の液晶層３０には水平走査期間３における信号電極２１の電位に対応する所定の電圧が印加される。
　本実施形態の液晶表示装置１００では、この水平走査期間３において、ゲート信号ＧＬp+1の電位がミドルからハイに変化するよりも前に、ゲート信号ＧＬp+2の電位がローからミドルに変化する。これにより、ＴＦＴ1２p+1がオンしている期間に、画素電極１１p+1の基準電位の変動を抑制し、ノイズの影響を低減させることができる。
　水平走査期間４において、ゲート信号ＧＬp+1はローとなり、ゲート信号ＧＬp+2はハイとなる。ゲート信号ＧＬp+1はローであるため、ＴＦＴ１２p+1は非選択であり、画素電極１１p+1と信号電極２１との間の電圧は水平走査期間３における信号電極２１と画素電極１１との間の電圧に維持される。
　本実施形態の液晶表示装置１００では、この水平走査期間４において、ゲート信号ＧＬp+1の電位がハイからローに立ち下がるよりも後に、ゲート信号ＧＬp+2の電位がミドルからハイに立ち上がる。これにより、ＴＦＴ1２p+1がオンしている期間の画素電極１１p+1の基準電位の変動を抑制し、ノイズの影響を低減させることができる。
　このように、あるゲート配線Ｇのゲート信号の電圧がミドルからハイに立ち上がるよりも前に、隣接するゲート配線Ｇのゲート信号がローからミドルに立ち上がることが好ましい。また、あるゲート配線Ｇのゲート信号の電圧がハイからローに立ち下がった後に、隣接するゲート配線Ｇのゲート信号がミドルからハイに立ち上がることが好ましい。
　なお、上述したように、ゲートクロック信号ＧＣＫ５～ＧＣＫ８は、選択信号ＶＣによって選択された期間において、ゲート信号として出力される。したがって、ゲートクロック信号ＧＣＫ５がミドルからハイに立ち上がるよりも前に、ゲートクロック信号ＧＣＫ６がローからミドルに立ち上がることが好ましい。また、ゲートクロック信号ＧＣＫ５がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ６がミドルからハイに立ち上がることが好ましい。
　同様に、ゲートクロック信号ＧＣＫ６がミドルからハイに立ち上がるよりも前に、ゲートクロック信号ＧＣＫ７がローからミドルに立ち上がることが好ましく、ゲートクロック信号ＧＣＫ６がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ７がミドルからハイに立ち上がることが好ましい。また、ゲートクロック信号ＧＣＫ７がミドルからハイに立ち上がるよりも前に、ゲートクロック信号ＧＣＫ８がローからミドルに立ち上がることが好ましく、ゲートクロック信号ＧＣＫ７がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ８がミドルからハイに立ち上がることが好ましい。さらに、ゲートクロック信号ＧＣＫ８がミドルからハイに立ち上がるよりも前に、ゲートクロック信号ＧＣＫ５がローからミドルに立ち上がることが好ましく、ゲートクロック信号ＧＣＫ８がハイからローに立ち下がった後に、ゲートクロック信号ＧＣＫ５がミドルからハイに立ち上がることが好ましい。
　（実施形態５）
　以下、図１２を参照して本発明による液晶表示装置の第５実施形態を説明する。本実施形態の液晶表示装置１００は、ゲートクロック信号ＧＣＫ５～ＧＣＫ８のロー、ミドルおよびハイの電位が所定の関係を満たす点を除いて上述した液晶表示装置と同様の構成を有しており、冗長を避けるために重複する説明を省略する。ここでも、図５（ｂ）を参照して上述したように、ゲートクロック信号ＧＣＫ５、ＧＣＫ６、ＧＣＫ７およびＧＣＫ８のそれぞれの電圧は、ロー、ミドルおよびハイの順番に変化する。また、図４、図５、図７、図８および図９を参照して上述したように、ゲートクロック信号ＧＣＫ５、ＧＣＫ６、ＧＣＫ７およびＧＣＫ８は、選択信号で選択された期間、ゲート信号として出力される。
　本実施形態の液晶表示装置１００では、ゲートクロック信号ＧＣＫ５、ＧＣＫ６、ＧＣＫ７およびＧＣＫ８のそれぞれにおいてハイおよびミドルの電位差は、信号電極２１の最大電位差とスイッチング素子１２の閾値電圧との和よりも大きい。ここで、ΔＶＳはビデオ信号の振幅の最大値を示し、Ｖｔはスイッチング素子１２の閾値電圧を示すとすると、ゲートクロック信号ＧＣＫ５におけるハイおよびミドルの電位差はΔＶＳ＋Ｖｔ以上である。
　一般に、信号電極２１の電位は基準電位に対して水平走査期間ごとに反転して、表示特性の低下を抑制している。信号電極２１の電位と基準電位との関係は極性とも呼ばれ、極性が水平走査期間ごとに反転する。例えば、液晶表示装置１００がノーマリブラックの場合、複数の水平走査期間にわたって白を表示するとき、信号電極２１の電位の変化量は最大値を示す。基準電位を書込む際に、画素電極１１の電位は最大でビデオ信号の振幅分高い（＋側にある）可能性があるが、ミドルおよびハイの電位差を以上のように設定することにより、スイッチング素子（例えばＴＦＴ）１２を線形領域で確実に動作させることができる。
　また、ゲートクロック信号ＧＣＫ５、ＧＣＫ６、ＧＣＫ７およびＧＣＫ８のそれぞれにおいて、ミドルおよびローの電位差は、信号電極２１の最大電位差とスイッチング素子１２の閾値電圧との差よりも大きいことが好ましい。すなわち、ミドルおよびローの電位差は、ΔＶＳ－Ｖｔ以上である。ΔＶＳ、Ｖｔは、上述したように、それぞれ、ビデオ信号の振幅の最大値、および、スイッチング素子１２の閾値電圧である。このように、ミドルおよびローの電位差を設定することにより、非選択時にスイッチング素子１２をオフ状態に維持することができる。
　（実施形態６）
　以下、図１３を参照して本発明による液晶表示装置の第６実施形態を説明する。本実施形態の液晶表示装置１００は、画素電極、スイッチング素子およびゲート配線の配置関係ならびにゲートクロック信号ＧＣＫ５～ＧＣＫ８およびゲート信号のレベルの変化の順番が異なる点を除いて上述した液晶表示装置と同様の構成を有しており、冗長を避けるために重複する説明を省略する。
　図１３（ａ）に本実施形態の液晶表示装置１００の等価回路を示す。ゲート配線Ｇp+1とゲート配線Ｇp+2との間に画素電極１１p+2が配置されており、ゲート配線Ｇp+2とゲート配線Ｇp+3との間に画素電極１１p+3が配置されている。本実施形態の液晶表示装置１００では、ＴＦＴ１２のソースｓは上記ＴＦＴ１２のゲートｇよりも前に選択されるゲート配線Ｇに接続されている。例えば、ＴＦＴ１２p+2のドレインｄは画素電極１１p+2に電気的に接続されており、ＴＦＴ１２p+2のソースｓはゲート配線Ｇp+1に電気的に接続されている。
　また、各モジュール１５ｍは、ステージ部１５ｓおよびバッファ部１５ｔを有している。ステージ部１５ｓにはゲートクロック信号ＧＣＫ１～ＧＣＫ４が入力され、ステージ部１５ｓはゲートクロック信号ＧＣＫ１～ＧＣＫ４から選択信号を生成する。バッファ部１５ｔにはゲートクロック信号ＧＣＫ５～ＧＣＫ８が入力され、バッファ部１５ｔはステージ部１５ｓの選択信号およびゲートクロック信号ＧＣＫ５～ＧＣＫ８からゲート信号ＧＬp+1～ＧＬp+8を生成する。
　図１３（ｂ）に液晶表示装置１００のゲートクロック信号ＧＣＫ１～ＧＣＫ８およびゲート信号ＧＬp+1～ＧＬp+8の電圧波形を示す。
　まず、ゲート信号ＧＬp+1～ＧＬp+8に着目する。ゲート信号ＧＬp+2の位相はゲート信号ＧＬp+1に対して１水平走査期間遅れており、ゲート信号ＧＬp+3の位相はゲート信号ＧＬp+2に対して１水平走査期間遅れている。このように、ゲート信号ＧＬp+1～ＧＬp+8の位相は１水平走査期間ずつずれている。
　ここで、第ｐ＋２行の画素（すなわち、ゲート配線Ｇp+2、ゲート信号ＧＬp+2、画素電極１１p+2およびＴＦＴ１２p+2）、および、第ｐ＋３行の画素（すなわち、ゲート配線Ｇp+3、ゲート信号ＧＬp+3、画素電極１１p+3およびＴＦＴ１２p+3）に着目する。水平走査期間１において、ゲート信号ＧＬp+2およびゲート信号ＧＬp+3の両方がローである。この場合、ＴＦＴ１２p+2、ＴＦＴ１２p+3はいずれも非選択である。
　水平走査期間２において、ゲート信号ＧＬp+2はハイとなり、ゲート信号ＧＬp+3はローのままである。ゲート信号ＧＬp+2はハイであり、この電圧はＴＦＴ１２p+2の閾値電圧よりも高いため、ＴＦＴ１２p+2は選択されて、書き込みが行われる。ＴＦＴ１２p+2のドレインｄは画素電極１１p+2に接続されており、ＴＦＴ１２p+2のゲートｇはゲート配線Ｇp+2に接続されており、ＴＦＴ１２p+2のソースｓはゲート配線Ｇp+1に接続されている。このとき、ゲート配線Ｇp+1はミドルである。ゲート信号ＧＬp+1のミドルレベルは基準電位に相当するため、画素電極１１p+2は基準電位に設定され、画素電極１１p+2と信号電極２１との間の液晶層３０には水平走査期間２における信号電極２１の電位に対応する所定の電圧が印加される。
　水平走査期間３において、ゲート信号ＧＬp+2がミドルとなり、ゲート信号ＧＬp+3はハイとなる。ゲート信号ＧＬp+2はミドルであるが、この電圧はＴＦＴ１２p+2の閾値電圧よりも低いため、ＴＦＴ１２p+2は非選択となる。ゲート信号ＧＬp+3はハイであり、この電圧はＴＦＴ１２p+3の閾値電圧よりも高いため、ＴＦＴ１２p+3は選択されて、書き込みが行われる。上述したように、ＴＦＴ１２p+3のドレインｄは画素電極１１p+3と接続されており、ＴＦＴ１２p+3のソースｓはゲート配線Ｇp+2と接続されている。ゲート信号ＧＬp+2のミドルレベルは基準電位に相当するため、画素電極１１p+3は基準電位に設定され、画素電極１１p+3と信号電極２１との間の液晶層３０には水平走査期間３における信号電極２１の電位に対応する所定の電圧が印加される。
　水平走査期間４において、ゲート信号ＧＬp+2はローとなり、ゲート信号ＧＬp+3はミドルとなる。ゲート信号ＧＬp+2はローであるため、ＴＦＴ１２p+2は非選択であり、画素電極１１p+2と信号電極２１との間の電圧は水平走査期間２における信号電極２１と画素電極１１との間の電圧に維持される。なお、ＴＦＴ１２p+4のドレインｄは画素電極１１p+4と接続されており、ＴＦＴ１２p+4のソースｓはミドルであるゲート配線Ｇp+3と接続されている。このため、画素電極１１p+4は基準電位に設定され、画素電極１１p+4と信号電極２１との間の液晶層３０には水平走査期間４における信号電極２１の電位に対応する所定の電圧が印加される。
　次にゲートクロック信号ＧＣＫ１～ＧＣＫ８に着目する。ゲートクロック信号ＧＣＫ１～ＧＣＫ４はそれぞれ２水平走査期間ごとにローおよびハイに反転する。ゲートクロック信号ＧＣＫ２の位相はゲートクロック信号ＧＣＫ１に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ３の位相はゲートクロック信号ＧＣＫ２に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ４の位相はゲートクロック信号ＧＣＫ３に対して１水平走査期間遅れている。このように、ゲートクロック信号ＧＣＫ１～ＧＣＫ４の位相は１水平走査期間ずつずれている。
　ゲートクロック信号ＧＣＫ５～ＧＣＫ８は３ステートの信号であり、ゲートクロック信号ＧＣＫ５～ＧＣＫ８のそれぞれの電圧はＬ（ロー）、Ｍ（ミドル）、Ｈ（ハイ）のレベルに変化する。ゲートクロック信号ＧＣＫ５～ＧＣＫ８の電圧は４水平走査期間ごとに周期的に変化する。ゲートクロック信号ＧＣＫ５～ＧＣＫ８のそれぞれの電圧は、ロー、ミドルおよびハイを所定の順番に繰り返す。ここでは、ほぼ２水平走査期間ローの後、ほぼ１水平走査期間ハイとなり、その後、ほぼ１水平走査期間ミドルとなり、再び、ほぼ２水平走査期間ローとなる。
　ゲートクロック信号ＧＣＫ６の位相はゲートクロック信号ＧＣＫ５に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ７の位相はゲートクロック信号ＧＣＫ６に対して１水平走査期間遅れており、ゲートクロック信号ＧＣＫ８の位相はゲートクロック信号ＧＣＫ７に対して１水平走査期間遅れている。このように、ゲートクロック信号ＧＣＫ５～ＧＣＫ８の位相も１水平走査期間ずつずれている。図９を参照して上述したように、選択信号によって選択されたとき、ゲートクロック信号ＧＣＫ５～ＧＣＫ８はゲート信号ＧＬとして出力される。
　ここで、モジュール１５ｍp+2およびモジュール１５ｍp+3に着目する。モジュール１５ｍp+2のステージ部１５ｓは、ゲートクロック信号ＧＣＫ２に基づいて選択信号を生成する。バッファ部１５ｔは、選択信号およびゲートクロック信号ＧＣＫ６に基づいてゲート信号ＧＬp+2を生成する。選択信号によって選択されると、バッファ部１５ｔはゲートクロック信号ＧＣＫ６をゲート信号ＧＬp+2として出力する。
　モジュール１５ｍp+3のステージ部１５ｓは、ゲートクロック信号ＧＣＫ３に基づいて選択信号を生成する。バッファ部１５ｔは、選択信号およびゲートクロック信号ＧＣＫ７に基づいてゲート信号ＧＬp+3を生成する。選択信号によって選択されると、バッファ部１５ｔはゲートクロック信号ＧＣＫ７をゲート信号ＧＬp+3として出力する。
　本実施形態の液晶表示装置１００では、ゲートクロック信号ＧＣＫ１およびゲートクロック信号ＧＣＫ５の立ち上がりにおいて、上述した実施形態１の液晶表示装置と比べて、ゲートクロック信号ＧＣＫ５の電圧振幅を大きくできるので、ブートストラップの立ち上げ効果をより増大させることができ、ゲート信号の立ち上がり時間をより短縮することができる。
　なお、上述した説明では、スイッチング素子１２のソースｓは隣接するゲート配線Ｇと電気的に接続されており、スイッチング素子１２をオンする際に画素電極１１の電位を基準電位に設定するために、このゲート配線Ｇの電位を基準電位に設定したが、本発明はこれに限定されない。スイッチング素子１２のソースｓが２行以上離れたゲート配線Ｇと電気的に接続されており、スイッチング素子１２をオンする際に画素電極１１の電位を基準電位に設定するために、このゲート配線Ｇの電位を基準電位に設定してもよい。
　なお、冗長を避けるために、重複する説明を省略するが、ゲートドライバ１５は、図６～図８を参照して上述したように、異なる領域１０４ａ、１０４ｂに設けられたゲートドライバ１５ａ、１５ｂを有してもよい。
　また、上述した説明では、８つのゲートクロック信号ＧＣ１～ＧＣＫ８の少なくとも２つに基づいてゲート信号が生成されたが、本発明はこれに限定されない。ゲートクロック信号の種類は８種類でなくてもよい。
　本発明によれば、額縁領域の狭小化に適した液晶表示装置を提供できる。特に、このような液晶表示装置は、例えば、電子ブック、携帯電話およびスマートフォンなどの中小型のデバイスに好適に用いられる。
　１０　基板
　１１　画素電極
　１２　スイッチング素子
　１５　ゲートドライバ
　２０　基板
　２１　信号電極
　２４　外部接続端子部

Claims (17)

  1. 　複数の行および複数の列のマトリクス状に配列された複数の画素電極と、それぞれが行方向に延びる複数のゲート配線と、それぞれがゲート、ソースおよびドレインを有する複数のスイッチング素子であって、前記複数のスイッチング素子のそれぞれの前記ドレインは対応する画素電極と電気的に接続されており、前記複数のスイッチング素子のそれぞれの前記ゲートは対応するゲート配線と電気的に接続されており、前記複数のスイッチング素子のうちの行方向に配列されたスイッチング素子の前記ソースは互いに電気的に接続されている、複数のスイッチング素子とを有する第１基板と、
    　互いに電気的に独立した複数の信号電極を有する第２基板と、
    　前記第１基板と前記第２基板との間に位置する液晶層と
    を備える液晶表示装置であって、
    　前記第１基板は、前記ゲート配線に供給されるゲート信号を生成するゲートドライバをさらに有し、
    　前記第２基板は、外部接続端子部をさらに有し、
    　前記ゲートドライバには前記外部接続端子部を介して入力された信号が供給される、液晶表示装置。
  2. 　前記ゲートドライバは、ロー、ミドルおよびハイに変化するゲート信号を生成し、
    　前記複数のスイッチング素子のそれぞれの前記ソースは、前記対応するゲート配線とは異なるゲート配線と電気的に接続されている、請求項１に記載の液晶表示装置。
  3. 　前記複数のスイッチング素子のそれぞれの前記ソースは、前記対応するゲート配線に隣接するゲート配線と電気的に接続されている、請求項２に記載の液晶表示装置。
  4. 　前記第２基板は、前記信号電極にビデオ信号を供給するソースドライバをさらに有する、請求項１から３のいずれかに記載の液晶表示装置。
  5. 　前記第１基板は、表示領域および前記表示領域の周囲に位置する額縁領域を有しており、
    　前記ゲートドライバは、前記額縁領域のうちの、前記表示領域を介して行方向に対向する第１領域および第２領域にそれぞれ設けられた第１ゲートドライバおよび第２ゲートドライバを有する、請求項１から４のいずれかに記載の液晶表示装置。
  6. 　前記ゲートドライバは、前記複数のゲート配線に供給されるゲート信号をそれぞれ生成する複数のゲートドライバモジュールを有する、請求項１から５のいずれかに記載の液晶表示装置。
  7. 　前記複数のゲートドライバモジュールのそれぞれは、
    　隣接するゲートドライバモジュールと互いに信号の入出力を行うステージ部と、
    　バッファ部と
    を有する、請求項６に記載の液晶表示装置。
  8. 　前記ステージ部はブートストラップキャパシタを含み、
    　前記ステージ部は前記ブートストラップキャパシタに接続された配線を介して信号を前記バッファ部に出力する、請求項７に記載の液晶表示装置。
  9. 　前記ゲートドライバは、複数のゲートクロック信号に基づいてゲート信号を生成し、
    　前記ゲートドライバは、所定の期間、一部のゲートクロック信号をゲート信号として出力する、請求項１から８のいずれかに記載の液晶表示装置。
  10. 　前記複数のゲートクロック信号は、
    　２水平走査期間ごとに反転する第１ゲートクロック信号と、
    　前記第１ゲートクロック信号に対して位相が１水平走査期間シフトしている第２ゲートクロック信号と、
    　前記第２ゲートクロック信号に対して位相が１水平走査期間シフトしている第３ゲートクロック信号と、
    　前記第３ゲートクロック信号に対して位相が１水平走査期間シフトしている第４ゲートクロック信号と、
    　所定の順番に４水平走査期間周期でロー、ミドルおよびハイに変化する第５ゲートクロック信号と、
    　前記第５ゲートクロック信号に対して位相が１水平走査期間シフトしている第６ゲートクロック信号と、
    　前記第６ゲートクロック信号に対して位相が１水平走査期間シフトしている第７ゲートクロック信号と、
    　前記第７ゲートクロック信号に対して位相が１水平走査期間シフトしている第８ゲートクロック信号と
    を含む、請求項９に記載の液晶表示装置。
  11. 　前記第１ゲートクロック信号は前記第５ゲートクロック信号と同期して立ち上がる、請求項１０に記載の液晶表示装置。
  12. 　前記第５ゲートクロック信号がミドルからハイに立ち上がるよりも先に、前記第６ゲートクロック信号がローからミドルに立ち上がる、請求項１０または１１に記載の液晶表示装置。
  13. 　前記第５ゲートクロック信号がハイからローに立ち下がった後に、前記第６ゲートクロック信号がミドルからハイに立ち上がる、請求項１０から１２のいずれかに記載の液晶表示装置。
  14. 　前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれにおけるハイおよびミドルの電位差は、前記信号電極の最大電位差と前記スイッチング素子の閾値電圧との和よりも大きい、請求項１０から１３のいずれかに記載の液晶表示装置。
  15. 　前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれにおけるミドルおよびローの電位差は、前記信号電極の最大電位差と前記スイッチング素子の閾値電圧との差よりも大きい、請求項１０から１４のいずれかに記載の液晶表示装置。
  16. 　前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれは、ロー、ミドルおよびハイの順番に変化する、請求項１０から１５のいずれかに記載の液晶表示装置。
  17. 　前記第５ゲートクロック信号、前記第６ゲートクロック信号、前記第７ゲートクロック信号および前記第８ゲートクロック信号のそれぞれは、ロー、ハイおよびミドルの順番に変化する、請求項１０から１５のいずれかに記載の液晶表示装置。
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