WO2016125640A1

WO2016125640A1 - データ信号線駆動回路、データ信号線駆動方法、および表示装置

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Publication number: WO2016125640A1
Application number: PCT/JP2016/052236
Authority: WO
Inventors: 航平細谷地; 村上　祐一郎; 佐々木　寧
Original assignee: シャープ株式会社
Priority date: 2015-02-03
Filing date: 2016-01-27
Publication date: 2016-08-11
Also published as: US10283040B2; US20180012540A1

Abstract

　本発明は、表示装置においてアナログビデオ信号のサンプリングの際に生じるデータ信号線電圧の変動をレイアウト面積の増大を抑えつつ確実かつ十分に補正する。アクティブマトリクス型液晶表示装置のデータ信号線駆動回路において、ビデオ信号ＳｖｉをサンプリングするためのＮｃｈトランジスタ（ＳＷｋ）の寄生容量（Ｃｇｄ）に起因するデータ信号線ＳＬ3(i-1)+kの保持電圧の低下を補正すべく（ｉ＝１～ｎ；ｋ＝１，２，３）、反転遅延器（３４２）は、そのトランジスタ（ＳＷｋ）の制御信号Ｓｃｋを論理反転させて所定時間だけ遅延させることにより反転遅延信号Ｓｒｄｋを生成し、この反転遅延信号Ｓｒｄを補正用容量素子（Ｃｃ）を介して当該データ信号線3(i-1)+kに与える。反転遅延器（３４２）は、Ｎｃｈトランジスタ（ＳＷｋ）がオフ状態となった後に反転遅延信号ＳｒｄｋがＬレベル電圧からＨレベル電圧への変化を開始するように構成されている。

Description

データ信号線駆動回路、データ信号線駆動方法、および表示装置

　本発明は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路、およびそれを備えた表示装置に関する。

　アクティブマトリクス型液晶表示装置等の表示装置では、複数のデータ信号線（「ソースライン」とも呼ばれる）と、当該複数データ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが液晶パネル等の表示部に形成されている。このようなアクティブマトリクス型表示装置において、点順次駆動方式またはＳＳＤ（Source Shared Driving）方式等が採用されているものがある。ここで、ＳＳＤ方式とは、表示部における複数のデータ信号線を２以上の所定数のデータ信号線を１組として複数組のデータ信号線群にグループ化し、各組の当該所定数のデータ信号線に時分割的にアナログビデオ信号を与える方式である。

　アクティブマトリクス型表示装置において点順次駆動方式またはＳＳＤ方式等が採用されている場合には、各データ信号線にはオン状態のアナログスイッチを介してアナログビデオ信号が与えられ、その後、アナログスイッチの制御信号のレベルを変化させて当該アナログスイッチがオフ状態とされることで、アナログビデオ信号の電圧が当該データ信号線に保持される。このようにしてアナログビデオ信号の電圧が各データ信号線に保持された状態で、上記複数の走査信号線のいずれかが活性化される（選択される）ことにより、当該活性化された走査信号線に接続される画素形成部に当該データ信号線の電圧が画素データとして書き込まれる。

　図６（Ｂ）は、このような表示装置においてアナログビデオ信号をサンプリングして各データ信号線ＳＬｉ（ｉ＝１～Ｎ）に保持させるためのサンプルホールド回路のうち１つのデータ信号線ＳＬｋ（以下「着目データ信号線ＳＬｋ」という）に対応する部分（以下「単位サンプルホールド回路」という）の構成を示す回路図である（特許文献１、２参照）。この単位サンプルホールド回路は、アナログスイッチとしてのＮチャネル形の電界効果トランジスタ（以下「Ｎｃｈトランジスタ」と略記する）ＳＷｋと、このアナログスイッチの制御信号Ｓｃｋを論理反転させるインバータＩＶと、一方の端子が着目データ信号線ＳＬに接続され他方の端子がインバータＩＶの出力端に接続された補正用容量素子Ｃｃと、ＮｃｈトランジスタＳＷｋのゲート端子と着目データ信号線ＳＬに接続される一方の導通端子との間に形成された寄生容量Ｃｇｄとを含んでいる。ＮｃｈトランジスタＳＷｋの他方の導通端子には、アナログビデオ信号Ｓｖ１が与えられ、ＮｃｈトランジスタＳＷｋのゲート端子には、既述の制御信号Ｓｃｋが与えられる。このようなＮｃｈトランジスタＳＷｋ（寄生容量Ｃｇｄを含む）と補正用容量素子ＣｃとインバータＩＶとによってアナログビデオ信号Ｓｖ１のサンプリング回路が構成され、このサンプリング回路と着目データ信号線の容量（着目データ信号線ＳＬｋと他の電極とで形成される総容量）Ｃｓｌとによって上記単位サンプルホールド回路が構成される。

　上記サンプリング回路において、アナログスイッチＳＷをオンさせるときには、制御信号Ｓｃｋとして所定のオン電圧（アナログスイッチがＮｃｈトランジスタで構成される場合にはハイレベルの電圧（以下「Ｈレベル電圧ＶＨ」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられ、このアナログスイッチをオフさせるときには、制御信号Ｓｃｋとして所定のオフ電圧（アナログスイッチがＮｃｈトランジスタで構成される場合には、ローレベルの電圧（以下「Ｌレベル電圧ＶＬ」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられる。

　アナログスイッチとしてのＮｃｈトランジスタＳＷｋを介してアナログビデオ信号Ｓｖを着目データ信号線ＳＬｋに与えた後に、このＮｃｈトランジスタＳＷｋをオフさせるときに、制御信号Ｓｃｋの電圧は、オン電圧としてのＨレベル電圧ＶＨからオフ電圧としてのＬレベル電圧ＶＬに向かって低下を開始し、ＮｃｈトランジスタＳＷｋのゲート端子とソース端子との電位差が当該トランジスタＳＷｋの閾値電圧Ｖｔｈになった時点すなわち制御信号Ｓｃｋの電圧がビデオ信号Ｓｖ１の電圧Ｖｖ１と閾値電圧Ｖｔｈとの和に相当する電圧Ｖｖ１＋Ｖｔｈ（以下この電圧Ｖｖ１＋Ｖｔｈを「オフ遷移電圧Ｖｏｆｆ」という）に達した時点で、当該トランジスタＳＷｋがオフ状態となる。その後、制御信号Ｓｃｋの電圧（以下「制御電圧Ｖｇ」という）はオフ遷移電圧ＶｏｆｆからＬレベル電圧ＶＬまで低下する。このため、制御電圧Ｖｇにおけるオフ遷移電圧ＶｏｆｆからＬレベル電圧ＶＬへの変化が寄生容量Ｃｇｄを介して着目データ信号線ＳＬｋの電圧（以下「データ信号線電圧」という）Ｖｓｌを低下させる。そこで、図６（Ｂ）に示すサンプリング回路では、インバータＩＶにより制御信号Ｓｃｋを論理反転させた反転信号Ｓｒを生成し、この反転信号Ｓｒを補正用容量素子Ｃｃを介して着目データ信号線ＳＬｋに与えるように構成されている。これにより、寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの低下が抑制される。

日本国特開２０１１－１７８１６号公報日本国特開２００５－５５４６１号公報日本国特開２００４－３５０２６１号公報日本国特開２００３－１９５８３４号公報

　しかし、図６（Ｂ）に示したサンプリング回路を使用する従来技術では、図７（Ａ）に示すように、アナログスイッチＳＷｋがオフ状態になる時点ｔ１よりも前に、上記反転信号ＳｒがＨレベル電圧ＶＨからＬレベル電圧ＶＬに向かって変化を開始する可能性がある。このため、寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの上記低下を十分に抑制できない場合がある。すなわち、図７（Ａ）に示すように、ＮｃｈトランジスタＳＷｋがオフされるときの反転信号Ｓｒの電圧変化のうち寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの低下の補正に寄与する電圧変化分ΔＶｃは、小さなものとなる。このため、データ信号線電圧Ｖｓｌの低下を十分に補正することができない。この低下を十分に補正するために補正用容量素子Ｃｃの容量値を大きくすることが考えられるが、この容量値を大きくするためには大きなレイアウト面積が必要となる。

　また、図７（Ａ）からわかるように、データ信号線電圧Ｖｓｌの低下の補正に寄与する電圧変化分ΔＶｃは、反転信号Ｓｒの変化のタイミングすなわち信号遅延量に影響される。このため、データ信号線電圧Ｖｓｌの低下を確実かつ十分に補正することができない。

　さらにまた、図７（Ｂ）に示すように、制御信号ＳｃｋがＨレベル電圧ＶＨからＬレベル電圧ＶＬへの変化を開始した後、ＮｃｈトランジスタＳＷｋがオフ状態となる時点ｔ１以前に反転信号ＳｒがＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を完了する場合には、この反転信号Ｖｒの電圧変化は、寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの低下の補正に寄与しない（ΔＶｃ＝０）。したがって、この場合、補正用容量素子Ｃｃの容量値を大きくしてもデータ信号線電圧Ｖｓｌの低下は補正されない。

　そこで本発明は、アナログビデオ信号のサンプリングの際に生じるデータ信号線電圧の変動をレイアウト面積の増大を抑えつつ確実かつ十分に補正することができるデータ信号線駆動回路およびそれを備えた表示装置を提供することを目的とする。

　本発明の第１の局面は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路であって、
　前記複数のデータ信号線のそれぞれに対して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子と、当該対応するデータ信号線に接続された第２導通端子と、オン状態とオフ状態を切り替えるための制御信号を受け取るための制御端子とを有する電界効果トランジスタを含むアナログスイッチと、
　前記対応するデータ信号線に一方の端子が接続された補正用容量素子と、
　前記制御信号を論理反転させると共に、前記制御信号が前記トランジスタをオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧への変化を開始してから前記トランジスタがオフ状態となるまでの時間に応じた所定時間だけ前記制御信号を遅延させることにより、反転遅延信号を生成し、当該反転遅延信号を前記補正用容量素子の他方の端子に与える反転遅延回路とを備えることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記反転遅延回路は、前記トランジスタがオフされるときには前記トランジスタがオフ状態となった後に前記反転遅延信号が前記第２レベル電圧から前記第１レベル電圧への変化を開始するように前記反転遅延信号を生成することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記反転遅延回路は、前記トランジスタがオフされるときには前記制御信号が前記第２レベル電圧に達した後に前記反転遅延信号が前記第２レベル電圧から前記第１レベル電圧への変化を開始するように前記反転遅延信号を生成することを特徴とする。

　本発明の第４の局面は、本発明の第１の局面において、
　前記補正用容量素子の容量値は、前記トランジスタにおける前記制御端子と前記第２導通端子との間の寄生容量、前記第１レベル電圧と前記第２レベル電圧との差、および、前記制御信号が前記第１レベル電圧から前記第２レベル電圧に向かって変化するときに前記トランジスタがオフ状態となる前記制御信号の電圧に基づき決定される所定値であることを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記反転遅延回路は、互いに縦続接続された３個以上の奇数個のインバータを含むことを特徴とする。

　本発明の第６の局面は、本発明の第１または第５の局面において、
　前記反転遅延回路は、少なくとも１個のシュミットトリガ型インバータを有し前記制御信号から前記反転遅延信号を生成する反転遅延器を含むことを特徴とする。

　本発明の第７の局面は、本発明の第６の局面において、
　前記反転遅延回路におけるシュッミットトリガ型のインバータは、マルチゲート化されたトランジスタを含むことを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　前記反転遅延回路は各データ信号線に設けられていることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記アナログスイッチは、前記対応するデータ信号線の一方の端部に配置され、
　前記補正用容量素子は、前記対応するデータ信号線の他方の端部に配置されていることを特徴とする。

　本発明の第１０の局面は、本発明の第１または第９の局面において、
　前記複数のデータ信号線は、２以上の所定数のデータ信号線を１組として複数組のデータ信号線群にグループ化されており、
　前記反転遅延回路は、前記所定数のデータ信号線にそれぞれ対応する所定数の反転遅延器を含み、
　前記所定数の反転遅延器のそれぞれは、各組のデータ信号線群を構成する前記所定数のデータ信号線のうち対応するデータ信号線に接続されたアナログスイッチに与えるべき制御信号を受け取り、当該制御信号から反転遅延信号を生成し、当該対応するデータ信号線に接続された前記補正用容量素子の前記他方の端子に当該反転遅延信号を与えることを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面において、
　前記所定数の反転遅延器は、前記データ信号線駆動回路における前記複数のデータ信号線が延びる方向と垂直な方向の端部の一方と他方とに分散して配置されていることを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　前記補正用容量素子は、前記トランジスタのゲート絶縁膜を作製するために形成される絶縁層の所定部分と、前記トランジスタのゲート電極を作製するために形成される導電層の所定部分と、前記トランジスタのチャネル部を作製するために形成される半導体層の所定部分とによって構成されていることを特徴とする。

　本発明の第１３の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
　本発明の第１の局面に係るデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路とを備えることを特徴とする。

　本発明の第１４の局面は、本発明の第１３の局面において、
　前記表示部は、非矩形状であり、
　前記複数のデータ信号線のうち少なくとも２つ以上のデータ信号線の長さは、前記表示部の形状に応じて互いに異なることを特徴とする。

　本発明の第１５の局面は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路によるデータ信号線駆動方法であって、
　前記複数のデータ信号線のいずれか１つのデータ信号線に前記アナログスイッチを介して前記アナログ映像信号を与えるステップと、
　前記１つのデータ信号線に前記アナログスイッチを介して前記アナログ映像信号を与えた後に、前記アナログスイッチに与えられる制御信号のレベルを変化させることにより前記アナログスイッチをオフ状態とするステップと、
　前記制御信号を論理反転させると共に、前記制御信号が前記アナログスイッチをオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧への変化を開始してから前記トランジスタがオフ状態となるまでの時間に応じた所定時間だけ前記制御信号を遅延させることにより、反転遅延信号を生成するステップと、
　前記反転遅延信号を補正用容量素子を介して前記１つのデータ信号線に与えるステップとを備えることを特徴とする。

　本発明の他の局面は、本発明の上記第１から第１５の局面および後述の各実施形態に関する説明から明らかであるので、その説明を省略する。

　本発明の第１の局面によれば、各データ信号線に設けられたアナログスイッチがオフされるときには、その制御信号から生成される反転遅延信号が補正用容量素子を介して当該データ信号線に与えられる。上記アナログスイッチに含まれる電界効果トランジスタは寄生容量を有するので、上記アナログスイッチがオフされるときには、その制御信号の電圧変化がその寄生容量を介してデータ信号線電圧に影響を与え、データ信号線電圧が本来の値から変動する（データ信号線電圧が本来の値から低下または上昇する）。しかし、各データ信号線には上記反転遅延信号が補正用容量素子を介して与えられ、これによりデータ信号電圧の変動が補正される。この反転遅延信号は、上記制御信号が第１レベル電圧から第２レベル電圧への変化を開始してから上記トランジスタがオフ状態となるまでの時間に応じた所定時間だけ上記制御信号に対して遅延している。このため、この反転遅延信号の電圧変化のうち大きな部分がデータ信号線電圧変動の補正に寄与する。その結果、補正用容量素子の容量値を大きくする必要がなく、また、この反転遅延信号の遅延量が多少変動しても当該補正には影響しない。したがって、アナログスイッチによるアナログ映像信号のサンプリングの際に生じる寄生容量起因のデータ信号線電圧の変動をレイアウト面積の増大を抑えつつ確実かつ十分に補正することができる。

　本発明の第２の局面によれば、各データ信号線に設けられたアナログスイッチにおけるトランジスタがオフされるときには、当該トランジスタがオフ状態となった後に反転遅延信号が第２レベル電圧から第１レベル電圧への変化を開始する。これにより、この反転遅延号の電圧変化の全てがデータ信号線電圧変動の補正に寄与すると共に、この反転遅延信号の遅延量が変動しても当該補正には影響しない。したがって、アナログスイッチによるアナログ映像信号のサンプリングの際に生じる寄生容量起因のデータ信号線電圧の変動を、レイアウト面積の増大を抑えつつ、更に確実かつ十分に補正することができる。

　本発明の第３の局面によれば、各データ信号線に設けられたアナログスイッチにおけるトランジスタがオフされるときには、その制御信号が当該トランジスタをオフ状態とするための第２レベル電圧に達した後に反転遅延信号が第２レベル電圧から第１レベル電圧への変化を開始する。これにより、この反転遅延号の電圧変化の全てがデータ信号線電圧の変動の補正に確実に寄与すると共に、この反転遅延信号の遅延量が変動しても当該補正には影響しない。したがって、アナログスイッチによるアナログ映像信号のサンプリングの際に生じる寄生容量起因のデータ信号線電圧の変動を、レイアウト面積の増大を抑えつつ、更に確実かつ十分に補正することができる。

　本発明の第４の局面によれば、補正用容量素子の容量値は、各データ信号線に設けられたアナログスイッチにおけるトランジスタの制御端子と第２導通端子との間の寄生容量、第１レベル電圧と第２レベル電圧との差、および、当該トランジスタの制御信号が第１レベル電圧から第２レベル電圧に向かって変化するときに当該トランジスタがオフ状態となる当該制御信号の電圧に基づいて決定されている。これにより、アナログスイッチによるアナログ映像信号のサンプリングの際に生じる寄生容量起因のデータ信号線電圧の変動を適切に補正して当該変動を相殺することができる。

　本発明の第５の局面によれば、互いに縦続接続された３個以上の奇数個のインバータを含む反転遅延回路によってアナログスイッチの制御信号から反転遅延信号が生成され、この反転遅延信号が、当該アナログスイッチによるアナログ映像信号のサンプリングの際に生じる寄生容量起因のデータ信号線電圧変動の補正に使用される。これにより、そのデータ信号線電圧の変動をレイアウト面積の増大を抑えつつ確実かつ十分に補正することができる。

　本発明の第６の局面によれば、アナログスイッチの制御信号から反転遅延信号を生成する反転遅延器には少なくとも１個のシュミットトリガ型インバータが含まれているので、通常のインバータのみで反転遅延器が構成される場合に比べ、反転遅延器における遅延時間を長くすることができる。これにより、寄生容量起因のデータ信号線電圧の変動の補正により適した反転遅延信号を生成することができる。

　本発明の第７の局面によれば、反転遅延回路におけるシュッミットトリガ型インバータは、マルチゲート化されたトランジスタを含むので、消費電力を低減しつつ、寄生容量起因のデータ信号線電圧の変動の補正により適した反転遅延信号を生成することができる。

　本発明の第８の局面によれば、反転遅延回路が各データ信号線に設けられて、反転遅延回路が表示領域内に均等に配置されるので、回路配置の自由度が高い。また、各反転遅延信号の構成を変えることで、データ信号線毎にその電圧変動の補正量を変えることができる。

　本発明の第９の局面によれば、各アナログスイッチは、対応するデータ信号線の一方の端部に配置され、補正用容量素子は、当該対応するデータ信号線の他方の端部に配置されているので、表示領域の外縁部におけるアナログスイッチ側の領域において各補正用容量素子の領域と反転遅延信号を伝達するための配線の領域が空き、その結果、配線を引き回すことなく回路ブロックを高い自由度で配線することが可能となる。

　本発明の第１０の局面によれば、ＳＳＤ方式の表示装置において本発明の上記第１または第９の局面と同様の効果が得られる。

　本発明の第１１の局面によれば、ＳＳＤ方式の表示装置において反転遅延回路を構成する２以上の所定数の反転遅延器は、データ信号線駆動回路における端部のうちデータ信号線が延びる方向と垂直な方向の端部の一方と他方とに分散して配置されているので、表示領域の外縁部において必要な回路配置のための領域が上記端部の一方に偏らないようにすることができる。

　本発明の第１２の局面によれば、補正用容量素子は、各アナログスイッチにおけるトランジスタのゲート絶縁膜を作製するために形成される絶縁層の所定部分と、当該トランジスタのゲート電極を作製するために形成される導電層の所定部分と、当該トランジスタのチャネル部を作製するために形成される半導体層の所定部分とによって構成されている。このため、ゲート絶縁膜の厚みの製造時のばらつきによって当該トランジスタの寄生容量の容量値がばらつくと、これに応じて補正容量素子の容量値も変化する。その結果、寄生容量の容量値のばらつきにより寄生容量起因のデータ信号線の電圧の変動量がばらついても、その電圧変動が適切に補正される。

　本発明の他の局面の効果は、本発明の上記第１から第１２の局面の効果および下記実施形態についての説明から明らかであるので、その説明を省略する。

本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。上記第１の実施形態におけるデータ信号線駆動回路の構成を示すブロック図である。上記第１の実施形態におけるデータ信号線駆動回路の動作を説明するためのタイミングチャートである。上記第１の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための構成を示す回路図である。上記第１の実施形態におけるデータ信号線駆動回路におけるビデオ信号のサンプルホールド動作を示す信号波形図である。上記第１の実施形態における単位サンプルホールド回路の構成を示す回路図（Ａ）、および、従来の単位サンプルホールド回路の構成を示す回路図（Ｂ）である。従来の単位サンプルホールド回路の動作を示す信号波形図（Ａ，Ｂ）である。上記第１の実施形態における単位サンプルホールド回路の動作を示す信号波形図（Ａ，Ｂ）である。上記第１の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図である。上記第１の実施形態の上記第１の実施例における単位サンプルホールド回路の構成を示す回路図である。上記第１の実施形態の上記第１の実施例における単位サンプルホールド回路の動作を示す信号波形図である。上記第１の実施形態の上記第１の実施例における反転遅延器の詳細構成を示す回路図である。図１２に示す反転遅延器の動作を説明するための信号波形図である。上記第１の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。上記第１の実施形態の上記第２の実施例における単位サンプルホールド回路の構成を示す回路図である。上記第１の実施形態の上記第２の実施例における反転遅延器としてのシュミットトリガ型インバータの動作を示す信号波形図（Ａ）、および、通常のインバータの動作を示す信号波形図（Ｂ）である。上記第１の実施形態の上記第２の実施例における反転遅延器としてのシュミットトリガ型インバータの第１から第３の構成例を示す回路図（Ａ，Ｂ，Ｃ）である。上記第１の実施形態の上記第２の実施例において他の構成例による反転遅延器を使用した単位サンプルホールド回路を示す回路図（Ａ，Ｂ）である。本発明の第２の実施形態に係る液晶表示装置における表示部（表示領域）の構成を示す模式図である。上記第２の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための構成を示す回路図である。上記第２の実施形態における図２０に示す構成の回路の配置例を示す図である。上記第２の実施形態におけるデータ信号線駆動回路内の１つのデマルチプレクサおよびそれに対応する補正容量回路の表現方法を説明するための図（Ａ，Ｂ）である。上記第２の実施形態においてビデオ信号のサンプリングの際に生じるデータ信号線電圧低下量の分布および各データ信号線の容量の分布を示す図である。上記第２の実施形態における容量の大きいデータ信号線についてのサンプリング動作を説明するための信号波形図（Ａ）、および、容量の小さいデータ信号線についてのサンプリング動作を説明するための信号波形図（Ｂ）である。本発明の第３の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図（Ａ，Ｂ，Ｃ）である。上記第３の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。上記第３の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第３の実施例を示す回路図である。本発明の第４の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図である。上記第４の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。上記第４の実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第３の実施例を示す回路図である。本発明の各実施形態における補正用容量素子の好適な構造を示す平面図（Ａ）および断面図（Ｂ）、ならびに、薄膜トランジスタの構造を示す平面図（Ｃ）および断面図（Ｄ）である。本発明の各実施形態の第１の変形例を示す回路図である。本発明の各実施形態の第２の変形例を説明するための回路図（Ａ）および信号波形図（Ｂ）である。本発明の各実施形態の第３の変形例を説明するための回路図（Ａ）および信号波形図（Ｂ）である。本発明の他の実施形態を説明するための回路図（Ａ，Ｂ，Ｃ）である。上記他の実施形態の第１の変形例を説明するための回路図（Ａ，Ｂ，Ｃ）である。上記他の実施形態の第２の変形例におけるデータ信号線駆動回路の構成を示すブロック図である。上記他の実施形態の上記第２の変形例におけるデータ信号線駆動回路の動作を説明するためのタイミングチャートである。

　以下、本発明の各実施形態について添付図面を参照して説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。

＜１．第１の実施形態＞
＜１．１　全体構成および動作＞
　図１は、本発明の第１の実施形態に係る液晶表示装置の全体的な構成を示すブロック図である。この液晶表示装置は、アクティブマトリクス型の表示部１２０を含む表示パネル１００と、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）２００と、データ信号線駆動回路（「ソースドライバ」とも呼ばれる）３００と、表示制御回路４００とを備えており、表示制御回路４００には外部から入力信号Ｓｉｎが与えられる。この入力信号Ｓｉｎには、表示すべき画像を表す画像信号および当該画像の表示のためのタイミング制御信号が含まれている。

　表示部１２０には、複数本（３ｎ本）のデータ信号線（「ソースライン」とも呼ばれる）ＳＬ１～ＳＬ3nと、複数本（ｍ本）の走査信号線（「ゲートライン」とも呼ばれる）ＧＬ１～ＧＬｍと、これらのデータ信号線ＳＬ１～ＳＬ3nおよび走査信号線ＧＬ１～ＧＬｎに沿ってマトリクス状に配置された複数（ｍ×３ｎ個）の画素形成部１０が配設されている（このようにマトリクス状に配置された複数の画素形成部を以下では「画素マトリクス」ともいう）。各画素形成部１０は、これらのデータ信号線ＳＬ１～ＳＬ3nのいずれか１つに対応すると共に、これらの走査信号線ＧＬ１～ＧＬｍのいずれか１つに対応する。以下、３ｎ本のデータ信号線ＳＬ１～ＳＬ3nを区別しない場合にはこれらを単に「データ信号線ＳＬ」といい、ｍ本の走査信号線ＧＬ１～ＧＬｍを区別しない場合にはこれらを単に「走査信号線ＧＬ」という。各画素形成部１０は、対応する走査信号線ＧＬに制御端子としてのゲート端子が接続されると共に対応するデータ信号線ＳＬにソース端子が接続されたスイッチング素子としての薄膜トランジスタ（以下「ＴＦＴ」と略記する）１２と、そのＴＦＴ１２のドレイン端子に接続された画素電極Ｅｐと、ｍ×３ｎ個の画素形成部１０に共通的に設けられた共通電極Ｅｃと、画素電極Ｅｐと共通電極Ｅｃとの間に挟持されｍ×３ｎ個の画素形成部１０に共通的に設けられた液晶層とにより構成される。そして、画素電極Ｅｐおよび共通電極Ｅｃにより形成される液晶容量により画素容量Ｃｐが構成される。なお典型的には、画素容量Ｃｐに確実に電圧を保持すべく液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。また、各画素形成部１０に含まれるＴＦＴ１２の種類は特に限定されず、ＴＦＴ１２のチャネル層には、アモルファスシリコン、ポリシリコン、微結晶シリコン、連続粒界結晶シリコン（ＣＧシリコン）、酸化物半導体等のいずれを使用してもよい。また、表示部１２０を含む液晶パネル（表示パネル１００）の方式も、液晶層に垂直な方向に電界が印加されるＶＡ（Vertical Alignment）方式やＴＮ（Twisted Nematic）方式等に限定されるものではなく、液晶層に略平行な方向に電界が印加されるＩＰＳ（In-Plane Switching）方式であってもよい。

　表示制御回路４００は、上記入力信号Ｓｉｎを外部から受け取り、この入力信号Ｓｉｎに基づき、デジタル画像信号Ｓｄｖ、データ側制御信号ＳＣＴ、走査側制御信号ＧＣＴ、および共通電圧Ｖｃｏｍ（不図示）を生成し出力する。デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴはデータ信号線駆動回路３００に与えられ、走査側制御信号ＧＣＴは走査信号線駆動回路２００に与えられ、共通電圧Ｖｃｏｍは表示部１２０における共通電極Ｅｃに与えられる。

　データ信号線駆動回路３００は、デジタル画像信号Ｓｄｖおよびデータ側制御信号ＳＣＴに基づき、データ信号Ｓ１～Ｓ3nを生成してデータ信号線ＳＬ１～ＳＬ3nにそれぞれ印加する。このデータ信号線駆動回路３００の詳細は後述する。

　走査信号線駆動回路２００は、走査側制御信号ＧＣＴに基づき走査信号Ｇ１～Ｇｍを生成して走査信号線ＧＬ１～ＧＬｍに印加し、これによりアクティブな走査信号の走査信号線ＧＬ１～ＧＬｍへの印加を所定周期で繰り返す。例えば、走査側制御信号ＧＣＴには、ゲートクロック信号およびゲートスタートパルス信号が含まれる。走査信号線駆動回路２００は、ゲートクロック信号およびゲートスタートパルス信号に応じて、その内部の図示しないシフトレジスタなどを動作させ、走査信号Ｇ１～Ｇｍを生成する。

　表示パネル１００の背面側には、図示しないバックライトユニットが設けられており、これにより表示パネル１００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路４００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、表示パネル１００が反射型である場合には、バックライトユニットは不要である。

　以上のようにして、データ信号線ＳＬにデータ信号が印加され、走査信号線ＧＬに走査信号が印加され、表示パネル１００の背面にバックライト光が照射されることにより、外部から与えられる入力信号Ｓｉｎの表す画像が表示パネル１００の表示領域を構成する表示部１２０に表示される。

　なお、図１に示す上記構成において、データ信号線駆動回路３００および走査信号線駆動回路２００の双方または一方は表示制御回路４００内に設けられていてもよい。また、データ信号線駆動回路３００および走査信号線駆動回路２００の双方または一方は表示部１２０と一体的に形成されていてもよい。この場合、データ信号線駆動回路３００については、その一部のみ（例えば後述の図２に示すデマルチプレクス回路３２０および補正回路３３０のみ）が表示部１２０と一体的に形成されていてもよい。

＜１．２　データ信号線駆動回路の構成および動作＞
　図２は、本実施形態におけるデータ信号線駆動回路３００の構成を示すブロック図である。本実施形態に係る液晶表示装置では、表示パネル１００において隣接する３本のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iを１組としてｎ組のデータ信号線群にグループ化し（ｉ＝１～ｎ）、各組における３本のデータ信号線に時分割的にアナログビデオ信号を与えるＳＳＤ方式が採用されている。このため、データ信号線駆動回路３００は、表示パネル１００を駆動するためのデータ信号としてｎ個のビデオ信号Ｓｖ１～Ｓｖｎを生成するデータ信号生成回路３１０に加えて、上記ＳＳＤ方式に対応したデマルチプレクス回路３２０を備えるとともに、デマルチプレクス回路３２０におけるビデオ信号Ｓｖ１～Ｓｖｎのサンプリング時に生じる信号レベルの低下を補償するために補正回路３３０を備えている。この補正回路３３０は、補正容量回路３５０と反転遅延回路３４０を含んでいる。

　表示制御回路４００からのデジタル画像信号Ｓｄｖは、データ信号生成回路３１０に与えられる。表示制御回路４００からのデータ側制御信号ＳＣＴのうち、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号Ｌｓ、および極性切替制御信号Ｃｐｎはデータ信号生成回路３１０に与えられ、接続切替制御信号Ｓｃ１～Ｓｃ３はデマルチプレクス回路３２０に与えられる。

　データ信号生成回路３１０は、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号Ｌｓに基づき、その内部の図示しないシフトレジスタおよびサンプリングラッチ回路等を動作させることにより、デジタル画像信号Ｓｄｖに基づくｎ個のデジタル信号を生成し、これらｎ個のデジタル信号を図示しないＤＡ変換回路でアナログ信号に変換することにより、表示パネル１００を駆動するためのアナログデータ信号としてｎ個のビデオ信号Ｓｖ１～Ｓｖｎを生成する。本実施形態では上記のようにＳＳＤ方式が採用されているので、各ビデオ信号Ｓｖｉは、３つのデータ信号Ｓ3i-2，Ｓ3i-1，Ｓ3iに振り分けられて表示部１２０のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iに印加される（ｉ＝１～ｎ）。なお、極性切替制御信号Ｃｐｎは、液晶の劣化を防止すべく表示部１２０を交流駆動するための制御信号であり、所定のタイミングで上記ビデオ信号Ｓｖ１～Ｓｖｎの極性を切り替えるために使用される。ただし、この交流駆動は、当業者には周知である一方、本発明の特徴とは直接的には関係しないので、詳しい説明を省略する。

　図３は、本実施形態におけるデータ信号線駆動回路３００の動作を説明するためのタイミングチャートである。以下、図２と共に図３を参照して、このデータ信号線駆動回路３００の動作を説明する。

　デマルチプレクス回路３２０はｎ個のデマルチプレクサ３２２を含み、ｉ番目のデマルチプレクサ３２２にはｉ番目のビデオ信号Ｓｖｉが入力され（ｉ＝１～ｎ）、各デマルチプレクサ３２２には、図３に示すような接続切替制御信号Ｓｃ１～Ｓｃ３が入力される。各水平期間を３つに分割して得られる期間を順に第１、第２、および第３期間と呼ぶものとすると、これらの接続切替制御信号Ｓｃ１～Ｓｃ３のうち、第１の接続切替制御信号Ｓｃ１は第１期間でのみアクティブとなり、第２の接続切替制御信号Ｓｃ２は第２期間でのみアクティブとなり、第３の接続切替制御信号Ｓｃ３は第３期間でのみアクティブとなる。ここでは、ハイレベル（Ｈレベル）をアクティブとし、ローレベル（Ｌレベル）を非アクティブとする。各デマルチプレクサ３２２には、それに入力されるビデオ信号（以下「入力ビデオ信号」という）Ｓｖｉを時分割で印加すべき３つのデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iが補正容量回路３５０を貫通して接続されている。各デマルチプレクサ３２２は、入力ビデオ信号Ｓｖｉを、第１の接続切替制御信号Ｓｃ１がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3i-2に与え、第２の接続切替制御信号Ｓｃ２がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3i-1に与え、第３の接続切替制御信号Ｓｃ３がアクティブ（Ｈレベル）のときにデータ信号線ＳＬ3iに与える。これにより、入力ビデオ信号Ｓｖｉの与えられるデータ信号線が、各水平期間において３つのデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iの間で順に切り替えられる。

　このような動作により、図３に示すようなデータ信号Ｓ１～Ｓ３がデータ信号線ＳＬ１～ＳＬ３にそれぞれ印加される。他のデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3i（ｉ＝２～ｎ）についても同様である。図３に示すビデオ信号Ｓｖ１～Ｓｖ３およびデータ信号Ｓ１～Ｓ３に付されている記号ｄｉｊは、ｉ番目の走査信号線ＧＬｉおよびｊ番目のデータ信号線ＳＬｊに接続される画素形成部１０（の画素容量Ｃｐ）に書き込むべき画素データを示すものとする（ｉ＝１～ｍ、ｊ＝１～３ｎ）。各データ信号線ＳＬｊは、他の電極（共通電極Ｅｃや走査信号線ＧＬを構成する電極）との間に容量を形成されている（以下この容量を「データ信号線容量Ｃｓｌ」という）。このため、このデータ信号線容量Ｃｓｌとデマルチプレクサ３２２との作用により、ビデオ信号Ｓｖｉが接続切替制御信号Ｓｃｋによってサンプリングされてデータ信号線ＳＬ3(i-1)+kに保持される（ｉ＝１～ｎ；ｋ＝１，２，３）（図３のデータ信号Ｓ１～Ｓ３参照）。なお、ビデオ信号Ｓｖｉの極性は既述の極性切替制御信号Ｃｐｎにしたがって変化し（不図示）、これに応じてデータ信号Ｓ3i-2，Ｓ3i-1，Ｓ3iの極性も変化する（図３のデータ信号Ｓ１～Ｓ３参照）。
　図３は、各画素形成部１０に与えられるデータ信号の極性が１フレーム期間毎に反転するだけでなく、データ信号線ＳＬの延びる方向に隣接する画素形成部に互いに逆極性のデータ信号が与えられると共に、走査信号線ＧＬの延びる方向に隣接する画素形成部にも互いに逆極性のデータ信号が与えられるように、表示パネル１００が駆動される方式、すなわちドット反転駆動方式が採用されていることを前提としている。しかし、本発明に係る液晶表示装置の交流駆動方式はドット反転駆動方式に限定されるものではなく、例えば、データ信号線ＳＬの延びる方向に隣接する画素形成部に互いに逆極性のデータ信号が与えられ、走査信号線ＧＬの延びる方向に隣接する画素形成部には互いに同極性のデータ信号が与えられるように、表示パネル１００が駆動される方式、すなわちライン反転駆動方式が採用されてもよい。

　図４は、本実施形態におけるデータ信号線駆動回路３００でのビデオ信号Ｓｖｉのサンプリングおよびサンプル値の補正のための構成を示す回路図、すなわちデマルチプレクス回路３２０と補正回路３３０（補正容量回路３５０および反転遅延回路３４０）の詳細構成を示す回路図である。本実施形態では、データ信号線駆動回路３００のうち少なくともデマルチプレクス回路３２０、補正容量回路３５０、および反転遅延回路３４０は表示部（画素マトリクス）１２０と一体的に形成されているものとするが、本発明はこれに限定されない。

　図４に示すように本実施形態では、デマルチプレクス回路３２０における各デマルチプレクサ３２２は、３個のアナログスイッチとしてのＮｃｈトランジスタである薄膜トランジスタＳＷ１～ＳＷ３を含む。各デマルチプレクサにおけるＮｃｈトランジスタＳＷ１～ＳＷ３の第１導通端子は互いに接続されてビデオ信号Ｓｖｉを与えられ、これらＮｃｈトランジスタＳＷ１～ＳＷ３の第２導通端子はデータ信号線ＳＬ3i-2，ＳＬ3i-1，ＳＬ3iにそれぞれ接続されている（ｉ＝１～ｎ）。また、各デマルチプレクサ３２２におけるＮｃｈトランジスタＳＷ１～ＳＷ３の制御端子としてのゲート端子には、第１から第３の接続切替制御信号Ｓｃ１～Ｓｃ３がそれぞれ与えられる。なお、ＮｃｈトランジスタＳＷ１～ＳＷ３の第１および第２導通端子のいずれがドレイン端子か（またはソース端子か）は、ＮｃｈトランジスタＳＷ１～ＳＷ３を流れる電流の方向に依存するが、以下では便宜上、上記第１導通端子をソース端子とし、上記第２導通端子をドレイン端子として説明を進める。

　反転遅延回路３４０は、第１、第２、および第３の反転遅延器３４２を含む。これら第１から第３の反転遅延器３４２には第１から第３の接続切替制御信号Ｓｃ１～Ｓｃ３がそれぞれ与えられ、第１から第３の反転遅延器３４２は、第１から第３の接続切替制御信号Ｓｃ１～Ｓｃ３をそれぞれ論理反転させるとともに所定時間だけ遅延させることにより、第１から第３の反転遅延信号Ｓｒｄ１～Ｓｒｄ３をそれぞれ生成する。これら第１から第３の反転遅延信号Ｓｒｄ１～Ｓｒｄ３は、補正容量回路３５０に与えられる。

　補正容量回路３５０は、各データ信号線ＳＬにつき１個の補正用容量素子Ｃｃを含み、各補正用容量素子Ｃｃの一方の端子は、対応するデータ信号線ＳＬに接続されている。各デマルチプレクサ３２２における各ＮｃｈトランジスタＳＷｋの第２導通端子（ドレイン端子）に接続されたデータ信号線ＳＬ3(i-1)+kに接続された補正用容量素子Ｃｃの他方の端子には、第ｋの反転遅延信号Ｓｒｄｋが与えられる（ｋ＝１，２，３）。

　サンプリング回路としてのデマルチプレクス回路３２０における各デマルチプレクサ３２２の各ＮｃｎトランジスタＳＷｋは、そのゲート端子と第２導通端子（ドレイン端子）との間に形成された寄生容量Ｃｇｄを有する。このため、ｉ番目のデマルチプレクサ３２２におけるＮｃｈトランジスタＳＷｋがオン状態からオフ状態に変化するときの接続切替制御信号Ｓｃｋの電圧変化が、この寄生容量Ｃｇｄを介してデータ信号線ＳＬ3(i-1)+kの電圧に影響を与える（ｉ＝１～ｎ；ｋ＝１，２，３）。その結果、ＮｃｈトランジスタＳＷｋがオフされた直後におけるデータ信号線ＳＬ3(i-1)+kの電圧すなわちデータ信号Ｓ3(i-1)+kの電圧（データ信号線電圧Ｖｓｌ）は、ＮｃｈトランジスタＳＷｋがオン状態のときに当該データ信号Ｓ3(i-1)+kに与えられるビデオ信号Ｓｖｉの電圧よりも低下する。すなわち、ビデオ信号Ｓｖｉを接続切替制御信号Ｓｃｋでサンプリングすることにより得られるデータ信号線電圧Ｖｓｌが寄生容量Ｃｇｄに起因して本来の電圧よりも低下する。しかし、容量補正回路３５０において、各データ信号線ＳＬ3(i-1)+kには補正用容量素子Ｃｃを介して反転遅延信号Ｓｒｋが与えられ、これにより上記データ信号線電圧Ｖｓｌの低下が補正される（図５に示す信号Ｓ１，Ｓ４，Ｓ２，Ｓ５，Ｓ３，Ｓ６の波形参照）。

　以下、上記のようなビデオ信号Ｓｖｉのサンプリングの際のデータ信号線電圧Ｖｓｌの低下を補正するための動作を、１番目のビデオ信号Ｓｖ１のサンプリングを例にとり図６および図７を参照して更に詳しく説明する。

　図６（Ａ）は、本実施形態においてビデオ信号Ｓｖ１をサンプリングして１つのデータ信号線（着目データ信号線）ＳＬｋに保持させるための回路に相当する部分すなわち単位サンプルホールド回路の構成を示す回路図である。図６（Ｂ）は、ＳＳＤ方式等が採用される従来の表示装置において図６（Ａ）の単位サンプルホールド回路に対応する単位サンプルホールド回路（以下「従来の単位サンプルホールド回路」という）の構成を示す回路図である。また、図７は、図６（Ｂ）に示す従来の単位サンプルホールド回路の動作を示す信号波形図であり、図８は、図６（Ａ）に示す本実施形態における単位サンプルホールド回路の動作を示す信号波形図である。

　図６（Ａ）および図６（Ｂ）のいずれの単位サンプルホールド回路においても、サンプリングパルス信号としての接続切替制御信号Ｓｃｋがオン電圧としてＨレベル電圧ＶＨからオフ電圧としてのＬレベル電圧ＶＬへと変化する過程において所定の電圧Ｖｏｆｆに達したときに、アナログスイッチとしてのＮｃｈトランジスタＳＷｋがオン状態からオフ状態に切り替わる。

　図６（Ｂ）に示す従来の単位サンプルホールド回路では、インバータＩＶにより得られる反転信号Ｓｒが補正用容量素子Ｃｃを介して着目データ信号線ＳＬｋに与えられる。図７（Ａ）に示すように、この反転信号Ｓｒは、ＮｃｈトランジスタＳＷｋのオン状態からオフ状態への切り替わる時点ｔ１よりも前にＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始する。このため、着目データ信号線ＳＬｋがフローティング状態である間での反転信号Ｓｒの電圧変化分、すなわち寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの低下の補正に寄与する電圧変化分ΔＶｃは、ＮｃｈトランジスタＳＷｋがオフするときの反転信号Ｓｒの電圧変化分ＶＨ－ＶＬに比べて小さなものとなる。その結果、寄生容量Ｃｇｄに起因するデータ信号線電圧Ｖｓｌの低下（以下「寄生容量起因のデータ信号線電圧低下」という）を十分に補正することができず、着目データ信号線ＳＬｋに実際に保持される電圧には、ビデオ信号Ｓｖ１をサンプリングして着目データ信号線ＳＬｋに保持させるべき本来の電圧Ｖｖ１に対し誤差ΔＶｓｅが生じる。

　特に、図７（Ｂ）に示すように、接続切替制御信号ＳｃｋがＨレベル電圧ＶＨからＬレベル電圧ＶＬへの変化を開始した後、オフ遷移電圧Ｖｏｆｆに達する時点（ＮｃｈトランジスタＳＷｋがオフ状態となる時点）ｔ１以前に反転信号ＳｒがＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を完了する場合には、この反転信号Ｖｒの電圧変化は寄生容量起因のデータ信号線電圧低下の補正に寄与しない（ΔＶｃ＝０）。したがって、この場合、補正用容量素子Ｃｃの容量値を大きくしても寄生容量起因のデータ信号線電圧低下は補正されない。

　これに対し、図６（Ａ）に示す本実施形態における単位サンプルホールド回路では、反転遅延器３４２により得られる反転遅延信号Ｓｒｄｋが補正用容量素子Ｃｃを介して着目データ信号線ＳＬｋに与えられる。図８（Ａ）に示すように、この反転遅延信号Ｓｒｄｋは、ＮｃｈトランジスタＳＷｋがオン状態からオフ状態への切り替わる時点ｔ１よりも後にＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始する。このため、反転遅延信号ＳｒｄｋがＬレベル電圧ＶＬからＨレベル電圧ＶＨまで変化する間は、データ信号線ＳＬｋはフローティング状態となっている。その結果、この間における反転遅延信号Ｓｒｄｋの電圧変化分ΔＶｃｄ＝ＶＨ－ＶＬが、寄生容量起因のデータ信号線電圧低下の補正に寄与する。この補正に寄与する電圧変化分ΔＶｃｄ＝ＶＨ－ＶＬは、従来の単位サンプルホールド回路においてこの補正に寄与する電圧変化分ΔＶｃよりも大きい。このため本実施形態では、補正用容量素子Ｃｃの容量値を大きくすることなく後述のように適切に設定することにより、反転遅延信号Ｓｒｄｋの上記電圧変化分ΔＶｃｄで、寄生容量起因のデータ信号線電圧低下ΔＶｓｌを相殺することができる（図８（Ａ）参照）。

　また、従来の単位サンプルホールド回路では、反転信号Ｓｒの電圧変化のうち上記補正に寄与する電圧変化分ΔＶｃは、反転信号ＳｒがＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始するタイミングに依存する。その結果、寄生容量起因のデータ信号線電圧低下の補正が反転信号Ｓｒの遅延量によって影響されることになる。これに対し本実施形態では、ＮｃｈトランジスタＳＷｋがオン状態からオフ状態に切り替わった後に遅延反転信号ＳｒｄｋがＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始するので、この時間的条件を満たすように反転遅延器３４２が動作する限り、反転遅延信号Ｓｒｄｋの遅延量は、寄生容量起因のデータ信号線電圧低下の補正には影響しない。

＜１．３　補正用容量素子の容量値の設定＞
　本実施形態において補正回路３３０（反転遅延回路３４０および補正容量回路３５０）が存在しないと仮定すると、ビデオ信号Ｓｖｉの接続切替制御信号Ｓｃｋによるサンプリングの際に、サンプリングスイッチとしてのアナログスイッチを構成するトランジスタＳ
Ｗｋの寄生容量Ｃｇｄに起因して、データ信号線ＳＬ3(i-1)+kに保持すべき電圧が本来の電圧（ビデオ信号Ｓｖｉの電圧Ｖｖｉ）から低下する（ｉ＝１～ｎ；ｋ＝１，２，３）。本実施形態では、この寄生容量起因のデータ信号線電圧低下を補正すべく、反転遅延信号Ｓｒｄｋが補正用容量素子Ｃｃを介してデータ信号線ＳＬ3(i-1)+kに与えられる。この補正により寄生容量起因のデータ信号線電圧低下ΔＶｓｌを相殺するには、補正用容量素子Ｃｃの容量値（以下、この容量値も符号“Ｃｃ”で示すものとする）を適切に設定する必要がある。この補正用容量素子Ｃｃの適切な容量値の求め方の一例を、図６（Ａ）および図８（Ａ）を参照して以下に述べる（ｉ＝１；ｋ＝１，２，３）。

　図８（Ａ）に示すように、接続切替制御信号ＳｃｋがＨレベル電圧ＶＨ（オン電圧）から低下を開始し、時点ｔ１において、オフ遷移電圧Ｖｏｆｆ（＝Ｖｖ１＋Ｖｔｈ）に達してＮｃｈトランジスタＳＷｋがオン状態からオフ状態に切り替わる。その後、反転遅延信号ＳｒｄｋがＬレベル電圧ＶＬから上昇を開始し、時点ｔ２でＨレベル電圧ＶＨに達する。接続切替制御信号Ｓｃｋは、この時点ｔ２までにＬレベル電圧ＶＬ（オフ電圧）に達しているものとする。いま、時点ｔ１でのデータ信号線電圧Ｖｓｌ（着目データ信号線ＳＬｋの電圧）をＶｓｌ１とすると、この時点ｔ１での着目データ信号線ＳＬｋにおける電荷量Ｑ１は、
　　Q１=Csl(Vs１－Vo)+Cgd(Vs１－Voff)+Cc(Vs１－VL) …（１）
となる。ただし、Ｖｏは、データ信号線容量Ｃｓｌを形成する他方の電極（データ信号線は当該容量Ｃｓｌを形成する一方の電極）の電圧とする。一方、時点ｔ２でのデータ信号線電圧ＶｓｌをＶｓ２とすると、この時点ｔ２での着目データ信号線ＳＬｋにおける電荷量Ｑ２は、
　　Q2=Csl(Vs2－Vo)+Cgd(Vs2－VL)+Cc(Vs2－VH) 　…（２）
となる。

　アナログスイッチとしてのＮｃｈトランジスタＳＷｋは、接続切替制御信号ＳｃｋがＨレベル電圧ＶＨから低下してオフ遷移電圧Ｖｏｆｆに達した時点で瞬時にオン状態からオフ状態に切り替わるものとすると、時点ｔ１から時点ｔ２までの間は、着目データ信号線ＳＬｋはフローティング状態であり、着目データ信号線ＳＬｋについては電荷の流入や流出がない。このため、Ｑ１＝Ｑ２であり、上記式（１）および（２）より、
　　Csl(Vs１－Vo)+Cgd(Vs１－Voff)+Cc(Vs１－VL)
　＝Csl(Vs2－Vo)+Cgd(Vs2－VL)+Cc(Vs2－VH) …（３）
となる。

　ここで、寄生容量起因のデータ信号線電圧低下ΔＶｓｌが反転遅延信号Ｓｒｄｋの電圧変化ΔＶｃｄ（＝ＶＨ－ＶＬ）により補正用容量素子Ｃｃを介して相殺されるものとすると、Ｖｓ２＝Ｖｓ１である。これを上記式（３）に代入して整理すると、
　　Cc＝Cgd・(Voff－VL)／(VH－VL) …（４）
が得られる。

　したがって、上記式（４）により補正用容量素子Ｃｃの適切な容量値を求めることができる。このようにして求めた容量値を有する補正用容量素子Ｃｃを補正容量回路３５０で使用することにより、寄生容量起因のデータ信号線電圧低下ΔＶｓｌを反転遅延信号Ｓｒｄｋによって相殺することができる。上記式（４）からわかるように、このときの補正用容量素子Ｃｃの容量値は、寄生容量Ｃｇｄよりも小さなものとなる。

　ただし、オフ遷移電圧Ｖｏｆｆは、Ｖｖ１＋Ｖｔｈ、より一般的にはＶｖｉ＋Ｖｔｈであり（ｉ＝１～ｎ）、ビデオ信号Ｓｖｉの電圧Ｖｖｉに依存する。このため、上記式（４）で決定される補正用容量素子Ｃｃの容量値もビデオ信号Ｓｖｉの電圧Ｖｖｉに依存する。そこで本実施形態では、ビデオ信号Ｓｖｉの電圧Ｖｖｉとして代表的または典型的な固定値Ｖｖfを予め決めておき、Ｖｖｉ＝Ｖｖｆのときのオフ遷移電圧Ｖｏｆｆ（固定値）を上記式（４）に代入することにより補正用容量素子の容量値Ｃｃを決定する。ここで、上記固定値Ｖｖｆの具体例として、ビデオ信号Ｓｖｉの電圧Ｖｖｉの時間的な平均値、中間値、または、最頻値等を使用することができる。また、ビデオ信号Ｓｖｉの電圧Ｖｖｉの最大値または最小値を上記固定値Ｖｖｆとして使用してもよい。

　上記の例では、アナログスイッチとしてのＮｃｈトランジスタＳＷｋは、接続切替制御信号Ｓｃｋ（ゲート端子の電圧Ｖｇ）がＨレベル電圧ＶＨから低下してオフ遷移電圧Ｖｏｆｆに達した時点ｔ１で瞬時にオン状態からオフ状態に切り替わる理想的なスイッチング素子であると仮定している。しかし実際には、閾値Ｖｔｈ以外のＮｃｈトランジスタＳＷｋが持つ各種パラメータもデータ信号線電圧低下ΔＶｓｌに寄与する。これらの影響も加味して補正用容量素子Ｃｃの適切な容量値を正確に決定するために、ＮｃｈトランジスタＳＷｋの実際の特性（ＮｃｈトランジスタＳＷｋのゲート・ソース間電圧とドレイン・ソース間電圧とドレイン電流との関係を表す特性）に基づき、図６（Ａ）に示した回路の動作の計算機によるシミュレーションにより、ビデオ信号Ｓｖ１のサンプリングの際のデータ信号線電圧Ｖｓｌの時間的変化等を求め、それらのシミュレーション結果に基づき、補正用容量素子Ｃｃの容量値を決定するようにしてもよい。これにより、寄生容量起因のデータ信号線電圧低下ΔＶｓｌを相殺するための補正用容量素子Ｃｃの容量値をより正確に求めることができる。

　なお、アナログスイッチとしてのＮｃｈトランジスタＳＷｋの実際の特性を考慮すると、図８（Ｂ）に示すように、接続切替制御信号ＳｃｋがＬレベル電圧ＶＬ（オフ電圧）に達してＮｃｈトランジスタＳＷｋが完全にオフ状態となってから（図８に示す時点ｔ３の後に）、反転遅延信号ＳｒｄｋがＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始するように、反転遅延器３４２が構成されていてもよい。このようにすれば、寄生容量起因のデータ信号線電圧低下ΔＶｓｌの補正に対する反転遅延信号Ｓｒｄｋの遅延量の影響を確実に排除することができる。

＜１．４　第１の実施例＞
　図９は、本実施形態におけるデータ信号線駆動回路３００でのビデオ信号Ｓｖｉのサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図である。既述のように本実施形態では、ビデオ信号Ｓｖｉのサンプリングの際の寄生容量起因のデータ信号線電圧低下を補正するための信号として反転遅延信号Ｓｒｄｋを生成するために、反転遅延回路３４０が使用される（ｋ＝１，２，３）。図９に示すように本実施例では、この反転遅延回路３４０における各反転遅延器３４２が３個のインバータを縦続接続することにより実現される。本実施例における反転遅延回路３４０以外の構成については、図２および図４に示した既述の構成と同様であるので、同一部分には同一の参照符号を付して説明を省略する。

　次に、本実施例における要部の構成および動作を、１つのデータ信号線ＳＬｋに着目して説明する。図１０は、本実施例においてビデオ信号Ｓｖ１をサンプリングして１つのデータ信号線（着目データ信号線）ＳＬｋに保持させるための回路に相当する部分である単位サンプルホールド回路の構成を示す回路図である。この単位サンプルホールド回路は、図６（Ａ）に示した単位サンプルホールド回路において、反転遅延器３４２が互いに縦続接続された３個のインバータＩＶＡ，ＩＶＢ，ＩＣにより構成されたものである。この単位サンプルホールド回路は、図６（Ａ）に示した単位サンプルホールド回路と同様に動作する。この動作を示す信号波形図は図１１に示す通りであり、図８（Ａ）に示した信号波形図と同様であるので詳しい説明を省略する。

　本実施例では、３個のインバータを互いに縦続接続することにより、接続切替制御信号Ｓｃｋを論理反転すると共に所要時間だけ遅延させている。ここで、所要時間とは、反転遅延信号Ｓｒｄｋによって寄生容量起因のデータ信号線電圧低下を適切に補正するのに必要な時間であり、例えば、接続切替制御信号ＳｃｋがＨレベル電圧ＶＨからＬレベル電圧ＶＬへの変化を開始してオフ状態遷移電圧Ｖｏｆｆに達した時点ｔ１の後に反転遅延信号ＳｒｄｋがＬレベル電圧ＶＬからＨレベル電圧ＶＨに向かって変化を開始するようにするための時間である。また、これに代えて、接続切替制御信号ＳｃｋがＬレベル電圧ＶＬに達してＮｃｈトランジスタＳＷｋが完全にオフ状態になった時点ｔ３の後に反転遅延信号ＳｒｄｋがＬレベル電圧ＶＬからＨレベル電圧ＶＨに向かって変化を開始するように上記所要時間を設定してもよい（図８（Ｂ）参照）。

　図１２は、図１０に示した各反転遅延器３４２の好ましい詳細構成を示す回路図である。この詳細構成では、各インバータＩＶＡ，ＩＶＢ，ＩＶＣは、Ｐチャネル形の電界効果トランジスタ（以下「Ｐｃｈトランジスタ」という）とＮｃｈトランジスタを図１２に示すように接続した構成のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）型インバータであり、１段目のインバータＩＶＡのＰｃｈトランジスタ、２段目のインバータＩＶＢのＮｃｈトランジスタ、および３段目のインバータＩＶＣのＰｃｈトランジスタのチャネル幅Ｗが通常よりも小さくなり、１段目のインバータＩＶＡのＮｃｈトランジスタ、２段目のインバータＩＶＢのＰｃｈトランジスタ、および３段目のインバータＩＶＣのＮｃｈトランジスタのチャネル幅Ｗが通常よりも大きくなるように構成されている。

　このような構成によれば、図１３に示すように、１段目のインバータＩＶＡの出力信号ＶＡの立ち上がり時間、２段目のインバータＩＶＢの出力信号ＶＢの立ち下がり時間、および、３段目のインバータＩＶＣの出力信号としての反転遅延信号Ｓｒｄｋの立ち上がり時間が通常よりも長くなる。したがって、通常のチャネル幅のＮｃｈおよびＰｃｈトランジスタを使用する場合に比べて、接続切替制御信号Ｓｃｋの立ち下がり時（反転遅延信号Ｓｒｄｋの立ち上がり時）における反転遅延器３４２での遅延時間を長くすることができる。また、反転遅延器３４２を構成するインバータＩＶＡ，ＩＶＢ，ＩＶＣのチャネル幅Ｗを上記のように通常と異なる適切なサイズに設定することにより、接続切替制御信号Ｓｃｋの立ち下がり時における反転遅延器３４２での遅延時間を既述の所要時間に等しくすることができる。

　なお、図１２に示した構成では、反転遅延器３４２におけるチャネル幅Ｗを通常と異なるサイズに設定することで、通常よりも長い遅延時間を実現しているが、チャネル幅に代えてチャネル長Ｌまたはチャネル幅とチャネル長との比Ｗ／Ｌを通常と異なる値に設定することにより、通常よりも長い遅延時間を実現するようにしてもよい。

＜１．５　第２の実施例＞
　図１４は、本実施形態におけるデータ信号線駆動回路３００でのビデオ信号Ｓｖｉのサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。図９に示すように本実施例では、反転遅延回路３４０における各反転遅延器３４２がシュミットトリガ型インバータで構成されている。本実施例における反転遅延回路３４０以外の構成については、図２および図４に示した既述の構成と同様であるので、同一部分には同一の参照符号を付して説明を省略する。

　次に、本実施例における要部の構成および動作を、１つのデータ信号線ＳＬｋに着目して説明する。図１５は、本実施例においてビデオ信号Ｓｖ１をサンプリングして１つのデータ信号線（着目データ信号線）ＳＬｋに保持させるための回路に相当する部分である単位サンプルホールド回路の構成を示す回路図である。この単位サンプルホールド回路は、図６（Ａ）に示した単位サンプルホールド回路において、反転遅延器３４２としてシュミットトリガ型インバータを使用したものである。

　図１６（Ａ）は、本実施例において反転遅延器３４２として使用されるシュミットトリガ型インバータの動作を示す信号波形図であり、図１６（Ｂ）は、図６（Ｂ）に示した従来の単位サンプルホールド回路で使用される通常のインバータＩＶの動作を示す信号波形図である。従来の単位サンプルホールド回路で使用されるインバータＩＶでは、図１６（Ｂ）に示すように、出力信号としての反転信号Ｓｒが反転を開始する入力信号（接続切替制御信号Ｓｃｋ）の閾値は、入力信号の立ち上がり時と立ち下がり時とで同じ値Ｖｉｒである。これに対し、本実施例における単位サンプルホールド回路で使用されるシュミットトリガ型インバータでは、図１６（Ａ）に示すように、出力信号としての反転遅延信号Ｓｒｄｋが反転を開始する入力信号（接続切替制御信号Ｓｃｋ）の閾値は、入力信号の立ち上がり時と立ち下がり時とで異なる。すなわち、入力信号の立ち上がり時において出力信号（反転遅延信号Ｓｒｄｋ）が反転する閾値ＶｉｒＲは、入力信号の立ち下がり時において出力信号（反転遅延信号Ｓｒｄｋ）が反転する閾値ＶｉｒＦよりも大きい。このため、図１６（Ａ）および図１６（Ｂ）に示すように、シュミットトリガ型インバータにおける遅延時間は、通常のインバータにおける遅延時間よりも長くなる。したがって、本構実施例では、このようなシュミットトリガ型インバータを使用することにより、既述の所要時間に等しい時間だけ信号伝搬を遅延させる反転遅延器３４２を実現している。

　図１７は、反転遅延器３４２として使用されるシュミットトリガ型インバータの第１から第３の構成例を示す回路図である。これらのうち図１７（Ａ）は、シュミットトリガ型インバータの基本的な構成である第１の構成例を示している。この第１の構成例によるシュミットトリガ型インバータは、ＰｃｈトランジスタＴＡ，ＴＢ，ＴＤとＮｃｈトランジスタＴＣを図１７（Ａ）に示すように接続することにより実現される。この第１の構成例では、ＰｃｈトランジスタＴＤの働きにより、出力信号がＬレベル電圧ＶＬからＨレベル電圧ＶＨに切り替わるときの入力信号の閾値すなわち入力信号の立ち下がり時の閾値ＶｉｒＦが、出力信号がＨレベル電圧ＶＨからＬレベル電圧ＶＬに切り替わるときの入力信号の閾値すなわち入力信号の立ち上がり時の閾値ＶｉｒＲよりも小さくなる（図１６（Ａ）参照）。

　図１７（Ｂ）は、反転遅延器３４２として使用されるシュミットトリガ型インバータの第２の構成例を示している。上記第１の構成例によるシュミットトリガ型インバータでは、その動作中においてＰｃｈトランジスタＴＡおよびＴＤのソース・ドレイン間に最も大きな電流が流れる。この第２の構成例では、この電流の経路（Ｈレベル電圧の電源ライン→トランジスタＴＡ→トランジスタＴＤ→Ｌレベル電圧の電源ライン）における消費電流を低減するために、ＰｃｈトランジスタＴＡとしてマルチゲート構造のトランジスタ（図１７（Ｂ）の例ではデュアルゲート構造のトランジスタ）が使用されている。このマルチゲート構造のトランジスタでは、オン状態におけるソース・ドレイン間の抵抗が大きくなるので、第２の構成例では上記消費電流が低減される。

　図１７（Ｃ）は、反転遅延器３４２として使用されるシュミットトリガ型インバータの第３の構成例を示している。この第３の構成例では、ＰｃｈトランジスタＴＡのみならず、ＰｃｈトランジスタＴＢおよびＮｃｈトランジスタＴＣについてもマルチゲート構造のトランジスタ（図１７（Ｃ）の例ではデュアルゲート構造のトランジスタ）が使用されている。この第３の構成例は、消費電流が低減されるだけでなく、シュミットトリガ型インバータの駆動能力も抑えられるので、遅延時間を長くする点においても有効である。

　図１８は、本実施例において他の構成例による反転遅延器３４２を使用した単位サンプルホールド回路を示す回路図である。本構成例では、互いに縦続接続された３以上の奇数個のインバータにより反転遅延回路３４２が構成されており、当該奇数個のインバータのうち少なくとも１個はシュミットトリガ型インバータである。図１８（Ａ）に示した例では、反転遅延器３４２を構成する３個のインバータのうち１段目のインバータがシュミットトリガ型インバータであり、図１８（Ｂ）に示した例では、反転遅延器３４２を構成する３個のインバータの全てがシュミットトリガ型インバータである。このような本構成例によれば、反転遅延器３４２が１個のシュミットトリガ型インバータで構成される場合（図１５参照）や３以上の奇数個の通常のインバータを縦続接続する場合（図１０参照）に比べ、反転遅延器３４２における遅延時間を長くすることができる。なお、本実施例は、反転遅延器３４２の構成を除き、図１５に示す構成と同じであり同様に動作するので、反転遅延器３４２以外の構成については対応する部分に同一の参照符号を付して説明を省略する。

＜１．６　効果＞
　以上のように本実施形態では、反転遅延信号Ｓｒｄｋは、アナログスイッチとしてのＮｃｈトランジスタＳＷｋがオン状態からオフ状態への切り替わる時点（制御信号Ｓｃｋがオフ遷移電圧Ｖｏｆｆに達する時点）ｔ１よりも後にＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始することから、寄生容量起因のデータ信号線電圧低下の補正に寄与する反転遅延信号Ｓｄｋの電圧変化分ΔＶｃｄ（＝ＶＨ－ＶＬ）は、従来の単位サンプルホールド回路においてこの補正に寄与する電圧変化分ΔＶｃよりも大きい（図７および図８参照）。このため本実施形態によれば、補正用容量素子Ｃｃの容量値を大きくすることなく上記のように適切に設定することにより、反転遅延信号Ｓｒｄｋの電圧変化分ΔＶｃｄで、寄生容量起因データ信号線電圧低下ΔＶｓｌを相殺することができる（図８参照）。また本実施形態では、反転遅延信号Ｓｒｄｋは上記時点ｔ１よりも後にＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化を開始するので、反転遅延信号Ｓｒｄｋの遅延量は、寄生容量起因のデータ信号線電圧低下の補正には影響しない。したがって、本実施形態によれば、ビデオ信号Ｓｖｉのサンプリングの際に生じる寄生容量起因のデータ信号線電圧低下をレイアウト面積の増大を抑えつつ確実かつ十分に補正することができる。

＜２．第２の実施形態＞
　次に、本発明の第２の実施形態に係る液晶表示装置について説明する。ただし、この液晶表示装置における表示部ならびにデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための構成以外の構成は、上記第１の実施形態と同様であるので、同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。

　図１９は、本実施形態に係る液晶表示装置における画像の表示領域を構成する表示部を示す模式図である。なお図１９では、便宜上、データ信号線数を１８、走査信号線数を２０としている。この液晶表示装置は、矩形の表示領域を有する通常の表示装置（例えば図１参照）とは異なり、円形の表示領域を構成する表示部１２０を備えている。このため、本実施形態における表示領域１２０（以下では「表示領域」を「表示部」と同一視して同じ参照符号“１２０”を付するものとする）に形成されるデータ信号線ＳＬ１～ＳＬ１８は、長さの異なる複数のデータ信号線を含んでいる（図１９に示す例では、データ信号線ＳＬ１～ＳＬ１０の長さは互いに異なり、データ信号線ＳＬ１０～ＳＬ１８の長さも互いに異なる。

　図２０は、本実施形態におけるデータ信号線駆動回路でのビデオ信号Ｓｖｉのサンプリングおよびサンプル値の補正のための構成を示す回路図、すなわちデマルチプレクス回路３２０と補正回路（反転遅延回路３４０および補正容量回路３５０）の構成を示す回路図である。本実施形態におけるサンプリング回路としてのデマルチプレクス回路３２０ならびに補正回路を構成する反転遅延回路３４０および補正容量回路３５０は、図２０に示すように、回路的観点からは、第１の実施形態と同様である（図４参照）。また、本実施形態における反転遅延器３４２は、第１の実施形態における各種構成例（図１０、図１５、図１８参照）のいずれの構成を有していてもよい。

　図２１は、本実施形態における図２０に示す構成の回路の配置例を示す図である。本実施形態では、図２１に示すように、デマルチプレクス回路３２０におけるアナログスイッチ（Ｎｃｈトランジスタ）ＳＷ１～ＳＷ３および補正容量回路３５０における補正用容量素子Ｃｃを、非矩形の表示領域（本実施形態では円形）の外縁部にその表示領域に沿って配置する構成とすることが好ましい。これにより、表示装置の形状を表示領域の形状に応じたものとして装置全体のサイズを小さくすることができる。なお図２１では、便宜上、回路表現が図２０の表現と若干異なっており、図２２（Ｂ）に示す回路が図２２（Ａ）の回路図で表現されている。

　次に、図２３および図２４を参照して本実施形態の動作について説明する。
　表示領域１２０におけるデータ信号線容量Ｃｓｌは、そのデータ信号線ＳＬに接続されている画素形成部１０におけるＴＦＴ１２や走査信号線ＧＬとの交差部との間に形成され、そのようなＴＦＴ１２や交差部の数が多いほどデータ信号線容量Ｃｓｌは大きくなる。このことから、図２１に示すような構成の円形の表示領域を有する本実施形態では、図２３に示すように、データ信号線容量Ｃｓｌは、表示領域の中央部すなわちデータ信号線ＳＬの長さが最長となる部分で最も大きく、表示領域の両端部すなわちデータ信号線ＳＬの長さが最短となる部分で最も小さい。このため、デマルチプレクス回路３２０によるビデオ信号Ｓｖｉのサンプリングの際に生じる寄生容量起因のデータ信号線電圧低下ΔＶｓｌは、表示領域の中央部において最も小さく、表示領域の両端部において最も大きい。したがって、このような寄生容量起因のデータ信号線電圧低下ΔＶｓｌを補正しない場合や、補正しても、図２３に示すような寄生容量起因のデータ信号線電圧低下ΔＶｓｌの分布に対応していない場合には、表示部１２０における共通電極Ｅｃの電圧（共通電圧Ｖｃｏｍ）を表示領域全体に亘ってデータ信号線電圧低下ΔＶｓｌが補償される適切な値に設定することができず、表示画像において局所的にフリッカ（面内フリッカ）が生じる。

　これに対し本実施形態では、図６（Ａ）等に示した単位サンプルホールド回路の構成からわかるように、寄生容量起因のデータ信号線電圧低下ΔＶｓｌの大きさは、寄生容量Ｃｇｄと着目データ信号線ＳＬｋの総容量（データ信号線容量Ｃｓｌと寄生容量Ｃｇｄと補正用容量Ｃｃの和）との比Ｃｇｄ／（Ｃｓｌ＋Ｃｇｄ＋Ｃｃ）に比例し、反転遅延信号Ｓｒｄｋの電圧変化分ΔＶｃｄによるデータ信号線電圧Ｖｓｌの補正量は、補正用容量Ｃｃと着目データ信号線Ｓｌｋの総容量との比Ｃｃ／（Ｃｓｌ＋Ｃｇｄ＋Ｃｃ）に比例する。このため、表示領域のうちデータ信号線容量Ｃｓｌが大きい部分では、図２４（Ａ）に示すように、寄生容量起因のデータ信号線電圧低下ΔＶｓｌが小さくなるが、反転遅延信号Ｓｒｄｋの電圧変化分ΔＶｃｄによるデータ信号線電圧Ｖｓｌの補正量も同程度に小さくなって当該電圧低下ΔＶｓｌが相殺される。また、表示領域のうちデータ信号線容量Ｃｓｌが小さい部分では、図２４（Ｂ）に示すように、寄生容量起因のデータ信号線電圧低下ΔＶｓｌが大きくなるが、反転遅延信号Ｓｒｄｋの電圧変化分ΔＶｃｄによるデータ信号線電圧Ｖｓｌの補正量も同程度に大きくなって当該電圧低下ΔＶｓｌが相殺される。このように本実施形態によれば、表示領域が円形等のように非矩形であるために表示領域内でデータ信号線ＳＬの長さが異なる場合（データ信号線容量Ｃｓｌがデータ信号線ＳＬによって異なる場合）であっても、寄生容量起因のデータ信号線電圧低下ΔＶｓｌが表示領域全体に亘って適切に補正されるので、上記のような面内フリッカの発生が抑制される。

　なお、上記面内フリッカを更に抑制するために、デマルチプレクス回路３２０におけるアナログスイッチとしての各ＮｃｈトランジスタＳＷｋのチャネル幅Ｗを小さくすることが考えられる。このチャネル幅Ｗを小さくすると、寄生容量Ｃｇｄも小さくなるので、データ信号線電圧低下ΔＶｓｌが表示領域全体に亘って小さくなり、その結果、面内フリッカが更に抑制される。ただし、アナログスイッチとしての各ＮｃｈトランジスタＳＷｋのチャネル幅Ｗを小さくすると、データ信号線ＳＬの充電能力や静電耐圧が低下するので、この点から、当該チャネル幅Ｗの縮小には限界があることに留意する必要がある。

　本実施形態では、表示領域が円形であるが、表示領域が円形以外の非矩形であるために互いに長さの異なるデータ信号線ＳＬを有する（したがってデータ信号線容量Ｃｓｌが互い異なる）場合であっても、同様に本発明を適用することができ、同様の効果が得られる。

＜３．第３の実施形態＞
　次に、本発明の第３の実施形態に係る液晶表示装置について説明する。ただし、この液晶表示装置における表示部ならびにデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための構成以外の構成は、上記第１の実施形態と同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

＜３．１　第１の実施例＞
　図２５は、本実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図である。この第１の実施例では、補正容量回路３５０が表示領域（表示部１２０）に対しデマルチプレクス回路３２０とは反対側に配置されていて、各データ信号線ＳＬの両端部のうちアナログスイッチ（Ｎｃｈトランジスタ）ＳＷｋ（ｋ＝１，２，３）が接続される端部とは反対側の端部に補正用容量素子Ｃｃが接続されている。なお図２５（Ａ）では、便宜上、回路表現が図４の表現と若干異なっており、図２５（Ｃ）に示す回路が図２５（Ｂ）の回路図で表現されている。

　上記第１の実施形態のように、各補正用容量素子Ｃｃを表示領域に対してアナログスイッチＳＷｋ（ｋ＝１，２，３）と同じ側に配置される場合（図１、図２、図４等）には、表示領域（表示部１２０）の外縁部におけるアナログスイッチ側の領域が補正用容量素子Ｃｃと反転遅延回路３４０を接続する配線および当該補正用容量素子Ｃｃに圧迫され、レイアウトの自由度が低下する。また、この場合、配線の密度が高くなるので配線の引き回しが複雑になり、寄生容量が付加され易くなる。これに対し、本実施形態における上記第１の実施例によれば、各補正用容量素子Ｃｃが表示領域に対しアナログスイッチＳＷｋとは反対側に配置されることで、表示領域の外縁部におけるアナログスイッチ側の領域において各補正用容量素子Ｃｃの領域と反転遅延信号Ｓｒｄｋを伝達するための配線の領域が空き、その結果、配線を引き回すことなく回路ブロックを高い自由度で配置することが可能となる。

　なお図２５では、反転遅延回路３４０は、各アナログスイッチＳＷｋを含むデマルチプレクス回路３２０の真横に（データ信号線ＳＬに直交する方向でデマルチプレクス回路３２０に隣接して）配置されているが、これに代えて、表示領域１２０の外縁部における他の空いた領域に反転遅延回路３４０を配置してもよい。

＜３．２　第２の実施例＞
　図２６は、本実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。上記第１の実施形態では、反転遅延回路３４０を構成する３個の反転遅延器３４２は１つの回路ブロックとして配置されているが（図４、図９、図１４）、これら３個の反転遅延器３４２を分散的に配置してもよい。この観点から図２６に示す第２の実施例では、上記第１の実施形態における反転遅延回路３４０が、２個の反転遅延器３４２からなる反転遅延回路３４０ａと１個の反転遅延器３４２からなる反転遅延回路３４０ｂとに分割され、これら２つの反転遅延回路３４０ａ，３４０ｂは図における左右に分けて（データ信号線ＳＬに直交する方向でデマルチプレクス回路３２０の一方および他方の端部にそれぞれ隣接するように）配置されている。このような第２の実施例によれば、表示領域１２０の外縁部において必要な回路配置のための領域が図の左右の一方に（データ信号線ＳＬに直交する方向の一方側に）偏らないようにすることができる。

　なお図２６では、反転遅延回路３４０ａ，３４０ｂは、各アナログスイッチＳＷｋを含むデマルチプレクス回路３２０の真横に（データ信号線ＳＬに直交する方向でデマルチプレクス回路３２０に隣接して）配置されているが、これに代えて、表示領域１２０の外縁部における他の空いた領域に反転遅延回路３４０ａ，３０４ｂを分散的に配置してもよい。

＜３．３　第３の実施例＞
　図２７は、本実施形態におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第３の実施例を示す回路図である。本実施例は、上記第１の実施例（図２５）の特徴と上記第２の実施例（図２６）の特徴を組み合わせた構成となっている。すなわち、補正容量回路３５０が表示領域１２０に対しデマルチプレクス回路３２０とは反対側に配置されていて、各データ信号線ＳＬの両端部のうちアナログスイッチＳＷｋ（ｋ＝１，２，３）が接続される端部とは反対側の端部に補正用容量素子Ｃｃが接続されていると共に、反転遅延回路３４０を構成する３個の反転遅延器３４２が分散的に配置されている。

　このような第３の実施例によれば、上記第１のおよび第２の実施例と同様の効果を奏することに加え、反転遅延回路３４０ａ，３４０ｂと各補正用容量素子Ｃｃの間の配線、および、接続切替制御信号Ｓｃｋ（ｋ＝１，２，３）の入力端子と反転遅延回路３４０ａ，３４０ｂの間の配線を、図における左右に（データ信号線ＳＬに直交する方向の一方側と他方側に）均等に配置することができる。

　なお図２７では、反転遅延回路３４０ａ，３４０ｂは、各アナログスイッチＳＷｋを含むデマルチプレクス回路３２０の真横に（データ信号線ＳＬに直交する方向でデマルチプレクス回路３２０に隣接して）配置されているが、これに代えて、表示領域１２０の外縁部における他の空いた領域に反転遅延回路３４０ａ，３０４ｂを分散的に配置してもよい。

＜４．第４の実施形態＞
　次に、本発明の第４の実施形態に係る液晶表示装置について説明する。ただし、この液晶表示装置における表示部ならびにデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための構成以外の構成は、上記第１の実施形態と同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

　本実施形態は、図２５～図２７に示す上記第３の実施形態の特徴を図１９～図２１に示す上記第２の実施形態に組み込んだ構成を有している。

　すなわち図２８は、本実施形態に係る液晶表示装置におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第１の実施例を示す回路図である。この第１の実施例では、円形の表示領域を有する図２１に示す上記第２の実施形態の構成が次のように変更されている。すなわち、補正容量回路３５０が表示領域１２０に対しデマルチプレクサ３２０とは反対側に配置されていて、各データ信号線ＳＬの両端部のうちアナログスイッチＳＷｋ（ｋ＝１，２，３）が接続される端部とは反対側の端部に補正用容量素子Ｃｃが接続されるように変更されている。このような本実施形態における第１の実施例においても、上記第３の実施形態における第１の実施例（図２５）と同様の効果を奏し、また、反転遅延回路３４０の配置につき同様の変形が可能である。

　図２９は、本実施形態に係る液晶表示装置におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第２の実施例を示す回路図である。この第２の実施例では、円形の表示領域を有する図２１に示す上記第２の実施形態の構成が次のように変更されている。すなわち、反転遅延回路３４０を構成する３個の反転遅延器３４２が分散的に配置されるように変更されており、図２９の例では、反転遅延回路３４０が、２個の反転遅延器３４２からなる反転遅延回路３４０ａと１個の反転遅延器からなる反転遅延回路３４０ｂとに分割され、これら２つの反転遅延回路３４０ａ，３４０ｂは図における左右に分けて（データ信号線ＳＬに直交する方向でデマルチプレクス回路３２０の一方および他方の端部にそれぞれ隣接するように）配置されている。このような本実施形態における第２の実施例においても、上記第３の実施形態における第２の実施例（図２６）と同様の効果を奏し、また、反転遅延回路３４０の配置につき同様の変形が可能である。

　図３０は、本実施形態に係る液晶表示装置におけるデータ信号線駆動回路でのビデオ信号のサンプリングおよびサンプル値の補正のための第３の実施例を示す回路図である。この第３の実施例では、円形の表示領域を有する図２１に示す上記第２の実施形態の構成が次のように変更されている。すなわち、補正容量回路３５０が表示領域１２０に対しデマルチプレクサ３２０とは反対側に配置されていて、各データ信号線ＳＬの両端部のうちアナログスイッチＳＷｋ（ｋ＝１，２，３）が接続される端部とは反対側の端部に補正用容量素子Ｃｃが接続されていると共に、反転遅延回路３４０を構成する３個の反転遅延器３４２が分散的に配置されている。このような本実施形態における第３の実施例においても、上記第３の実施形態における第３の実施例（図２７）と同様の効果を奏し、また、反転遅延回路３４０の配置につき同様の変形が可能である。

＜５．補正用容量素子の構造＞
　上述の本発明の各実施形態において、補正容量回路３５０における各補正用容量素子Ｃｃの構造は特に限定されないが、アナログスイッチとしてのトランジスタＳＷｋ（ｋ＝１，２，３）の寄生容量の製造ばらつきを考慮し、各補正用容量素子Ｃｃの構造を下記のような構造とするのが好ましい。

　図３１（Ａ）は、上記各実施形態における補正用容量素子Ｃｃの好適な構造を示す平面図であり、図３１（Ｂ）は、当該好適な構造を示す断面図であって図３１（Ａ）のＢ－Ｂ線における断面図に相当する。また、図３１（Ｃ）は、上記各実施形態における表示パネル１００に形成されるＴＦＴの構造を示す平面図であり、図３１（Ｄ）は、当該ＴＦＴの構造を示す断面図であって図３１（Ｃ）のＤ－Ｄ線における断面図に相当する。上記各実施形態において上記好適な構造の補正用容量素子Ｃｃが使用される場合には、この補正用容量素子Ｃｃは、表示パネル１００を構成するガラス基板上において、画素形成部１０における画素スイッチとしてのＴＦＴ１２や、デマルチプレクス回路３２０におけるアナログスイッチＳＷｋを構成するトランジスタとしてのＴＦＴ等と同一プロセスで一体的に形成される。

　まず、上記ＴＦＴの構造について説明する。図３１（Ｃ）および図３１（Ｄ）に示すように、このＴＦＴは、表示パネル１００を構成するガラス基板１０２上に形成されるシリコン層ＳｉＬのうち不純物濃度の高い領域からなる２つの領域のシリコンＳｉＬｓ＋，ＳｉＬｄ＋の一方であるソース領域ＳｉＬｓ＋と、他方であるドレイン領域ＳｉＬｄ＋と、これらソース領域ＳｉＬｓ＋とドレイン領域ＳｉＬｄ＋で挟まれた不純部濃度の低い領域であるチャネル領域ＳｉＬｃ－とを備えると共に、シリコン層ＳｉＬ上にゲート絶縁膜（以下「ＧＩ膜」という）１０４を介してチャネル領域ＳｉＬｃ－と対向するように形成されたゲート電極Ｇｅｌを備えている。また、このＴＦＴは、ゲート電極Ｇｅｌ上に形成される層間膜１０６の上に形成されるソース電極Ｓｅｌおよびドレイン電極Ｄｅｌを備え、ソース電極Ｓｅｌは、コンタクトホールによってソース領域ＳｉＬｓ＋と電気的に接続され、ドレイン電極Ｄｅｌは、コンタクトホールによってドレイン領域ＳｉＬｄ＋と電気的に接続されている。

　次に、上記補正用容量素子Ｃｃの構造について説明する。図３１（Ａ）および図３１（Ｂ）に示すように、この補正用容量素子Ｃｃは、表示パネル１００を構成するガラス基板１０２上に（上記ＴＦＴのチャネル領域等の作製のために）形成されるシリコン層のうち不純物濃度の高い所定領域のシリコンＳｉＬｃｃ＋を一方の電極（一方の端子）として備えると共に、そのシリコン層上のゲート絶縁膜（ＧＩ膜）１０４を介して当該一方の電極としてのシリコンＳｉＬｃｃ＋と対向するように形成されたゲート電極Ｇｅｌを他方の電極（他方の端子）として備えている。このゲート電極Ｇｅｌ上には層間膜１０６が形成される。

　ここで、上記ＴＦＴの製造時におけるＧＩ膜１０４のばらつきを考えると、図３１（Ｄ）からわかるように、このばらつきに応じて寄生容量Ｃｇｄの容量値もばらつく。すなわち、寄生容量Ｃｇｄの容量値は、ＧＩ膜１０４が通常よりも薄く形成されればそれに応じて大きくなり、ＧＩ膜１０４が通常よりも厚く形成されればそれに応じて小さくなる。寄生容量Ｃｇｄの容量値にこのようなばらつきが生じると、そのばらつき応じて寄生容量起因のデータ信号線電圧低下の大きさ（ΔＶｓｌ）もばらつくことになる。このため、この寄生容量起因のデータ信号線電圧低下を適切に補正できなくなるおそれがある。

　これに対し、図３１（Ａ）および図３１（Ｂ）に示すような構造の補正用容量素子Ｃｃを使用する場合には、この補正用容量素子Ｃｃと上記ＴＦＴは同一のプロセスで一体的に形成される。このため、この補正用容量素子Ｃｃにおける上記一方の電極（ＳｉＬｃｃ＋）、他方の電極（Ｇｅｌ）、および、両電極間の絶縁膜（１０４）は、それぞれ、上記ＴＦＴにおけるチャネル領域ＳｉＬｃ－等を作製するために形成されるシリコン層の所定部分、ゲート電極Ｇｅｌを作製するために形成される導電層の所定部分、および、ＧＩ膜を作製するために形成される絶縁層の所定部分によって構成される。したがって、上記ＧＩ膜１０４のばらつきに応じて上記補正用容量素子Ｃｃの容量値も同様にばらつく。その結果、寄生容量起因のデータ信号線電圧低下が大きくなれば、それに応じて補正用容量素子Ｃｃの容量値も大きくなるので、反転遅延信号Ｓｒｄｋによるデータ信号線電圧の補正量も大きくなる。また、寄生容量起因のデータ信号線電圧低下が小さくなれば、それに応じて補正用容量素子Ｃｃの容量値も小さくなるので、反転遅延信号Ｓｒｄｋによるデータ信号線電圧の補正量も小さくなる。したがって、ＧＩ膜１０４の厚みの製造ばらつきによって寄生容量起因のデータ信号線電圧低下の大きさ（ΔＶｓｌ）が変動しても、各実施形態における補正回路（反転遅延回路３４０および補正容量回路３５０）により当該データ信号線電圧低下を適切に補正し、各データ信号線ＳＬ3(i-1)+kに本来与えるべきビデオ信号Ｓｖｉの電圧に実質的に等しい電圧を保持させることができる（ｉ＝１～ｎ；ｋ＝１，２，３）。

＜６．変形例＞
　本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。また、上記実施形態のうち複数の実施形態を組み合わせた構成も、矛盾を生じない限り本発明の範囲に含まれる。

　例えば、上記各実施形態は、データ信号線ＳＬ１～ＳＬ3nに補正用容量素子Ｃｃを介して与えるべき反転遅延信号Ｓｒｄ１～Ｓｒｄ３を生成するために３個の反転遅延器３４２を備えているが（図４、図９、図１４、図２０、図２５～図２７等）、これに代えて、図３２に示すように、各データ信号線ＳＬ3(i-1)+kに反転遅延器３４２を備え、その反転遅延器３４２で生成される反転遅延信号Ｓｒｄｋを補正用容量素子を介して当該データ信号線ＳＬ3(i-1)+kに与えるようにしてもよい（ｉ＝１～ｎ；ｋ＝１，２，３）。このような構成によれば、各反転遅延回路３４２を分散して配置することができ、回路配置の自由度を上げることができる。また、データ信号線ＳＬ毎に反転遅延器３４２の構成を変更することで、データ信号線電圧の補正量をデータ信号線ＳＬ毎に設定することができる。例えば、各データ信号線ＳＬに接続されるアナログスイッチとしてのトランジスタＳＷｋのチャネル幅Ｗが異なる場合、データ信号線ＳＬ毎に電圧低下量も異なるが、反転遅延器３４２の各出力電圧を変更すれば、各データ信号線ＳＬの電圧低下量に合わせた補正が可能となる。

　また、上記各実施形態において、反転遅延器３４２を構成するインバータについては、ＮｃｈトランジスタおよびＰｃｈトランジスタを使用するＣＭＯＳ型インバータを例に挙げて説明されているが（図１２、図１７参照）、ＮｃｈトランジスタまたはＰｃｈトランジスタのいずれか一方のトランジスタのみを使用したインバータによって反転遅延器３４２が構成されていてもよい。

　また、上記各実施形態では、サンプリング回路としてのデマルチプレクス回路３２０におけるアナログスイッチＳＷｋはＮｃｈトランジスタで構成されているが（図４、図９、図１４、図２０等）、これに代えて、図３３（Ａ）に示すようにＰｃｈトランジスタで構成されていてもよい。図３３（Ａ）は、アナログスイッチＳＷｋとしてＰｃｈトランジスタを使用した場合の単位サンプルホールド回路を示している。図３３（Ｂ）に示すように、この場合の接続切替制御信号Ｓｃｋは、上記各実施形態における接続切替制御信号ＳｃｋにおけるＬレベル電圧ＶＬとＨレベル電圧ＶＨを入れ替えた信号となる。このため、アナログスイッチとしてのＰｃｈトランジスタＳＷｋがオン状態からオフ状態に切り替わるときの接続切替制御信号Ｓｃｋの電圧変化は、寄生容量Ｃｇｄを介してデータ信号線ＳＬｋの電圧Ｖｓｌを上昇させる方向に作用する（以下このデータ信号線電圧の上昇を「寄生容量起因のデータ信号線電圧上昇」という）。反転遅延器３４２は、図３３（Ｂ）に示すような反転遅延信号Ｓｒｄｋを生成して補正用容量素子Ｃｃの他方の端子（補正用容量素子Ｃｃの２つの端子のうちデータ信号線ＳＬｋに接続されない方の端子）に与える。これにより、反転遅延信号ＳｒｄｋのＨレベル電圧ＶＨからＬレベル電圧ＶＬへの変化分ΔＶｃｄ＝ＶＨ－ＶＬが、寄生用容量起因のデータ信号線電圧上昇ΔＶｓｌを補正する方向に作用する。したがって、この場合も、補正用容量素子Ｃｃの容量値を既述のように適切に設定することにより、このデータ信号線電圧上昇ΔＶｓｌを相殺することができる。したがって、アナログスイッチＳＷｋがＰｃｈトランジスタで構成される場合においても、上記各実施形態と同様の効果が得られる。

　また、上記各実施形態において、Ｎｃｈトランジスタで構成されたアナログスイッチＳＷｋ（図４、図９、図１４、図２０等）に代えて、図３４（Ａ）に示すようにＰｃｈトランジスタＴｐとＮｃｈトランジスタＴｎが互いに並列に接続された構成のアナログスイッチＳＷｋを使用してもよい（以下この構成のアナログスイッチを「ＣＭＯＳアナログスイッチ」という）。図３４（Ａ）は、アナログスイッチＳＷｋとしてＣＭＯＳアナログスイッチを使用した場合の単位サンプルホールド回路を示している。この場合、そのＣＭＯＳアナログスイッチを構成するＮｃｈトランジスタＴｎのゲート端子には接続切替制御信号Ｓｃｋが与えられ、ＰｃｈトランジスタＴｐのゲート端子には、その接続切替制御信号ＳｃｋをインバータＩＮＶによって論理反転させた信号ＳｃｋＲが与えられる。

　図３４（Ｂ）に示すように、アナログスイッチＳＷｋを構成するＰｃｈトランジスタＴｐおよびＮｃｈトランジスタＴｎがオン状態からオフ状態に切り替わるときの接続切替制御信号Ｓｃｋおよびその論理反転信号ＳｃｋＲの電圧変化は、寄生容量ＣｇｄＮおよびＣｇｄＰをそれぞれ介してデータ信号線ＳＬｋの電圧Ｖｓｌを変化（低下または上昇）させる（図３４（Ｂ）は、変化の方向が低下の場合を示している）。当該変化の方向は、ＮｃｈトランジスタＴｎの寄生容量ＣｇｄＮ、ＰｃｈトランジスタＴｐの寄生容量ＣｇｄＰ、および、接続切替制御信号Ｓｃｋに対する論理反転信号ＳｃｋＲの遅延量等によって決定され、当該変化の方向は計算機によるシミュレーション等で確認することができる。当該変化が低下の方向である場合、反転遅延器３４２は、図３４（Ｂ）に示すような反転遅延信号Ｓｒｄｋを生成して補正用容量素子Ｃｃの他方の端子（補正用容量素子Ｃｃの２つの端子のうちデータ信号線ＳＬｋに接続されない方の端子）に与える。これにより、反転遅延信号ＳｒｄｋのＬレベル電圧ＶＬからＨレベル電圧ＶＨへの変化分ΔＶｃｄ＝ＶＨ－ＶＬが、寄生用容量起因のデータ信号線電圧低下ΔＶｓｌを補正する方向に作用する。したがって、この場合も、補正用容量素子Ｃｃの容量値を既述のように適切に設定することにより、このデータ信号線電圧低下ΔＶｓｌを相殺することができる。このようにして、アナログスイッチＳＷｋがＰｃｈトランジスタＴｐおよびＮｃｈトランジスタＴｎで構成されるＣＭＯＳアナログスイッチの場合においても、上記各実施形態と同様の効果が得られる。

　アナログスイッチＳＷｋを構成するＰｃｈトランジスタＴｐおよびＮｃｈトランジスタＴｎがオン状態からオフ状態に切り替わるときの接続切替制御信号Ｓｃｋおよびその論理反転信号ＳｃｋＲの電圧変化が、寄生容量ＣｇｄＮおよびＣｇｄＰをそれぞれ介してデータ信号線ＳＬｋの電圧Ｖｓｌを上昇させる場合には、次のようにして上記各実施形態と同様の効果を得ることができる。すなわち、データ信号線ＳＬｋの電圧Ｖｓｌの変化が上昇の方向である場合、反転遅延器３４２に代えて、当該反転遅延器３４２から論理反転機能を除去した非反転遅延器を使用し、この非反転遅延器によって生成される非反転遅延信号を補正用容量素子Ｃｃの上記他方の端子に与える。これにより、その非反転遅延信号のＨレベル電圧ＶＨからＬレベル電圧ＶＬへの変化分ΔＶｃｄ＝ＶＨ－ＶＬが、寄生用容量起因のデータ信号線電圧上昇ΔＶｓｌを補正する方向に作用する。したがって、補正用容量素子Ｃｃの容量値を既述のように適切に設定することにより、上記と同様、寄生容量起因のデータ信号線電圧上昇ΔＶｓｌを相殺することができる。

＜７．他の実施形態＞
　上記各実施形態は、ＳＳＤ方式の液晶表示装置に本発明を適用したものであるが、本発明は、これに限定されず、アナログビデオ信号の電圧をサンプリングしてデータ信号線に保持させ、そのデータ信号線の保持電圧を表示部の画素形成部に書き込む表示装置であれば、ＳＳＤ方式以外の液晶表示装置や液晶表示装置以外の表示装置にも適用可能である。

　例えば、点順次駆動方式の表示装置にも本発明を適用することができる。図３５（Ａ）は、本発明が適用可能な点順次駆動方式の表示装置におけるデータ信号線駆動回路の構成をアナログスイッチ部の詳細構成と共に示す図である。この点順次駆動方式の表示装置におけるデータ信号線駆動回路以外の構成については、上記第１の実施形態と実質的に同様であるので（図１参照）、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

　このデータ信号線駆動回路は、サンプリングパルス生成回路５１０と、複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮにそれぞれ対応する複数のアナログスイッチ部５２１，５２２，…，５２Ｎと、上記複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮのそれぞれがそれら複数のアナログスイッチ部５２１，５２２，…，５２Ｎのいずれか１つを介して接続されるビデオライン５４とを備えている。サンプリングパルス生成回路５１０には、１水平期間毎にＨレベルとなるスタートパルスＳＳＰと、クロック信号ＳＣＫとが入力され、ビデオライン５４にはアナログビデオ信号Ｖideoが与えられる。サンプリングパルス生成回路５１０は、スタートパルスＳＳＰをクロック信号ＳＣＫに応じて１水平期間の間に入力端から出力端まで順次シフトさせるシフトレジスタを含んでおり、このシフトレジスタの各段の出力信号に基づき、所定時間ずつ順次アクティブとなる複数のサンプリング信号ＳＡＭ１，ＳＡＭ２，…，ＳＡＭＮを出力する。これら複数のサンプリング信号ＳＡＭ１，ＳＡＭ２，…，ＳＡＭＮは、上記複数のデータ信号線ＳＬ１，ＳＬ２，…，ＳＬＮにそれぞれ対応している。各サンプリング信号ＳＡＭｊ（ｊ＝１，２，…，Ｎ）は、当該サンプリング信号ＳＡＭｊに対応するデータ信号線ＳＬｊに接続されるアナログスイッチ部５２ｊに制御信号として入力される。これにより、各アナログスイッチ部５２ｊは、それに制御信号として入力されるサンプリング信号ＳＡＭｊがアクティブのときにはオン状態となり、非アクティブのときにはオフ状態となる。したがって、各データ信号線ＳＬｊは、それに対応するサンプリング信号ＳＡＭｊがアクティブのときにアナログビデオ信号Ｖideoを与えられ、非アクティブのときにビデオライン５４から電気的に切り離される。各データ信号線ＳＬｊは上記第１の実施形態と同様の容量Ｃｓｌを有しているので、アナログビデオ信号Videoは、サンプリング信号ＳＡＭｉで順次サンプリングされて各データ信号線ＳＬｉの容量（データ信号線容量）Ｃｓｌに保持されていく。

　図３５（Ｂ）は、上記のような点順次駆動方式のデータ信号線駆動回路における１つデータ信号線ＳＬｊに関する部分すなわち単位サンプルホールド回路を示す回路図である。この図３５（Ｂ）の単位サンプルホールド回路は、上記第１の実施形態における単位サンプルホールド回路（図６（Ａ））に相当し、この図３５（Ｂ）の単位サンプルホールド回路に与えられるアナログビデオ信号Videoおよびサンプリング信号ＳＡＭｊは、上記第１の実施形態における単位サンプルホールド回路（図６（Ａ））に与えられるビデオ信号Ｓｖ１および接続切替制御信号Ｓｃｋにそれぞれ対応している。また、各アナログスイッチ部５２ｊは、Ｎｃｈトランジスタ６１で構成されており、このＮｃｈトランジスタ６１のゲート端子とデータ信号線ＳＬｊとの間には寄生容量ＣｇｄＮが形成されている。このため、図３５（Ｂ）の単位サンプルホールド回路においても、上記第１の実施形態と同様、寄生容量起因のデータ信号線電圧低下が生じる。

　そこで、本発明を適用してこのデータ信号線電圧低下を補正するために、各単位サンプルホールド回路を図３５（Ｂ）に示す構成から図３５（Ｃ）に示す構成に変更することが考えられる。この図３５（Ｃ）の単位サンプルホールド回路は、上記第１の実施形態と同様の反転遅延器３４２および補正用容量素子Ｃｃを備え、この反転遅延器３４２によりサンプリング信号ＳＡＭｊから生成される反転遅延信号が補正用容量素子Ｃｃを介してデータ信号線ＳＬｊに与えられるように構成されている。これより、上記第１の実施形態と同様の効果が得られる。すなわち、このような構成によれば、補正用容量素子Ｃｃの容量値を適切に設定することにより、アナログビデオ信号Videoのサンプリングの際における寄生容量起因のデータ信号線電圧低下を反転遅延信号の電圧変化によって相殺することで、当該データ信号線低下を確実かつ十分に抑制することができる。

　上記の図３５（Ａ）に示した点順次駆動方式のデータ信号線駆動回路では、各アナログスイッチ部５２ｊはＮｃｈトランジスタ６１（寄生容量ＣｇｄＮを含む）のみで構成されているが、これに代えて、各アナログスイッチ部５２ｊがＰｃｈトランジスタ（寄生容量ＣｇｄＰを含む）のみで構成されていてもよい（ｊ＝１～Ｎ）。また、これらに代えて、図３６（Ａ）に示すようにアナログスイッチ部５２ｊとして、Ｎｃｈトランジスタ６１とＰｃｈトランジスタ６２が互いに並列に接続された構成すなわちＣＭＯＳアナログスイッチを使用してもよい。この構成では、各アナログスイッチ部５２ｊは、サンプリング信号ＳＡＭｊを論理反転させるためのインバータ６０を含み、このインバータ６０により当該サンプリング信号ＳＡＭｊを論理反転させた信号がＰｃｈトランジスタのゲート端子に与えられる。図３６（Ａ）は、このような構成を備えた点順次駆動方式の表示装置におけるデータ信号線駆動回路の構成をアナログスイッチ部の詳細構成と共に示す図である。当該表示装置におけるデータ信号線駆動回路以外の構成についても、上記第１の実施形態と実質的に同様であるので（図１参照）、詳しい説明を省略する。

　図３６（Ｂ）は、上記のような点順次駆動方式のデータ信号線駆動回路における１つデータ信号線ＳＬｊに関する部分すなわち単位サンプルホールド回路を示す回路図である。この図３６（Ｂ）の単位サンプルホールド回路は、上記第１の実施形態における単位サンプルホールド回路（図６（Ａ））に相当し、この図３６（Ｂ）の単位サンプルホールド回路に与えられるアナログビデオ信号Videoおよびサンプリング信号ＳＡＭｊは、上記第１の実施形態における単位サンプルホールド回路（図６（Ａ））に与えられるビデオ信号Ｓｖ１および接続切替制御信号Ｓｃｋにそれぞれ対応している。また、各アナログスイッチ部５２ｊにおいて、Ｎｃｈトランジスタ６１には寄生容量ＣｇｄＮが、Ｐｃｈトランジスタ６２には寄生容量ＣｇｄＰがそれぞれ形成されている。このため、図３６（Ｂ）の単位サンプルホールド回路においても、図３４に示した上記変形例と同様、寄生容量起因のデータ信号線電圧低下または上昇が生じうる。

　そこで、本発明を適用してこのデータ信号線電圧低下または上昇を補正するために、図３４に示した上記変形例と同様に、図３６（Ｂ）の単位サンプルホールド回路の構成を変更することが考えられる。例えば寄生容量起因のデータ信号線電圧低下が生じる場合には、各単位サンプルホールド回路を図３６（Ｂ）に示す構成から図３６（Ｃ）に示す構成に変更することが考えられる。この図３６（Ｃ）の単位サンプルホールド回路は、上記第１の実施形態と同様の反転遅延器３４２および補正用容量素子Ｃｃを備え、この反転遅延器３４２によりサンプリング信号ＳＡＭｊから生成される反転遅延信号が補正用容量素子Ｃｃを介してデータ信号線ＳＬｊに与えられるように構成されている。この図３６（Ｃ）の単位サンプルホールド回路は、上記各実施形態の変形例における単位サンプルホールド回路として図３４（Ａ）に示した回路と実質的に同様であり、当該変形例に関する前提と同様の前提に基づき図３４（Ｂ）に示した動作と同様の動作を行う。その結果、上記第１の実施形態等と同様、ナログビデオ信号Videoのサンプリングの際における寄生容量起因のデータ信号線電圧低下を反転遅延信号の電圧変化によって相殺することで、当該データ信号線低下を確実かつ十分に抑制することができる。

　上記のような点順次駆動方式では、線順次駆動方式に比べ、各画素形成部における画素容量の充電のために確保できる時間が短い。このため、表示画像の解像度が高い場合には、画素容量に本来の電圧（アナログビデオ信号Videoの電圧）を保持できない場合すなわち画素容量の充電不足が生じる場合がある。これに対し、画素容量の充電につき十分な時間を確保するためにアナログビデオ信号を時間軸伸張してサンプリング周期を長くする方式（「相展開方式」等と呼ばれる）を採用した表示装置が知られている。この相展開方式では、アナログビデオ信号をｐ倍（ｐは２以上の整数）に時間軸伸張した信号（「ｐ相展開信号」と呼ばれる）がｐ本のビデオラインでデータ信号線駆動回路に与えられる。このような相展開方式の表示装置に対しても、下記のように本発明を適用することができる。

　図３７は、相展開方式の表示装置におけるデータ信号線駆動回路の構成を示すブロック図であり、図３８は、この相展開方式の表示装置におけるデータ信号線駆動回路の動作を説明するためのタイミングチャートである。このデータ信号線駆動回路は、サンプリングパルス生成回路６１０と、２本のビデオライン６３，６４と、各データ信号線ＳＬｊに対応して設けられたアナログスイッチ部６２ｊを備えている（ｊ＝１～Ｎ）。この相展開方式の表示装置におけるデータ信号線駆動回路以外の構成については、上記第１の実施形態と基本的に同様であるので（図１参照）、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。なお、図３８において、アナログビデオ信号としての２相展開信号Video1，Video2に付されている記号ｄｉｊは、ｉ番目の走査信号線ＧＬｉおよびｊ番目のデータ信号線ＳＬｊに接続される画素形成部１０（の画素容量Ｃｐ）に書き込むべき画素データを示すものとする（ｉ＝１～ｍ、ｊ＝１～Ｎ）。

　この相展開方式の表示装置では、アナログビデオ信号を２倍に時間軸伸張した２相展開信号Video1、Video2が表示制御回路（不図示）で生成され、データ信号線駆動回路内に配設された２本のビデオライン６３，６４にそれぞれ与えられる。これにより、図３５または図３６に示した点順次駆動方式のデータ信号線駆動回路に比べ、２倍のサンプリング周期でアナログビデオ信号（２相展開信号Video1，Video2）がサンプリングされる。しかし、このサンプリングのための各アナログスイッチ部６２ｊは、図３５または図３６に示したデータ信号線駆動回路におけるアナログスイッチ５２ｊと同じ構成を有している（ｊ＝１～Ｎ）。したがって、この相展開方式のデータ信号線駆動回路（図３７）においても寄生容量起因のデータ信号線電圧低下等の問題が生じる。そこで、この相展開方式のデータ信号線駆動回路（図３７）においても、本発明を適用してこのデータ信号線電圧低下等を補正するために、各単位サンプルホールド回路を図３５（Ｂ）に示す構成から図３５（Ｃ）に示す構成に変更すること、または、図３６（Ｂ）に示す構成から図３６（Ｃ）に示す構成に変更することが考えられる。これにより、上記第１の実施形態等と同様、アナログビデオ信号（２相展開信号Video1，Video2）のサンプリングの際における寄生容量起因のデータ信号線電圧低下等を反転遅延信号の電圧変化によって相殺することで、当該データ信号線低下等を確実かつ十分に抑制することができる。

　本発明は、表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路、およびそれを備えた表示装置に適用することができ、特に、そのようなデータ信号線駆動回路を備え非矩形状の表示部を有する表示装置に適している。

　　１０　　　…画素形成部
　　１２　　　…ＴＦＴ（薄膜トランジスタ）
　　１００　　…表示パネル
　　１２０　　…表示部（表示領域）
　　２００　　…走査信号線駆動回路（ゲートドライバ）
　　３００　　…データ信号線駆動回路（ソースドライバ）
　　３１０　　…データ信号生成回路
　　３２０　　…デマルチプレクス回路（サンプリング回路）
　　３２２　　…デマルチプレクサ
　　３３０　　…補正回路
　　３４０　　…反転遅延回路
　　３４２　　…反転遅延器
　　３５０　　…補正容量回路
　　４００　　…表示制御回路
　　Ｃｃ　　　…補正用容量素子
　　Ｃｇｄ　　…寄生容量
　　Ｃｓｌ　　…データ信号線容量
　　ＳＷ１，ＳＷ２，ＳＷ３　…アナログスイッチ（トランジスタ）
　　ＧＬ１～ＧＬｍ　　　　　…走査信号線（ゲートライン）
　　ＳＬ１～ＳＬ3n　　　　　…データ信号線（ソースライン）
　　Ｓ１～Ｓ3n　　　　　　　…データ信号
　　Ｓｃ１，Ｓｃ２，Ｓｃ３　…接続切替制御信号（アナログスイッチの制御信号）
　　Ｓｒｄ１，Ｓｒｄ２，Ｓｒｄ３　…反転遅延信号
　　Ｓｖ１～Ｓｖｎ　　　　　　　　…ビデオ信号（アナログ映像信号）
　　ＶＨ　　…Ｈレベル電圧（オン電圧、第１レベル電圧）
　　ＶＬ　　…Ｌレベル電圧（オフ電圧、第２レベル電圧）

Claims

　表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路であって、
　前記複数のデータ信号線のそれぞれに対して設けられ、対応するデータ信号線に接続された画素形成部に与えるべきアナログ映像信号を受け取るための第１導通端子と、当該対応するデータ信号線に接続された第２導通端子と、オン状態とオフ状態を切り替えるための制御信号を受け取るための制御端子とを有する電界効果トランジスタを含むアナログスイッチと、
　前記対応するデータ信号線に一方の端子が接続された補正用容量素子と、
　前記制御信号を論理反転させると共に、前記制御信号が前記トランジスタをオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧への変化を開始してから前記トランジスタがオフ状態となるまでの時間に応じた所定時間だけ前記制御信号を遅延させることにより、反転遅延信号を生成し、当該反転遅延信号を前記補正用容量素子の他方の端子に与える反転遅延回路と
を備えることを特徴とする、データ信号線駆動回路。
　前記反転遅延回路は、前記トランジスタがオフされるときには前記トランジスタがオフ状態となった後に前記反転遅延信号が前記第２レベル電圧から前記第１レベル電圧への変化を開始するように前記反転遅延信号を生成することを特徴とする、請求項１に記載のデータ信号線駆動回路。
　前記反転遅延回路は、前記トランジスタがオフされるときには前記制御信号が前記第２レベル電圧に達した後に前記反転遅延信号が前記第２レベル電圧から前記第１レベル電圧への変化を開始するように前記反転遅延信号を生成することを特徴とする、請求項２に記載のデータ信号線駆動回路。
　前記補正用容量素子の容量値は、前記トランジスタにおける前記制御端子と前記第２導通端子との間の寄生容量、前記第１レベル電圧と前記第２レベル電圧との差、および、前記制御信号が前記第１レベル電圧から前記第２レベル電圧に向かって変化するときに前記トランジスタがオフ状態となる前記制御信号の電圧に基づき決定される所定値であることを特徴とする、請求項１に記載のデータ信号線駆動回路。
　前記反転遅延回路は、互いに縦続接続された３個以上の奇数個のインバータを含むことを特徴とする、請求項１に記載のデータ信号線駆動回路。
　前記反転遅延回路は、少なくとも１個のシュミットトリガ型インバータを有し前記制御信号から前記反転遅延信号を生成する反転遅延器を含むことを特徴とする、請求項１または５に記載のデータ信号線駆動回路。
　前記反転遅延回路におけるシュッミットトリガ型インバータは、マルチゲート化されたトランジスタを含むことを特徴とする、請求項６に記載のデータ信号線駆動回路。
　前記反転遅延回路は各データ信号線に設けられていることを特徴とする、請求項１に記載のデータ信号線駆動回路。
　前記アナログスイッチは、前記対応するデータ信号線の一方の端部に配置され、
　前記補正用容量素子は、前記対応するデータ信号線の他方の端部に配置されていることを特徴とする、請求項１に記載のデータ信号線駆動回路。
　前記複数のデータ信号線は、２以上の所定数のデータ信号線を１組として複数組のデータ信号線群にグループ化されており、
　前記反転遅延回路は、前記所定数のデータ信号線にそれぞれ対応する所定数の反転遅延器を含み、
　前記所定数の反転遅延器のそれぞれは、各組のデータ信号線群を構成する前記所定数のデータ信号線のうち対応するデータ信号線に接続されたアナログスイッチに与えるべき制御信号を受け取り、当該制御信号から反転遅延信号を生成し、当該対応するデータ信号線に接続された前記補正用容量素子の前記他方の端子に当該反転遅延信号を与えることを特徴とする、請求項１または９に記載のデータ信号線駆動回路。
　前記所定数の反転遅延器は、前記データ信号線駆動回路における前記複数のデータ信号線が延びる方向と垂直な方向の端部の一方と他方とに分散して配置されていることを特徴とする、請求項１０に記載のデータ信号線駆動回路。
　前記補正用容量素子は、前記トランジスタのゲート絶縁膜を作製するために形成される絶縁層の所定部分と、前記トランジスタのゲート電極を作製するために形成される導電層の所定部分と、前記トランジスタのチャネル部を作製するために形成される半導体層の所定部分とによって構成されていることを特徴とする、請求項１に記載のデータ信号線駆動回路。
　複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
　請求項１に記載のデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備えることを特徴とする、表示装置。
　前記アナログスイッチは、前記対応するデータ信号線の一方の端部に配置され、
　前記補正用容量素子は、前記対応するデータ信号線の他方の端部に配置されていることを特徴とする、請求項１３に記載の表示装置。
　前記複数のデータ信号線は、２以上の所定数のデータ信号線を１組として複数組のデータ信号線群にグループ化されており、
　前記反転遅延回路は、前記所定数のデータ信号線にそれぞれ対応する所定数の反転遅延器を含み、
　前記所定数の反転遅延器のそれぞれは、各組のデータ信号線群を構成する前記所定数のデータ信号線のうち対応するデータ信号線に接続されたアナログスイッチに与えるべき制御信号を受け取り、当該受け取る制御信号から反転遅延信号を生成し、前記対応するデータ信号線に接続された補正用容量素子の前記他方の端子に当該生成された反転遅延信号を与え、
　前記所定数の反転遅延器は、前記データ信号線駆動回路における前記複数のデータ信号線が延びる方向と垂直な方向の端部の一方と他方とに分散して配置されていることを特徴とする、請求項１３または１４に記載の表示装置。
　前記表示部は、非矩形状であり、
　前記複数のデータ信号線のうち少なくとも２つ以上のデータ信号線の長さは、前記表示部の形状に応じて互いに異なることを特徴とする、請求項１３から１５のいずれか１項に記載の表示装置。
　表示すべき画像を形成するための複数の画素形成部に接続される複数のデータ信号線のそれぞれにアナログ映像信号を与えて保持させるためのアナログスイッチを有するデータ信号線駆動回路によるデータ信号線駆動方法であって、
　前記複数のデータ信号線のいずれか１つのデータ信号線に前記アナログスイッチを介して前記アナログ映像信号を与えるステップと、
　前記１つのデータ信号線に前記アナログスイッチを介して前記アナログ映像信号を与えた後に、前記アナログスイッチに与えられる制御信号のレベルを変化させることにより前記アナログスイッチをオフ状態とするステップと、
　前記制御信号を論理反転させると共に、前記制御信号が前記アナログスイッチをオン状態とするための第１レベル電圧からオフ状態とするための第２レベル電圧への変化を開始してから前記トランジスタがオフ状態となるまでの時間に応じた所定時間だけ前記制御信号を遅延させることにより、反転遅延信号を生成するステップと、
　前記反転遅延信号を補正用容量素子を介して前記１つのデータ信号線に与えるステップと
を備えることを特徴とする、データ信号線駆動方法。