WO2010067641A1

WO2010067641A1 - 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法

Info

Publication number: WO2010067641A1
Application number: PCT/JP2009/063860
Authority: WO
Inventors: 泰章岩瀬; 真由子坂本
Original assignee: シャープ株式会社
Priority date: 2008-12-10
Filing date: 2009-08-05
Publication date: 2010-06-17
Also published as: CN102224539A; EP2357642B1; EP2357642A4; RU2473977C1; EP2357642A1; JPWO2010067641A1; JP5318117B2; CN102224539B; US8587508B2; US20110199354A1; BRPI0923245A2

Abstract

　比較的オフリークの大きな薄膜トランジスタを用いてシフトレジスタ内の回路が構成された場合でも当該薄膜トランジスタにおけるリーク電流に起因する不必要な電力消費を抑制することのできる（表示装置の）走査信号線駆動回路を実現する。　シフトレジスタを構成する各双安定回路は、出力端子（４９）の電位を第１クロックに基づいて上昇させるための薄膜トランジスタ（Ｔ１）と、薄膜トランジスタ（Ｔ１）のゲート端子に接続された領域ｎｅｔＡと、領域ｎｅｔＡの電位を低下させるための薄膜トランジスタ（Ｔ２）と、薄膜トランジスタ（Ｔ２）のゲート端子に接続された領域ｎｅｔＢとを備える。このような構成において、領域ｎｅｔＢの電位を、第１クロックよりも位相が９０度進んだ第３クロックに基づいて上昇させ、第１クロックよりも位相が９０度遅れた第４クロックに基づいて低下させる。

Description

走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法

　本発明は、アクティブマトリクス型表示装置の駆動回路および駆動方法に関し、更に詳しくは、アクティブマトリクス型表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路内のシフトレジスタおよびその駆動方法に関する。

　従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）を駆動素子として使用する液晶表示装置が知られているが、近年、微結晶シリコン（μｃ－Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ－ＳｉＴＦＴ」という）を駆動素子として使用する液晶表示装置の開発が進められている。微結晶シリコンの移動度はアモルファスシリコンの移動度よりも大きく、かつ、μｃ－ＳｉＴＦＴはａ－ＳｉＴＦＴと同様の工程で形成される。このため、駆動素子にμｃ－ＳｉＴＦＴを採用することにより、額縁面積の縮小やドライバＩＣのチップ数の削減などによるコストの低減，実装歩留まりの向上，表示装置の大型化の実現などが期待される。また、μｃ－ＳｉＴＦＴについては、ゲート電極に長時間電圧が印加された際の閾値シフト（閾値電圧が変動すること）がａ－ＳｉＴＦＴよりも小さいという特徴もある。すなわち、ａ－ＳｉＴＦＴと比較すると、μｃ－ＳｉＴＦＴは劣化しにくいという点で信頼性が高くなっている。

　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成する。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述の複数本のソースバスラインを駆動するソースドライバ（映像信号線駆動回路）と上述の複数本のゲートバスラインを駆動するゲートドライバ（走査信号線駆動回路）とが設けられている。

　画素値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素値を示す映像信号を一時（同時）に伝達することができない。このため、上述のマトリクス状に配置された画素形成部内の画素容量への映像信号の書き込みは１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。

　各ゲートバスラインは１フレーム期間中に一度（１水平走査期間）だけ選択状態となれば良いので、各ゲートバスラインに印加される走査信号は当該各ゲートバスラインが選択状態とされるべき期間（以下、「選択期間」という。）だけハイレベルの電位にされ、それ以外の期間（以下、「非選択期間」という。）にはローレベルの電位で固定されることが好ましい。ところが、シフトレジスタを構成する回路に形成される寄生容量の影響を受けて、非選択期間に走査信号の電位がローレベルの電位からプラス方向に変動することがある。そこで、日本の特開２００６－３５１１７１号公報には、寄生容量による影響を従来よりも低減させることのできるシフトレジスタの発明が開示されている。図１５は、日本の特開２００６－３５１１７１号公報に開示されているシフトレジスタの１段分の構成を示す回路図である。この回路によれば、非選択期間中、ゲートバスラインは浮遊（フローティング）状態とはならず、ゲートバスラインには常にゲートオフ電圧が与えられる。これにより、寄生容量による影響を小さくすることができるとされている。

日本の特開２００６－３５１１７１号公報

　ところが、上述の構成によっても、図１６（日本の特開２００６－３５１１７１号公報の図９）において符号ｃで示すように、非選択期間において、走査信号の電位は寄生容量の影響を受けてローレベルの電位からプラス方向に変動している。この理由については以下のようなことが考えられる。上記日本の特開２００６－３５１１７１号公報においてはゲートバスラインと共通電極との間の寄生容量に着目されているが、シフトレジスタを構成する回路内の薄膜トランジスタの各電極間にも寄生容量は形成される。例えば、図１５で符号Ｔ１で示す薄膜トランジスタのゲート－ソース間にも寄生容量は形成されている。このため、クロックＬＣＬＫ１の電位がローレベルからハイレベルに変化すると、その寄生容量を介して薄膜トランジスタＴ１のゲート端子の電位が上昇する。これにより、薄膜トランジスタＴ１にリーク電流が流れ、走査信号の電位に変動が生じる。ここで、上記クロックＬＣＬＫ１は非選択期間にも所定の周期でハイレベルの状態にされるので、所定の周期で走査信号の電位に変動が生じることになる。

　上述のように、非選択期間における走査信号の電位に変動が生じると、当該走査信号を伝達するゲートバスラインに不必要な電流が流れることになる。例えば、ＷＸＧＡパネルを使用する表示装置であれば、各時点において、７６８本のゲートバスラインのうち１本だけが選択状態とされ、残りの７６７本のゲートバスラインは非選択状態とされなければならない。すなわち、当該７６７本のゲートバスラインに印加されるべき走査信号はローレベルで固定されなければならない。ところが、シフトレジスタの各段において上述のようなリーク電流が生じると、表示装置全体ではゲートバスライン７６７本分の不必要な電流が流れることになる。その結果、不必要に電力が消費される。

　また、上述のμｃ－ＳｉＴＦＴについては、ａ－ＳｉＴＦＴよりもオフリーク（オフ状態で生じるリーク電流）が大きい。このため、シフトレジスタを構成する回路にμｃ－ＳｉＴＦＴを用いた場合には、ａ－ＳｉＴＦＴを用いたときと比較して、リーク電流に起因する不必要な電力消費が大きくなる。

　そこで本発明は、比較的オフリークの大きな薄膜トランジスタを用いてシフトレジスタ内の回路が構成された場合でも当該薄膜トランジスタにおけるリーク電流に起因する不必要な電力消費を抑制することのできる（表示装置の）走査信号線駆動回路を実現することを目的とする。

　本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含む、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とするシフトレジスタを備え、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　各双安定回路において、
　　前記第２ノード充電部は、第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第３のスイッチング素子を含み、
　　前記第１の第２ノード放電部は、第１電極に前記第４のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第４のスイッチング素子を含み、
　　前記第１ノード充電部は、第１電極および第３電極に前記セット信号が与えられ、前記第１ノードに第２電極が接続された第５のスイッチング素子を含むことを特徴とする。

　本発明の第３の局面は、本発明の第１の局面において、
　各双安定回路は、
　　前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第６のスイッチング素子を含む、前記第１ノードの充電電圧に基づいて前記第２ノードを放電するための第２の第２ノード放電部と、
　　第１電極に所定のリセット信号が与えられ、前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第７のスイッチング素子を含む、前記リセット信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を更に有することを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記４相のクロック信号は、各双安定回路に前記第１および第２のクロック信号として与えられる２相のクロック信号からなる第１クロック信号群と、各双安定回路に前記第３および第４のクロック信号として与えられる２相のクロック信号からなる第２クロック信号群とによって構成され、
　互いに隣接する２つの双安定回路を第１および第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１クロック信号群に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１クロック信号群に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　前記第１クロック信号群を伝達する信号線の幅は、前記第２クロック信号群を伝達する信号線の幅よりも大きいことを特徴とする。

　本発明の第６の局面は、本発明の第３の局面において、
　前記４相のクロック信号は、互いに位相が１８０度ずれた２相のクロック信号を同じ組とする第１組クロック信号および第２組クロック信号によって構成され、
　前記複数の双安定回路のうちの或る双安定回路の前段の双安定回路を第１の双安定回路とし、当該或る双安定回路の次段の双安定回路を第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１組クロック信号に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１組クロック信号に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記出力ノード放電部は、
　　第１電極に前記リセット信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第８のスイッチング素子を含む、前記状態信号の表す状態を前記リセット信号に基づいて前記第２の状態にするための第１の出力ノード放電部と、
　　第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第９のスイッチング素子を含む、前記状態信号の表す状態を前記第２のクロック信号に基づいて前記第２の状態にするための第２の出力ノード放電部と
を有することを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　前記出力ノード放電部は、前記第２ノードに第１電極に接続され、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第１０のスイッチング素子を含む、前記状態信号の表す状態を前記第２ノードの充電電圧に基づいて前記第２の状態にするための第３の出力ノード放電部を更に有することを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも９０度進められていることを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　前記状態信号を前記複数の走査信号線の一端側から他端側へと与える第１の走査信号線駆動回路と前記状態信号を前記複数の走査信号線の他端側から一端側へと与える第２の走査信号線駆動回路とからなることを特徴とする。

　本発明の第１２の局面は、本発明の第１１の局面において、
　前記第１の走査信号線駆動回路は、前記複数の走査信号線のうち奇数行目または偶数行目の一方の走査信号線に前記状態信号を与え、
　前記第２の走査信号線駆動回路は、前記複数の走査信号線のうち奇数行目または偶数行目の他方の走査信号線に前記状態信号を与えることを特徴とする。

　本発明の第１３の局面は、本発明の第１１の局面において、
　各走査信号線は前記第１の走査信号線駆動回路および前記第２の走査信号線駆動回路の双方から前記状態信号が与えられることを特徴とする。

　本発明の第１４の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする。

　本発明の第１５の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする。

　本発明の第１６の局面は、本発明の第１の局面において、
　前記第１ノードに第２電極が接続されたスイッチング素子の少なくとも１つは、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする。

　本発明の第１７の局面は、表示部と前記表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路とを備えた表示装置であって、
　前記走査信号線駆動回路は、
　　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含む、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とするシフトレジスタを備え、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする。

　本発明の第１８の局面は、本発明の第１７の局面において、
　前記表示部と前記走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする。

　本発明の第１９の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする。

　本発明の第２０の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
　各双安定回路を前記第２の状態から前記第１の状態に変化させ所定期間だけ前記第１の状態で維持した後に前記第２の状態に変化させる第１駆動ステップと、
　各双安定回路を前記第２の状態で維持する第２駆動ステップと
を含み、
　各双安定回路は、
　　前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
　　第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された第１のスイッチング素子と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードと、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードと
を有し、
　前記第１駆動ステップは、
　　各双安定回路に所定のセット信号を与えることによって前記第１ノードを充電する第１ノード充電ステップと、
　　前記第１のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第２の状態から前記第１の状態に変化させる出力ノード充電ステップと、
　　各双安定回路に所定のリセット信号を与えることによって、前記状態信号の表す状態を前記第１の状態から前記第２の状態に変化させる第１の出力ノード放電ステップと
を含み、
　前記第２駆動ステップは、
　　前記第３のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを充電する第２ノード充電ステップと、
　　前記第４のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを放電する第１の第２ノード放電ステップと
を含み、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする。

　本発明の第２１の局面は、本発明の第２０の局面において、
　各双安定回路は、
　　第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第３のスイッチング素子と、
　　第１電極に前記第４のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第４のスイッチング素子と、
　　第１電極および第３電極に前記セット信号が与えられ、前記第１ノードに第２電極が接続された第５のスイッチング素子と
を更に有し、
　前記第２ノード充電ステップでは、前記第３のクロック信号に基づき前記第３のスイッチング素子がオン状態とされることによって前記第２ノードが充電され、
　前記第１の第２ノード放電ステップでは、前記第４のクロック信号に基づき前記第４のスイッチング素子がオン状態とされることによって前記第２ノードが放電され、
　前記第１ノード充電ステップでは、前記セット信号に基づき前記第５のスイッチング素子がオン状態とされることによって前記第１ノードが充電されることを特徴とする。

　本発明の第２２の局面は、本発明の第２０の局面において、
　前記第１駆動ステップは、
　　前記第１ノードの充電電圧に基づいて前記第２ノードを放電する第２の第２ノード放電ステップと、
　　前記リセット信号に基づいて前記第１ノードを放電する第２の第１ノード放電ステップと
を更に含み、
　各双安定回路は、
　　前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第６のスイッチング素子と、
　　第１電極に前記リセット信号が与えられ、前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第７のスイッチング素子と
を更に有し、
　　前記第２の第２ノード放電ステップでは、前記第１ノードの充電電圧に基づき前記第６のスイッチング素子がオン状態とされることによって前記第２ノードが放電され、
　　前記第２の第１ノード放電ステップでは、前記リセット信号に基づき前記第７のスイッチング素子がオン状態とされることによって前記第１ノードが放電されることを特徴とする。

　本発明の第２３の局面は、本発明の第２０の局面において、
　前記４相のクロック信号は、各双安定回路に前記第１および第２のクロック信号として与えられる２相のクロック信号からなる第１クロック信号群と、各双安定回路に前記第３および第４のクロック信号として与えられる２相のクロック信号からなる第２クロック信号群とによって構成され、
　互いに隣接する２つの双安定回路を第１および第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１クロック信号群に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１クロック信号群に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする。

　本発明の第２４の局面は、本発明の第２０の局面において、
　前記４相のクロック信号は、互いに位相が１８０度ずれた２相のクロック信号を同じ組とする第１組クロック信号および第２組クロック信号によって構成され、
　前記複数の双安定回路のうちの或る双安定回路の前段の双安定回路を第１の双安定回路とし、当該或る双安定回路の次段の双安定回路を第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１組クロック信号に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１組クロック信号に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする。

　本発明の第２５の局面は、本発明の第２０の局面において、
　前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも９０度進められていることを特徴とする。

　本発明の第２６の局面は、本発明の第２０の局面において、
　各双安定回路は、
　　第１電極に前記リセット信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第８のスイッチング素子と、
　　第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第９のスイッチング素子と
を更に有し、
　前記第１駆動ステップおよび前記第２駆動ステップは、前記第９のスイッチング素子に前記第２のクロック信号を与えることによって、前記状態信号の表す状態を前記第２の状態で維持する第２の出力ノード放電ステップを更に含み、
　前記第１の出力ノード放電ステップでは、前記リセット信号に基づき前記第８のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第１の状態から前記第２の状態に変化し、
　前記第２の出力ノード放電ステップでは、前記第２のクロック信号に基づき前記第９のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第２の状態で維持されることを特徴とする。

　本発明の第２７の局面は、本発明の第２６の局面において、
　各双安定回路は、前記第２ノードに第１電極に接続され、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第１０のスイッチング素子を更に有し、
　前記第１駆動ステップおよび前記第２駆動ステップは、前記第２ノードの充電電圧に基づき、前記状態信号の表す状態を前記第２の状態で維持する第３の出力ノード放電ステップを更に含み、
　前記第３の出力ノード充電ステップでは、前記第２ノードの充電電圧に基づき前記第１０のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第２の状態で維持されることを特徴とする。

　本発明の第１の局面によれば、表示装置の走査信号線駆動回路内のシフトレジスタを構成する各双安定回路において、第１のスイッチング素子については、第１電極は第１ノードに接続され、第２電極には第１のクロック信号が与えられ、第３電極は出力ノードに接続された構成となっている。このため、所定のセット信号に基づいて第１ノードの電位が上昇した後に第１のクロック信号がローレベルからハイレベルに変化すると、第１のスイッチング素子の第１電極と第２電極との間の寄生容量に起因して第１ノードの電位は更に上昇して第１のスイッチング素子はオン状態となる。これにより、出力ノードの電位は上昇し、出力ノードからは第１の状態を表す状態信号が出力される。出力ノード放電部は、その状態信号の表す状態を第２の状態にする。一方、第１ノードが充電されていないときに第１のクロック信号がローレベルからハイレベルに変化すると、第１のスイッチング素子の第１電極と第２電極との間の寄生容量に起因して第１ノードの電位はやや上昇する。各双安定回路には第１ノードを放電するための第１の第１ノード放電部が設けられているところ、その第１の第１ノード放電部に含まれる第２のスイッチング素子の第１電極に接続された第２ノードは、第３のクロック信号に基づいて充電され第４のクロック信号に基づいて放電される。ここで、第３のクロック信号の位相は第１のクロック信号の位相よりも進められている。このため、非選択期間に第１のクロック信号がローレベルからハイレベルに変化して第１ノードの電位がやや上昇した時には、第１の第１ノード放電部に含まれる第２のスイッチング素子は既にオン状態となっている。従って、非選択期間には、第１ノードの電位が上昇しても当該電位は速やかに低下する。その結果、出力ノードに接続されたスイッチング素子におけるリーク電流が従来よりも小さくなり、走査信号線に不必要な電流が流れることが抑制され、消費電力が低減される。

　また、非選択期間に第１のクロック信号がハイレベルからローレベルに変化すると、第１ノードの電位は（負の）電源電圧の電位よりも低い電位にまで低下する。ここで、第１のクロック信号がハイレベルからローレベルに変化するタイミングよりも第４のクロック信号がローレベルからハイレベルに変化するタイミングの方が早くなっているので、第１ノードの電位が電源電圧の電位よりも低い電位にまで低下した時点において、第２ノードは放電された状態となっており、第２のスイッチング素子はオフ状態となっている。このため、第１ノードの電位は、電源電圧の電位にまで速やかに上昇することはなく、緩やかに電源電圧の電位にまで上昇する。これにより、表示装置が動作している期間を通じて、第１のスイッチング素子の第１電極には、プラスのバイアス電圧が印加されるだけでなく、マイナスのバイアス電圧も充分に印加される。その結果、第１のスイッチング素子の閾値シフトが従来よりも小さくなる。従って、第１のスイッチング素子のサイズを従来よりも小さくすることができ、表示装置の小型化が可能となる。

　さらに、第４のクロック信号の位相は第１のクロック信号の位相よりも遅れているので、選択期間中に第４のクロック信号がローレベルからハイレベルに変化して第２ノードが放電される。ここで、第２ノードは、第１ノードに第２電極が接続された第２のスイッチング素子の第１電極と接続されている。以上より、選択期間中に第２のスイッチング素子がオフ状態とされる期間が従来よりも長くなるので、選択期間中における第１ノードの電位の低下が抑制される。選択期間中に第１ノードの電位が低下していると選択期間から非選択期間に変化した際に走査信号の立ち下がりが遅くなるが、本発明の第１の局面によれば、選択期間中における第１ノードの電位の低下が抑制されるので、選択期間から非選択期間に変化する際に走査信号は速やかに立ち下がる。このため、走査信号の立ち下がりが遅くなることに起因する表示不良の発生が抑制される。

　本発明の第２の局面によれば、第２ノード放電部，第１の第２ノード放電部，および第１ノード充電部にスイッチング素子を含めた構成において、本発明の第１の局面と同様の効果が得られる。

　本発明の第３の局面によれば、選択期間中に第２ノードが放電されるので選択期間中における第１ノードの電位の低下が防止される。また、選択期間終了後に第１ノードを放電することにより、選択期間終了後における第１のスイッチング素子でのリーク電流の発生が抑制される。

　本発明の第４の局面によれば、各双安定回路から出力される状態信号を前段のリセット信号および次段のセット信号とする構成において、本発明の第３の局面と同様の効果が得られる走査信号線駆動回路が実現される。

　本発明の第５の局面によれば、状態信号の表す状態を第１の状態にすることに直接的に寄与するクロック信号を伝達する信号線には比較的太い信号線が用いられ、第２ノードを制御するためのクロック信号を伝達する信号線には比較的細い信号線が用いられる。このため、シフトレジスタの動作を正常に保ちつつ、回路面積の縮小を図ることができる。

　本発明の第６の局面によれば、各双安定回路から出力される状態信号を前々のリセット信号および次々段のセット信号とする構成において、本発明の第３の局面と同様の効果が得られる走査信号線駆動回路が実現される。

　本発明の第７の局面によれば、状態信号の表す状態は、リセット信号および第２のクロック信号に基づいて第２の状態とされる。このため、状態信号の表す状態を随時第２の状態にすることができる。

　本発明の第８の局面によれば、状態信号の表す状態は、更に第２ノードの充電電圧に基づいて第２の状態とされる。このため、非選択期間における状態信号の表す状態を確実に第２の状態で維持することができる。

　本発明の第９の局面によれば、選択期間中に第１ノードの電位がハイレベルで維持される。このため、選択期間における走査信号の電位の低下が抑制される。

　本発明の第１０の局面によれば、第１～第４のクロック信号が比較的容易に生成される。

　本発明の第１１の局面によれば、２つの走査信号線駆動回路を備える構成において、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路が実現される。

　本発明の第１２の局面によれば、奇数行目の走査信号線と偶数行目の走査信号線とを異なる走査信号線駆動回路で駆動する構成において、本発明の第１１の局面と同様の効果が得られる。

　本発明の第１３の局面によれば、各走査信号線を２つの走査信号線駆動回路によって駆動する構成において、本発明の第１１の局面と同様の効果が得られる。

　本発明の第１４の局面によれば、比較的劣化しにくい微結晶シリコンからなる薄膜トランジスタがスイッチング素子として採用されているので、シフトレジスタの動作の信頼性を高めることができる。

　本発明の第１５の局面によれば、アモルファスシリコンからなる薄膜トランジスタがスイッチング素子として採用されている構成において、第１のスイッチング素子でのリーク電流がより小さくなり、不必要な電力消費が抑制される。

　本発明の第１６の局面によれば、第１ノードを放電するためのスイッチング素子（第２のスイッチング素子，第７のスイッチング素子）がマルチチャネル構造の薄膜トランジスタで構成されるので、第１ノードの電位が上昇したときに、それらのスイッチング素子でリーク電流が生じることによる第１ノードの電位の低下が防止される。

　本発明の第１７の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

　本発明の第１８の局面によれば、装置サイズの小型化を図りつつ、本発明の第１７の局面と同様の効果が得られる表示装置が実現される。

　本発明の第１９の局面によれば、本発明の第１の局面と同様の効果が得られるシフトレジスタが実現される。

本発明の一実施形態に係る液晶表示装置のゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。上記実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記実施形態において、ゲートドライバの構成を説明するためのブロック図である。上記実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。上記実施形態において、第１～第４ゲートクロック信号の波形を示す信号波形図である。上記実施形態において、走査信号の波形を示す信号波形図である。上記実施形態において、双安定回路の動作について説明するための波形図である。上記実施形態において、薄膜トランジスタＴ１のゲート－ソース間の寄生容量を考慮した回路図である。。Ａは、上記実施形態に係る構成によるシミュレーション結果を示す波形図である。Ｂは、従来例に係る構成によるシミュレーション結果を示す波形図である。上記シミュレーション結果の部分拡大図である。上記シミュレーション結果の部分拡大図である。上記実施形態の変形例におけるゲートドライバ内のシフトレジスタの構成を示すブロック図である。Ａ－Ｃは、マルチチャネルＴＦＴについて説明するための図である。上記実施形態に係る双安定回路をマルチチャネルＴＦＴを用いて構成した回路図である。従来のゲートドライバに含まれているシフトレジスタの１段分の構成例を示す回路図である。従来例における動作を示す波形図である。

　以下、添付図面を参照して本発明の一実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ソース端子（ソース電極）は第２電極に相当し、ドレイン端子（ドレイン電極）は第３電極に相当する。

＜１．全体構成および動作＞
　図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００と第１のゲートドライバ（第１の走査信号線駆動回路）４０１と第２のゲートドライバ（第２の走査信号線駆動回路）４０２と共通電極駆動回路５００と表示部６００とを備えている。なお、典型的には、表示部６００と駆動回路である第１および第２のゲートドライバ４０１，４０２とは同一基板上すなわちモノリシックに形成される。

　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらのソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。なお、ｉ本のゲートバスラインＧＬ１～ＧＬｉのうち奇数行目のゲートバスラインＧＬ１，ＧＬ３，・・・，ＧＬｉ－１については第１のゲートドライバ４０１から延びるように配設され、偶数行目のゲートバスラインＧＬ２，ＧＬ４，・・・，ＧＬｉについては第２のゲートドライバ４０２から延びるように配設されている。

　上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成する。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００，第１のゲートドライバ４０１，および第２のゲートドライバ４０２を動作させるための所定の直流電圧を電源電圧から生成し、その直流電圧をソースドライバ３００，第１のゲートドライバ４０１，および第２のゲートドライバ４０２に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，第１のゲートスタートパルス信号ＧＳＰ１，第１のゲートエンドパルス信号ＧＥＰ１，第２のゲートスタートパルス信号ＧＳＰ２，第２のゲートエンドパルス信号ＧＥＰ２，およびゲートクロック信号ＧＣＫとを出力する。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。

　本実施形態においては、ゲートドライバは、奇数行目のゲートバスラインＧＬ１，ＧＬ３，・・・，ＧＬｉ－１を駆動する第１のゲートドライバ４０１と偶数行目のゲートバスラインＧＬ２，ＧＬ４，・・・，ＧＬｉを駆動する第２のゲートドライバ４０２とに分けられている。第１のゲートドライバ４０１は、表示制御回路２００から出力される第１のゲートスタートパルス信号ＧＳＰ１と第１のゲートエンドパルス信号ＧＥＰ１とゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号Ｇｏｕｔ（１），Ｇｏｕｔ（３），・・・，Ｇｏｕｔ（ｉ－１）の奇数行目のゲートバスラインＧＬ１，ＧＬ３，・・・，ＧＬｉ－１への印加を１垂直走査期間を周期として繰り返す。同様に、第２のゲートドライバ４０２は、表示制御回路２００から出力される第２のゲートスタートパルス信号ＧＳＰ２と第２のゲートエンドパルス信号ＧＥＰ２とゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号Ｇｏｕｔ（２），Ｇｏｕｔ（４），・・・，Ｇｏｕｔ（ｉ）の偶数行目のゲートバスラインＧＬ２，ＧＬ４，・・・，ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、これらゲートドライバについての詳しい説明は後述する。

　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号Ｇｏｕｔ（１）～Ｇｏｕｔ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜２．ゲートドライバの構成および動作＞
　次に、図３～図６を参照しつつ、本実施形態におけるゲートドライバの構成および動作の概要について説明する。図３に示すように、第１のゲートドライバ４０１は複数段のシフトレジスタ４１０によって構成され、第２のゲートドライバ４０２は複数段のシフトレジスタ４２０によって構成されている。表示部６００には、ｉ行×ｊ列の画素マトリクスが形成されている。画素マトリクスの奇数行目の各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられ、画素マトリクスの偶数行目の各行と１対１で対応するようにシフトレジスタ４２０の各段が設けられている。また、シフトレジスタ４１０および４２０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を表す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、シフトレジスタ４１０は（ｉ／２）個の双安定回路４１（１）～４１（ｉ／２）で構成され、シフトレジスタ４２０は（ｉ／２）個の双安定回路４２（１）～４２（ｉ／２）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が出力される。

　図４は、ゲートドライバ内のシフトレジスタ４１０および４２０の構成を示すブロック図である。上述のように、シフトレジスタ４１０は（ｉ／２）個の双安定回路４１（１）～４１（ｉ／２）で構成され、シフトレジスタ４２０は（ｉ／２）個の双安定回路４２（１）～４２（ｉ／２）で構成されている。各双安定回路には、４つのクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。），ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。

　第１のゲートドライバ４０１内のシフトレジスタ４１０には、ゲートクロック信号ＧＣＫとしての４つのクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），ＧＣＫ３（以下「第３ゲートクロック信号」という。），およびＧＣＫ４（以下「第４ゲートクロック信号」という。）と、第１のゲートスタートパルス信号ＧＳＰ１と、第１のゲートエンドパルス信号ＧＥＰ１とが表示制御回路２００から与えられる。第２のゲートドライバ４０２内のシフトレジスタ４２０には、第１ゲートクロック信号ＧＣＫ１，第２ゲートクロック信号ＧＣＫ２，第３ゲートクロック信号ＧＣＫ３，および第４ゲートクロック信号ＧＣＫ４と、第２のゲートスタートパルス信号ＧＳＰ２と、第２のゲートエンドパルス信号ＧＥＰ２とが表示制御回路２００から与えられる。

　図５に示すように、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは１８０度（１水平走査期間に相当する期間）位相がずれており、第３ゲートクロック信号ＧＣＫ３と第４ゲートクロック信号ＧＣＫ４とは１８０度位相がずれている。第３ゲートクロック信号ＧＣＫ３については、第１ゲートクロック信号ＧＣＫ１よりも位相が９０度進んでいる。これら第１～第４ゲートクロック信号ＧＣＫ１～４については、いずれも１水平走査期間おきにハイレベル（Ｈレベル）の状態となる。

　本実施形態においては、シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目４１（１）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第４ゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。２段目４１（２）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第４ゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第３ゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。３段目以降については、１段目から２段目までの構成と同様の構成が２段ずつ繰り返される。また、１段目４１（１）には、第１のゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられる。２段目４１（２）以降については、前段の状態信号Ｑがセット信号Ｓとして与えられる。さらに、１～（ｉ／２－１）段目には、次段の状態信号Ｑがリセット信号Ｒとして与えられる。（ｉ／２）段目については、第１のゲートエンドパルス信号ＧＥＰ１がリセット信号Ｒとして与えられる。

　シフトレジスタ４２０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目４２（１）については、第４ゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第１ゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。２段目４２（２）については、第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第２ゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第１ゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。３段目以降については、１段目から２段目までの構成と同様の構成が２段ずつ繰り返される。また、１段目４２（１）には、第２のゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられる。２段目４２（２）以降については、前段の状態信号Ｑがセット信号Ｓとして与えられる。さらに、１～（ｉ／２－１）段目には、次段の状態信号Ｑがリセット信号Ｒとして与えられる。（ｉ／２）段目については、第２のゲートエンドパルス信号ＧＥＰ２がリセット信号Ｒとして与えられる。

　シフトレジスタ４１０の１段目４１（１）にセット信号Ｓとしての第１のゲートスタートパルス信号ＧＳＰ１が与えられると、第１～第４ゲートクロック信号ＧＣＫ１～４に基づいて、第１のゲートスタートパルス信号ＧＳＰ１に含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４１（１）から（ｉ／２）段目４１（ｉ／２）へと順次に転送される。そして、このパルスの転送に応じて、各段４１（１）～（ｉ／２）から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段４１（１）～（ｉ／２）から出力される状態信号Ｑは、走査信号として奇数行目の各ゲートバスラインＧＬ１，ＧＬ３，・・・，ＧＬｉ－１に与えられる。

　シフトレジスタ４２０の１段目４２（１）にセット信号Ｓとしての第２のゲートスタートパルス信号ＧＳＰ２が与えられると、第１～第４ゲートクロック信号ＧＣＫ１～４に基づいて、第２のゲートスタートパルス信号ＧＳＰ２に含まれるパルスが１段目４２（１）から（ｉ／２）段目４２（ｉ／２）へと順次に転送される。そして、このパルスの転送に応じて、各段４２（１）～（ｉ／２）から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段４２（１）～（ｉ／２）から出力される状態信号Ｑは、走査信号として偶数行目の各ゲートバスラインＧＬ２，ＧＬ４，．．．，ＧＬｉに与えられる。

　以上のようにして、図６に示すように、１水平走査期間ずつ順次にハイレベルとなる走査信号が表示部６００内のゲートバスラインに与えられる。

　なお、図４に示したシフトレジスタ４１０の構成に関し、第１ゲートクロック信号ＧＣＫ１を伝達する信号線および第２ゲートクロック信号ＧＣＫ２を伝達する信号線には比較的太い信号線が用いられ、第３ゲートクロック信号ＧＣＫ３を伝達する信号線および第４ゲートクロック信号ＧＣＫ４を伝達する信号線には比較的細い信号線が用いられている。また、図４に示したシフトレジスタ４２０の構成に関し、第３ゲートクロック信号ＧＣＫ３を伝達する信号線および第４ゲートクロック信号ＧＣＫ４を伝達する信号線には比較的太い信号線が用いられ、第１ゲートクロック信号ＧＣＫ１を伝達する信号線および第２ゲートクロック信号ＧＣＫ２を伝達する信号線には比較的細い信号線が用いられている。すなわち、走査信号の電位の上昇に直接的に寄与するクロック信号を伝達する信号線には比較的太い信号線が用いられ、各双安定回路に含まれる後述の薄膜トランジスタの動作を制御するためのクロック信号を伝達する信号線には比較的細い信号線が用いられている。

＜３．双安定回路の構成＞
　図１は、上述したシフトレジスタ４１０および４２０に含まれている双安定回路の構成（シフトレジスタ４１０および４２０の１段分の構成）を示す回路図である。図１に示すように、この双安定回路は、１０個の薄膜トランジスタＴ１（第１のスイッチング素子），Ｔ２（第２のスイッチング素子），Ｔ３（第３のスイッチング素子），Ｔ４（第４のスイッチング素子），Ｔ５（第５のスイッチング素子），Ｔ６（第６のスイッチング素子），Ｔ７（第７のスイッチング素子），Ｔ８（第８のスイッチング素子），Ｔ９（第９のスイッチング素子），およびＴ１０（第１０のスイッチング素子）と、キャパシタＣａｐとを備えている。また、この双安定回路は、６個の入力端子４３～４８と１個の出力端子（出力ノード）４９とを有している。なお、セット信号Ｓを受け取る入力端子には符号４３を付し、リセット信号Ｒを受け取る入力端子には符号４４を付し、第１クロックＣＫＡを受け取る入力端子には符号４５を付し、第２クロックＣＫＢを受け取る入力端子には符号４６を付し、第３クロックＣＫＣを受け取る入力端子には符号４７を付し、第４クロックＣＫＤを受け取る入力端子には符号４８を付し、状態信号Ｑを出力する出力端子には符号４９を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。

　薄膜トランジスタＴ１のゲート端子と薄膜トランジスタＴ２のソース端子と薄膜トランジスタＴ５のソース端子と薄膜トランジスタＴ６のゲート端子と薄膜トランジスタＴ７のソース端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。

　薄膜トランジスタＴ２のゲート端子と薄膜トランジスタＴ３のドレイン端子と薄膜トランジスタＴ４のソース端子と薄膜トランジスタＴ６のソース端子と薄膜トランジスタＴ１０のゲート端子とは互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。

　薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ソース端子は入力端子４５に接続され、ドレイン端子は出力端子４９に接続されている。薄膜トランジスタＴ２については、ゲート端子はｎｅｔＢに接続され、ソース端子はｎｅｔＡに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ３については、ゲート端子およびソース端子は入力端子４７に接続され、ドレイン端子はｎｅｔＢに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４８に接続され、ソース端子はｎｅｔＢに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ５については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。

　薄膜トランジスタＴ６については、ゲート端子はｎｅｔＡに接続され、ソース端子はｎｅｔＢに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ７については、ゲート端子は入力端子４４に接続され、ソース端子はｎｅｔＡに接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４６に接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ１０については、ゲート端子はｎｅｔＢに接続され、ソース端子は出力端子４９に接続され、ドレイン端子は電源電圧Ｖｓｓに接続されている。キャパシタＣａｐについては、一端はｎｅｔＡに接続され、他端は出力端子４９に接続されている。

　次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子４９に与える。薄膜トランジスタＴ２は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ３は、第３クロックＣＫＣがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ４は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。なお、この薄膜トランジスタＴ４がｎｅｔＢの電位をローレベルにすることによって、薄膜トランジスタＴ２およびＴ１０にバイアス電圧が長期間印加されることが防止される。これにより、薄膜トランジスタＴ２およびＴ１０の閾値電圧の上昇に起因して当該薄膜トランジスタがスイッチとして機能しなくなることが防止される。薄膜トランジスタＴ５は、ハイレベルのセット信号Ｓが入力されたときに、ｎｅｔＡの電位を上昇させる。

　薄膜トランジスタＴ６は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ７は、ハイレベルのリセット信号Ｒが入力されたときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ８は、ハイレベルのリセット信号Ｒが入力されたときに、状態信号Ｑの電位をローレベルにする。薄膜トランジスタＴ９は、第２クロックＣＫＢがハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。薄膜トランジスタＴ１０は、ｎｅｔＢの電位がハイレベルになっているときに、状態信号Ｑの電位をローレベルにする。キャパシタＣａｐは、選択期間中にｎｅｔＡの電位をハイレベルに維持するための補償容量として機能する。

　なお、本実施形態においては、薄膜トランジスタＴ１によって出力ノード充電部が実現され、薄膜トランジスタＴ８によって第１の出力ノード放電部が実現され、薄膜トランジスタＴ９によって第２の出力ノード放電部が実現され、薄膜トランジスタＴ１０によって第３の出力ノード放電部が実現されている。また、薄膜トランジスタＴ５によって第１ノード充電部が実現され、薄膜トランジスタＴ２によって第１の第１ノード放電部が実現され、薄膜トランジスタＴ７によって第２の第１ノード放電部が実現されている。また、薄膜トランジスタＴ３によって第２ノード充電部が実現され、薄膜トランジスタＴ４によって第１の第２ノード放電部が実現され、薄膜トランジスタＴ６によって第２の第２ノード放電部が実現されている。

＜４．双安定回路の動作＞
＜４．１　動作の概要＞
　図１および図７を参照しつつ、本実施形態における双安定回路の動作の概要について説明する。ここでは動作の概要について説明するので、ｎｅｔＡ，ｎｅｔＢ，および状態信号Ｑの電位についての微少な変動については無視している。なお、図７の時点ｔ２から時点ｔ４までの期間が、双安定回路の出力端子４９に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。また、図７の時点ｔ０から時点ｔ６までの期間に第１駆動ステップによる駆動が行われ、それ以外の期間に第２駆動ステップによる駆動が行われる。

　液晶表示装置の動作中、双安定回路の入力端子４５～４８にはそれぞれ図７に示すような波形の第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤが与えられる。

　時点ｔ０になると、入力端子４３にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ５はその入力端子４３にダイオード接続された構成となっているので、このセット信号ＳのパルスによってｎｅｔＡの電位は上昇する。セット信号Ｓは時点ｔ２までハイレベルの状態で維持されるので、ｔ０～ｔ２の期間中にｎｅｔＡはプリチャージされる。薄膜トランジスタＴ６のゲート端子はｎｅｔＡに接続されているので、この期間中、薄膜トランジスタＴ６はオン状態で維持される。これにより、ｔ０～ｔ２の期間中、薄膜トランジスタＴ２はオフ状態で維持される。また、この期間中、リセット信号Ｒはローレベルで維持されているので、薄膜トランジスタＴ７はオフ状態で維持される。従って、プリチャージによって上昇したｎｅｔＡの電位がこの期間中に低下することはない。

　時点ｔ１になると、第３クロックＣＫＣがローレベルからハイレベルに変化する。ここで、薄膜トランジスタＴ３は入力端子４７にダイオード接続された構成となっているので、ｎｅｔＢの電位は上昇しようとする。ところが、上述のように、時点ｔ０～ｔ２の期間中、薄膜トランジスタＴ６はオン状態で維持される。このため、時点ｔ１後もｎｅｔＢの電位はローレベルで維持される。

　時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。ここで、薄膜トランジスタＴ１のソース端子は入力端子４５に接続されており、また、薄膜トランジスタＴ１のゲート－ソース間には図８に示すように寄生容量Ｃｇｓが形成されている。このため、薄膜トランジスタＴ１のソース電位の上昇に従って、ｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ１はオン状態となる。第１クロックＣＫＡがハイレベルにされた状態は時点ｔ４まで維持されるので、ｔ２～ｔ４の期間中、状態信号Ｑはハイレベルとなる。これにより、このハイレベルの状態信号Ｑを出力する双安定回路に接続されたゲートバスラインが選択状態となり、当該ゲートバスラインに対応する行の画素形成部において画素容量Ｃｐへの映像信号の書き込みが行われる。なお、ｔ２～ｔ４の期間中、薄膜トランジスタＴ６はオン状態で維持されるので、ｎｅｔＢの電位はローレベルで維持され、薄膜トランジスタＴ２はオフ状態で維持される。また、ｔ２～ｔ４の期間中、リセット信号Ｒはローレベルで維持されているので、薄膜トランジスタＴ７およびＴ８はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位や状態信号Ｑ（出力端子４９）の電位が低下することもない。

　時点ｔ３になると、第４クロックＣＫＤがローレベルからハイレベルに変化する。この第４クロックＣＫＤがハイレベルにされた状態は、時点ｔ５まで維持される。これにより、ｔ３～ｔ５の期間中、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＢの電位はローレベルで維持される。

　時点ｔ４になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。また、リセット信号Ｒはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ７およびＴ８はオン状態となる。薄膜トランジスタＴ７がオン状態となったことによりｎｅｔＡの電位は低下し、薄膜トランジスタＴ８がオン状態となったことにより状態信号Ｑ（出力端子４９）の電位は低下する。なお、リセット信号Ｒがハイレベルにされた状態は時点ｔ６まで維持されるので、時点ｔ４になって低下したｎｅｔＡおよび状態信号Ｑの電位は、ｔ４～ｔ６の期間中、ローレベルで維持される。

　時点ｔ５になると、第３クロックＣＫＣはローレベルからハイレベルに変化する。また、第４クロックＣＫＤはハイレベルからローレベルに変化する。このため、薄膜トランジスタＴ４はオフ状態となる。また、時点ｔ５には、ｎｅｔＡの電位はローレベルとなっていて薄膜トランジスタＴ６はオフ状態となっているので、第３クロックＣＫＣがハイレベルに変化したことによってｎｅｔＢの電位は上昇する。第３クロックＣＫＣがハイレベルにされた状態は時点ｔ７まで維持されるので、ｔ５～ｔ７の期間中、薄膜トランジスタＴ２およびＴ１０はオン状態となる。従って、この期間中、ｎｅｔＡの電位および状態信号Ｑの電位はローレベルで維持される。

　時点ｔ６になると、リセット信号Ｒはハイレベルからローレベルに変化する。また、第１クロックＣＫＡはローレベルからハイレベルに変化する。この時、上述した寄生容量Ｃｇｓに起因してｎｅｔＡの電位は上昇しようとするが、上述のように薄膜トランジスタＴ２がオン状態となっているので、ｎｅｔＡの電位はローレベルで維持される。

　時点ｔ７になると、第３クロックＣＫＣはハイレベルからローレベルに変化する。また、第４クロックＣＫＤはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオフ状態、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＢの電位は低下する。第４クロックＣＫＤがハイレベルにされた状態は時点ｔ９まで維持されるので、ｔ７～ｔ９の期間中、ｎｅｔＢの電位はローレベルで維持される。

　ｔ８～ｔ１０の期間には、第１クロックＣＫＡおよびセット信号Ｓはローレベルで維持されるので、ｎｅｔＡおよび状態信号Ｑの電位はローレベルで維持される。なお、時点ｔ９には、第４クロックＣＫＤがハイレベルからローレベルに変化して第３クロックＣＫＣがローレベルからハイレベルに変化することによって、ｎｅｔＢの電位が上昇する。これにより、薄膜トランジスタＴ２およびＴ１０がオン状態となる。このため、ｔ９～ｔ１０の期間には、ｎｅｔＡおよび状態信号Ｑの電位は確実にローレベルで維持される。

　時点ｔ１０になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。この時、上述した寄生容量Ｃｇｓに起因してｎｅｔＡの電位は上昇しようとするが、上述のように薄膜トランジスタＴ２がオン状態となっていることにより、ｎｅｔＡの電位はローレベルで維持される。

　時点ｔ１１になると、第３クロックＣＫＣはハイレベルからローレベルに変化する。また、第４クロックＣＫＤはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオフ状態、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＢの電位は低下する。時点ｔ１２以降の期間については、次にセット信号Ｓのパルスが入力端子４３に与えられるまで、ｔ８～ｔ１２の期間と同様の動作が繰り返される。

＜４．２　動作の詳細＞
　図１および図９～図１１を参照しつつ、本実施形態における双安定回路の動作の詳細について説明する。なお、図９（Ａ）は、本実施形態に係る構成によるシミュレーション結果を示す波形図であり、図９（Ｂ）は、従来例に係る構成（図１５に示した構成からＴ１０とＴ１２とを削除した構成）によるシミュレーション結果を示す波形図である。また、図１０には、図９（Ａ）で符号６１で示す部分の拡大図、図９（Ｂ）で符号６２で示す部分の拡大図、第１クロックＣＫＡの波形、第２クロックＣＫＢの波形、第３クロックＣＫＣの波形、および第４クロックＣＫＤの波形を示している。また、図１１には、図９（Ａ）で符号６３で示す部分の拡大図、、図９（Ｂ）で符号６４で示す部分の拡大図、第１クロックＣＫＡの波形、第２クロックＣＫＢの波形、第３クロックＣＫＣの波形、および第４クロックＣＫＤの波形を示している。なお、図９～図１１において、太実線はｎｅｔＡの電位の変化を示し、太点線はｎｅｔＢの電位の変化を示し、細実線は状態信号Ｑの電位の変化を示している。

＜４．２．１　非選択期間の動作＞
　まず、非選択期間の動作について、図１および図１０を参照しつつ説明する。なお、図１０のｔ５～ｔ１０の期間は、図７のｔ５～ｔ１０の期間に対応している。

　時点ｔ５になると、第４クロックＣＫＤがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ４はオフ状態となる。また、第３クロックＣＫＣがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオン状態となる。また、時点ｔ５には、上述のように薄膜トランジスタＴ６はオフ状態となっている。以上より、第３クロックＣＫＣがローレベルからハイレベルに変化したタイミングよりやや遅れて（遅延して）ｎｅｔＢの電位が上昇し、そのｎｅｔＢの電位の上昇に伴って薄膜トランジスタＴ２がオン状態となる。

　時点ｔ６になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。この時、上述した薄膜トランジスタＴ１のゲート－ソース間の寄生容量Ｃｇｓに起因してｎｅｔＡの電位は図１０において符号６１１で示すように上昇する。ところが、上述のように、ｔ５～ｔ７の期間中、薄膜トランジスタＴ２はオン状態となっている。このため、ｎｅｔＡの電位は、図１０において符号６１２で示すように、Ｖｓｓの電位に等しい電位にまで速やかに低下する。ここで、従来例に係る構成でのシミュレーション結果に着目すると、ｎｅｔＡの電位は、図１０において符号６２１で示すように上昇した後、図１０において符号６２２で示すように、Ｖｓｓの電位に等しい電位にまで緩やかに低下している。以上のように、第１クロックＣＫＡについてのローレベルからハイレベルへの変化に起因してｎｅｔＡの電位が上昇した後、従来例に係る構成によればｎｅｔＡの電位は緩やかに低下しているが、本実施形態に係る構成によればｎｅｔＡの電位は速やかに低下している。これは、従来例においては、ｎｅｔＡの電位の上昇に寄与するクロック信号とｎｅｔＡの電位の低下に寄与するクロック信号とが同じタイミングで変化していたのに対し、本実施形態においては、ｎｅｔＡの電位の低下に寄与するクロック信号（具体的には、薄膜トランジスタＴ２をオン状態にするための第３クロックＣＫＣ）の変化するタイミングがｎｅｔＡの電位の上昇に寄与するクロック信号（具体的には、第１クロックＣＫＡ）の変化するタイミングよりも早められているからである。

　時点ｔ７になると、第３クロックＣＫＣはハイレベルからローレベルに変化し、第４クロックＣＫＤはローレベルからハイレベルに変化する。これによりｎｅｔＢの電位が低下するところ、薄膜トランジスタＴ２のゲート－ソース間の寄生容量に起因して、図１０において符号６１３で示すように、ｎｅｔＡの電位がＶｓｓの電位よりもやや低い電位にまで低下する。

　時点ｔ８になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。この時、薄膜トランジスタＴ１のゲート－ソース間の寄生容量Ｃｇｓに起因して、図１０において符号６１４で示すようにｎｅｔＡの電位は大きく低下する。ここで、上述のように、ｔ７～ｔ９の期間中、ｎｅｔＢの電位はローレベルで維持されている。このため、薄膜トランジスタＴ２はオフ状態となっており（ｎｅｔＡはフローティング状態となっている）、ｎｅｔＡの電位が速やかにＶｓｓの電位にまで上昇することはない。すなわち、図１０において符号６１５で示すように、ｎｅｔＡの電位はｔ８～ｔ９の期間に緩やかに上昇する。ここで、従来例に係る構成でのシミュレーション結果に着目すると、ｎｅｔＡの電位は、図１０において符号６２４で示すように大きく低下した後、図１０において符号６２５で示すように速やかに上昇している。以上のように、第１クロックＣＫＡについてのハイレベルからローレベルへの変化に起因してｎｅｔＡの電位がＶｓｓの電位よりも低い電位にまで低下した後、従来例に係る構成によればｎｅｔＡの電位は速やかに上昇しているが、本実施形態に係る構成によればｎｅｔＡの電位は緩やかに上昇している。これは、従来例においては、ｎｅｔＡの電位がＶｓｓの電位よりも低い電位にまで低下してからｎｅｔＢの電位が充分にローレベルの電位に低下するまでにいくらかの期間を要し、当該期間にはｎｅｔＡの電位をＶｓｓの電位に等しい電位にするための薄膜トランジスタがオン状態になっているのに対し、本実施形態においては、ｎｅｔＡの電位がＶｓｓの電位よりも低い電位にまで低下した時点において、ｎｅｔＡの電位をＶｓｓの電位に等しい電位にするための薄膜トランジスタＴ２が既にオフ状態となっているからである。

　時点ｔ９になると、第４クロックＣＫＤはハイレベルからローレベルに変化し、第３クロックＣＫＣはローレベルからハイレベルに変化するので、ｎｅｔＢの電位が上昇する。これにより薄膜トランジスタＴ２がオン状態となるので、図１０において符号６１６で示すように、ｎｅｔＡの電位はＶｓｓの電位に等しい電位にまで上昇する。

＜４．２．２　選択期間およびその前後の期間の動作＞
　次に、選択期間の動作について、図１および図１１を参照しつつ説明する。なお、図１１のｔ０～ｔ４の期間は、図７のｔ０～ｔ４の期間に対応している。

　時点ｔ０になると、入力端子４３にセット信号Ｓのパルスが与えられる。これにより、ｎｅｔＡはプリチャージされ、薄膜トランジスタＴ６はオン状態となる。また、ｔ０～ｔ１の期間中、第３クロックＣＫＣはローレベルとなっているので、この期間中、薄膜トランジスタＴ３はオフ状態で維持される。以上より、ｔ０～ｔ１の期間中、ｎｅｔＢの電位はＶｓｓの電位に等しい電位で維持される。

　時点ｔ１になると、第４クロックＣＫＤはハイレベルからローレベルに変化し、第３クロックＣＫＣはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４はオフ状態となり、薄膜トランジスタＴ３はオン状態となる。このとき、ｎｅｔＡはプリチャージされているので、薄膜トランジスタＴ６はオン状態となっている。以上より、図１１において符号６３１で示すように、ｎｅｔＢの電位はやや上昇する。

　時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化し、上述のようにｎｅｔＡの電位が上昇する。これにより、薄膜トランジスタＴ６のオン抵抗が下がり、ｎｅｔＢの電位は図１１において符号６３２で示す電位にまで低下する。

　時点ｔ３になると、第３クロックＣＫＣはハイレベルからローレベルに変化し、第４クロックＣＫＤはローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオフ状態となり、薄膜トランジスタＴ４はオン状態となる。その結果、図１１において符号６３３で示すように、ｎｅｔＢの電位はＶｓｓの電位に等しい電位にまで低下する。ここで、従来例に係る構成でのシミュレーション結果に着目すると、図１１において符号６４２で示すように、ｔ２～ｔ４の期間中、ｎｅｔＢの電位はＶｓｓの電位よりもやや高い電位で維持されている。以上のように、ｔ２～ｔ４の期間に着目すると、従来例に係る構成によれば、ｎｅｔＢの電位はＶｓｓの電位よりもやや高い電位で維持されている。一方、本実施形態に係る構成によれば、ｎｅｔＢの電位は、ｔ２～ｔ３の期間にはＶｓｓの電位よりもやや高い電位となっており、ｔ３～ｔ４の期間にはＶｓｓの電位に等しい電位となっている。

＜５．効果＞
　以上のように、本実施形態によれば、ｎｅｔＡの電位の変動に寄与する第１クロックＣＫＡとは位相が９０度ずれている第３クロックＣＫＣおよび第４クロックＣＫＤによってｎｅｔＢの制御が行われる。詳しくは、第１クロックＣＫＡよりも位相が９０度進んでいる第３クロックＣＫＣに基づいてｎｅｔＢの電位が高められ、第１クロックＣＫＡよりも位相が９０度遅れている第４クロックＣＫＤに基づいてｎｅｔＢの電位がＶｓｓの電位に等しい電位にされる。このため、第１クロックＣＫＡがローレベルからハイレベルに変化するタイミングよりも早いタイミングで、ｎｅｔＡの電位をローレベルにするための薄膜トランジスタＴ２がオン状態となる。これにより、非選択期間に第１クロックＣＫＡがローレベルからハイレベルに変化したことに起因してｎｅｔＡの電位が上昇した際に、ｎｅｔＡの電位が速やかにＶｓｓの電位に等しい電位にまで低下する。その結果、出力端子４９にドレイン端子が接続された薄膜トランジスタＴ１におけるリーク電流が従来よりも小さくなり、ゲートバスラインに不必要な電流が流れることが抑制される。これにより、薄膜トランジスタにおけるリーク電流に起因する不必要な電力消費が抑制される。また、微結晶シリコンを用いた薄膜トランジスタ（μｃ－ＳｉＴＦＴ）のように比較的オフリークの大きい薄膜トランジスタが駆動素子として採用されていても、当該薄膜トランジスタにおけるリーク電流が従来よりも低減される。このため、μｃ－ＳｉＴＦＴの利点を活かしつつ、不必要な電力消費を抑制することができる。

　また、非選択期間に第１クロックＣＫＡがハイレベルからローレベルに変化すると、ｎｅｔＡの電位はＶｓｓの電位よりも低い電位にまで低下する。このとき、従来例においては、ｎｅｔＡの電位はＶｓｓの電位にまで速やかに上昇していたが、本実施形態においては、ｎｅｔＡの電位はＶｓｓの電位にまで緩やかに上昇する。ここで、ａ－ＳｉＴＦＴやμｃ－ＳｉＴＦＴについては、ゲート端子にプラスのバイアス電圧が印加されると閾値電圧が上昇し（電流が流れにくくなる）、ゲート端子にマイナスのバイアス電圧が印加されると閾値電圧が低下する（電流が流れやすくなる）。本実施形態によれば、薄膜トランジスタＴ１のゲート端子に従来よりも長い期間、マイナスのバイアス電圧が印加されることになる。これにより、表示装置が動作している期間を通じて、薄膜トランジスタＴ１のゲート端子には、プラスのバイアス電圧が印加されるだけでなく、マイナスのバイアス電圧も充分に印加される。その結果、薄膜トランジスタＴ１の閾値シフトが従来よりも小さくなる。このため、薄膜トランジスタＴ１のサイズを従来よりも小さくすることができ、表示装置の小型化が可能となる。

　さらに、本実施形態においては、選択期間において、ｎｅｔＢの電位がＶｓｓの電位よりもやや高い電位になっている期間が従来のほぼ半分の期間となる。ところで、ｎｅｔＢの電位がＶｓｓの電位よりもやや高い電位になると、薄膜トランジスタＴ２がオン状態に近づくので、ｎｅｔＡの電位がやや低下する。選択期間中にｎｅｔＡの電位が低下していると、薄膜トランジスタＴ１のゲート電圧が低下するので、選択期間から非選択期間に変化した際に走査信号の立ち下がりが遅くなる（ゲートオン電圧からゲートオフ電圧への変化に要する期間が長くなる）。この点、本実施形態によれば、選択期間中におけるｎｅｔＡの電位の低下が抑制されるので、選択期間から非選択期間に変化する際に走査信号は速やかに立ち下がる。このため、走査信号の立ち下がりが遅くなることに起因する表示不良の発生が抑制される。

　さらにまた、本実施形態では、シフトレジスタ４１０および４２０内において、走査信号の電位の上昇に直接的に寄与するクロック信号（シフトレジスタ４１０では第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２、シフトレジスタ４２０では第３ゲートクロック信号ＧＣＫ３および第４ゲートクロック信号ＧＣＫ４）を伝達する信号線には比較的太い信号線が用いられ、各双安定回路に含まれる薄膜トランジスタの動作を制御するクロック信号（シフトレジスタ４１０では第３ゲートクロック信号ＧＣＫ３および第４ゲートクロック信号ＧＣＫ４、シフトレジスタ４２０では第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２）を伝達する信号線には比較的細い信号線が用いられている。このため、シフトレジスタ４１０および４２０の動作を正常に保ちつつ、走査信号線駆動回路の回路面積の増大が抑制される。

＜６．変形例＞
＜６．１　双安定回路内の構成の変形例＞
　上記実施形態においては、第３クロックＣＫＣを受け取る入力端子４７とｎｅｔＢとの間にダイオード接続の薄膜トランジスタＴ３を備える構成となっているが、薄膜トランジスタＴ３に代えてキャパシタを備える構成にしても良い。また、図１に示した構成要素から薄膜トランジスタＴ１０を削除した構成にしても良い。

＜６．２　ゲートドライバの構成の変形例＞
　上記実施形態においては、奇数本目のゲートバスラインは第１のゲートドライバ４０１によって駆動され、偶数本目のゲートバスラインは第２のゲートドライバ４０２によって駆動される構成としているが、本発明はこれに限定されない。全てのゲートバスラインが第１のゲートドライバ４０１と第２のゲートドライバ４０２とによって駆動される構成としても良い。図１２は、全てのゲートバスラインが第１のゲートドライバ４０１と第２のゲートドライバ４０２とによって駆動される構成としたときの第１のゲートドライバ４０１および第２のゲートドライバ４０２内のシフトレジスタ８１０および８２０の構成を示すブロック図である。図１２に示すように、シフトレジスタ８１０はｉ個の双安定回路８１（１）～８１（ｉ）で構成され、シフトレジスタ８２０はｉ個の双安定回路８２（１）～８２（ｉ）で構成されている。各双安定回路には、上記実施形態と同様、第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。

　第１のゲートドライバ４０１内のシフトレジスタ８１０には、ゲートクロック信号ＧＣＫとしての第１ゲートクロック信号ＧＣＫ１，第２ゲートクロック信号ＧＣＫ２，第３ゲートクロック信号ＧＣＫ３，および第４ゲートクロック信号ＧＣＫ４と、第１および第２のゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２と、第１および第２のゲートエンドパルス信号ＧＥＰ１，ＧＥＰ２とが表示制御回路２００から与えられる。第２のゲートドライバ４０２内のシフトレジスタ８２０には、第１のゲートドライバ４０１内のシフトレジスタ８１０に与えられる信号と同様の信号が与えられる。

　本変形例においては、シフトレジスタ８１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。１段目８１（１）については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３ゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第４ゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。２段目８１（２）については、第４ゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第１ゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。３段目８１（３）については、第２ゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第４ゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第３ゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。４段目８１（４）については、第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第２ゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第１ゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。５段目以降については、１段目から４段目までの構成と同様の構成が４段ずつ繰り返される。また、１段目８１（１）には、第１のゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、２段目８１（２）には、第２のゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられる。３段目８１（３）以降については、２段前の状態信号Ｑがセット信号Ｓとして与えられる。さらに、１～（ｉ－２）段目には、前段の状態信号Ｑがリセット信号Ｒとして与えられる。（ｉ－１）段目については、第１のゲートエンドパルス信号ＧＥＰ１がリセット信号Ｒとして与えられ、ｉ段目については、第２のゲートエンドパルス信号ＧＥＰ２がリセット信号Ｒとして与えられる。なお、シフトレジスタ８２０の各段（各双安定回路）の入力端子に与えられる信号については、シフトレジスタ８１０と同様であるので説明を省略する。

　以上のような構成により、シフトレジスタ８１０および８２０内の各双安定回路では、上記実施形態における双安定回路と同様の動作が行われる。

＜６．３　マルチチャネルＴＦＴを用いた構成＞
　上記実施形態においては、ｔ２～ｔ４の期間（図７参照）にｎｅｔＡの電位が上昇した際、薄膜トランジスタＴ２およびＴ７（図１参照）のソース－ドレイン間に高電圧が与えられる。そこで、その高電圧に起因して薄膜トランジスタＴ２およびＴ７にリーク電流が生じることのないよう、当該薄膜トランジスタＴ２およびＴ７をマルチチャネルＴＦＴで構成することができる。以下、図１３を参照しつつ、マルチチャネルＴＦＴについて説明する。なお、図１３（Ａ）は、マルチチャネルＴＦＴの平面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ－Ａ’線断面図であり、図１３（Ｃ）は、マルチチャネルＴＦＴの等価回路図である。

　マルチチャネルＴＦＴ７０は、デュアルゲート構造（ダブルゲート構造）を有し、図１３（Ｃ）に示すように、電気的には直列に接続された２つのＴＦＴと等価な構造を有している。マルチチャネルＴＦＴ７０は、基板（例えばガラス基板）７１に支持された活性層７４を有している。活性層７４は、半導体層であり、微結晶シリコン（μｃ－Ｓｉ）膜を含んでいる。活性層７４は、チャネル領域７４ｃ１および７４ｃ２と、ソース領域７４ｓと、ドレイン領域７４ｄと、２つのチャネル領域７４ｃ１および７４ｃ２の間に形成された中間領域７４ｍとを有している。マルチチャネルＴＦＴ７０は、さらに、ソース領域７４ｓに接するソースコンタクト領域７６ｓ，ドレイン領域７４ｄに接するドレインコンタクト領域７６ｄ，および中間領域７４ｍに接する中間コンタクト領域７６ｍを有するコンタクト層７６と、ソースコンタクト領域７６ｓに接するソース電極７８ｓ，ドレインコンタクト領域７６ｄに接するドレイン電極７８ｄ，および中間コンタクト領域７６ｍに接する中間電極７８ｍと、２つのチャネル領域７４ｃ１，７４ｃ２および中間領域７４ｍにゲート絶縁膜７３を介して対向するゲート電極７２とを有している。また、マルチチャネルＴＦＴ７０は、これらを覆う保護膜７９を更に有している。なお、中間電極７８ｍはフローティング状態となっている。

　チャネル領域７４ｃ１は、ソース領域７４ｓと中間領域７４ｍとの間に形成されており、チャネル領域７４ｃ２は、ドレイン領域７４ｄと中間領域７４ｍとの間に形成されている。２つのチャネル領域７４ｃ１，７４ｃ２，ソース領域７４ｓ，ドレイン領域７４ｄ，および中間領域７４ｍは、１つの連続した活性層７４に形成されている。また、中間電極７８ｍの、チャネル領域７４ｃ１とチャネル領域７４ｃ２との間に存在する部分の全体が、中間領域７４ｍおよびゲート絶縁膜７３を介してゲート電極７２と重なっている。

　なお、このマルチチャネルＴＦＴ７０の活性層７４は、微結晶シリコン膜、または、微結晶シリコン膜とアモルファスシリコン膜との積層膜とから形成されており、従来のａ－ＳｉＴＦＴの製造プロセスを用いて製造することができる。微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。

　以上のようにして、ｎｅｔＡにドレイン電極またはソース電極が接続された薄膜トランジスタを例えば図１４に示すようにマルチチャネルＴＦＴ（ＭＴ２，ＭＴ７）で構成することにより、ｎｅｔＡの電位がブートストラップによって上昇しても、ソース－ドレイン間の高電圧によって薄膜トランジスタでリーク電流が生じることによるｎｅｔＡの電位の低下を防止することができる。なお、薄膜トランジスタＴ５についても、マルチチャネルＴＦＴで構成しても良い。

＜７．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｎｅｔ）等の他の表示装置にも本発明を適用することができる。

　４１（１）～４１（ｉ／２）…（第１のゲートドライバ内の）双安定回路
　４２（１）～４２（ｉ／２）…（第２のゲートドライバ内の）双安定回路
　４３～４８…（双安定回路の）入力端子
　４９…（双安定回路の）出力端子
　７０…マルチチャネルＴＦＴ
　２００…表示制御回路
　３００…ソースドライバ（映像信号線駆動回路）
　４０１…第１のゲートドライバ（第１の走査信号線駆動回路）
　４０２…第２のゲートドライバ（第２の走査信号線駆動回路）
　４１０，４２０，８１０，８２０…シフトレジスタ
　６００…表示部
　Ｃａｐ…キャパシタ
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　Ｔ１～Ｔ１０…薄膜トランジスタ
　ＧＥＰ１…第１のゲートエンドパルス信号
　ＧＥＰ２…第２のゲートエンドパルス信号
　ＧＳＰ１…第１のゲートスタートパルス信号
　ＧＳＰ２…第２のゲートスタートパルス信号
　ＧＣＫ…ゲートクロック信号
　ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　Ｑ…状態信号

Claims

　表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含む、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とするシフトレジスタを備え、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする、走査信号線駆動回路。
　各双安定回路において、
　　前記第２ノード充電部は、第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第３のスイッチング素子を含み、
　　前記第１の第２ノード放電部は、第１電極に前記第４のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第４のスイッチング素子を含み、
　　前記第１ノード充電部は、第１電極および第３電極に前記セット信号が与えられ、前記第１ノードに第２電極が接続された第５のスイッチング素子を含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路は、
　　前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第６のスイッチング素子を含む、前記第１ノードの充電電圧に基づいて前記第２ノードを放電するための第２の第２ノード放電部と、
　　第１電極に所定のリセット信号が与えられ、前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第７のスイッチング素子を含む、前記リセット信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記４相のクロック信号は、各双安定回路に前記第１および第２のクロック信号として与えられる２相のクロック信号からなる第１クロック信号群と、各双安定回路に前記第３および第４のクロック信号として与えられる２相のクロック信号からなる第２クロック信号群とによって構成され、
　互いに隣接する２つの双安定回路を第１および第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１クロック信号群に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１クロック信号群に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする、請求項３に記載の走査信号線駆動回路。
　前記第１クロック信号群を伝達する信号線の幅は、前記第２クロック信号群を伝達する信号線の幅よりも大きいことを特徴とする、請求項４に記載の走査信号線駆動回路。
　前記４相のクロック信号は、互いに位相が１８０度ずれた２相のクロック信号を同じ組とする第１組クロック信号および第２組クロック信号によって構成され、
　前記複数の双安定回路のうちの或る双安定回路の前段の双安定回路を第１の双安定回路とし、当該或る双安定回路の次段の双安定回路を第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１組クロック信号に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１組クロック信号に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする、請求項３に記載の走査信号線駆動回路。
　前記出力ノード放電部は、
　　第１電極に前記リセット信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第８のスイッチング素子を含む、前記状態信号の表す状態を前記リセット信号に基づいて前記第２の状態にするための第１の出力ノード放電部と、
　　第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第９のスイッチング素子を含む、前記状態信号の表す状態を前記第２のクロック信号に基づいて前記第２の状態にするための第２の出力ノード放電部と
を有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記出力ノード放電部は、前記第２ノードに第１電極に接続され、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第１０のスイッチング素子を含む、前記状態信号の表す状態を前記第２ノードの充電電圧に基づいて前記第２の状態にするための第３の出力ノード放電部を更に有することを特徴とする、請求項７に記載の走査信号線駆動回路。
　各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも９０度進められていることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記状態信号を前記複数の走査信号線の一端側から他端側へと与える第１の走査信号線駆動回路と前記状態信号を前記複数の走査信号線の他端側から一端側へと与える第２の走査信号線駆動回路とからなることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記第１の走査信号線駆動回路は、前記複数の走査信号線のうち奇数行目または偶数行目の一方の走査信号線に前記状態信号を与え、
　前記第２の走査信号線駆動回路は、前記複数の走査信号線のうち奇数行目または偶数行目の他方の走査信号線に前記状態信号を与えることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　各走査信号線は前記第１の走査信号線駆動回路および前記第２の走査信号線駆動回路の双方から前記状態信号が与えられることを特徴とする、請求項１１に記載の走査信号線駆動回路。
　各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　前記第１ノードに第２電極が接続されたスイッチング素子の少なくとも１つは、マルチチャネル構造を有する薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
　表示部と前記表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路とを備えた表示装置であって、
　前記走査信号線駆動回路は、
　　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含む、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とするシフトレジスタを備え、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする、表示装置。
　前記表示装置は、前記表示部と前記走査信号線駆動回路とが同一の基板上に形成されたドライバモノリシック型であることを特徴とする、請求項１７に記載の表示装置。
　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタであって、
　各双安定回路は、
　　第２電極に前記第１のクロック信号が与えられ、前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードに第３電極が接続された第１のスイッチング素子を含む、前記状態信号の表す状態を前記第１の状態にするための出力ノード充電部と、
　　前記状態信号の表す状態を前記第２の状態にするための出力ノード放電部と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードを所定のセット信号に基づいて充電するための第１ノード充電部と、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子を含む、前記第１ノードを放電するための第１の第１ノード放電部と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードを前記第３のクロック信号に基づいて充電するための第２ノード充電部と、
　　前記第４のクロック信号に基づいて前記第２ノードを放電するための第１の第２ノード放電部と
を有し、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする、シフトレジスタ。
　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、外部から入力され各双安定回路に第１，第２，第３，および第４のクロック信号として与えられる４相のクロック信号であってハイレベルの電位とローレベルの電位とを周期的に繰り返す前記４相のクロック信号に基づいて前記複数の双安定回路を順次に第１の状態とする、表示装置の表示部に配設された複数の走査信号線を駆動するためのシフトレジスタの駆動方法であって、
　各双安定回路を前記第２の状態から前記第１の状態に変化させ所定期間だけ前記第１の状態で維持した後に前記第２の状態に変化させる第１駆動ステップと、
　各双安定回路を前記第２の状態で維持する第２駆動ステップと
を含み、
　各双安定回路は、
　　前記第１の状態または前記第２の状態のいずれかの状態を表すべき状態信号を出力するためのノードであって前記走査信号線に接続されたノードである出力ノードと、
　　第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された第１のスイッチング素子と、
　　前記第１のスイッチング素子の第１電極に接続された第１ノードと、
　　前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第２のスイッチング素子と、
　　前記第２のスイッチング素子の第１電極に接続された第２ノードと
を有し、
　前記第１駆動ステップは、
　　各双安定回路に所定のセット信号を与えることによって前記第１ノードを充電する第１ノード充電ステップと、
　　前記第１のクロック信号の電位をローレベルからハイレベルに変化させることによって、前記状態信号の表す状態を前記第２の状態から前記第１の状態に変化させる出力ノード充電ステップと、
　　各双安定回路に所定のリセット信号を与えることによって、前記状態信号の表す状態を前記第１の状態から前記第２の状態に変化させる第１の出力ノード放電ステップと
を含み、
　前記第２駆動ステップは、
　　前記第３のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを充電する第２ノード充電ステップと、
　　前記第４のクロック信号の電位をローレベルからハイレベルに変化させることによって前記第２ノードを放電する第１の第２ノード放電ステップと
を含み、
　前記４相のクロック信号についてのハイレベルの電位とローレベルの電位とを繰り返す周期に対するハイレベルの電位が維持される期間の割合であるデューティ比は２分の１にされ、前記第１のクロック信号と前記第２のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号と前記第４のクロック信号とは位相が１８０度ずらされ、前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも進められていることを特徴とする、駆動方法。
　各双安定回路は、
　　第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第３のスイッチング素子と、
　　第１電極に前記第４のクロック信号が与えられ、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第４のスイッチング素子と、
　　第１電極および第３電極に前記セット信号が与えられ、前記第１ノードに第２電極が接続された第５のスイッチング素子と
を更に有し、
　前記第２ノード充電ステップでは、前記第３のクロック信号に基づき前記第３のスイッチング素子がオン状態とされることによって前記第２ノードが充電され、
　前記第１の第２ノード放電ステップでは、前記第４のクロック信号に基づき前記第４のスイッチング素子がオン状態とされることによって前記第２ノードが放電され、
　前記第１ノード充電ステップでは、前記セット信号に基づき前記第５のスイッチング素子がオン状態とされることによって前記第１ノードが充電されることを特徴とする、請求項２０に記載の駆動方法。
　前記第１駆動ステップは、
　　前記第１ノードの充電電圧に基づいて前記第２ノードを放電する第２の第２ノード放電ステップと、
　　前記リセット信号に基づいて前記第１ノードを放電する第２の第１ノード放電ステップと
を更に含み、
　各双安定回路は、
　　前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第６のスイッチング素子と、
　　第１電極に前記リセット信号が与えられ、前記第１ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第７のスイッチング素子と
を更に有し、
　　前記第２の第２ノード放電ステップでは、前記第１ノードの充電電圧に基づき前記第６のスイッチング素子がオン状態とされることによって前記第２ノードが放電され、
　　前記第２の第１ノード放電ステップでは、前記リセット信号に基づき前記第７のスイッチング素子がオン状態とされることによって前記第１ノードが放電されることを特徴とする、請求項２０に記載の駆動方法。
　前記４相のクロック信号は、各双安定回路に前記第１および第２のクロック信号として与えられる２相のクロック信号からなる第１クロック信号群と、各双安定回路に前記第３および第４のクロック信号として与えられる２相のクロック信号からなる第２クロック信号群とによって構成され、
　互いに隣接する２つの双安定回路を第１および第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１クロック信号群に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１クロック信号群に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２クロック信号群に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする、請求項２０に記載の駆動方法。
　前記４相のクロック信号は、互いに位相が１８０度ずれた２相のクロック信号を同じ組とする第１組クロック信号および第２組クロック信号によって構成され、
　前記複数の双安定回路のうちの或る双安定回路の前段の双安定回路を第１の双安定回路とし、当該或る双安定回路の次段の双安定回路を第２の双安定回路としたときに、
　　前記第１の双安定回路には、前記第１組クロック信号に含まれる２相のクロック信号のうちの一方が前記第１のクロック信号として与えられ、前記第１組クロック信号に含まれる２相のクロック信号のうちの他方が前記第２のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの一方が前記第３のクロック信号として与えられ、前記第２組クロック信号に含まれる２相のクロック信号のうちの他方が前記第４のクロック信号として与えられ、前記第２の双安定回路から出力される状態信号が前記リセット信号として与えられ、
　　前記第２の双安定回路には、前記第１の双安定回路に前記第２のクロック信号として与えられた信号が前記第１のクロック信号として与えられ、前記第１の双安定回路に前記第１のクロック信号として与えられた信号が前記第２のクロック信号として与えられ、前記第１の双安定回路に前記第４のクロック信号として与えられた信号が前記第３のクロック信号として与えられ、前記第１の双安定回路に前記第３のクロック信号として与えられた信号が前記第４のクロック信号として与えられ、前記第１の双安定回路から出力される状態信号が前記セット信号として与えられることを特徴とする、請求項２０に記載の駆動方法。
　前記第３のクロック信号の位相は前記第１のクロック信号の位相よりも９０度進められていることを特徴とする、請求項２０に記載の駆動方法。
　各双安定回路は、
　　第１電極に前記リセット信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第８のスイッチング素子と、
　　第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第９のスイッチング素子と
を更に有し、
　前記第１駆動ステップおよび前記第２駆動ステップは、前記第９のスイッチング素子に前記第２のクロック信号を与えることによって、前記状態信号の表す状態を前記第２の状態で維持する第２の出力ノード放電ステップを更に含み、
　前記第１の出力ノード放電ステップでは、前記リセット信号に基づき前記第８のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第１の状態から前記第２の状態に変化し、
　前記第２の出力ノード放電ステップでは、前記第２のクロック信号に基づき前記第９のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第２の状態で維持されることを特徴とする、請求項２０に記載の駆動方法。
　各双安定回路は、前記第２ノードに第１電極に接続され、前記出力ノードに第２電極が接続され、第３電極に所定の低電位が与えられる第１０のスイッチング素子を更に有し、
　前記第１駆動ステップおよび前記第２駆動ステップは、前記第２ノードの充電電圧に基づき、前記状態信号の表す状態を前記第２の状態で維持する第３の出力ノード放電ステップを更に含み、
　前記第３の出力ノード充電ステップでは、前記第２ノードの充電電圧に基づき前記第１０のスイッチング素子がオン状態とされることによって、前記状態信号の表す状態が前記第２の状態で維持されることを特徴とする、請求項２６に記載の駆動方法。