JP2007151092A - シフトレジスタ、半導体装置、表示装置及び電子機器 - Google Patents

シフトレジスタ、半導体装置、表示装置及び電子機器 Download PDF

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Abstract

【課題】非選択期間においてノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路を提供する。
【解決手段】第１〜第４のトランジスタを設け、第１のトランジスタの、ソースとドレインのうち一方を第１の配線に接続し、他方を第２のトランジスタのゲート電極と接続し、ゲート電極を第５の配線に接続し、第２のトランジスタの、ソースとドレインのうち一方を第３の配線に接続し、他方を第６の配線に接続し、第３のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第２のトランジスタのゲート電極に接続し、ゲート電極を第４の配線に接続し、第４のトランジスタの、ソースとドレインのうち一方を第２の配線に接続し、他方を第６の配線に接続し、ゲート電極を第４の配線に接続する。
【選択図】図３

Description

本発明は、半導体装置に関する。特に、トランジスタを用いて構成されるシフトレジスタに関する。また、当該半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器に関する。
なお、ここでいう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指すものとする。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に絶縁体上に非結晶半導体により形成されたトランジスタを用いて、画素回路、及びシフトレジスタ回路等を含む駆動回路（以下、内部回路）を一体形成する技術は、低消費電力化、低コスト化に大きく貢献するため、活発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等に（以下、外部回路という）と接続され、その動作が制御されている。
例えば、非結晶半導体により形成されたＮチャネル型トランジスタのみを用いて構成されたシフトレジスタ回路が考案されている（例えば、特許文献１）。しかし、特許文献１に示す回路では、非選択期間にシフトレジスタ回路の出力がフローティングになるため、非選択期間にノイズが発生しているという問題があった。
この問題を解決するために、非選択期間にシフトレジスタ回路の出力をフローティングにしないシフトレジスタ回路が考案されている（例えば、非特許文献１）。
特表平１０−５００２４３ ２．０ｉｎｃｈ ａ−Ｓｉ：Ｈ ＴＦＴ−ＬＣＤ ｗｉｔｈ Ｌｏｗ Ｎｏｉｓｅ Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ ＳＩＤ’０５ Ｄｉｇｅｓｔ Ｐ９４２−９４５
非特許文献１では、非選択期間に出力と電源との間に直列に接続したトランジスタを常時オンすることによって、電源電圧を出力している。また、シフトレジスタ回路の動作期間の大部分の期間は非選択期間であるため、トランジスタが非選択期間に常時オンしていれば、シフトレジスタ回路の動作期間の大部分の期間でオンすることになる。
しかしながら、非結晶半導体により形成されたトランジスタは、オンする時間、印加する電圧に従って、特性が劣化することが知られている。中でも、しきい値電圧が上昇するしきい値電圧シフトは顕著であり、シフトレジスタ回路における誤動作の大きな原因の１つとなる。
このような問題点に鑑み、本発明は、非選択期間においてもノイズが少なく、且つトランジスタを常時オンすることのない半導体装置、シフトレジスタ回路、及びこのような半導体装置を具備する表示装置、及び当該表示装置を具備する電子機器を提供することを目的とする。
本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、第１のトランジスタは、ゲートに第１の信号が入力され、ソース又はドレインの一方に所定の電位が入力され、ソース又はドレインの他方は第２のトランジスタのゲート及び第３のトランジスタのソース又はドレインの一方と接続され、第２のトランジスタは、ソース又はドレインの一方に第２の信号が入力され、ソース又はドレインの他方が出力端子に接続され、第３のトランジスタは、ゲートに第３の信号が入力され、ソース又はドレインの他方に所定の電位が入力され、第４のトランジスタは、ゲートに第３の信号が入力され、ソース又はドレインの一方に所定の電位が入力され、ソース又はドレインの他方が出力端子と接続されている。
本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を一定期間毎に出力する第１の手段と、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を一定期間毎に出力する第２の手段とを備えることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段と第２の手段は第２の信号線によって制御されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第３のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第４のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力信号によって制御され、第２の手段は第２の信号線によって制御されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力がハイレベルのときにローレベルの電位を出力し、次の段の出力がローレベルのときになにも出力しない機能を有するに第５のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第６のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線によって制御され、第２の手段は第２の信号線、及び第３の信号線によって制御されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は次の段の出力がハイレベルのときにローレベルの電位を出力し、次の段の出力がローレベルのときになにも出力しない機能を有するに第７のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第８のトランジスタを含む回路構成によって実現することを特徴とするシフトレジスタと、第３の信号線がハイレベルのときにローレベルの電位を出力し、第３の信号線がローレベルのときになにも出力しない機能を有するに第９のトランジスタを含む回路構成によって実現することを特徴とするシフトレジスタとを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を一定期間毎に出力する第１の手段と、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を出力する第３の手段とを備えることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線によって制御され、第３の手段は第１の信号、第２の信号、第３の信号、及び第２のトランジスタのゲートの電位の反転信号によって制御されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１０のトランジスタを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１１のトランジスタと、第３の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１２のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第１の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１３のトランジスタと、第１３のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１３のトランジスタがなにも出力しないときになにも出力しない機能を有する第１４のトランジスタとを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２のトランジスタのゲートの電位がハイレベルのときにローレベルの電位を出力し、第２のトランジスタのゲートの電位がローレベルのときになにも出力しない機能を有する第１５のトランジスタと、一方の端子がハイレベルの電位と接続され、他方の端子が第１４のトランジスタの出力と接続さされている抵抗成分を持つ素子とを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、抵抗成分を持つ素子はダイオード接続された第１６のトランジスタであることを特徴とするシフトレジスタ。
本発明のシフトレジスタは、複数の段からなるシフトレジスタであって、シフトレジスタ回路の各段は、前の段からハイレベルの出力信号が入力されることによってオンして、ハイレベル程度の電位を出力する第１のトランジスタと、第１のトランジスタの出力によってオンして、ソースとドレインのうち一方は第１の信号線と接続され、ソースとドレインのうち他方は次の段の第１のトランジスタと接続されている第２のトランジスタと、前の段からローレベルの出力信号が入力され、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのゲートにローレベルの電位を出力する第４の手段と、第２のトランジスタがブートストラップ動作をしていない期間に、第２のトランジスタのソースとドレインのうち他方にローレベルの電位を出力する第３の手段とを備えることを特徴としている。
本発明のシフトレジスタは、上記構成において、第３の手段、及び第４の手段は第１の信号線、第２の信号線、第３の信号線、及び第２のトランジスタのゲートの電位の反転信号によって制御されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第２の手段は第２の信号線がハイレベルのときにローレベルの電位を出力し、第２の信号線がローレベルのときになにも出力しない機能を有するに第１７のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第１の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１８のトランジスタと、第２のトランジスタのゲートの電位の反転信号がハイレベルのときに第３の信号線の信号を出力し、第２のトランジスタのゲートの電位の反転信号がローレベルのときになにも出力しない機能を有する第１９のトランジスタと、第１８のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１８のトランジスタがなにも出力しないときになにも出力しない機能を有する第２０のトランジスタと、第１８のトランジスタが第１の信号線の信号を出力して、第１の信号線がハイレベルのときにローレベルの電位を出力し、第１の信号線がローレベル、及び第１９のトランジスタがなにも出力しないときになにも出力しない機能を有する第２１のトランジスタとを含む回路構成によって実現することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２のトランジスタのゲート、ソースとドレインのうち他方との間に容量素子を接続することを特徴としている。
本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲートは前の段の出力信号が入力され、ソースとドレインのうち一方はハイレベルの電源線と接続され、ソースとドレインのうち他方は第２のトランジスタのゲート接続されていることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲートは前の段の出力信号が入力され、ソースとドレインのうち一方はハイレベルの電源線と接続され、ソースとドレインのうち他方は第２のトランジスタのゲートと接続されていることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１のトランジスタのゲート及びソースとドレインのうち一方は前の段の出力信号が入力され、ソースとドレインのうち他方は第２のトランジスタのゲートと接続されていることを特徴としている。
本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第１の信号線伝達される制御信号と、Ｎ＋１段目に入力される第１の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第１の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。
本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第２の信号線から伝達される制御信号と、Ｎ＋１段目に入力される第２の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第２の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。
本発明のシフトレジスタは、上記構成において、Ｎ段目（Ｎは自然数）に入力される第３の信号線から伝達される制御信号と、Ｎ＋１段目に入力される第３の信号線から伝達される制御信号と、Ｎ＋２段目に入力される第３の信号線から伝達される制御信号とが１２０度の位相差を持つことを特徴としている。
本発明のシフトレジスタは、上記構成において、第１のトランジスタ乃至第２１のトランジスタは非結晶半導体によって構成されることを特徴としている。
本発明のシフトレジスタは、上記構成において、第１の信号線、第２の信号線、及び第３の信号線と、第１のトランジスタ乃至第２１のトランジスタとの間に少なくとも１本の電源線を有することを特徴としている。
本発明のシフトレジスタは、上記構成において、第２のトランジスタのチャネル領域はＵ字がたとなっていることを特徴としている。
本発明のシフトレジスタは、上記構成において、シフトレジスタの出力信号はレベルシフト回路を介して出力することを特徴としている。
本発明のシフトレジスタは、上記構成において、シフトレジスタに入力される制御信号はレベルシフト回路を介して入力されることを特徴としている。
本発明のシフトレジスタは、上記構成において、シフトレジスタの出力信号によって複数のスイッチング素子を順にオンすることを特徴としている。
本発明の表示装置は、上記構成において、画素と、シフトレジスタを用いて構成されるゲートドライバと、ゲートドライバの出力信号を画素に伝達するゲート信号線と、ビデオ信号を画素に伝達するソース信号線とを少なくとも有し、ゲートドライバの出力信号によって画素を選択し、選択された画素にビデオ信号を書き込むことを特徴している。
また、画素は、印加される電圧によって透過率が変わる液晶素子と、ゲート信号線によってオン、オフが制御されるスイッチング素子として動作する第２２のトランジスタとを少なくとも有し、オンとなった第２２のトランジスタ介して液晶素子にビデオ信号が書き込まれることを特徴としている。
本発明の表示装置は、非結晶半導体を用いたトランジスタで構成されるゲートドライバであって、ゲートドライバは対向に配置され、同一のタイミングで同一のゲート信号線を選択することを特徴としている。
本発明によれば、非選択期間において、電源電圧を出力する複数のトランジスタを順にオンすることによって、常時オンするトランジスタを無くすことができるため、トランジスタの特性劣化を抑制することができる。また、非選択期間において、常時、又は一定期間固定電圧を出力することでノイズを減らすことができる。
本発明の実施形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨、及びその範囲から逸脱することなく、その形態、及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容に限定して解釈されるものではない。
（第１の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定期間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図１乃至図４を参照して説明する。
図１に示すように、回路１０はｎ個（ｎは２以上の自然数）の回路ＳＲ（１）〜ＳＲ（ｎ）を直列に接続して、シフトレジスタ回路を構成している。
入力端子１１は、１段目の回路１０であるＳＲ（１）ではスタートパルスを入力し、２段目以降の回路１０は前段の出力端子１４からの出力を入力するための入力端子である。入力端子１２は、１段目の回路１０であるＳＲ（１）ではクロック信号であるＣＫ１、２段目の回路１０であるＳＲ（２）ではクロック信号であるＣＫ２、３段目の回路１０であるＳＲ（３）ではクロック信号ＣＫ３、４段目の回路１０であるＳＲ（４）ではＣＫ１というようにＣＫ１、ＣＫ２、及びＣＫ３を順に入力する入力端子である。
入力端子１３は、１段目の回路１０であるＳＲ（１）ではＣＫ２、２段目の回路１０であるＳＲ（２）ではＣＫ３、３段目の回路１０であるＳＲ（３）ではＣＫ１、４段目の回路１０であるＳＲ（４）ではＣＫ２というようにＣＫ１、ＣＫ２、及びＣＫ３を順に入力する入力端子である。出力端子１４は、回路１０の出力端子であり、１段目の回路１０であるＳＲ（１）ではＯＵＴ（１）を出力して、且つ２段目の回路１０であるＳＲ（２）の入力端子１１にＯＵＴ（１）を出力し、２段目の回路１０であるＳＲ（２）ではＯＵＴ（２）を出力して、且つ３段目の回路１０であるＳＲ（３）の入力端子１１にＯＵＴ（２）を出力する。なお、入力端子１１〜１４は、それぞれ配線に接続されている。
ここで、ＳＳＰ、ＣＫ１、ＣＫ２、及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。また、ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、ＯＵＴ（ｎ−１）、及びＯＵＴ（ｎ）も、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの出力である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。
図１のシフトレジスタ回路の動作について、図２に示す本実施形態のタイミングチャートを参照して説明する。
図２において、ＳＳＰは任意のタイミングでパルス幅がＣＫ１、ＣＫ２及びＣＫ３の１／３周期となるＨｉｇｈのスタートパルスである。ＣＫ１、ＣＫ２、及びＣＫ３は３相のクロック信号である。また、図１において、ＣＫ３がＨｉｇｈとなるときにＳＳＰもＨｉｇｈとなることが望ましい。ｎｏｄｅＰ（１）は、後に説明する図３のｎｏｄｅＰの電位である。ＯＵＴ（１）は１段目の回路１０であるＳＲ（１）の出力であり、ＯＵＴ（２）は２段目の回路１０であるＳＲ（２）の出力であり、ＯＵＴ（３）は３段目の回路１０であるＳＲ（３）の出力であり、ＯＵＴ（ｎ−１）はｎ−１段目の回路１０であるＳＲ（ｎ−１）の出力であり、ＯＵＴ（ｎ）はｎ段目の回路１０であるＳＲ（ｎ）の出力である。
図２のタイミングチャートに示すように、期間Ｔ１においてＳＳＰがＨｉｇｈとなると、期間Ｔ２においてＯＵＴ（１）がＨｉｇｈとなり、期間Ｔ３においてＯＵＴ（２）がＨｉｇｈとなる。こうして、ＳＳＰの出力をシフトすることによってシフトレジスタ回路を構成している。
次に、図３を参照して、１段目の回路１０の構成について説明する。
図３に示す回路１０は、入力端子１１、入力端子１２、入力端子１３、出力端子１４、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５から構成されている。なお、入力端子１１〜１３は、それぞれ配線に接続されている。入力端子１１、入力端子１２、入力端子１３、出力端子１４は、図１で説明したものと同様なものとする。トランジスタ３１及びトランジスタ３２は、Ｎチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子３３は、２つの電極を持つ容量素子である。回路３４は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路３５は、ＣＫ２がＨｉｇｈの場合に出力端子１４にＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。
図３の接続関係について説明する。トランジスタ３１のゲートは入力端子１１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート及び回路３４の出力端子、つまりｎｏｄｅＰと接続されている。また、トランジスタ３２のソースとドレインのうち一方は入力端子１２と接続され、ソースとドレインのうち他方は回路３５の出力端子、容量素子３３の他方の端子及び出力端子１４と接続されている。入力端子１３は回路３４の入力端子及び回路３５の入力端子と接続されている。
図３の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ及びＯＵＴ（１）の電位はＶＳＳとする。
期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇は、ＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。また、回路３４及び回路３５は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２は、オンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３は出力端子１４の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。
期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路３４及び回路３５は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子１４の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子１４の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は、期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すると、出力端子１４の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子１４の電位を上昇することができる。
期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであり、回路３４からＶＳＳが出力されるためＶＳＳとなり、ＯＵＴ（１）の電位も回路３５からＶＳＳが出力されるためＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶｓｓ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。
上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路１０をｎ段接続することにより、シフトレジスタ回路を構成している。
図３においては、１段目の回路１０であるＳＲ（１）を示したが、ｎ段目の回路１０であるＳＲ（ｎ）について図５１を参照して説明する。図５１において、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５、入力端子１１、入力端子１２、入力端子１３、及び出力端子１４は図３で説明したものと同様なものとする。入力端子１１から入力される入力信号は前の段の回路１０の出力端子１４と接続されていることを特徴とする。
なお、トランジスタ３１のゲート及びトランジスタ３２のソースとドレインのうち他方は電源線となる配線（以下、「電源線」と記す）と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線となる配線（以下、「信号線」と記す）と接続してもよい。また、トランジスタ３１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
図３に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路について図５５を参照して説明する。
図５５に示す回路構成において、正電源ＶＤＤ、負電源ＶＳＳ、入力端子１１、入力端子１２、入力端子１３、出力端子１４は図３と同様なものを用いることができる。トランジスタ５５１、及びトランジスタ５５２はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子５５３は２つの電極を持つ容量素子である。回路５５４はＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５５５はＣＫ２がＬｏｗの場合に出力端子１４にＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。
図５５の接続関係について説明する。トランジスタ５５１のゲートは入力端子１１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５５４の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子１２と接続され、ソースとドレインのうち他方は回路５５５の出力端子、容量素子５５３の他方の電極、及び出力端子１４と接続されている。入力端子１３は回路５５４の入力端子、及び回路５５５の入力端子と接続されている。
なお、トランジスタ５５１のゲート及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
図５９（ａ）を参照して、図５５に示す回路５５４の構成の一例について説明する。図５９（ａ）に示す回路５５４に示すように、入力端子１３、及びｎｏｄｅＰは図５５と同様なものとする。トランジスタ５９１はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図５９（ａ）の接続関係について説明する。トランジスタ５９１のゲートは入力端子１３と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図５９（ａ）の動作について説明する。入力端子１３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ５９１はオンして、ｎｏｄｅＰにＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ５９１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路５５４は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ５９１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図５９（ｂ）を参照して、図５５に示す回路５５５の構成の一例について説明する。図５９（ｂ）に示す回路５５５に示すように、入力端子１３、及び出力端子１４は図５５と同様なものとする。トランジスタ５９２はＰャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図５９（ｂ）の動作について説明する。入力端子１３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ５９２はオンして、出力端子１４にＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ５９２はオフして、出力端子１４にはなにも出力されない。こうして、回路５５５は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ５９２のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
次に、図４（ａ）を参照して、図３に示す回路３４の構成の一例について説明する。
図４（ａ）に示す回路３４において、入力端子１３、及びｎｏｄｅＰは図３と同様なものとする。トランジスタ４１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図４（ａ）の接続関係について説明する。トランジスタ４１のゲートは入力端子１３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図４（ａ）の動作について説明する。入力端子１３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ４１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ４１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路３４は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ４１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ４１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図４（ｂ）を参照して、図３に示す回路３５の構成の一例について説明する。
図４（ｂ）に示す回路３５において、入力端子１３、及び出力端子１４は図３と同様なものとする。トランジスタ４２はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図４（ｂ）の動作について説明する。入力端子１３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ４２はオンして、出力端子１４にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ４２はオフして、出力端子１４にはなにも出力されない。こうして、回路３５は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ４２のソースとドレインのうち一方は、信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。もちろん、トランジスタ４２のソースとドレインのうち一方をトランジスタ４１のソースとドレインのうち一方が接続されたＶＳＳとなる配線と接続してもよい。また、トランジスタ４２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
つまり、図３、図４に示す構造は、第１のトランジスタ（トランジスタ３１）と、第２のトランジスタ（トランジスタ３２）と、第３のトランジスタ（トランジスタ４１）と、第４のトランジスタ（トランジスタ４２）とを有し、第１のトランジスタは、ソースとドレインのうち一方が第１の配線（ＶＤＤ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極と第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線（入力端子１１）に接続され、第２のトランジスタは、ソースとドレインのうち一方が第３の配線（入力端子１２）に接続され、ソースとドレインのうち他方が第６の配線（出力端子１４）に接続され、第３のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線（入力端子１３）に接続され、第４のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子１４）に接続され、ゲート電極が第４の配線（入力端子１３）に接続されている。また、第１のトランジスタにおいて、ソースとドレインのうち一方を第５の配線（入力端子１１）に接続させた構成とすることも可能である。
以上のような、シフトレジスタ回路では、ＣＫ２がＨｉｇｈになるに従って、ｎｏｄｅＰ、及び出力端子１４にＶＳＳを供給することができる。つまり、非選択期間に、一定期間毎にＶＳＳを入力することによって、ノイズを減らすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、最低で４つのトランジスタで動作することがきるため、シフトレジスタ回路全体としての素子数を減らすことができ、絶縁基板上に少ない面積で内部回路を構成することが可能となる。
以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能である。
図１に示すように、ＣＫ１、ＣＫ２、及びＣＫ３のクロック信号は、回路１０が非選択期間の場合にも入力されているが、スイッチ素子などを設けて、非選択期間の回路１０へ入力しなくしてもよい。こうすることで、クロック信号線の負荷が減るため、消費電力を小さくすることができる。
また、図１において、上記説明したシフトレジスタ回路を逆向きに走査させてもよい。例えば、ｎ段目の回路１０の出力をｎ−１段目の回路１０に入力すればよい。これを全段で繰り返すことで、逆向きに走査することが可能である。
図２に示すように、ＳＳＰ、ＣＫ１、ＣＫ２、ＣＫ３のパルス幅を１／３周期としたが、パルス幅を１／３周期より少し短くしてもよい。こうすることで、貫通電流などの瞬間的に流れる電流を抑制でき、広い動作条件で動作することができ、且つ消費電力を小さくすることができる。また、ブートストラップ動作を行う回路構成においては、浮遊となるノードが発生するため、正常なブートストラップ動作を行うためにも有利である。
図２において、ＳＳＰがＨｉｇｈとなる期間は、ＣＫ３がＨｉｇｈとなる期間及びパルス幅を同一としたが、これに限るものではない。例えば、制御信号によって、外部回路から内部回路へ信号を伝達する場合に、バッファ回路、信号振幅を変えるレベルシフト回路などによって制御信号どうしの遅延時間が変わる可能性があるためである。
図３において、容量素子３３は、ブートストラップ動作をするために接続されており、トランジスタ３２のゲートと、ソースとドレインのうち他方との間にブートストラップ動作できるだけのゲートとソース間の容量などがあれば、なくてもよい。また、容量素子３３の形成方法はなんでもよい。例えば、半導体層とゲート配線層との間で容量素子を形成してもよいし、非結晶半導体層と配線との間で容量素子を形成してもよい。半導体層とゲート配線層とで容量素子を形成する場合は、ボトムゲートトランジスタ、トップゲート型トランジスタに関らず薄いＧＩ膜（ゲート絶縁膜）を挟んで形成されているため、小さい面積でより多くの容量値を得ることが可能となるため、有利である。
また、図３において、ＳＳＰはトランジスタ３１のゲートに入力したが、トランジスタ３１のゲートと、ソースとドレインのうち一方とを接続して、そこにＳＳＰを入力してもよい。こうすることで、正電源ＶＤＤが必要なくなり電源線を１本減らすことができるため、シフトレジスタ回路を形成するための面積を小さくすることができる。その結果、より高精細、且つ狭額縁な表示装置を提供することが可能となる。
図３に示した回路３４及び回路３５は、上記で説明したように、ＣＫ２がＨｉｇｈの場合にＶＳＳを出力し、ＣＫ２がＬｏｗの場合にフローティングとなる回路であればよい。また、回路３４の入力端子に次の段の回路１０の出力を入力してもよいし、同様に回路３５の入力端子には次の段の回路１０の出力を入力してもよいし、回路３４の入力端子、及び回路３５の入力端子に次の段の回路１０の出力を入力してもよい。次の段の回路１０の出力を利用することで、制御信号だけに同期するのではなく実際のシフトレジスタ回路の出力とも同期することができるため、よりシフトレジスタ回路の動作にあった電位の切り替えができるため有利である。
図３に示すように、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。
なお、図３において、回路３４は必ずしも必要ではない。つまり、回路３５によって、一定期間毎にＶＳＳを出力しているため、ｎｏｄｅＰにノイズがあってもトランジスタ３２をオフしていればよいためである。こうすることで、素子数を減らすことができる。そのとき、ｎｏｄｅＰとＶＳＳ、又はＶＤＤの間に容量素子を接続してもよい。
（第２の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定時間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５乃至図７を用いて説明する。
図５に示すように、回路５０はｎ個（ｎは２以上の自然数）の回路ＳＲ（１）〜ＳＲ（ｎ）を直列に接続して、シフトレジスタ回路を構成している。
入力端子５１は、１段目の回路５０であるＳＲ（１）ではスタートパルスを入力し、２段目以降の回路５０であるＳＲ（２）では前段の出力端子５５からの出力を入力するための入力端子である。入力端子５２は、１段目の回路５０であるＳＲ（１）ではクロック信号であるＣＫ１、２段目の回路５０であるＳＲ（２）ではクロック信号であるＣＫ２、３段目の回路５０であるＳＲ（３）ではクロック信号ＣＫ３、４段目の回路５０であるＳＲ（４）ではＣＫ１というようにクロック信号を順に入力する入力端子である。入力端子５３は、１段目の回路５０であるＳＲ（１）ではＣＫ２、２段目の回路５０であるＳＲ（２）ではＣＫ３、３段目の回路５０であるＳＲ（３）ではＣＫ１、４段目の回路５０であるＳＲ（４）ではＣＫ２というようにクロック信号を順に入力する入力端子である。入力端子５４は、１段目の回路５０であるＳＲ（１）ではＣＫ３、２段目の回路５０であるＳＲ（２）ではＣＫ１、３段目の回路５０であるＳＲ（３）ではＣＫ２、４段目の回路５０であるＳＲ（４）ではＣＫ３というようにクロック信号を順に入力する入力端子である。出力端子５５は、回路５０の出力端子であり、１段目の回路５０あるＳＲ（１）ではＯＵＴ（１）を出して、且つ２段目の回路５０であるＳＲ（２）の入力端子５１にＯＵＴ（１）を出力し、２段目の回路５０であるＳＲ（２）ではＯＵＴ（２）を出力して、且つ３段目の回路５０であるＳＲ（３）の入力端子５１にＯＵＴ（２）を出力する。
ここで、ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。ここで、ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの信号である。また、ＯＵＴ（１）、ＯＵＴ（２）、ＯＵＴ（３）、ＯＵＴ（ｎ−１）及びＯＵＴ（ｎ）も、ＨｉｇｈとＬｏｗの２値の値を持つ１ビットの出力である。Ｈｉｇｈは正電源であるＶＤＤと同一の電位であり、Ｌｏｗは負電源であるＶＳＳと同一の電位である。
図５のシフトレジスタ回路の動作について、図２に示す本実施形態のタイミングチャートを参照して説明する。
ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３は第１の実施形態と同様のものを用いることができる。なお、ｎｏｄｅＰ（１）は、後に説明する図６のｎｏｄｅＰの電位である。ＯＵＴ（１）は１段目の回路５０であるＳＲ（１）の出力であり、ＯＵＴ（２）は２段目の回路５０であるＳＲ（２）の出力であり、ＯＵＴ（３）は３段目の回路５０であるＳＲ（３）の出力であり、ＯＵＴ（ｎ−１）はｎ−１段目の回路５０であるＳＲ（ｎ−１）の出力であり、ＯＵＴ（ｎ）はｎ段目の回路５０であるＳＲ（ｎ）の出力である。
図２のタイミングチャートにおいて、期間Ｔ１においてＳＳＰがＨｉｇｈとなると、期間Ｔ２においてＯＵＴ（１）がＨｉｇｈとなり、期間Ｔ３においてＯＵＴ（２）がＨｉｇｈとなる。こうして、ＳＳＰの出力をシフトすることによってシフトレジスタ回路を構成している。
次に、図６を参照して、１段目の回路５０の構成について説明する。
図６に示す回路５０は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路３４、回路３５から構成されている。入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５は図５で説明したものと同様なものとする。トランジスタ３１、トランジスタ３２及びｎｏｄｅＰは図３で説明したものと同様なものとする。回路６１は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路６２は、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングになる機能を有する回路である。
図６の接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート及び回路６１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路６２の出力端子、容量素子３３の他方の電極及び出力端子５５と接続されている。入力端子５３は回路６１の入力端子及び回路６２の入力端子と接続され、入力端子５４は回路６２の入力端子と接続されている。
図６の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。
期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路６１は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。回路６２は、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなっているため、Ｌｏｗを出力する。このときのトランジスタ３２のゲート電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２はオンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３は出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。
期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路６１ではＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。回路６２ではＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなっているため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２はオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子１４の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。
期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路６１からＶＳＳが出力されるため、ＶＳＳとなり、ＯＵＴ（１）の電位も回路６２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。
上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。
図６に示した１段目の回路５０を示したが、ｎ段目の回路５０を図５２を参照して説明する。図５２において、トランジスタ３１、トランジスタ３２、容量素子３３、回路６１、回路６２、入力端子５１、入力端子５２、入力端子５３、入力端子５４、及び出力端子５５は図６で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。
なお、トランジスタ３１のゲート、及びトランジスタ３２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ３１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
図６に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路を図５６を参照して説明する。
図５６に示す回路構成において、正電源ＶＤＤ、負電源ＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５６１は、ＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５６２は、ＣＫ２、及びＣＫ３のいずれかがＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２、及びＣＫ３がＨＩｇｈの場合に出力がフローティングとなる機能を有する回路である。
図５６の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５６１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５６２の出力端子、容量素子５５３の他方の電極及び出力端子５５接続されている。入力端子５３は回路５６１の入力端子及び回路５６２の第１の入力端子と接続され、入力端子５４は回路５６２の第１のトランジスタの第２の入力端子と接続されている。
なお、トランジスタ５５１のゲート、及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
次に、図６０（ａ）を参照して、図５６に示す回路５６１の構成の一例について説明する。
図６０（ａ）に示す回路５６１において、入力端子５３、及びｎｏｄｅＰは図５５と同様なものとする。トランジスタ６０１はＰチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図６０（ａ）の接続関係について説明する。トランジスタ６０１のゲートは、入力端子５３と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図６０（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ６０１はオンして、ｎｏｄｅＰにＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ６０１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路５６１は、ＣＫ２がＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ６０１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ６０１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図６０（ｂ）を参照して、図５６に示す回路５６２の構成の一例について説明する。
図６０（ｂ）に示す回路５６２において、入力端子５３、５４、及び出力端子５５は図５５と同様なものとする。トランジスタ６０２、６０３はＰャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図６０（ｂ）の動作について説明する。入力端子５３から入力されるＣＫ２がＬｏｗの場合に、トランジスタ６０２はオンして、出力端子５５にＶＤＤを出力し、ＣＫ２がＨｉｇｈの場合に、トランジスタ６０２はオフして、出力端子５５にはなにも出力されない。入力端子５４から入力されるＣＫ３がＬｏｗの場合にトランジスタ６０３はオンして、出力端子５５にＶＤＤを出力し、ＣＫ３がＨｉｇｈの場合に出力端子５５にはなにも出力されない。こうして、回路５６２は、ＣＫ２、ＣＫ３のいずれかががＬｏｗの場合にＨｉｇｈを出力して、Ｈｉｇｈの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ５９２のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ５９２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
次に、図７（ａ）を参照して、図６に示す回路６１の構成の一例について説明する。
図７（ａ）に示す回路６１に示すように、入力端子５３、及びｎｏｄｅＰは図６と同様なものとする。トランジスタ７１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図７（ａ）の接続関係について説明する。トランジスタ７１のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図７（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ７１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ７１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路６１は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ７１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ７１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図７（ｂ）を参照して、図６に示す回路６２の構成の一例について説明する。
図７（ｂ）に示す回路６２に示すように、入力端子５３、入力端子５４及びＯＵＴ（１）は図６と同様なものとする。トランジスタ７２、及びトランジスタ７３はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図７（ｂ）の接続関係について説明する。トランジスタ７２のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ７３のゲートは入力端子５４と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。もちろん、トランジスタ７２及びトランジスタ７３のソースとドレインのうち一方を、トランジスタ７１のソースとドレインのうち一方が接続されたＶＳＳとなる配線と接続してもよい。
図７（ｂ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ７２はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ７２はオフしてＯＵＴ（１）にはなにも出力されない。また、入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ７３はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ３がＬｏｗの場合に、トランジスタ７３はオフしてＯＵＴ（１）にはなにも出力されない。こうして、回路６２は、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合にＯＵＴ（１）にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ７２のソースとドレインのうち一方、及びトランジスタ７３のソースとドレインの一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ７２のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ７３のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
つまり、図６、図７に示す構造は、第１のトランジスタ（トランジスタ３１）と、第２のトランジスタ（トランジスタ３２）と、第３のトランジスタ（トランジスタ７１）と、第４のトランジスタ（トランジスタ７２）と、第５のトランジスタ（トランジスタ７３）とを有し、第１のトランジスタは、ソースとドレインのうち一方が第１の配線（ＶＤＤ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極と第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線（入力端子５１）に接続され、第２のトランジスタは、ソースとドレインのうち一方が第３の配線（入力端子５２）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、第３のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線（入力端子５３）に接続され、第４のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、ゲート電極が第４の配線（入力端子５３）に接続され、第５のトランジスタは、ソースとドレインのうち一方が第２の配線（ＶＳＳ）に接続され、ソースとドレインのうち他方が第６の配線（出力端子５５）に接続され、ゲート電極が第７の配線（入力端子５４）に接続されている。また、第１のトランジスタにおいて、ソースとドレインのうち一方を第５の配線（入力端子５１）に接続させた構成とすることも可能である。
以上のような、シフトレジスタ回路では、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈになるに従って、出力端子５５にＶＳＳを供給することができる。つまり、非選択期間に、一定期間毎にＶＳＳを入力することによって、ノイズを減らすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、第１の実施形態に比べ、非選択期間に示すように２倍の期間、ＶＳＳを出力端子５５に供給することができるため、よりノイズを低減することができる。
以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。
図６に示すように、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。
図６に示すように、容量素子３３はブートストラップ動作をするために接続されており、トランジスタ３２のゲートと、ソースとドレインのうち他方との間にブートストラップ動作できるだけの寄生容量などがあれば、なくてもよい。また、容量素子３３の形成方法はどこでもよい。例えば、非結晶半導体層とゲート配線層との間で容量素子を形成してもよいし、半導体層と配線との間で容量素子を形成してもよい。半導体層とゲート配線層とで容量素子を形成する場合は、ボトムゲートトランジスタ、トップゲート型トランジスタに関らず薄いＧＩ膜（ゲート絶縁膜）を挟んで形成されているため、小さい面積でより多くの容量値を得ることが可能となるため、有利である。
図６に示すように、回路６１は必ずしも必要ではない。つまり、回路６２によって、一定期間毎にＶＳＳを出力しているため、ｎｏｄｅＰにノイズがあってもトランジスタ３２をオフしていればよいためである。こうすることで、素子数を減らすことができる。そのとき、ｎｏｄｅＰと、ＶＳＳ又はＶＤＤの間に容量素子を接続してもよい。
図６に示した回路６２の入力端子に次の段の回路５０の出力を入力してもよいし、同様に回路３５の入力端子には次の段の回路５０の出力を入力してもよいし、回路６１の入力端子、及び回路６２の入力端子に次の段の回路５０の出力を入力してもよい。次の段の回路５０の出力を利用することで、制御信号だけに同期するのではなく実際のシフトレジスタ回路の出力とも同期することができるため、よりシフトレジスタ回路の動作にあった電位の切り替えができるため有利である。
図６に示すように、ｎｏｄｅＰとＶＳＳ、又はＶＤＤの間に容量素子を接続してもよい。容量素子を接続することでより、ｎｏｄｅＰの電位を安定させることができる。
（第３の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、非選択期間においてＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５、図８乃至図１０を用いて説明する。
図５に示すシフトレジスタ回路の構成、及び動作は第２の実施形態で説明したものと同様なものを用いることができる。
図８を参照して、１段目の回路５０であるＳＲ（１）の構成について説明する。図８に示す回路５０は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路８１、回路８２、回路８３から構成されている。
入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３は、図５で説明したものと同様なものとする。
回路８１は、ＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングになる機能を有する回路である。回路８２は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングとなる機能を有する回路である。回路８３は、ｎｏｄｅＰの電位がＶＤＤ付近、もしくはそれ以上の場合に回路８２にＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳの場合に回路８２にＨｉｇｈを出力する回路である。
図８の接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート、回路８３の入力端子及び回路８１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路８２の出力端子、容量素子３３の他方の端子、及び出力端子５５と接続されている。入力端子５２は回路８２の入力端子と接続され、入力端子５３は回路８１の入力端子、及び回路８２の入力端子と接続され、入力端子５４は回路８２の入力端子と接続されている。回路８３の出力端子は回路８２の入力端子と接続されている。
図８の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。
期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路８１は、ＣＫ２がＬｏｗとなっているため、出力はフローティングとなる。そのため、ｎｏｄｅＰには電荷が供給されないため、フローティングとなる。回路８３は、ｎｏｄｅＰの電位がＶｎ１となるため、回路８２の入力端子にＬｏｗを出力する。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなるため、Ｌｏｗを出力する。このときのトランジスタ３２のゲート電位はＶｎ１、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３２はオンしている。しかし、ソースとドレインのうち一方の電位とソースとドレインのうち他方の電位とが同電位であり、電荷の移動はないため、電流は流れず、電位も変動しない。そして、容量素子３３には出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差を保持している。
期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路６１ではＣＫ２がＬｏｗとなっているため、出力はフローティングなる。回路８３は、ｎｏｄｅＰの電位がＶｎ１となるため回路８２の入力端子にＬｏｗを出力する。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲート電圧も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子５５の電位の上昇はＣＫ１の電位と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。
期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路８１からＶＳＳが出力されるため、ＶＳＳとなり、回路８３は回路８２の入力端子にＨｉｇｈを出力する。ＯＵＴ（１）の電位も回路８２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。
上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。
図８に１段目の回路５０を示したが、ｎ段目の回路５０を図５３を参照して説明する。
図５３において、トランジスタ３１、トランジスタ３２、容量素子３３、回路８１、回路８２、回路８３、入力端子５１、入力端子５２、入力端子５３、入力端子５４及び出力端子５５は、図８で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。
図８に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路を図５７を参照して説明する。
図５７に示す回路構成において、正電源ＶＤＤ、負電源ＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５７１は、ＣＫ２がＬｏｗの場合にｎｏｄｅＰにＨｉｇｈを出力し、ＣＫ２がＨｉｇｈの場合に出力がフローティングとなる機能を有する回路である。回路５７２はＣＫ１、ＣＫ２、ＣＫ３のうちいずれかがＬｏｗのときに出力端子５５にＨｉｇｈを出力する回路である。
図５７の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５７１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５７２の出力端子、容量素子５５３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路５７２の入力端子と接続されている。入力端子５３は回路５７１の入力端子、及び回路５７２の第１の入力端子と接続され、入力端子５４は回路５７２の第１のトランジスタの第２の入力端子と接続されている。
なお、トランジスタ５５１のゲート及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
次に、図９（ａ）を参照して、図８に示す回路８１の構成の一例について説明する。
図９（ａ）に示す回路８１において、入力端子５３、及びｎｏｄｅＰは図８と同様なものとする。トランジスタ９１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。
図９（ａ）の接続関係について説明する。トランジスタ９１のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図９（ａ）の動作について説明する。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ９１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ９１はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路８１は、ＣＫ２がＨｉｇｈの場合にＬｏｗを出力して、Ｌｏｗの場合にはフローティングになる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、Ｐチャネル型トランジスタで構成した場合の構成例を図６１に示す。同業者であれば容易に変更が可能である。
なお、トランジスタ９１のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ９１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図９（ｂ）を参照して、図８に示す回路８２の構成の一例について説明する。
図９（ｂ）に示す回路８２において、入力端子５２、入力端子５３、入力端子５４及びＯＵＴ（１）は図８と同様なものとする。トランジスタ９２、トランジスタ９３、トランジスタ９４及びトランジスタ９５はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。Ｖｏｕｔは回路８２の出力である。
図９（ｂ）の接続関係について説明する。トランジスタ９５のゲートはＶｏｕｔが接続され、ソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方はトランジスタ９２のゲートと接続されている。トランジスタ９２のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ９３のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。トランジスタ９４のゲートは入力端子５４と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方は出力端子５５と接続されている。
図９（ｂ）の動作について説明する。回路８３の出力から入力されるＶｏｕｔがＨｉｇｈの場合に、トランジスタ９５はオンして、トランジスタ９２のゲートにＣＫ１を信号を伝達する。ＶｏｕｔがＬｏｗの場合に、トランジスタ９５はオフして、トランジスタ９２のゲートにＣＫ１の信号は伝達されないため、前の状態を保持する。ここで、トランジスタ９５がオンして、且つ入力端子５２から入力されるＣＫ１がＨｉｇｈの場合に、トランジスタ９２はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ１がＬｏｗの場合に、トランジスタ９２はオフして、ＯＵＴ（１）にはなにも出力されない。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ９３はオンして、ＯＵＴ（１）にＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ９３はオフして、ＯＵＴ（１）にはなにも出力されない。入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ９４がオンして、ＯＵＴ（１）にＶＳＳが出力され、ＣＫ３がＬｏｗの場合に、トランジスタ９４はオフして、ＯＵＴ（１）にはなにも出力されない。こうして、回路８２は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングとなる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ９２のソースとドレインのうち一方、トランジスタ９３のソースとドレインのうち一方、及びトランジスタ９４のソースとドレインのうち一方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ９５のソースとドレインのうち一方、トランジスタ９２のゲート、トランジスタ９３のゲート、トランジス９４のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
次に、図１０（ａ）を参照して、図８に示す回路８３の構成の一例について説明する。
図１０（ａ）に示す回路８３おいて、ｎｏｄｅＰ、Ｖｏｕｔは図８と同様なものとする。トランジスタ１０１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。抵抗素子１０２は、抵抗成分を持つ抵抗素子である。抵抗成分を持っていれば、いかなる線形素子でもよいし、非線形素子でもよい。例えば、ダイオード接続したトランジスタを接続してもよい。
抵抗素子１０２として、トランジスタを用いた場合の構成例について図４８を参照して説明する。ｎｏｄｅＰ、Ｖｏｕｔ、トランジスタ１０１、正電源線ＶＤＤ、及び負電源ＶＳＳは図１０と同様なものとする。トランジスタ４８１はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。トランジスタ４８１のソースとドレインのうち一方は正電源ＶＤＤと接続され、ソースとドレインのうち他方はＶｏｕｔと接続され、ゲートはソースとドレインのうち一方と接続されダイオード接続されている。ＶｏｕｔはＶＳＳからオンするトランジスタ１０１を介して電荷が供給されなければ、ＶＤＤからトランジスタ４８１のしきい値電圧引いた電位なる。こうして、ｎｏｄｅＰがＬｏｗとなるとトランジスタ１０１はオフしてＶｏｕｔの電位はＶＤＤからトランジスタ４８１のしきい値電圧引いた電位となり、ｎｏｄｅＰがＨｉｇｈとなりトランジスタ１０１がオンするとＶｏｕｔの電位はＶＳＳの電位なる。
図１０（ａ）の接続関係について説明する。トランジスタ１０１のゲートはｎｏｄｅＰと接続され、トランジスタ１０１のソースとドレインのうち一方は抵抗素子１０２の一方の端子、及びＶｏｕｔと接続され、ソースとドレインのうち他方はＶＳＳと接続されている。抵抗素子１０２の他方の端子はＶＤＤと接続されている。
図１０（ａ）の動作について説明する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧以上だった場合に、トランジスタ１０１はオンして、ＶｏｕｔにＶＳＳを出力する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧未満だった場合に、トランジスタ１０１はオフして、Ｖｏｕｔには抵抗素子１０２を介してＶＤＤが出力される。このように、ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧以上だった場合に回路８２の入力端子にＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０１のしきい値電圧との和の電圧未満だった場合に回路８２の入力端子にＨｉｇｈを出力する機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、図６２に図１０の回路構成をＰチャネル型トランジスタを用いた場合の構成例を示す。
なお、トランジスタ１０１のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ１０１のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。
図１０（ｂ）を参照して、図８に示す回路８３の構成の別の一例について説明する。
図１０（ｂ）に示す回路８３に示すように、ｎｏｄｅＰ、Ｖｏｕｔは図８と同様なものとする。ＯＵＴ（２）は次の２段目の回路５０の出力である。例えば、ｎ段目の回路５０だとするとｎ＋１段目の回路５０の出力である。トランジスタ１０２、及びトランジスタ１０３はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。容量素子１０４は２つの電極を持った容量素子である。
図１０（ｂ）の接続関係について説明する。トランジスタ１０２のゲートはＯＵＴ（２）と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方はトランジスタ１０３のソースとドレインのうち一方、容量素子１０４の一方の電極、及びＶｏｕｔと接続されている。トランジスタ１０３のゲートはｎｏｄｅＰ、ソースとドレインのうち他方はＶＳＳと接続されている。容量素子１０４の他方の電極はＶＳＳと接続されている。
図１０（ｂ）の動作について説明する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０３のしきい値電圧との和の電圧以上だった場合に、トランジスタ１０３はオンしてＶＳＳをＶｏｕｔに出力する。ｎｏｄｅＰの電位がＶＳＳとトランジスタ１０３のしきい値電圧との和の電圧以未満だった場合に、トランジスタ１０３はオフして出力はフローティングとなる。ＯＵＴ２がＨｉｇｈだった場合に、トランジスタ１０２はオンしてＶｏｕｔにＶＤＤとトランジスタ１０２のしきい値電圧との差の電圧を出力する。ＯＵＴ２がＬｏｗだった場合に、トランジスタ１０２はオフして出力はフローティングとなる。つまり、ｎｏｄｅＰの電位がＶＤＤ付近、若しくはそれ以上だった場合に、ＶｏｕｔはＬｏｗを出力し、ｎｏｄｅＰの電位がＶＳＳだった場合に、ＶｏｕｔはＨｉｇｈを出力する機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。
なお、トランジスタ１０２のゲート及びトランジスタ１０３のゲートは電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ１０３のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
以上のような、シフトレジスタ回路では、非動作期間において、ＣＫ１、ＣＫ２及びＣＫ３のうちいずれかがＨｉｇｈとなれば、出力端子５５にＶＳＳを供給することができる。つまり、非選択期間における出力端子５５には常時ＶＳＳが供給されているため、電位が安定し、ノイズを無くすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。また、ｎｏｄｅＰにも一定期間毎にＶＳＳを供給することによって、トランジスタ３２を確実にオフすることができる。
以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。
図９に示すように、トランジスタ９２のゲートは、トランジスタ９５がオフのとき浮遊となる。そのため、トランジスタ９２のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ９２のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。
図１０（ｂ）に示すように、Ｖｏｕｔに容量素子１０４が接続されているが、Ｖｏｕｔの接続先が十分な容量をもっていれば設けない構成としてもよい。出力であるＶｏｕｔに接続されている容量素子１０４を無くすことで、より高速な動作が可能となる。
図１０（ｂ）に示すように、トランジスタ１０３のゲートにはｎｏｄｅＰが接続されているが、入力端子５１を接続してもよい。入力端子５１を接続することによって、トランジスタ１０２とトランジスタ１０３とが同時にオンする期間がなくなりトランジスタ１０２、及びトランジスタ１０３を介した貫通電流がなくなるため、誤動作しにくくなり、且つ消費電力が小さくなる。
（第４の実施形態）
本実施形態は、非選択期間の出力電圧のノイズを減らすために、一定時間毎にＶＳＳを出力することでノイズを減らすことを特徴とするシフトレジスタ回路の構成、及び動作について、図２、図５、図１１及び図１２を用いて説明する。
図５に示すシフトレジスタ回路の構成、及び動作は第２の実施形態で説明したものと同様なものを用いることができる。
図１１を参照して、１段目の回路５０であるＳＲ（１）の構成について説明する。図１１に示す回路は、入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、トランジスタ３１、トランジスタ３２、容量素子３３、回路１１１、回路８２、回路８３から構成されている。入力端子５１、入力端子５２、入力端子５３、入力端子５４、出力端子５５、回路８２、回路８３、トランジスタ３１、トランジスタ３２、容量素子３３、及びｎｏｄｅＰは図８で説明したものと同様なものとする。
回路１１１は回路８３からの出力がＨｉｇｈの場合で、且つＣＫ１、ＣＫ２及びＣＫ３のいずれかがＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ１、ＣＫ２及びＣＫ３がＬｏｗの場合に出力がフローティングとなる。そして、回路８３からの出力がＬｏｗの場合で、且つＣＫ２がＨｉｇｈの場合にｎｏｄｅＰにＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングとなる機能を有する回路である。
図１１接続関係について説明する。トランジスタ３１のゲートは入力端子５１と接続され、ソースとドレインのうち一方はＶＤＤと接続され、ソースとドレインのうち他方は容量素子３３の一方の電極、トランジスタ３２のゲート、回路８３の入力端子及び回路１１１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ３２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路８２の出力端子、容量素子３３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路８２の入力端子及び回路１１１の入力端子と接続され、入力端子５３は回路８２の入力端子及び回路１１１の入力端子と接続され、入力端子５４は回路８２の入力端子及び回路１１１の入力端子と接続されている。回路８３の出力端子は回路８２の入力端子、及び回路１１１の入力端子と接続されている。
図１１の動作について、図２に示す本実施形態のタイミングチャートを参照して、期間Ｔ１、期間Ｔ２、及び期間Ｔ３に分けて説明する。また、初期状態として、ｎｏｄｅＰ、及びＯＵＴ（１）の電位はＶＳＳとする。
期間Ｔ１において、ＳＳＰがＨｉｇｈ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈとなる。このときのトランジスタ３１のゲートの電位はＶＤＤ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなるため、当該トランジスタ３１がオンして、ｎｏｄｅＰの電位がＶＳＳから上昇し始める。ｎｏｄｅＰの電位の上昇はＶＤＤからトランジスタ３１のしきい値電圧分小さい電位となるところで止まり、トランジスタ３１はオフする。このときのｎｏｄｅＰの電位をＶｎ１とする。回路８３はｎｏｄｅＰの電位がＶｎ１となるため、回路８２の入力端子、及び回路８３の入力端子にＬｏｗを出力する。回路１１１は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈなとなるため、出力はフローティングとなる。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＬｏｗ、ＣＫ３がＨｉｇｈなとなるため出力端子５５にＬｏｗを出力する。そして、容量素子３３には出力端子５５の電位であるＶＳＳとｎｏｄｅＰの電位であるＶｎ１との電位差が保持されている。
期間Ｔ２において、ＳＳＰがＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなる。このときのトランジスタ３１のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶｎ１となるため、当該トランジスタ３１はオフする。回路８３はｎｏｄｅＰの電位がＶｎ１となるため回路８２の入力端子及び回路１１１の入力端子にＬｏｗを出力する。回路１１１は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。回路８２は、回路８３の出力がＬｏｗ、ＣＫ１がＨｉｇｈ、ＣＫ２がＬｏｗ、ＣＫ３がＬｏｗとなるため、出力はフローティングとなる。このときのトランジスタ３２のゲートの電位はＶｎ１、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方、つまり出力端子５５の電位はＶＳＳとなるため、当該トランジスタ３２がオンして、出力端子５５の電位が上昇し始める。すると、トランジスタ３２のゲートと、ソースとドレインのうち他方の間に接続されている容量素子３３は期間Ｔ１で保持した電位差をそのまま保持するため、ソースとドレインのうち他方の電位が上昇すると、ゲートの電位も同時に上昇する。このときの、ｎｏｄｅＰの電位をＶｎ２とする。ｎｏｄｅＰの電位がＶＤＤとトランジスタ３２のしきい値電圧との和まで上昇すれば、出力端子５５の電位の上昇はＣＫ１と同じＶＤＤになるところで止まる。いわゆる、ブートストラップ動作によって、ＣＫ１のＨｉｇｈの電位であるＶＤＤまで、出力端子５５の電位を上昇することができる。
期間Ｔ３において、ＳＳＰがＬｏｗ、ＣＫ１がＬｏｗ、ＣＫ２がＨｉｇｈｔ、ＣＫ３がＬｏｗとなる。このとき、ｎｏｄｅＰの電位は、ＣＫ２がＨｉｇｈであるため、回路１１１からＶＳＳが出力されるため、ＶＳＳとなり、回路８３は回路８２の入力端子にＨｉｇｈを出力する。ＯＵＴ（１）の電位も回路８２からＶＳＳが出力されるため、ＶＳＳとなる。このときのトランジスタ３１のゲート電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＤＤ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３１はオフする。トランジスタ３２のゲートの電位はＶＳＳ、ソースとドレインのうち一方の電位はＶＳＳ、ソースとドレインのうち他方の電位はＶＳＳとなり、当該トランジスタ３２はオフする。
上記説明した期間Ｔ１、期間Ｔ２、期間Ｔ３の動作により、期間Ｔ１にＳＳＰが入力されるとＯＵＴ（１）が期間Ｔ２に出力される。つまり、ＳＳＰがクロック信号の１／３周期ずつシフトして出力される回路５０をｎ段接続することにより、シフトレジスタ回路を構成している。
図１１に示したシフトレジスタ回路で用いたトランジスタはＮチャネル型トランジスタのみで構成する単極性回路であったが、Ｐチャネル型トランジスタのみで構成してもよい。もちろん、Ｐチャネル型トランジスタとＮチャネル型トランジスタ組み合わせてもよい。トランジスタを全てＰチャネル型トランジスタで構成した場合のシフトレジスタ回路について図５８を参照して説明する。
図５８に示す回路構成において、正電源ＶＤＤ，負電源ＶＳＳ、入力端子５１、入力端子５２、入力端子５３、入力端子５４、トランジスタ５５１、トランジスタ５５２、及び容量素子５５３は図５５と同様なものを用いることができる。回路５７２、回路５７３は図５７と同様なものを用いることができる。回路５８１はＣＫ１、ＣＫ２、ＣＫ３のうちいずれかがＬｏｗのときに出力端子５５にＨｉｇｈを出力する回路である。
図５８の接続関係について説明する。トランジスタ５５１のゲートは入力端子５１と接続され、ソースとドレインのうち一方は正電源ＶＳＳと接続され、ソースとドレインのうち他方は容量素子５５３の一方の電極、トランジスタ５５２のゲート及び回路５８１の出力端子、つまりｎｏｄｅＰと接続されている。トランジスタ５５２のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方は回路５７２の出力端子、容量素子５５３の他方の電極、及び出力端子５５と接続されている。入力端子５２は回路５７２の入力端子と接続されている。入力端子５３は回路５８１の入力端子、及び回路５７２の第１の入力端子と接続され、入力端子５４は回路５６２の第１のトランジスタの第２の入力端子と接続されている。
なお、トランジスタ５５１のゲート、及びトランジスタ５５２のソースとドレインのうち他方は電源線と接続してもよく、例えば正電源ＶＤＤ、負電源ＶＳＳなどの電源線、又は他の電源線と接続してもよいし、他の信号線と接続してもよい。また、トランジスタ５５１のソースとドレインのうち他方は信号線と接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
図１１に示した１段目の回路５０を示したが、ｎ段目の回路５６について図５４を参照して説明する。図５４において、トランジスタ３１、トランジスタ３２、容量素子３３、回路１１１、回路８２、回路８３、入力端子５１、入力端子５２、入力端子５３、入力端子５４、及び出力端子５５は図１１で説明したものと同様なものとする。入力端子５１から入力される入力信号は前の段の回路の出力端子５５と接続されていることを特徴とする。
次に、図１２を参照して、図１１に示す回路１１１の構成の一例について説明する。
図１２に示す回路１１１に示すように、入力端子５２、入力端子５３、入力端子５４及びＯＵＴ（１）は図５及び図１１と同様なものとする。トランジスタ１２１、トランジスタ１２２、トランジスタ１２３、トランジスタ１２４、及びトランジスタ１２５はＮチャネル型トランジスタであり、非結晶半導体、多結晶半導体、若しくは単結晶半導体によって構成されている。Ｖｏｕｔは回路１１１の出力である。
図１２の接続関係について説明する。トランジスタ１２４のゲートはＶｏｕｔと接続され、トランジスタ１２４のソースとドレインのうち一方は入力端子５２と接続され、ソースとドレインのうち他方はトランジスタ１２１のゲート接続されている。トランジスタ１２１のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。トランジスタ１２２のゲートは入力端子５３と接続され、ソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。トランジスタ１２５のゲートはＶｏｕｔと接続され、ソースとドレインのうち一方は入力端子５４と接続され、ソースとドレインのうち他方はトランジスタ１２３のゲートと接続されている。トランジスタ１２３のソースとドレインのうち一方はＶＳＳと接続され、ソースとドレインのうち他方はｎｏｄｅＰと接続されている。
図１２の動作について説明する。回路８３の出力から入力されるＶｏｕｔがＨｉｇｈの場合に、トランジスタ１２４及びトランジスタ１２５はオンして、トランジスタ１２１のゲートにＣＫ１の信号を伝達して、トランジスタ１２３のゲートにＣＫ３の信号を伝達する。ＶｏｕｔがＬｏｗの場合に、トランジスタ１２４及びトランジスタ１２５はオフして、トランジスタ１２１のゲートにはＣＫ１の信号は伝達されないため、前の状態を保持して、トランジスタ１２３のゲートにはＣＫ３の信号が伝達されないため、前の状態を保持する。ここで、トランジスタ１２４がオンして、且つ入力端子５２から入力されるＣＫ１がＨｉｇｈの場合に、トランジスタ１２１はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ１がＬｏｗの場合に、トランジスタ１２１はオフして、ｎｏｄｅＰにはなにも出力されない。入力端子５３から入力されるＣＫ２がＨｉｇｈの場合に、トランジスタ１２２はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ２がＬｏｗの場合に、トランジスタ１２２はオフして、ｎｏｄｅＰにはなにも出力されない。トランジスタ１２５がオンして、且つ入力端子５４から入力されるＣＫ３がＨｉｇｈの場合に、トランジスタ１２３はオンして、ｎｏｄｅＰにＶＳＳを出力し、ＣＫ３がＬｏｗの場合に、トランジスタ１２３はオフして、ｎｏｄｅＰにはなにも出力されない。こうして、回路１１１は、回路８３の出力がＨｉｇｈで、且つＣＫ１、ＣＫ２、及びＣＫ３のいずれかがＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ１、ＣＫ２、及びＣＫ３がＬｏｗの場合に出力がフローティングになる。そして、回路８３からの出力がＬｏｗで、且つＣＫ２がＨｉｇｈの場合に出力端子５５にＬｏｗを出力し、ＣＫ２がＬｏｗの場合に出力がフローティングとなる機能を有する回路を構成している。また、回路構成は説明した回路構成に限らず、同じ機能を有する回路構成であればよい。また、図６３にＰチャネルトランジスタを用いた構成例に示している。
なお、トランジスタ１２４のソースとドレインのうち他方、及びトランジスタ１２１のゲート、トランジスタ１２２のゲート、トランジスタ１２５のソースとドレインのうち一方、及びトランジスタ１２３のゲートは、信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。また、トランジスタ１２１のソースとドレインのうち他方、トランジスタ１２２のソースとドレインのうち他方、及びトランジスタ１２３のソースとドレインのうち他方は信号線に接続してもよく、例えばＣＫ１、ＣＫ２、ＣＫ３、ＳＳＰなどの信号線、又は他の信号線と接続してもよいし、他の電源線と接続してもよい。
以上のような、シフトレジスタ回路では、非動作期間において、ＣＫ１、ＣＫ２及びＣＫ３のうちいずれかがＨｉｇｈとなれば、出力端子５５、及びｎｏｄｅＰにＶＳＳを供給することができる。つまり、非選択期間における出力端子５５、及びｎｏｄｅＰには常時ＶＳＳが供給されているため、電位が安定し、ノイズを無くすことができ、且つ定常的にオンするトランジスタがないため、特性が劣化することを抑制することができる。
以下に、本実施形態の変更可能な構成例、及び動作例をいくつか述べる。また、以下で述べる構成例、及び動作例は「課題を解決するための手段」、「発明を実施するための最良の形態」、及び「実施例」について適用可能であり、第１の実施形態で説明した変更可能な構成例、及び動作例を本実施形態に適用することができる。
図１２に示すように、トランジスタ１２１のゲートに入力される信号は、回路８２のトランジスタ９２のゲートに入力される信号と共通にしてもよい。こうすることで、トランジスタの数を減らすことができる。
図１２に示すように、トランジスタ１２１のゲートは、トランジスタ１２４がオフのとき浮遊となる。そのため、トランジスタ１２１のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ１２１のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。
図１２に示すように、トランジスタ１２３のゲートは、トランジスタ１２５がオフのとき浮遊となる。そのため、トランジスタ１２３のゲート容量に電位を保持しているが、保持しきれない場合は、容量素子を接続してもよい。その場合、トランジスタ１２３のゲートとＶＤＤ、又はＶＳＳとの間に容量素子を接続することが望ましい。
（第５の実施形態）
本実施形態は、第１の実施形態、乃至第４の実施形態で説明したシフトレジスタ回路を用いた場合の回路の構成の一例についていくつか説明する。
第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路によって画素を走査するゲートドライバの構成例について図１３を参照して説明する。また、そのときのタイミングチャートを図１４に示す。
図１３に示すゲートドライバ回路は第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１３１によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１３１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをゲート信号として画素へ伝達する。
シフトレジスタ回路１３１は、制御信号であるＳＳＰ、ＣＫ１、ＣＫ２、及びＣＫ３が入力されており、タイミングは図１４に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されており、制御信号の振幅電圧は正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧となっている。図１４に示すようにＳＳＰが入力されると、ＯＵＴ１から順に選択される（以下、走査するともいう）。こうして、シフトレジスタ回路１３１の出力をそのままゲート信号として、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎに出力する。
ここで、正電源ＶＤＤの電位は後に説明する画素のビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。
図１３で説明したゲートドライバは、シフトレジスタ回路１３１の出力をそのままゲート信号として出力することを特徴としている。こうすることで、ゲートドライバ部分の面積が小さくなるので有利である。また、ゲートドライバ部分の素子数も少なくなるので、歩留まりを高くすることができるため有利である。
第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路の出力信号の振幅電圧を変えて画素を走査するタイプのゲートドライバについて図１５を参照して説明する。また、そのときのタイミングチャートを図１６に示す。
図１５に示すゲートドライバ回路は第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１５１及びレベルシフト回路１５２によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１５１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをレベルシフト回路１５２を介してゲート信号として画素へ伝達する。
図１５に示すレベルシフト回路１５２を図５０（ａ）及び（ｂ）を参照して説明する。また、図５０で説明するレベルシフト回路は図１５で示すレベルシフト回路１５２だけでなく、他の図、発明を実施するための最良の形態、及び実施例に適用することが可能である。
図５０（ａ）に示すように、シフトレジスタ回路１５１のｎ行目の出力であるＯＵＴ（ｎ）と、ＯＵＴ（ｎ）の振幅電圧の最大値よりも電位が高い電源ＶＤＤＨと負電源ＶＳＳと抵抗成分を含む抵抗素子５０２とトランジスタ５０１とをと少なくとも有している。トランジスタ５０１のゲートはＯＵＴ（ｎ）が入力され、ソースとドレインのうち一方は負電源ＶＳＳと接続され、ソースとドレインのうち他方は抵抗素子５０２の一方の端子、及びゲート信号線と接続され、抵抗素子５０２の他方の端子は電源ＶＤＤＨと接続されていることを特徴とするレベルシフト回路である。
図５０（ｂ）に示すように、シフトレジスタ回路１５１のｎ行目の出力であるＯＵＴ（ｎ）と、ＯＵＴ（ｎ）の振幅電圧の最大値よりも電位が高い電源ＶＤＤＨと負電源ＶＳＳとトランジスタ５０３とトランジスタ５０４とインバータ回路５０５とを少なくとも有している。トランジスタ５０４のゲートはＯＵＴ（ｎ）が入力され、トランジスタ５０３のゲートはＯＵＴ（ｎ）がインバータ回路５０５を介すことで反転したＯＵＴ（ｎ）が入力されている。トランジスタ５０４のソースとドレインのうち一方は負電源ＶＳＳと接続され、トランジスタ５０３のソースとドレインのうち一方は電源ＶＤＤと接続されている。トランジスタ５０４のソースとドレインのうち他方、及びトランジスタ５０５のソースとドレインのうち他方はゲート信号線と接続されていることを特徴とするレベルシフト回路である。
シフトレジスタ回路１５１は制御信号であるＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３が入力されており、タイミングは図１６に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されており、制御信号の振幅電圧は正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧となっている。図１６に示すようにＳＳＰが入力されると、ＯＵＴ１から順に選択される（以下、走査するともいう）。こうして、シフトレジスタ回路１５１の出力をレベルシフト回路１５２に入力することができる。また、このときのシフトレジスタ回路１５１の出力信号の振幅は、Ｈｉｇｈが正電源ＶＤＤの電位であり、Ｌｏｗが負電源ＶＳＳの電位である。
レベルシフト回路１５２は入力されるシフトレジスタ回路１５１の出力信号の振幅電圧を変化する機能を持つ。例えば、Ｈｉｇｈが入力された場合は正電源ＶＤＤの電位から正電源ＶＤＤＨの電位、Ｌｏｗが入力された場合は負電源ＶＳＳの電位から負電源ＶＳＳＬの電位にしてゲート信号線に出力する。また、正電源ＶＤＤＨの電位は正電源ＶＤＤの電位よりも高く、負電源ＶＳＳＬの電位は負電源ＶＳＳの電位よりも低い電位となっている。また、Ｈｉｇｈのみ振幅電圧を変化させてもよいし、Ｌｏｗのみの振幅電圧を変化させてもよい。
ここで、正電源ＶＤＤＨの電位は後に説明する画素に入力するビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。
図１５で説明したゲートドライバは、シフトレジスタ回路１５１の出力信号をレベルシフト回路１５２を介すことで、振幅電圧を変化させてゲート信号線に出力することを特徴としている。こうすることで、シフトレジスタ回路１５１は小さい振幅電圧の制御信号、及び電源で駆動することができ、消費電力を小さくすることができるため有利である。
第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路に入力する制御信号をレベルシフト回路を介してシフトレジスタ回路に入力するタイプのゲートドライバについて図１７を参照して説明する。また、そのときのタイミングチャートを図１８に示す。
図１７に示すゲートドライバ回路は、第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１７１及びレベルシフト回路１７２によって構成されている。そして、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎを介して、シフトレジスタ回路１５１から出力される出力信号であるＯＵＴ１乃至ＯＵＴｎをゲート信号として画素へ伝達する。
レベルシフト回路１７２は入力される信号の振幅電圧を変化するための回路である。例えば、入力される信号のＨｉｇｈの電位をシフトレジスタ回路１７１の電源である正電源ＶＤＤの電位に変化させ、Ｌｏｗの電位を負電源ＶＳＳの電位に変えることができる。図１７の場合はレベルシフト回路１７２に入力される制御信号ＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３の振幅電圧を正電源ＶＤＤ、及び負電源ＶＳＳに対応した振幅電圧に変えることができる。つまり、制御信号の振幅は小さい振幅、例えば既存の外部回路の振幅で入力し、レベルシフト回路１７２を介すことで制御信号の振幅電圧を正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧に買えてシフトレジスタ回路１７１に入力することができる。こうすることで、外部回路の振幅電圧の使用に関らず図１７に示すゲートドライバを駆動することができ、新たに外部回路を開発する必要が無く、表示装置としてのコストを下げることができるため有利である。
シフトレジスタ回路１７１は振幅電圧が正電源ＶＤＤ及び負電源ＶＳＳに対応した振幅電圧に変化したＳＳＰ、ＣＫ１、ＣＫ２及びＣＫ３が入力されており、タイミングは図１８に示すように第１の実施形態乃至第４の実施形態と同様なものとする。また、電源として正電源ＶＤＤ及び負電源ＶＳＳが入力されている。図１８に示すようにＳＳＰが入力されると、ＯＵＴ１からに選択される。こうして、シフトレジスタ回路１７１の出力をそのままゲート信号として、ゲート信号線Ｇ１乃至ゲート信号線Ｇｎに出力する。つまり、ゲート信号を順に走査することになる。
ここで、正電源ＶＤＤの電位は後に説明する画素に入力するビデオ信号の最大値よりも高くし、負電源ＶＳＳの電位はビデオ信号の最小値よりも低くしておくことが望ましい。こうすることで、ビデオ信号を確実に画素に書き込むことができるため、より高画質な表示装置を提供することができる。
第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いたソースドライバ回路について図１９を参照して説明する。また、タイミングチャートを図２０に示す。
図１９に示すソースドライバ回路は、第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路１９１及びスイッチング素子１９２によって構成されている。シフトレジスタ回路１９１の出力信号によって、スイッチ１９２は１列目であるＳＷ１からＳＷｍまで順にオンする。スイッチ１９２の一方の端子はビデオ信号を伝達しているビデオ信号線と接続され、スイッチ１９２の他方の端子はソース信号線と接続されているため、スイッチング素子１９２がオンするとソース信号線にビデオ信号を出力することができる。図２０に示すようにビデオ信号はオンとなる列のソース信号線に合わせて変わるため、全列で任意のビデオ信号をソース信号線に出力することができる。そして、ソース信号線は、画素に接続されているため、ビデオ信号を画素へ伝達することができる。
ここで、シフトレジスタ回路１９２の出力信号は、第１の実施形態乃至第４の実施形態で説明したように、ＨｉｇｈとＬｏｗの１ビットの信号であり、Ｈｉｇｈの電位は正電源ＶＤＤの電位、Ｌｏｗの電位は負電源ＶＳＳの電位となっている。スイッチング素子１９２はシフトレジスタ回路１９１の出力によって制御されているため、正電源ＶＤＤの電位及び負電源ＶＳＳの電位はビデオ信号に関らず確実にスイッチング素子１９２をオン、オフできる電位にしておく必用がある。つまり、正電源ＶＤＤの電位はビデオ信号の電位の最大値よりも高く、負電源ＶＳＳの電位はビデオ信号の電位の最小値よりも低く設定することが望ましい。また、シフトレジスタ回路１９１に入力される制御信号も同様に、正電源ＶＤＤの電位及び負電源ＶＳＳの電位に対応した振幅電圧にする必要がある。
スイッチング素子１９２はＮチャネル型トランジスタを用いて構成することが望ましい。Ｎチャネル型トランジスタのゲートをシフトレジスタ回路１９１の出力と接続し、ソースとドレインのうち一方をビデオ信号線と接続し、ソースとドレインのうち他方をソース信号線と接続する。こうして、シフトレジスタ回路１９１の出力がＨｉｇｈのときはＮチャネル型トランジスタをオンして、ＬｏｗのときはＮチャネル型トランジスタをオフすることができる。スイッチング素子１９２をＮチャネル型トランジスタによって構成することで、アモルファスシリコンを用いてトランジスタを形成することが可能となる。つまり、Ｎチャネルトランジスタのみで構成されるシフトレジスタ回路とスイッチング素子１９２と画素部とを同一の基板で構成することができるため有利である。
また、本発明において、スイッチング素子として適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いたトランジスタ、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが形成される基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などを自由に用いることができる。
トランジスタは単なるスイッチング素子として動作させるため、極性（導電型）は特に限定されず、Ｎ型トランジスタでもＰ型トランジスタでもどちらでもよい。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない特性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、チャネル形成領域とソース領域またはドレイン領域との間に低濃度で導電型を付与する不純物元素が添加された領域（ＬＤＤ領域という。）が設けられたトランジスタがある。
また、トランジスタのソースの電位が低電位側電源に近い状態で動作する場合には、当該トランジスタはＮ型とするのが望ましい。反対に、トランジスタのソースの電位が高電位側電源に近い状態で動作する場合には、当該トランジスタはＰ型とするのが望ましい。このような構成とすることによって、トランジスタのゲートとソース間の電圧の絶対値を大きくできるので、当該トランジスタをスイッチとして動作させやすい。なお、Ｎ型トランジスタとＰ型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチング素子としてもよい。
図１９ではビデオ信号線を１本としているが、ビデオ信号線を複数としてもよい。例えば、ビデオ信号線を２本とした場合、シフトレジスタ回路１９１の出力信号によって２つのスイッチング素子１９２を制御し、それぞれのスイッチング素子１９２に別のビデオ信号線を接続する。こうして、２つのスイッチング素子１９２が同時にオンして、別のビデオ信号を別のソース信号線に出力することができる。つまり、同じ列数のソース信号線であれば、シフトレジスタ回路１９１の段数を半分にすることができるためシフトレジスタ回路１９１を形成するための面積を小さくすることができるため有利である。また、全体的に素子数も減るため歩留まりの向上なども期待できる。
図１９に示すように、シフトレジスタ回路１９１の出力とスイッチング素子１９２との間にレベルシフト回路を追加してもよい。こうすることで、シフトレジスタ回路１９１は小さい振幅電圧で動作させ、レベルシフト回路によってシフトレジスタ回路１９１の出力信号を大きくしてスイッチング素子１９２に入力することができる。つまり、シフトレジスタ回路１９１を小さい振幅電圧で動作させることで消費電力を小さくすることができる。そして、シフトレジスタ回路１９１の出力信号をレベルシフト回路を介してスイッチング素子１９２に入力することで、ビデオ信号よりも振幅電圧が大きくすることができる。
図１９に示すように、シフトレジスタ回路１９１に入力する制御信号はレベルシフト回路を介してしてもよい。こうすることで、既存の外部回路を使用して本発明の表示装置を駆動することができる。また、さらにシフトレジスタ回路１９１の出力にレベルシフト回路を接続してもよい。
（第６の実施形態）
本実施形態では第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いたゲートドライバ、及びソースドライバを用いた表示装置の構成例についていくつか説明する。
第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路をゲートドライバとして用いた場合の表示装置の構成例を図２１を参照して説明する。また、便宜上、制御信号線、電源線、対向電極などは図示していないが、必要に応じて追加することができる。ゲートドライバも必要に応じて追加することもできる。また、図２１で説明するゲートドライバは第５の実施形態で説明したゲートドライバを用いるとよい。
図２１に示す表示装置は、ゲートドライバ２１２、画素２１１、ゲート信号線Ｇ１、乃至ゲート信号線Ｇｎ、ソース信号線Ｓ１、乃至ソース信号線Ｓｍで構成されている。ゲートドライバ２１２の出力であるゲート信号を伝達するためのゲート信号線と外部回路から伝達されるビデオ信号を伝達するためのソース信号線によって画素２１１が制御されている。
画素２１１は液晶素子、ＦＥＤ素子やＥＬ素子などの発光素子などの表示素子を有し、それらを制御するためのスイッチング素子、トランジスタとビデオ信号やトランジスタのしきい値電圧を保持するための容量素子などを含むことができる。
ゲートドライバ２１２はどの画素２１１にビデオ信号を書き込むかを選択するゲート信号を出力するゲートドライバ回路である。ビデオ信号の書き込みを選択する場合は、ゲート信号線Ｇ１からゲート信号線Ｇｎまで順に選択する。また、ゲート信号線から画素に伝達される振幅電圧はビデオ信号の電位の最大値、及び最小値よりも大きい振幅電圧としておくことが望ましい。また、ビデオ信号が電流の場合は流れる電流によって決定されるソース信号線の電位の最大値、及び最小値よりも大きい振幅電圧としておくことが望ましい。また、ゲート信号線を選択するとはゲートドライバ２１２からＨｉｇｈを出力することいい、ゲート信号線を選択していない期間はＬｏｗを出力している。
ソース信号線Ｓ１、乃至ソース信号線Ｓｍは外部回路から入力されるビデオ信号を画素に伝達するためのソース信号線である。ビデオ信号はアナログ信号で入力されてもよいし、デジタル信号で入力されてもよし、電流で入力されてもよいし、電圧で入力されてもよい。また、ビデオ信号を出力するソースドライバを内部回路として形成し、ソースドライバの出力をソース信号線に出力してもよい。また、ソース信号線に入力されるビデオ信号は全列同時にビデオ信号を伝達する線順次駆動で入力してもよいし、１列、若しくはビデオ信号を分割して複数列ずつ入力する点順次駆動で入力してもよい。
ソースドライバを内部を内部回路として形成した場合の構成例を図２２に示す。図２２に示すように、画素２１１、ゲートドライバ２１２、ゲート信号線、及びソース信号線は図２１と同様なものを用いることができる。ソースドライバ２２１はビデオ信号を出力するためのソースドライバであり、点順次駆動、又は線順次駆動によってビデオ信号を出力する。また、ソースドライバ２２１の構成は第５の実施形態で説明したソースドライバの構成を用いてもよい。
図２１に示す表示装置の構成例に示すように、ｍ列のソース信号線に対して、ｍ個のビデオ信号を入力する必要がある。表示装置が高解像化、大型化した場合はそれに伴いビデオ信号の数、つまり外部回路かＦＰＣなどを介して入力される端子数が大幅に増大することが予想される。そこで、あるゲート信号線をゲートドライバで選択（Ｈｉｇｈを出力）している期間を複数に分割し、その分割した期間において別のソース信号線にビデオ信号を出力する。こうして、ビデオ信号が入力される端子数を減らすことを特徴としたビデオ信号入力部の構成例について図４６を参照して説明する。また、図４６のタイミングチャートを図４７に示す。
図４６は図２１に示す表示装置のビデオ信号入力部の一例を示しており、図示していない他の箇所、例えば画素２１１、ゲートドライバ２１２などは同様なものを用いることができる。図４６は、ソース信号線をＲＧＢに分けた場合の構成例について説明する。また、便宜上ビデオ信号の入力端子は２端子、ソース信号線は６本しているが、これに限定されることはなく必用に応じて変更することができる。
図４６に示すように、制御信号線Ｒ、制御信号線Ｇ、制御信号線Ｂ、ビデオ信号入力端子Ｓ１（ＲＧＢ）、及びビデオ信号入力端子Ｓ２（ＲＧＢ）は制御信号を外部から入力する入力端子である。スイッチング素子ＳＷ１Ｒ、及びスイッチング素子ＳＷ２Ｒは制御信号線Ｒによってオン、オフが制御されるスイッチング素子である。スイッチング素子ＳＷ１Ｇ、及びスイッチング素子ＳＷ２Ｇは制御信号線Ｇによってオン、オフが制御されるスイッチング素子である。スイッチング素子ＳＷ１Ｂ、及びスイッチング素子ＳＷ２Ｂは制御信号線Ｂによってオン、オフが制御されるスイッチング素子である。ソース信号線Ｓ１−Ｒ、ソース信号線Ｓ１−Ｇ、ソース信号線Ｓ１−Ｂ、ソース信号線Ｓ２−Ｒ、ソース信号線Ｓ２−Ｇ、及びソース信号線Ｓ２−Ｂはビデオ信号を画素に伝達するためのソース信号線である。
図４６の接続関係について説明する。ビデオ信号入力端子Ｓ１（ＲＧＢ）はスイッチング素子ＳＷ１Ｒの一方の端子、スイッチング素子ＳＷ１Ｇの一方の端子、及びスイッチング素子ＳＷ１Ｂの一方の端子が接続されている。スイッチング素子ＳＷ１Ｒの他方の端子はソース信号線Ｓ１−Ｒと接続され、スイッチング素子ＳＷ１Ｇの他方の端子はソース信号線Ｓ１−Ｇと接続され、及びスイッチング素子ＳＷ１Ｂの他方の端子はソース信号線Ｓ１−Ｂと接続されている。ビデオ信号入力端子Ｓ２（ＲＧＢ）、スイッチング素子ＳＷ２Ｒ、スイッチング素子ＳＷ２Ｇ、スイッチング素子ＳＷ２Ｂ、ソース信号線Ｓ１−Ｒ、ソース信号線Ｓ１−Ｇ、及びソース信号線Ｓ１−Ｂも同様に接続されている。
スイッチング素子ＳＷ１Ｒ、スイッチング素子ＳＷ１Ｇ、スイッチング素子ＳＷ１Ｂ、スイッチング素子ＳＷ２Ｒ、スイッチング素子ＳＷ２Ｇ、スイッチング素子ＳＷ２Ｂは、例えばＮチャネル型トランジスタを用いて構成することができる。Ｎチャネル型トランジスタのソースとドレインのうち一方をビデオ入力端子Ｓ１（ＲＧＢ）と接続し、ソースとドレインのうち他方をソース信号線Ｓ１−Ｒと接続し、ゲートを制御信号線Ｒと接続することでスイッチング素子としての機能を有することができる。スイッチング素子をＮチャネル型トランジスタで構成することによって、非結晶半導体を用いて構成することが容易となり、低コスト、大型化に有利である。また、これに限らず、Ｎチャネル型トランジスタとＰチャネル型トランジスタを並列に接続する一般的なアナログスイッチを用いてもよいし、オン、オフが制御できる素子、又は回路であればなんでもよい。
図４７に、ｎ行目、ｎ＋１行行目の画素２１１にビデオ信号を書き込む場合のタイミングチャートについて説明する。上記説明したようにｎ行目にビデオ信号を書き込む期間（以下、１ゲート選択期間ともいう）を３つに分割している。ビデオ信号入力端子Ｓ１（ＲＧＢ）であれば、順にビデオ信号Ｓ１−Ｒｎ、ビデオ信号Ｓ１−Ｇｎ、ビデオ信号Ｓ１−Ｂｎが外部回路から入力される。このビデオ信号の変化に対応してスイッチング素子のオン、オフを制御することで１つのビデオ信号入力端子で上記３本のソース信号線にビデオ信号を出力することができる。こうして、ビデオ信号入力端子の端子数を減らすことができる。
図４６に示した駆動方法は、非結晶半導体を用いたトランジスタによって構成されるゲートドライバと画素とを同一基板に形成された表示装置にとって有効な手段となる。ｍ行ｎ列の画素とソース信号線及びゲート信号線のみを形成するような表示装置の場合は、少なくとも外部回路と接続するための端子をｍ×ｎ端子必要となる。ゲートドライバ画素を同一の基板上に形成する場合、入力端子はゲートドライバを駆動する制御信号、及び電源を入力する端子とｎ行分のｎ端子必要である。つまり、ほぼｎ端子の入力端子が必要がある。ここで、図４６に示すように、ｎ端子を（１／３）ｎ端子にすることができれば外部回路の規模を減らすことができる。
図２１に示す動作について説明する。上記説明したようにゲートドライバ２１２によって選択された行の画素２１１にビデオ信号を書き込むことができる。そして、画素２１１は書き込まれたビデオ信号に従ってどの程度発光するか、又はどの程度光を透過するかを決定する。そして、ゲートドライバ２１２による選択が終わると、次に選択に選択されるまで、容量素子、又は表示素子の容量を用いてビデオ信号を保持することで、発光輝度、又は透過率を保持する。こうして、アクティブマトリクス駆動を実現することができる。
図２１、図２２、及び図４６に示す表示装置の構成例に示すように、対向にゲートドライバを配置した表示装置の構成例について図４９を参照して説明する。図４９は図示していないがソース信号線、及び画素２１１が配置されている。
図４９に示すように、ゲートドライバ２１２は同一のタイミングでゲート信号を出力するゲートドライバであり、お互いの出力が同じ行で接続されていることを特徴としている。このゲートドライバ２１２は図２１、及び図２２で説明したゲートドライバ２１２と同様なものを用いることができる。
図４９に示すように、１本のゲート信号線を対向に配置されたゲートドライバ２１２によって駆動する駆動方法は、ゲートドライバ２１２の構成に関らず、非結晶半導体で構成するトランジスタを用いてゲートドライバ２１２を構成した場合に有利である。非結晶半導体で構成するトランジスタは電荷の移動度が小さく、能力的には多結晶半導体、及び単結晶半導体に比べ大きく劣る。しかしながら、製造プロセスが容易であり、大型化に向いているため、内部回路の一部、例えばゲートドライバを画素が設けられた基板と同一の基板上に設けた表示装置の開発が進められている。しかしながら、非結晶半導体で構成されたトランジスタを用いてゲートドライバを形成する場合、トランジスタの能力が低いために、チャネル幅を広く持ったトランジスタが必要となっていた。そのため、ゲートドライバを形成する面積が大きくなり、狭額縁化、高解像化が困難になっていた。そこで、図４９に示すように、対向に配置された２つのゲートドライバによって１つのゲート信号線を駆動することで、電流能力が低くても、ゲート信号線を正常に走査することができる。
図４９に示すように説明したゲートドライバは第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路を用いていなくてもよい。特にトランジスタの能力が低い非結晶半導体で構成されるトランジスタを用いて形成されたゲートドライバを一体形成する表示装置に示すように有利である。
以下に図２１、図２２及び図４６で示した画素２１１の構成例についていくつか説明する。
液晶素子を用いた画素２１１の構成例にいて図２３を参照して説明する。
図２３に示す画素２１１に示すように、トランジスタ２３１、２つの電極を持つ容量素子２３２、２つの電極を持つ液晶素子２３３、液晶素子の他方の電極である対向電極２３４、ソース信号線、ゲート信号線、及び容量素子２３２の他方の電極であるコモン線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電圧を伝達するものとする。
トランジスタ２３１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２３１がオンとなったときにソース信号線と液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極とが電気的に接続され、ソース信号線から伝達されるビデオ信号を液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極にそのまま伝達する。そして、トランジスタ２３１がオフとなってソース信号線と液晶素子２３３の一方の電極、及び容量素子２３２の一方の電極とが電気的に非接続状態となり、容量素子２３２の一方の電極、及び液晶素子２３３の一方の電極への電荷の供給、移動はなくなる。
容量素子２３２はソース信号線からオンしたトランジスタ２３１を介して伝達されるビデオ信号を保持するための容量素子である。容量素子２３２の他方の電極を定電位であるコモン線と接続されているため、一方の電極に印加される電位を一定期間保持することができる。また、容量素子２３２の他方の電極は動作時に一定の電位となっていればどこに接続されてもよい。例えば、前行のゲート信号線に接続しておくとよい。前行のゲート信号線は走査された直後であるため、ほぼ全行走査期間においてＬｏｗとなり、定電位となっているため、コモン線の代わりとして利用することができる。
液晶素子２３３は他方の電極は定電位である対向電極２３４と接続されており、一方の電極と対向電極２３４との電位差によって、光の透過率が変わる液晶素子である。液晶素子２３３の一方の電極の電位はソース信号線、及びトランジスタ２３１を介して伝達されるビデオ信号によって決定するため、ビデオ信号の電位によって液晶素子２３３の透過率が決定する。また、液晶素子２３３を用いた表示装置の場合は、バックライトを用いることができるし、反射電極を用いることができるし、バックライト、及び反射電極を併用して用いることができる。液晶素子２３３は容量成分を持っており、ビデオ信号を保持するための十分な容量成分を液晶素子２３３が持つ場合には、容量素子２３２、及びコモン線は設けない構成としてもよい。
発光素子を用いた画素２１１の構成例について図３８を参照して説明する。
図３８に示す画素２１１に示すように、トランジスタ２４１、トランジスタ２４２、２つの電極を持つ容量素子２４３、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２及び図４６で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電圧、又は１ビットのデジタル信号電圧を伝達するものとする。
トランジスタ２４１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨＩｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２４１がオンとなったときにソース信号線とトランジスタ２４２のゲート及び容量素子２４３の一方の電極が電気的に接続され、ソース信号線から伝達されるビデオ信号をトランジスタ２４２のゲート及び容量素子２４３の一方の電極にそのまま伝達する。そして、トランジスタ２４１がオフとなってソース信号線とトランジスタ２４２のゲート及び容量素子２４３の一方の電極とが電気的に非接続状態となり、トランジスタ２４２のゲート及び容量素子２４３の一方の電極への電荷の供給、移動はなくなる。
トランジスタ２４２は飽和領域及び線形領域で動作するＮチャネル型トランジスタであり、飽和領域で動作する場合はゲートに印加される電位によって流れる電流が決定し、線形領域で動作する場合はゲートに印加される電位によってオン、オフが決定する駆動トランジスタである。また、電源線は定電位であり、対向電極２４５よりも高い電位となっているため、ソースが容量素子２４３の他方の電極側、ドレインが電源線側となる。
容量素子２４３はソース信号線からオンしたトランジスタ２４１を介して伝達されるビデオ信号を保持するための容量素子である。容量素子２４３の一方の電極はトランジスタ２４２のゲートと接続され、他方の電極はトランジスタ２４２のソースと接続されている。つまり、容量素子２４３にトランジスタ２４２のゲートとソース間の電位差が保持されることになるため、トランジスタ２４２のソースの電位が変化しても、容量結合によりトランジスタ２４２のゲートの電位も変化する。容量素子２４３の他方の電極をトランジスタ２４２のソースに接続する理由として、次に説明する発光素子２４４に流す電流によってソースの電位が変動することある。つまり、ビデオ信号の書き込み期間（トランジスタ２４１がオンとなっている期間）で、発光素子２４４の一方の電極の電位が過渡状態で、ビデオ信号の書き込み期間が終了すると、トランジスタ２４２のソースの電位が変化して、ゲートとソースとの間の電位が変わってしまい、電流値も変化してしまうためである。ビデオ信号の書き込み期間中に発光素子２４４の一方の電極の電位を定常状態にできれば、容量素子２４３の他方の電極は電源線に接続してもよいし、前行のゲート信号線に接続してもよいし、定電位であればどこに接続してもよい。
発光素子２４４は流れる電流に比例して発光輝度が変わる発光素子である。つまり、トランジスタ２４２によって決定する電流値に比例して発光輝度が決定する。また、他方の電極は対向電極２４５に接続されている。対向電極２４５は定電位であることが望ましいが、トランジスタ２４２の特性の変動を補償する動作ために、電位を変化させてもよい。
駆動トランジスタの特性の変化を補償するための画素回路、及び発光素子を用いた画素２１１の構成例について図３９を参照して説明する。
図３９に示す画素２１１に示すように、トランジスタ２５１、トランジスタ２５２、トランジスタ２５３、２つの電極を持つ容量素子２５４、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。発光素子２４４、及び対向電極２４５は図３８と同様なものとする。ソース信号線はビデオ信号としてアナログ信号電流を伝達するものとする。
トランジスタ２５１はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２５１がオンとなったときにソース信号線とトランジスタ２５２のソース、容量素子２５４の一方の電極、及び発光素子２４４の一方の電極が電気的に接続され、ソース信号線から伝達されるビデオ信号を流すことになる。そして、トランジスタ２５１がオフとなってソース信号線とトランジスタ２５２のソース、容量素子２５４の一方の電極、及び発光素子２４４の一方の電極とが電気的に非接続状態となり、ビデオ信号が伝達されなくなる。
トランジスタ２５２はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２５２がオンとなったときに電源線とトランジスタ２５３のゲートを電気的に接続してトランジスタ２５３をダイオード接続とする。そして、トランジスタ２５２がオフとなって電源線とトランジスタ２５３のゲートを非接続状態としてトランジスタ２５２のゲートへの電荷の供給、及び移動を無くす。
トランジスタ２５３は飽和領域で動作するＮチャネル型トランジスタであり、トランジスタ２５３に流れる電流によってゲート電圧を決定する駆動トランジスタである。ゲート信号線がＨｉｇｈとなってトランジスタ２５１、及びトランジスタ２５２をオンしてソース信号線からビデオ信号である電流を入力する書き込み期間において、トランジスタ２５３はダイオード接続となっている。ビデオ信号の電流は電源線側から流れるような電流とするため、ソースが発光素子の一方の電極側、ドレインが電源線側となる。ここで、ビデオ信号の書き込み期間に示すように、電源線の電位はトランジスタ２５３のソースの電位が対向電極２５６の電位と発光素子２４４のしきい値電圧との和以下になるように設定しておくことが望ましい。それ以上だと、発光素子２４４のしきい値電圧を超える電位差が印加され、発光素子２４４が十分に発光するだけの電流が流れ始めて発光してしまい、且つ正確なビデオ信号の書き込みが行われず表示品位を落としてしまうためである。こうして、ビデオ信号が書き込まれると、ビデオ信号に対応してトランジスタ２５３のゲートとソースとの間に接続されている容量素子２５４に保持される。トランジスタ２５３は飽和領域で動作するため、ソースとドレインとの間の電位差が保持されていれば流れる電流は一定となる。こうして、ビデオ信号の書き込みが終わり、トランジスタ２５１、及びトランジスタ２５２がオフするとトランジスタ２５３のゲートは浮遊となる。この状態で、電源線の電位を上昇させると、トランジスタ２５３を介して発光素子２４４に電源線からビデオ信号に対応した電流が流れ始める。電流が流れ始めると流れる電流に対応した電位が発光素子２４４の一方の電極に印加されることとなり、徐々に電位が上昇していき、トランジスタ２５３のソースの電位が変化するが、容量素子２５４はトランジスタ２５３のゲートとソースとの電位差を保持しているため、トランジスタ２５３のゲートの電位も同時に上昇する。つまり、電源線の電位が高くなり、発光素子２４４に電流が流れ始めても、トランジスタ２５３のゲートとソースとの間の電位差が変わることがないため、発光素子２４４にはビデオ信号に対応した電流値を流すことができる。
容量素子２５４はトランジスタ２５３のゲートとソースとの間の電位差を保持するための容量素子である。上記説明したように、容量素子２５４の一方の電極はトランジスタ２５３のソース、及び発光素子２４４の一方の電極と接続され、他方の電極はトランジスタ２５３のゲートと接続されている。
電源線は上記説明したように、ビデオ信号の書き込み期間において低電位なり、書き込み期間が終了すると高電位となる電源線である。つまり、２値の電位を持つ電源線である。この電源線を駆動するために、第１の実施形態、乃至第４の実施形態で説明したシフトレジスタ回路を用いてもよい。このシフトレジスタ回路はＨｉｇｈを順に出力する構成であったが、ＨｉｇｈとＬｏｗを反転するインバータ回路を接続することで、上記説明した電源線として用いることができる。
駆動トランジスタの特性の変化を補償するための画素回路、及び発光素子を用いた画素２１１の構成例について図４０を参照して説明する。
図４０に示す画素２１１に示すように、トランジスタ２６１、トランジスタ２６２、トランジスタ２６３、トランジスタ２６４、２つの電極を持つ容量素子２６５、容量素子２６５の他方の電極である定電位線２６６、２つの電極を持つ発光素子２４４、発光素子２４４の他方の電極である対向電極２４５、電源線、ソース信号線、及びゲート信号線によって構成されている。ソース信号線、及びゲート信号線は図２１、図２２、及び図４６で説明したものと同様なものとする。発光素子２４４、及び対向電極２４５は図３８で説明したものと同様なものとする。ソース信号線はビデオ信号としてアナログ信号電流を伝達するものとする。
トランジスタ２６１、及びトランジスタ２６２はスイッチとして動作するＮチャネル型トランジスタであり、ゲート信号線の電位がＨｉｇｈとなるとオンして、Ｌｏｗとなるとオフするトランジスタである。トランジスタ２６１、及びトランジスタ２６２がオンとなったときにソース信号線とトランジスタ２６３のゲート、トランジスタ２６４のゲート、及び容量素子２６５の一方の電極が電気的に接続され、トランジスタ２６３はダイオード接続される。ビデオ信号はソース信号線から流れ込むような電流であり、電源線は発光素子の一方の電極の電位よりも高く設定するため、トランジスタ２６３、及びトランジスタ２６４のソースは発光素子の一方の電極側となる。また、トランジスタ２６３のドレインはトランジスタ２６２側、トランジスタ２６４のドレインは電源線側となる。
トランジスタ２６３は飽和領域で動作するＮチャネル型トランジスタであり、トランジスタ２６３に流れる電流によってゲート電圧を決定する駆動トランジスタである。ゲート信号線がＨｉｇｈとなってトランジスタ２６１、及びトランジスタ２６２がオンすると、トランジスタ２６３はダイオード接続され、ビデオ信号がソース信号線から流れ込むように入力される。そのときの、トランジスタ２６３のゲートの電位はビデオ信号に対応した電位となり、且つトランジスタ２６４とゲート、及びソースが共通となっているため、トランジスタ２６４のゲートの電位もまた、ビデオ信号に対応した電位となる。そのときのトランジスタ２６３のゲート、及びトランジスタ２６４のゲートの電位は容量素子２６５の一方の電極に保持される。こうして、ゲート信号線がＬｏｗとなり、トランジスタ２６１、及びトランジスタ２６２がオフすると、トランジスタ２６３、及びトランジスタ２６４のゲートの電位は容量素子２６５に保持される。トランジスタ２６３のドレインは浮遊となるため、トランジスタ２６３を介して発光素子２４４に電流は流れない。
容量素子２６５の他方の電極である定電位線２６６は電源線としてもよいし、１行前のゲート信号線でもよい。また、発光素子２４４の一方の電極としてもよい。こうすることで、発光素子２４４の一方の電極の電位が変化しても、トランジスタ２６４のゲートとソースとの間の電位差が変わることなくビデオ信号に対応した電流を発光素子に流すことができる。
（第７の実施形態）
本実施形態では第１の実施形態乃至第４の実施形態で説明したシフトレジスタ回路のレイアウトした場合の構成例について説明する。
第１の実施形態で説明したシフトレジスタ回路をボトムゲート構造のトランジスタで形成した場合の構成例について図４４を参照して説明する。図４４は第１の実施形態で説明したシフトレジスタ回路の構成例を示しているがこれに限定されず、第２の実施形態乃至第４の実施形態で説明したシフトレジスタ回路にも適用することができる。また、第１の実施形態乃至第４の実施形態で説明した以外のシフトレジスタ回路にも適用することができる。
図４４はトランジスタ３１、トランジスタ３２、トランジスタ４１、トランジスタ４２、制御信号であるＣＫ１、ＣＫ２、ＣＫ３を伝達するための３本の制御信号線、正電源ＶＤＤの電位となる電源線、及び負電源ＶＳＳの電位となる２本の電源線によって構成されている。また、ＣＫ１を伝達する制御信号線を制御信号線ＣＫ１とし、ＣＫ２を伝達する制御信号線を制御信号線ＣＫ２とし、ＣＫ３を伝達する制御信号線を制御信号線ＣＫ３とし、正電源ＶＤＤの電位となる電源線を電源線ＶＤＤとし、負電源ＶＳＳの電位となる電源線を電源線ＶＳＳとする。
図４４に示すシフトレジスタ回路の構成図の特徴をいくつか述べる。
シフトレジスタ回路の出力であるＯＵＴ（１）と制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３との間に、電源線ＶＤＤ及び電源線ＶＳＳが配置されていることを特徴とする。制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３は、クロック信号を伝達するための制御信号線であるため、絶えず電位が変化している。そのため制御信号線との間に寄生容量が発生すると、制御信号線の電位の変動によりノイズが発生してしまうことがある。ＯＵＴ（１）は次の段のシフトレジスタ回路の入力となるため、ＯＵＴ（１）にノイズが発生してしまうとシフトレジスタ回路が誤動作しやすくなってしまう。そのため、定電位である電源線を制御信号線とＯＵＴ（１）との間に配置することで、制御信号線によって発生するノイズがシフトレジスタ回路の動作への影響を低減することができる。
トランジスタ３２の出力とＯＵＴ（１）とを接続するためのメタル配線層と制御信号線ＣＫ１、制御信号線ＣＫ２及び制御信号線ＣＫ３との間に電源線ＶＤＤ、電源線ＶＳＳ及びトランジスタを配置することを特徴とする。上記説明したようにトランジスタ３２の出力とＯＵＴ（１）とを接続するためのメタル配線層にノイズが発せすればシフトレジスタ回路の誤動作の原因となる。また、トランジスタの配置によっては、長い配線とする必要があるため、制御信号線と間に電源線及びトランジスタを配置することで、よりノイズを発生しにくくすることができる。
ブートストラップ動作をするトランジスタ３２をＵ字型のトランジスタとすることを特徴とする。トランジスタ３２は出力の正電源ＶＤＤを供給するためのトランジスタであるため、高い電流能力が必要になるため、Ｕ字型のトランジスタとするとチャネル幅を広くとることができる。
トランジスタ４１及びトランジスタ４２のソースとドレインのうち一方を共通とすることを特徴とする。こうすることで、シフトレジスタ回路を構成する面積を小さくすることができるため、より高精細、狭額縁な表示装置を提供することができるため有利である。
電源線と制御信号線の配線幅が等しいことを特徴とする。通常、電源線には多くの瞬間電流が流れてしまうため、配線幅を大きくし配線抵抗を減らして瞬間電流による電圧降下によって生じる誤作動を防止している。しかし、本発明では制御信号線を正電源ＶＤＤの電位を出力するために使用しているため、制御信号線にも多くの瞬間電流が流れてしまう。そのため、制御信号線の配線幅を広くすることが望ましい。制御信号線の配線幅を従来のように狭くした場合、多くの瞬間電流による電圧降下によって、電位を保つことができずにシフトレジスタ回路が誤作動してしまう。よって、制御信号線の配線幅を電源線の配線幅と等しくしておくことが望ましい。また、本発明のシフトレジスタ回路では電源線に流れる電流は少ないため、電源線の配線幅よりも制御信号線の配線幅を広くしてもよい。
第１の実施形態で説明したシフトレジスタ回路をボトムゲート構造のトランジスタで形成した場合の別の構成例について図４５を参照して説明する。図４５は第１の実施形態で説明したシフトレジスタ回路の構成例を示しているがこれに限定されず、第２の実施形態乃至第４の実施形態で説明したシフトレジスタ回路にも適用することができる。また、第１の実施形態乃至第４の実施形態で説明した以外のシフトレジスタ回路にも適用することができる。
図４５はトランジスタ３１、トランジスタ３２、トランジスタ４１、トランジスタ４２、制御信号であるＣＫ１、ＣＫ２、ＣＫ３を伝達するための３本の制御信号線、正電源ＶＤＤの電位となる電源線及び負電源ＶＳＳの電位となる２本の電源線によって構成されている。また、ＣＫ１を伝達する制御信号線を制御信号線ＣＫ１とし、ＣＫ２を伝達する制御信号線を制御信号線ＣＫ２とし、ＣＫ３を伝達する制御信号線を制御信号線ＣＫ３とし、正電源ＶＤＤの電位となる電源線を電源線ＶＤＤとし、負電源ＶＳＳの電位となる電源線を電源線ＶＳＳとする。
図４５に示すシフトレジスタ回路の構成図の特徴をいくつか述べる。
シフトレジスタ回路を構成するトランジスタが定電位である電源線に挟まれるように配置していることを特徴とする。ブートストラップ動作を用いる場合、浮遊となるノードが存在するため、ノイズを低減する必要がある。つまり、トランジスタを定電位である電源線で挟むことによって、制御信号線や他の回路からのノイズを低減することができる。
本実施例では、画素の構成例について説明する。図２４（Ａ）及び図２４（Ｂ）は、本発明に係るパネルの画素の断面図である。画素に配置されるスイッチング素子としてトランジスタを用い、画素に配置される表示媒体として発光素子を用いた例を示す。
図２４（Ａ）及び図２４（Ｂ）において、２４００は基板、２４０１は下地膜、２４０２は半導体層、２４１２は半導体層、２４０３は第１の絶縁膜、２４０４はゲート電極、２４１４は電極、２４０５は第２の絶縁膜、２４０６はソース電極又はドレイン電極として機能しうる電極、２４０７は第１の電極、２４０８は第３の絶縁膜、２４０９は発光層、２４１７は第２の電極である。２４１０はトランジスタ、２４１５は発光素子、２４１１は容量素子である。図２４では、画素を構成する素子として、トランジスタ２４１０と、容量素子２４１１とを代表で示した。図２４（Ａ）の構成について説明する。
基板２４００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板２４００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
下地膜２４０１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜２４０１によって、基板２４００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層２４０２に拡散しトランジスタ２４１０の特性に悪影響をおよぼすのを防ぐことができる。図２４では、下地膜２４０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜２４０１を必ずしも設ける必要はない。
半導体層２４０２及び半導体層２４１２としては、パターニングされた結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層２４０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層２４１２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。
第１の絶縁膜２４０３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。なお、第１の絶縁膜２４０３として水素を含む膜を用い、半導体層２４０２を水素化してもよい。
ゲート電極２４０４及び電極２４１４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。
トランジスタ２４１０は、半導体層２４０２と、ゲート電極２４０４と、半導体層２４０２とゲート電極２４０４との間の第１の絶縁膜２４０３とによって構成される。図２４では、画素を構成するトランジスタとして、発光素子２４１５の第１の電極２４０７に接続されたトランジスタ２４１０のみを示したが、複数のトランジスタを有する構成としてもよい。また、本実施例では、トランジスタ２４１０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
容量素子２４１１は、第１の絶縁膜２４０３を誘電体とし、第１の絶縁膜２４０３を挟んで対向する半導体層２４１２と電極２４１４とを一対の電極として構成される。なお、図２４では、画素の有する容量素子として、一対の電極の一方をトランジスタ２４１０の半導体層２４０２と同時に形成される半導体層２４１２とし、他方の電極をトランジスタ２４１０のゲート電極２４０４と同時に形成される電極２４１４とした例を示したが、この構成に限定されない。
第２の絶縁膜２４０５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
また、第２の絶縁膜２４０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
なお、第２の絶縁膜２４０５の表面を高密度プラズマによって処理し、窒化させてもよい。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板２４００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板２４００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。
窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ２）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜２４０５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜２４０５表面にはＨや、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜２４０５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、トランジスタ２４１０の半導体層２４０２の水素化を行ってもよい。なお当該水素化処理は、前述した第１の絶縁膜２４０３中の水素を用いた水素化処理と組み合わせてもよい。なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、第２の絶縁膜２４０５としてもよい。
第１の電極２４０６としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。
第１の電極２４０７及び第２の電極２４１７の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定されることはない。
発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
第１の電極２４０７及び第２の電極２４１７の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２、ＣａＮ）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
第３の絶縁膜２４０８としては、第２の絶縁膜２４０５と同様の材料を用いて形成することができる。第３の絶縁膜２４０８は、第１の電極２４０７の端部を覆うように第１の電極２４０７の周辺に形成され、隣り合う画素において発光層２４０９を分離する機能を有する。
発光層２４０９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。
発光素子２４１５は、発光層２４０９と、発光層２４０９を介して重なる第１の電極２４０７及び第２の電極２４１７とによって構成される。第１の電極２４０７及び第２の電極２４１７の一方が陽極に相当し、他方が陰極に相当する。発光素子２４１５は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
図２４（Ｂ）の構成について説明する。なお、図２４（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図２４（Ｂ）は、図２４（Ａ）において、第２の絶縁膜２４０５と第３の絶縁膜２４０８の間に絶縁膜２４１８を有する構成である。第２の電極２４１６と第１の電極２４０６とは、絶縁膜２４１８に設けられたコンタクトホールにおいて接続されている。
絶縁膜２４１８は、第２の絶縁膜２４０５と同様の構成とすることができる。第２の電極２４１６は、第１の電極２４０６と同様の構成とすることができる。
本実施例は、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（ａ）に示す。に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミや酸化珪素、酸化窒化珪素などの単層やこれらの積層を用いることができる。
また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用いられる。
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。
層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。
アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた半導体装置のパネルの部分断面を図２９に示す。基板２９０１上にゲート電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３は、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの高融点金属を用いることができる。
ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられる。
ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。
半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。Ｎ型半導体層２９０８、２９０９、２９１０上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２９１３が形成されている。
半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。
配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。
画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁層２９１５が形成されている。画素電極２９１４及び絶縁層２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。
容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２０を形成することができる。
図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（ａ）、（ｂ）を用いて説明する。
図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本実施例の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図６や図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。
本実施例の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
本実施例で述べた内容は実施例１で述べた内容と自由に組み合わせて実施することができる。
本実施例では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。
図３１は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３１において、図３１（Ｂ）は図３１（Ａ）のａ−ｂ間の断面図に相当し、図３１（Ｃ）は図３１（Ａ）のｃ−ｄ間の断面図に相当する。
図３１に示す半導体装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図３１においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３１では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。
本実施例では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａおよび４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６または絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒かすることによって、図３１に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
本実施例では、上記図３１における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３２（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図３２では、島状の半導体膜４６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または絶縁膜４６２１ａ、４６２１ｂ（以下、絶縁膜４６２１ａ、絶縁膜４６２１ｂとも記す）を形成する（図３２（Ｂ））。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａおよび絶縁膜４６２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化珪素が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図３２（Ｃ））。ゲート絶縁膜４６０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２１ａ、４６２１ｂとして酸化珪素を形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化珪素を形成する。また、上記図３２（Ｂ）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３２（Ｄ））。
このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
上記図３２において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図３３（Ａ））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜または窒化膜（以下、絶縁膜４６２３とも記す）を形成する（図３３（Ｂ））。プラズマ処理の条件は、上記図３２（Ｂ）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。
図３３（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３３（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
図３３においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３４（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図３４では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３４（Ｂ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。
次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化または窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２４とも記す）を形成する（図３４（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３４（Ｄ））。
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
次に、図３４とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３５（Ａ））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４６２５ａ、４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。
次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２６とも記す）を形成する（図３５（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。
次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３５（Ｃ））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３５（Ｄ））。
半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
なお、図３５では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図３７（Ａ））。
次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３６（Ａ））。
次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化または窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２７ａ、絶縁膜４６２７ｂとも記す）を形成する（図３６（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａおよび絶縁膜４６２７ｂとして、酸化珪素または窒化珪素が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化または窒化される。
次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図３６（Ｃ））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化珪素を形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化珪素を形成する。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３６（Ｄ））。
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部もテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。
なお、図３６では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化または窒化させることも可能である（図３７（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜４６０３ａ、４６０３ｂ型に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
このとき、ゴミ４６７３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜４６７４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜または半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施例のみならず、他の実施例においても同様のことがいえる。
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。
なお、本実施例では、上記図３１における半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａおよび４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板４６０１または絶縁膜４６０２にプラズマ処理を行ってもよいし、絶縁膜４６０６または絶縁膜４６０７にプラズマ処理を行ってもよい。
本実施例で述べた内容は実施例１又は実施例２で述べた内容と自由に組み合わせて実施することができる。
本実施例では、トランジスタを始めとする半導体装置を作製する際のマスクパターンの例について、図４１〜図４３を参照して説明する。
図４１（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。
図４１（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図４１（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図４１（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
図４１（Ｂ）で示すマスクパターン５６３０は、その形状が、図４１（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されてもよいが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。
半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図４２（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
このゲート配線を形成するためのフォトマスクは、図４２（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、角部であって、（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図４２（Ｂ）で示すマスクパターン５７３１は、その形状が、図４２（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されてもよいが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。すなわち、ゲート配線５７１２、５７１３、５７１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させてもよい。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けてもよい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図４３（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
この配線５８１５〜５８２０を形成するためのフォトマスクは、図４３（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、そのコーナー部であって（直角三角形）の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部が丸みをおびた形状となるように設ける。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
図４３（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。
本実施例で述べた内容は、実施例１〜実施例３で述べた内容と自由に組み合わせて実施することができる。
本実施例では、画素の形成された基板の封止を行った構成について、図２５を用いて説明する。図２５（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図２５（Ｂ）、図２５（Ｃ）はそれぞれ図２５（Ａ）のＡ−Ａ’における断面図である。図２５（Ｂ）と図２５（Ｃ）とは、異なる方法で封止を行った例である。
図２５（Ａ）乃至図２５（Ｃ）において、基板２５０１上には、複数の画素を有する画素部２５０２が配置され、画素部２５０２を囲むようにしてシール材２５０６が設けられシーリング材２５０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１で示した構成を用いることができる。
図２５（Ｂ）の表示パネルでは、図２５（Ａ）のシーリング材２５０７は、対向基板２５２１に相当する。シール材２５０６を接着層として用いて透明な対向基板２５２１が貼り付けられ、基板２５０１、対向基板２５２１及びシール材２５０６によって密閉空間２５２２が形成される。対向基板２５２１には、カラーフィルタ２５２０と該カラーフィルタを保護する保護膜２５２３が設けられる。画素部２５０２に配置された発光素子から発せられる光は、該カラーフィルタ２５２０を介して外部に放出される。密閉空間２５２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間２５２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材２５０６と密閉空間２５２２に充填される材料とを同一の材料として、対向基板２５２１の接着と画素部２５０２の封止とを同時に行っても良い。
図２５（Ｃ）に示した表示パネルでは、図２５（Ａ）のシーリング材２５０７は、シーリング材２５２４に相当する。シール材２５０６を接着層として用いてシーリング材２５２４が貼り付けられ、基板２５０１、シール材２５０６及びシーリング材２５２４によって密閉空間２５０８が形成される。シーリング材２５２４には予め凹部の中に吸湿剤２５０９が設けられ、上記密閉空間２５０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材２５１０で覆われている。カバー材２５１０は空気や水分は通すが、吸湿剤２５０９は通さない。なお、密閉空間２５０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
基板２５０１上には、画素部２５０２等に信号を伝達するための入力端子部２５１１が設けられ、該入力端子部２５１１へはＦＰＣ（フレキシブルプリントサーキット）２５１２を介して映像信号等の信号が伝達される。入力端子部２５１１では、基板２５０１上に形成された配線とＦＰＣ２５１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
画素部２５０２が形成された基板２５０１上に、画素部２５０２に信号を入力する駆動回路が一体形成されていても良い。画素部２５０２に信号を入力する駆動回路をＩＣチップで形成し、基板２５０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板２５０１上に配置しても良い。
本実施例は、実施例１〜実施例４と自由に組み合わせて実施することができる。
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。
図２６はパネル２６００と回路基板２６０４を組み合わせた表示モジュールを示している。図２６では、回路基板２６０４上にコントローラ２６０５や信号分割回路２６０６などが形成されている例を示した。回路基板２６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。
回路基板２６０４上に形成されたこれらの回路から出力された信号は、接続配線２６０７によってパネル２６００に入力される。
パネル２６００は、画素部２６０１と、ソースドライバ２６０２と、ゲートドライバ２６０３とを有する。パネル２６００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図２６では、画素部２６０１が形成された基板と同一基板上に、ソースドライバ２６０２及びゲートドライバ２６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部２６０１が形成された基板と同一基板上にゲートドライバ２６０３のみが形成され、ソースドライバは回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。
本実施例は、実施例１〜実施例５と自由に組み合わせて実施することができる。
本実施例は、本発明に係る電子機器について説明する。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の代表例を図２７に示す。
図２７（Ａ）は、パーソナルコンピュータであり、本体２７１１、筐体２７１２、表示部２７１３、キーボード２７１４、外部接続ポート２７１５、ポインティングマウス２７１６等を含む。本発明は、表示部２７１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２７２１、筐体２７２２、第１の表示部２７２３、第２の表示部２７２４、記録媒体読み込み部２７２５（ＤＶＤ等）、操作キー２７２６、スピーカー部２７２７等を含む。第１の表示部２７２３は主として画像情報を表示し、第２の表示部２７２４は主として文字情報を表示する。本発明は、第１の表示部２７２３、第２の表示部２７２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｃ）は携帯電話であり、本体２７３１、音声出力部２７３２、音声入力部２７３３、表示部２７３４、操作スイッチ２７３５、アンテナ２７３６等を含む。本発明は、表示部２７３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｄ）はカメラであり、本体２７４１、表示部２７４２、筐体２７４３、外部接続ポート２７４４、リモコン受信部２７４５、受像部２７４６、バッテリー２７４７、音声入力部２７４８、操作キー２７４９等を含む。本発明は、表示部２７４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
本実施例は、実施例１乃至実施例６と自由に組み合わせて実施することができる。
第１の実施形態を示す図。 第１の実施形態のタイミングチャートを示す図。 第１の実施形態を示す図。 第１の実施形態を示す図。 第２の実施形態、乃至第４の実施形態を示す図。 第２の実施形態を示す図。 第２の実施形態を示す図。 第３の実施形態を示す図。 第３の実施形態を示す図。 第３の実施形態を示す図。 第４の実施形態を示す図。 第４の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態、及び第６の実施形態を示す図。 第５の実施形態、及び第６の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 実施例１を示す図。 実施例６を示す図。 実施例７を示す図。 実施例８を示す図。 実施例２を示す図。 実施例２を示す図。 実施例２を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 実施例５を示す図。 実施例５を示す図。 実施例５を示す図。 第７の実施形態を示す図。 第７の実施形態を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 第３の実施形態を示す図。 第６の実施形態を示す図。 第３の実施形態を示す図。 第１の実施形態を示す図。 第２の実施形態を示す図。 第３の実施形態を示す図。 第４の実施形態を示す図。 第１の実施形態を示す図。 第２の実施形態を示す図。 第３の実施形態を示す図。 第４の実施形態を示す図。 第１の実施形態を示す図。 第２の実施形態を示す図。 第３の実施形態を示す図。 第３の実施形態、及び第４の実施形態を示す。 第４の実施形態を示す図。
符号の説明
１０ 回路
１１ 入力端子
１２ 入力端子
１３ 入力端子
１４ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ 容量素子
３４ 回路
３５ 回路
４１ トランジスタ
４２ トランジスタ
５０ 回路
５１ 入力端子
５２ 入力端子
５３ 入力端子
５４ 入力端子
５５ 出力端子
６１ 回路
６２ 回路
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
８１ 回路
８２ 回路
８３ 回路
９１ トランジスタ
９２ トランジスタ
９３ トランジスタ
９４ トランジスタ
９５ トランジスタ
１０１ トランジスタ
１０２ 抵抗素子
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１１ 回路
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１３１ シフトレジスタ回路
１５１ シフトレジスタ回路
１５２ レベルシフト回路
１７１ シフトレジスタ回路
１７２ レベルシフト回路
１９１ シフトレジスタ回路
１９２ 回路
２１１ 画素
２１２ ゲートドライバ
２２１ ソースドライバ
２３１ トランジスタ
２３２ 容量素子
２３３ 液晶素子
２３４ 対向電極
２４１ トランジスタ
２４２ トランジスタ
２４３ 容量素子
２４４ 発光素子
２４５ 対向電極
２５１ トランジスタ
２５２ トランジスタ
２５３ トランジスタ
２５４ 容量素子
２６１ トランジスタ
２６２ トランジスタ
２６３ トランジスタ
２５４ トランジスタ
２６４ トランジスタ
２６５ 容量素子
２６６ 定電圧線
４８１ トランジスタ
５０１ トランジスタ
５０２ 抵抗素子
５０３ トランジスタ
５０４ トランジスタ
５０５ 回路
５５１ トランジスタ
５５２ トランジスタ
５５３ 容量素子
５５４ 回路
５５５ 回路
５６１ 回路
５６２ 回路
５７１ 回路
５７２ 回路
５７３ 回路
５８１ 回路
５９１ トランジスタ
５９２ トランジスタ
６０１ トランジスタ
６０２ トランジスタ
６０３ トランジスタ
２４００ 基板
２４０１ 下地膜
２４０２ 半導体層
２４０３ 絶縁膜
２４０４ ゲート電極
２４０５ 絶縁膜
２４０６ 電極
２４０７ 電極
２４０８ 絶縁膜
２４０９ 発光層
２４１０ トランジスタ
２４１１ 容量素子
２４１２ 半導体層
２４１４ 電極
２４１５ 発光素子
２４１６ 電極
２４１７ 電極
２４１８ 絶縁膜
２５０１ 基板
２５０２ 画素部
２５０６ シール材
２５０７ シーリング材
２５０８ 密閉空間
２５０９ 吸湿剤
２５１０ カバー材
２５１１ 入力端子部
２５１２ ＦＰＣ
２５２０ カラーフィルタ
２５２１ 対向基板
２５２２ 密閉空間
２５２３ 保護膜
２５２４ シーリング材
２６００ パネル
２６０１ 画素部
２６０２ ソースドライバ
２６０３ ゲートドライバ
２６０４ 回路基板
２６０５ コントローラ
２６０６ 信号分割回路
２６０７ 接続配線
２７１１ 本体
２７１２ 筐体
２７１３ 表示部
２７１４ キーボード
２７１５ 外部接続ポート
２７１６ ポインティングマウス
２７２１ 本体
２７２２ 筐体
２７２３ 表示部
２７２４ 表示部
２７２５ 記録媒体読み込み部
２７２６ 操作キー
２７２７ スピーカー部
２７３１ 本体
２７３２ 音声出力部
２７３３ 音声入力部
２７３４ 表示部
２７３５ 操作スイッチ
２７３６ アンテナ
２７４１ 本体
２７４２ 表示部
２７４３ 筐体
２７４４ 外部接続ポート
２７４５ リモコン受信部
２７４６ 受像部
２７４７ バッテリー
２７４８ 音声入力部
２７４９ 操作キー
２８０１ 基板
２８０２ 下地膜
２８０３ 画素電極
２８０４ 電極
２８０５ 配線
２８０６ 配線
２８０７ Ｎ型半導体層
２８０８ Ｎ型半導体層
２８０９ 半導体層
２８１０ ゲート絶縁膜
２８１１ 絶縁膜
２８１２ ゲート電極
２８１３ 電極
２８１４ 層間絶縁膜
２８１５ 有機化合物を含む層
２８１６ 対向電極
２８１７ 発光素子
２８１８ 駆動トランジスタ
２８１９ 容量素子
２８２０ 電極
２９０１ 基板
２９０３ ゲート電極
２９０４ 電極
２９０５ ゲート絶縁膜
２９０６ 半導体層
２９０７ 半導体層
２９０８ Ｎ型半導体層
２９０９ Ｎ型半導体層
２９１０ Ｎ型半導体層
２９１１ 配線
２９１２ 配線
２９１３ 導電層
２９１４ 画素電極
２９１５ 絶縁層
２９１７ 対向電極
２９１８ 発光素子
２９１９ 駆動トランジスタ
２９２０ 容量素子
２９２１ 電極
３００１ 絶縁層
４６０１ 基板
４６０２ 絶縁膜
４６０３ａ 半導体膜
４６０３ｂ 半導体膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 絶縁膜
４６０７ 絶縁膜
４６０８ 導電膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 絶縁膜
４６２１ｂ 絶縁膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２５ａ レジスト
４６２５ｂ レジスト
４６２６ 絶縁膜
４６２７ａ 絶縁膜
４６２７ｂ 絶縁膜
４６５１ａ チャネル領域の端部
４６５１ｂ チャネル領域の端部
４６５２ａ チャネル領域の端部
４６５２ｂ チャネル領域の端部
４６７１ 膜
４６７２ 絶縁膜
４６７３ ゴミ
４６７４ 絶縁膜
４６７５ 絶縁膜
５４０１ Ｎチャネル型トランジスタ
５４０２ Ｎチャネル型トランジスタ
５４０３ Ｐチャネル型トランジスタ
５４０４ 容量素子
５４０５ 抵抗素子
５５０２ 導電層
５５０３ 導電層
５５０４ 配線
５５０５ 半導体層
５５０６ 不純物領域
５５０７ 不純物領域
５５０８ 絶縁層
５５０９ ゲート電極
５５１０ 不純物領域
５５１１ 不純物領域
５５１２ 不純物領域
５６１０ 半導体層
５６１１ 半導体層
５６３０ マスクパターン
５７１２ ゲート配線
５７１３ ゲート配線
５７１４ ゲート配線
５７３１ マスクパターン
５８００ デコーダタイプゲートドライバ
５８０１ 入力端子
５８０２ 第２入力端子
５８０３ 第３入力端子
５８０４ 入力端子
５８０５ レベルシフタ
５８０６ バッファ回路
５８１５ 配線
５８１６ 配線
５８１７ 配線
５８１８ 配線
５８１９ 配線
５８２０ 配線
５８２１ Ｎチャネル型トランジスタ
５８２２ Ｎチャネル型トランジスタ
５８２３ Ｎチャネル型トランジスタ
５８２４ Ｎチャネル型トランジスタ
５８２５ Ｐチャネル型トランジスタ
５８２６ Ｐチャネル型トランジスタ
５８２７ インバータ
５８２８ インバータ
５８３２ マスクパターン
９０００ ソースドライバ

Claims (13)

  1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
    前記第１のトランジスタは、ソースとドレインのうち一方が第１の配線に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲート電極と前記第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線に接続され、
    前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に接続され、ソースとドレインのうち他方が第６の配線に接続され、
    前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に接続され、前記ソースとドレインのうち他方が前記第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線に接続され、
    前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が前記第４の配線に接続されていることを特徴とする半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを有し、
    前記第１のトランジスタは、ソースとドレインのうち一方が第５の配線に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲート電極と前記第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が前記第５の配線に接続され、
    前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に接続され、ソースとドレインのうち他方が第６の配線に接続され、
    前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に接続され、前記ソースとドレインのうち他方が前記第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線に接続され、
    前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が前記第４の配線に接続されていることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタとは、Ｎチャネル型トランジスタであることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１のトランジスタの半導体層と、前記第２のトランジスタの半導体層と、前記第３のトランジスタの半導体層と、前記第４のトランジスタの半導体層とは、アモルファスシリコンであることを特徴とする半導体装置。
  5. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタとを有し、
    前記第１のトランジスタは、ソースとドレインのうち一方が第１の配線に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲート電極と前記第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が第５の配線に接続され、
    前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に接続され、ソースとドレインのうち他方が第６の配線に接続され、
    前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に接続され、前記ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線に接続され、
    前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が前記第４の配線に接続され、
    前記第５のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が第７の配線に接続されていることを特徴とする半導体装置。
  6. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタとを有し、
    前記第１のトランジスタは、ソースとドレインのうち一方が第５の配線に接続され、ソースとドレインのうち他方が前記第２のトランジスタのゲート電極と前記第３のトランジスタのソースとドレインのうち他方に接続され、ゲート電極が前記第５の配線に接続され、
    前記第２のトランジスタは、ソースとドレインのうち一方が第３の配線に接続され、ソースとドレインのうち他方が第６の配線に接続され、
    前記第３のトランジスタは、ソースとドレインのうち一方が第２の配線に接続され、前記ソースとドレインのうち他方が第２のトランジスタのゲート電極に接続され、ゲート電極が第４の配線に接続され、
    前記第４のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が前記第４の配線に接続され、
    前記第５のトランジスタは、ソースとドレインのうち一方が前記第２の配線に接続され、ソースとドレインのうち他方が前記第６の配線に接続され、ゲート電極が第７の配線に接続されていることを特徴とする半導体装置。
  7. 請求項５又は請求項６において、
    前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記第４のトランジスタと、前記第５のトランジスタは、Ｎチャネル型トランジスタであることを特徴とする半導体装置。
  8. 請求項５乃至請求項７のいずれか一項において、
    前記第１のトランジスタの半導体層と、前記第２のトランジスタの半導体層と、前記第３のトランジスタの半導体層と、前記第４のトランジスタの半導体層と、前記第５のトランジスタの半導体層は、アモルファスシリコンであることを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記第２のトランジスタのソースとドレインのうち他方と、前記第２のトランジスタのゲート電極との間に、容量素子が配置されていることを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一項に記載の半導体装置を有するシフトレジスタ。
  11. 請求項１０に記載のシフトレジスタと、マトリクス状に配置された複数の画素とを有し、
    前記複数の画素は、前記シフトレジスタによって駆動されることを特徴とする表示装置。
  12. 請求項１０に記載のシフトレジスタと同じ構成を有する第１のシフトレジスタ及び第２のシフトレジスタと、マトリクス状に配置された複数の画素を有し、
    前記複数の画素は、前記第１のシフトレジスタ及び前記第２のシフトレジスタによって走査され、
    前記第１のシフトレジスタが前記複数の画素を走査するタイミングと、前記第２のシフトレジスタが前記複数の画素を選択するタイミングとは、同じであることを特徴とする表示装置。
  13. 請求項１１又は請求項１２に記載の表示装置を具備する電子機器。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104307A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
WO2010061723A1 (en) * 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
WO2010061657A1 (ja) * 2008-11-28 2010-06-03 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、および表示装置
WO2010067641A1 (ja) * 2008-12-10 2010-06-17 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
WO2012029671A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 半導体装置、半導体装置ユニット、アクティブマトリクス基板、液晶パネル、および液晶表示装置
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
JP2012257206A (ja) * 2011-04-29 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体記憶装置
US8363000B2 (en) 2009-01-16 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
JP2014139856A (ja) * 2009-01-22 2014-07-31 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015181175A (ja) * 2010-08-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2017045499A (ja) * 2015-08-25 2017-03-02 株式会社Ｊｏｌｅｄ レジスタ回路、駆動回路および表示装置
KR101772246B1 (ko) 2010-02-23 2017-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 반도체 장치, 및 그 구동 방법
JP2018508042A (ja) * 2015-03-24 2018-03-22 深▲セン▼市華星光電技術有限公司 Ｐｍｏｓゲート電極駆動回路
JP2018510447A (ja) * 2015-03-31 2018-04-12 深▲セン▼市華星光電技術有限公司 シフトレジスタ回路
JP2018063442A (ja) * 2009-07-07 2018-04-19 株式会社半導体エネルギー研究所 表示装置
US10205452B2 (en) 2014-09-30 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
CN109427294A (zh) * 2017-08-30 2019-03-05 乐金显示有限公司 有机发光二极管显示装置
CN110148389A (zh) * 2019-06-06 2019-08-20 京东方科技集团股份有限公司 移位寄存器、栅极驱动器、显示面板和显示装置
JP2019191586A (ja) * 2010-09-09 2019-10-31 株式会社半導体エネルギー研究所 表示装置
KR20210071910A (ko) * 2009-08-07 2021-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
CN115798413A (zh) * 2021-03-24 2023-03-14 京东方科技集团股份有限公司 显示基板和显示装置
US12131706B2 (en) 2008-11-28 2024-10-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6424504A (en) * 1987-07-20 1989-01-26 Sharp Kk Logic circuit device
JPH02198216A (ja) * 1989-01-26 1990-08-06 Matsushita Electric Works Ltd フリップフロップ回路
JPH03163911A (ja) * 1989-11-22 1991-07-15 Hitachi Ltd インバータの回路
JPH08195670A (ja) * 1995-01-14 1996-07-30 Toshiba Microelectron Corp 低電圧出力回路及び半導体装置
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP2000049585A (ja) * 1998-07-31 2000-02-18 Fujitsu Ltd 出力バッファ回路
JP2001160615A (ja) * 1999-09-22 2001-06-12 Toshiba Corp スタック型ｍｏｓトランジスタ保護回路
JP2002133890A (ja) * 2000-10-24 2002-05-10 Alps Electric Co Ltd シフトレジスタ
JP2002328643A (ja) * 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2003032096A (ja) * 2001-07-11 2003-01-31 Casio Comput Co Ltd 電子装置
JP2003101406A (ja) * 2001-09-20 2003-04-04 Matsushita Electric Ind Co Ltd 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置
JP2003249848A (ja) * 2002-02-26 2003-09-05 Matsushita Electric Ind Co Ltd 信号伝送回路の駆動方法
JP2004222256A (ja) * 2002-12-25 2004-08-05 Semiconductor Energy Lab Co Ltd 半導体装置およびこれを用いた表示装置並びに電子機器
JP2005234580A (ja) * 2004-02-20 2005-09-02 Samsung Electronics Co Ltd パルス補償器、これを有する画像表示装置、及び画像表示装置の駆動方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6424504A (en) * 1987-07-20 1989-01-26 Sharp Kk Logic circuit device
JPH02198216A (ja) * 1989-01-26 1990-08-06 Matsushita Electric Works Ltd フリップフロップ回路
JPH03163911A (ja) * 1989-11-22 1991-07-15 Hitachi Ltd インバータの回路
JPH08195670A (ja) * 1995-01-14 1996-07-30 Toshiba Microelectron Corp 低電圧出力回路及び半導体装置
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP2000049585A (ja) * 1998-07-31 2000-02-18 Fujitsu Ltd 出力バッファ回路
JP2001160615A (ja) * 1999-09-22 2001-06-12 Toshiba Corp スタック型ｍｏｓトランジスタ保護回路
JP2002133890A (ja) * 2000-10-24 2002-05-10 Alps Electric Co Ltd シフトレジスタ
JP2002328643A (ja) * 2001-04-27 2002-11-15 Semiconductor Energy Lab Co Ltd 表示装置の駆動回路
JP2002335153A (ja) * 2001-05-11 2002-11-22 Semiconductor Energy Lab Co Ltd パルス出力回路、シフトレジスタ、および表示装置
JP2003032096A (ja) * 2001-07-11 2003-01-31 Casio Comput Co Ltd 電子装置
JP2003101406A (ja) * 2001-09-20 2003-04-04 Matsushita Electric Ind Co Ltd 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置
JP2003249848A (ja) * 2002-02-26 2003-09-05 Matsushita Electric Ind Co Ltd 信号伝送回路の駆動方法
JP2004222256A (ja) * 2002-12-25 2004-08-05 Semiconductor Energy Lab Co Ltd 半導体装置およびこれを用いた表示装置並びに電子機器
JP2005234580A (ja) * 2004-02-20 2005-09-02 Samsung Electronics Co Ltd パルス補償器、これを有する画像表示装置、及び画像表示装置の駆動方法

Cited By (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101939791A (zh) * 2008-02-19 2011-01-05 夏普株式会社 移位寄存器电路和显示装置以及移位寄存器电路的驱动方法
WO2009104307A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
KR20190091370A (ko) * 2008-11-28 2019-08-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
US12131706B2 (en) 2008-11-28 2024-10-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
JP7174182B2 (ja) 2008-11-28 2022-11-17 株式会社半導体エネルギー研究所 表示装置
JP2022115867A (ja) * 2008-11-28 2022-08-09 株式会社半導体エネルギー研究所 表示装置
US12046203B2 (en) 2008-11-28 2024-07-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US11776483B2 (en) 2008-11-28 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
JP2023091780A (ja) * 2008-11-28 2023-06-30 株式会社半導体エネルギー研究所 表示装置
KR20180107284A (ko) * 2008-11-28 2018-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
US10008519B1 (en) 2008-11-28 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US8605028B2 (en) 2008-11-28 2013-12-10 Sharp Kabushiki Kaisha Scanning signal line drive circuit, shift register and display device
JP7296529B1 (ja) 2008-11-28 2023-06-22 株式会社半導体エネルギー研究所 表示装置
JP2023029336A (ja) * 2008-11-28 2023-03-03 株式会社半導体エネルギー研究所 表示装置
US8902144B2 (en) 2008-11-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US8902374B2 (en) 2008-11-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
JP7228744B1 (ja) 2008-11-28 2023-02-24 株式会社半導体エネルギー研究所 表示装置
US11527208B2 (en) 2008-11-28 2022-12-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
WO2010061657A1 (ja) * 2008-11-28 2010-06-03 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、および表示装置
KR101618913B1 (ko) * 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
KR101959185B1 (ko) 2008-11-28 2019-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
US9337184B2 (en) 2008-11-28 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US11250785B2 (en) 2008-11-28 2022-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US10971075B2 (en) 2008-11-28 2021-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US10629134B2 (en) 2008-11-28 2020-04-21 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
JP2017085110A (ja) * 2008-11-28 2017-05-18 株式会社半導体エネルギー研究所 表示装置
KR102052859B1 (ko) 2008-11-28 2019-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
KR101901542B1 (ko) 2008-11-28 2018-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
KR102006597B1 (ko) 2008-11-28 2019-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
KR20170116225A (ko) * 2008-11-28 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
JP2017191628A (ja) * 2008-11-28 2017-10-19 株式会社半導体エネルギー研究所 半導体装置
WO2010061723A1 (en) * 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US9941308B2 (en) 2008-11-28 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
US10304873B2 (en) 2008-11-28 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
KR20190028563A (ko) * 2008-11-28 2019-03-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
WO2010067641A1 (ja) * 2008-12-10 2010-06-17 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
US8587508B2 (en) 2008-12-10 2013-11-19 Sharp Kabushiki Kaisha Scanning signal line drive circuit, shift register, and drive method of driving shift register
JP5318117B2 (ja) * 2008-12-10 2013-10-16 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
US10332610B2 (en) 2009-01-16 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US8736539B2 (en) 2009-01-16 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US11468857B2 (en) 2009-01-16 2022-10-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US11151953B2 (en) 2009-01-16 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US8363000B2 (en) 2009-01-16 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US11735133B2 (en) 2009-01-16 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US10741138B2 (en) 2009-01-16 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US12027133B2 (en) 2009-01-16 2024-07-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
JP2017142877A (ja) * 2009-01-22 2017-08-17 株式会社半導体エネルギー研究所 シフトレジスタ及び半導体装置
KR20180113485A (ko) * 2009-01-22 2018-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 구동방법
US11551596B2 (en) 2009-01-22 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US10878736B2 (en) 2009-01-22 2020-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
KR101852558B1 (ko) * 2009-01-22 2018-06-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 구동방법
US12062310B2 (en) 2009-01-22 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
KR102036228B1 (ko) 2009-01-22 2019-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 구동방법
JP2014139856A (ja) * 2009-01-22 2014-07-31 Semiconductor Energy Lab Co Ltd 半導体装置
US10896633B2 (en) 2009-01-22 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
JP2018124549A (ja) * 2009-01-22 2018-08-09 株式会社半導体エネルギー研究所 表示装置
KR20170045191A (ko) * 2009-01-22 2017-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 구동방법
JP2015064585A (ja) * 2009-02-12 2015-04-09 株式会社半導体エネルギー研究所 駆動回路、電子機器
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US9048117B2 (en) 2009-02-12 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US10147742B2 (en) 2009-07-07 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Display device
US12100708B2 (en) 2009-07-07 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device
US10361221B2 (en) 2009-07-07 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Display device
US10411038B2 (en) 2009-07-07 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device
US10985186B1 (en) 2009-07-07 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Display device
US11018159B2 (en) 2009-07-07 2021-05-25 Semiconductor Energy Laboratory Co., Ltd. Display device
US11476280B2 (en) 2009-07-07 2022-10-18 Semiconductor Energy Laboratory Co., Ltd. Display device
US10692891B2 (en) 2009-07-07 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Display device
US11824060B2 (en) 2009-07-07 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2018063442A (ja) * 2009-07-07 2018-04-19 株式会社半導体エネルギー研究所 表示装置
KR102455525B1 (ko) * 2009-08-07 2022-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
KR20210071910A (ko) * 2009-08-07 2021-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
KR102712473B1 (ko) 2009-08-07 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
US11222906B2 (en) 2010-02-23 2022-01-11 Semiconductor Energy Laboratory Co., Ltd. Display device, semiconductor device, and driving method thereof
US11749685B2 (en) 2010-02-23 2023-09-05 Semiconductor Energy Laboratory Co., Ltd. Display device, semiconductor device, and driving method thereof
KR101772246B1 (ko) 2010-02-23 2017-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 반도체 장치, 및 그 구동 방법
US9443880B2 (en) 2010-08-06 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015181175A (ja) * 2010-08-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
WO2012029671A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 半導体装置、半導体装置ユニット、アクティブマトリクス基板、液晶パネル、および液晶表示装置
US9076756B2 (en) 2010-09-02 2015-07-07 Sharp Kabushiki Kaisha Semiconductor device, semiconductor device unit, active matrix substrate, liquid crystal panel, and liquid crystal display
US11688358B2 (en) 2010-09-09 2023-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12100366B2 (en) 2010-09-09 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11501728B2 (en) 2010-09-09 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2019191586A (ja) * 2010-09-09 2019-10-31 株式会社半導体エネルギー研究所 表示装置
US10957267B2 (en) 2010-09-09 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2021021952A (ja) * 2010-09-09 2021-02-18 株式会社半導体エネルギー研究所 表示装置
JP2019207418A (ja) * 2010-09-09 2019-12-05 株式会社半導体エネルギー研究所 表示装置
JP2012257206A (ja) * 2011-04-29 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体記憶装置
US10205452B2 (en) 2014-09-30 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
JP2018508042A (ja) * 2015-03-24 2018-03-22 深▲セン▼市華星光電技術有限公司 Ｐｍｏｓゲート電極駆動回路
JP2018510447A (ja) * 2015-03-31 2018-04-12 深▲セン▼市華星光電技術有限公司 シフトレジスタ回路
JP2017045499A (ja) * 2015-08-25 2017-03-02 株式会社Ｊｏｌｅｄ レジスタ回路、駆動回路および表示装置
CN109427294B (zh) * 2017-08-30 2021-08-03 乐金显示有限公司 有机发光二极管显示装置
CN109427294A (zh) * 2017-08-30 2019-03-05 乐金显示有限公司 有机发光二极管显示装置
CN110148389A (zh) * 2019-06-06 2019-08-20 京东方科技集团股份有限公司 移位寄存器、栅极驱动器、显示面板和显示装置
CN110148389B (zh) * 2019-06-06 2021-10-12 京东方科技集团股份有限公司 移位寄存器、栅极驱动器、显示面板和显示装置
CN115798413B (zh) * 2021-03-24 2023-09-22 京东方科技集团股份有限公司 显示基板和显示装置
CN115798413A (zh) * 2021-03-24 2023-03-14 京东方科技集团股份有限公司 显示基板和显示装置

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