JP2017045499A

JP2017045499A - レジスタ回路、駆動回路および表示装置

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Publication number: JP2017045499A
Application number: JP2016114611A
Authority: JP
Inventors: 寛藤村; Hiroshi Fujimura
Original assignee: Joled Inc
Current assignee: Joled Inc
Priority date: 2015-08-25
Filing date: 2016-06-08
Publication date: 2017-03-02
Anticipated expiration: 2036-06-08
Also published as: JP6561381B2

Abstract

【課題】電流リークに起因する動作破綻を低減することの可能なレジスタ回路ならびにそれを備えた駆動回路および表示装置を提供する。【解決手段】レジスタ回路は、出力回路、入力回路およびリセット回路を備えている。出力回路は、第１制御端子と出力端子との間に第１トランジスタを有し、第１電源端子と出力端子との間に第２トランジスタを有している。入力回路は、入力端子と第１トランジスタのゲート端子との間に第３トランジスタを有し、第２制御端子と第３トランジスタのゲート端子との間に、ゲート端子が入力端子に接続された第４トランジスタを有している。リセット回路は、第２電源端子と第１トランジスタのゲート端子との間に第５トランジスタを有し、第３制御端子、第５トランジスタのゲート端子および第２トランジスタのゲート端子を接続する第６導電パスを有している。【選択図】図４

Description

本技術は、レジスタ回路、駆動回路および表示装置に関する。

フラットパネル型の表示装置や、Ｘ−Ｙアドレス型の固体撮像装置では、行列状に配置された複数の画素が、走査回路によって、例えば行単位で順次選択され、選択された行の各画素に対して信号が書き込まれたり、選択された行の各画素から信号が読み出される。上記の走査回路では、一般的に、シフトレジスタ回路が用いられる（例えば、特許文献１参照）。

特開２００６−２４３５０号公報

ところで、上記の走査回路では、電流リークに起因する動作破綻が問題となっている。

本技術はかかる問題点に鑑みてなされたものであり、その目的は、電流リークに起因する動作破綻を低減することの可能なレジスタ回路ならびにそれを備えた駆動回路および表示装置を提供することにある。

本技術の一実施の形態に係るレジスタ回路は、出力回路および入力回路を備えている。出力回路は、第１制御端子と出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と出力端子との間の第２導電パスに設けられた第２トランジスタとを有している。入力回路は、入力端子と第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、第２制御端子と第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が入力端子に接続された第４トランジスタとを有している。本技術の一実施の形態に係るレジスタ回路は、リセット回路をさらに備えていてもよい。リセット回路は、第２電源端子と第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタを有している。

本技術の一実施の形態に係る第１の駆動回路は、複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、シフトレジスタ回路に接続された複数の制御信号線とを備えている。複数のレジスタ回路における一部の複数の第１のレジスタ回路は、出力回路および入力回路を有している。出力回路は、複数の制御信号線のうちの第１の制御信号線に接続された第１制御端子と第１出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と第１出力端子との間の第２導電パスに設けられた第２トランジスタとを有している。入力回路は、第１入力端子と第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、複数の制御信号線のうちの第２の制御信号線に接続された第２制御端子と第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が第１入力端子に接続された第４トランジスタとを有している。本技術の一実施の形態に係る第１の駆動回路において、複数のレジスタ回路における一部の複数の第１のレジスタ回路は、リセット回路をさらに備えていてもよい。リセット回路は、第２電源端子と第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタと、複数の制御信号線のうちの第３の制御信号線に接続された第３制御端子および第５トランジスタのゲート端子を接続する第６導電パスとを有している。

本技術の一実施の形態に係る第１の表示装置は、複数の画素が行列状に配置されてなる画素アレイ部と、複数の画素を駆動する駆動回路とを備えている。駆動回路は、複数の画素を所定の単位ごとに走査する走査回路と、走査回路を制御する制御回路とを有している。走査回路は、上記の第１の駆動回路と同一の構成要素を有している。

本技術の一実施の形態に係るレジスタ回路、第１の駆動回路および第１の表示装置では、入力信号の伝達経路である第３導電パス内に第３トランジスタが設けられている。さらに、第２制御端子と第３トランジスタのゲート端子との間の第４導電パス内に、入力信号の入力に応じてオンオフする第４トランジスタが設けられている。これにより、第３トランジスタが設けられていない場合と比べて、入力端子から第２電源端子への貫通電流が抑制される。また、第４トランジスタがオフの間は、第３トランジスタが高抵抗となっているので、入力端子から第２電源端子への貫通電流が抑制される。

本技術の一実施の形態に係る第２の駆動回路は、複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、シフトレジスタ回路にクロック信号を印加する制御回路とを備えている。初段を除く複数のレジスタ回路は、前段のレジスタ回路の出力信号が入力信号としてドレインに入力される入力トランジスタと、入力トランジスタのソース電圧もしくはソース電圧と相関のある電圧に基づいて、ソースから出力される出力信号を制御する出力トランジスタと、出力トランジスタのゲート−ソース間電圧を保持する保持容量とを有している。初段を除く複数のレジスタ回路は、さらに、入力トランジスタがオフしている時の、入力トランジスタのゲート電圧を、制御回路から入力されるクロック信号に基づいて安定化する。

本技術の一実施の形態に係る第２の表示装置は、複数の画素が行列状に配置されてなる画素アレイ部と、複数の画素を駆動する駆動回路とを備えている。駆動回路は、複数の画素を所定の単位ごとに走査する走査回路と、走査回路を制御する制御回路とを有している。走査回路は、上記の第２の駆動回路と同一の構成要素を有している。

本技術の一実施の形態に係る第２の駆動回路および第２の表示装置では、初段を除く複数のレジスタ回路において、入力トランジスタがオフしている時の、入力トランジスタのゲート電圧が、制御回路から入力されるクロック信号に基づいて安定化される。これにより、安定化回路が設けられていない場合と比べて、入力トランジスタを流れる貫通電流が抑制される。

本技術の一実施の形態に係るレジスタ回路、第１の駆動回路および第１の表示装置によれば、入力端子から第２電源端子への貫通電流を抑制するようにしたので、電流リークに起因する動作破綻を低減することができる。

本技術の一実施の形態に係る第２の駆動回路および第２の表示装置によれば、入力トランジスタがオフしている時の、入力トランジスタの貫通電流を抑制するようにしたので、電流リークに起因する動作破綻を低減することができる。

なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

本技術による第１の実施の形態に係る表示装置の概略構成図である。各画素の回路構成の一例を表す図である。ライトスキャナの回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。シフトレジスタ回路の入出力波形の一例を表す図である。消光から発光までの間の画素の動作の一例を表す図である。比較例に係るライトスキャナの回路構成の一例を表す図である。比較例に係るレジスタ回路の回路構成の一例を表す図である。比較例に係るシフトレジスタ回路の入出力波形の一例を表す図である。比較例に係るシフトレジスタ回路の入出力波形の一例を表す図である。入力回路の回路構成の一例を表す図である。リセット回路の回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。入力回路の回路構成の一例を表す図である。入力回路の回路構成の一例を表す図である。本技術による第２の実施の形態に係る表示装置におけるレジスタ回路の回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。出力安定化回路の回路構成の一例を表す図である。レジスタ回路の回路構成の一例を表す図である。上記各実施の形態の発光装置の一適用例の外観を表す斜視図である。

以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（表示装置）
２．変形例（表示装置）
３．第２の実施の形態（表示装置）
４．適用例（電子機器）

＜１．第１の実施の形態＞
[構成]
図１は、本技術の第１の実施の形態に係る表示装置１の概略構成を表したものである。表示装置１は、例えば、画素アレイ部１０、コントローラ２０およびドライバ３０を備えている。コントローラ２０およびドライバ３０が、本技術の「駆動回路」の一具体例に対応する。画素アレイ部１０は、複数の画素１１が行列状に配置されてなる。コントローラ２０およびドライバ３０は、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づいて、複数の画素１１を駆動する。

（画素アレイ部１０）
図２は、画素アレイ部１０に含まれる各画素１１の回路構成の一例を表したものである。画素アレイ部１０は、コントローラ２０およびドライバ３０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号Ｄｉｎおよび同期信号Ｔｉｎに基づく画像を表示する。画素アレイ部１０は、行方向に延在する複数の走査線ＷＳＬおよび複数の電源線ＤＳＬと、列方向に延在する複数の信号線ＤＴＬと、走査線ＷＳＬと信号線ＤＴＬとが互いに交差する箇所ごとに１つずつ設けられた複数の画素１１とを有している。

走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を所定の単位（例えば画素行）ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの、各画素１１への供給に用いられるものであり、信号電圧Ｖｓｉｇを含むデータパルスを各画素１１に供給するものである。電源線ＤＳＬは、各画素１１に電力を供給するものである。

各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御する。画素回路１２は、後述の書込走査によって各画素１１に書き込んだ電圧を保持する機能を有している。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２および保持容量Ｃｓを含んで構成されている。

書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号Ｄｉｎに対応した信号電圧Ｖｓｉｇの印加を制御する。具体的には、書込トランジスタＴｒ２は、信号線ＤＴＬの電圧をサンプリングするとともに、サンプリングにより得られた電圧を駆動トランジスタＴｒ１のゲートに書き込む。駆動トランジスタＴｒ１は、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動する。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御する。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。保持容量Ｃｓは、後述の待機期間中に駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを一定に保持する役割を有する。なお、画素回路１２は、上述の２Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ１および書込トランジスタＴｒ２は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。

各信号線ＤＴＬは、後述の水平セレクタ３１の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述のライトスキャナ３２の出力端（図示せず）と、書込トランジスタＴｒ２のゲートとに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。

書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソースおよびドレインのうち有機ＥＬ素子１３側の端子に接続されている。

ドライバ３０は、例えば、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３を有している。ライトスキャナ３２は、本技術の「駆動回路」「走査回路」の一具体例に対応する。

水平セレクタ３１は、例えば、制御信号の入力に応じて（同期して）、映像信号処理回路２１から入力されたアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加する。水平セレクタ３１は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、水平セレクタ３１は、ライトスキャナ３２により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号Ｄｉｎに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号Ｄｉｎとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。水平セレクタ３１は、１水平期間ごとに、信号電圧Ｖｓｉｇを含むデータパルスを各信号線ＤＴＬに出力する。水平セレクタ３１は、データパルスとして、信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの２値からなるパルスを各信号線ＤＴＬに出力する。

ライトスキャナ３２は、複数の画素１１を所定の単位ごとに走査する。具体的には、ライトスキャナ３２は、１フレーム期間において、各走査線ＷＳＬに選択パルスを順次、出力する。ライトスキャナ３２は、例えば、制御信号の入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、閾値補正準備や、閾値補正、信号電圧Ｖｓｉｇの書き込み、移動度補正および発光を所望の順番で実行させる。ここで、閾値補正準備とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（具体的にはＶｏｆｓにする）ことを指している。閾値補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書込）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。移動度補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度の大きさに応じて補正する動作を指している。信号書き込みと、移動度補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、ライトスキャナ３２が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、移動度補正とを同時に（もしくは間髪空けずに連続して）行うようになっている。

ライトスキャナ３２は、例えば、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、ライトスキャナ３２は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、書込トランジスタＴｒ２のオンオフ制御を行う。オン電圧Ｖｏｎは、書込トランジスタＴｒ２のオン電圧以上の値となっている。オン電圧Ｖｏｎは、後述の「閾値補正準備期間」や、「閾値補正期間」、「信号書込・移動度補正期間」などにライトスキャナ３２から出力される選択パルスの波高値である。オフ電圧Ｖｏｆｆは、書込トランジスタＴｒ２のオン電圧よりも低い値となっており、かつ、オン電圧Ｖｏｎよりも低い値となっている。

次に、ライトスキャナ３２の回路構成について説明する。図３は、ライトスキャナ３２の回路構成の一例を表す図である。ライトスキャナ３２は、複数のレジスタ回路ＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ）が直列に接続されてなるシフトレジスタ回路３２Ａと、シフトレジスタ回路３２Ａに接続された複数の制御信号線とを有している。レジスタ回路ＳＲが、本技術の「レジスタ回路」の一具体例に対応する。シフトレジスタ回路３２Ａが、本技術の「シフトレジスタ回路」の一具体例に対応する。ライトスキャナ３２は、シフトレジスタ回路３２Ａの出力端子（ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，…，ｏｕｔｎ）に接続された論理回路やバッファ回路等を有していてもよい。

複数の制御信号線は、３本のカットオフ制御線ｃｋ１，ｃｋ２，ｃｋ３と、３本の転送制御線ｅｎ１，ｅｎ２，ｅｎ３とを有している。３本のカットオフ制御線ｃｋ１，ｃｋ２，ｃｋ３と、３本の転送制御線ｅｎ１，ｅｎ２，ｅｎ３とが、本技術の「複数の制御信号線」の一具体例に対応する。カットオフ制御線ｃｋ１が、本技術の「第２の制御信号線」の一具体例に対応する。カットオフ制御線ｃｋ２が、本技術の「第５の制御信号線」の一具体例に対応する。カットオフ制御線ｃｋ３が、本技術の「第３の制御信号線」の一具体例に対応する。転送制御線ｅｎ１が、本技術の「第６の制御信号線」の一具体例に対応する。転送制御線ｅｎ２が、本技術の「第１の制御信号線」の一具体例に対応する。転送制御線ｅｎ３が、本技術の「第４の制御信号線」の一具体例に対応する。

各レジスタ回路ＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ）は、互いに同一の回路構成となっている。複数のレジスタ回路ＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ）は、
複数の制御信号線との接続態様に応じて、３種類に分けられる。複数のレジスタ回路ＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ）における一部の複数のレジスタ回路ＳＲａ（ａ＝１＋３ｍ（ｍは０以上の整数））は、カットオフ制御線ｃｋ１、カットオフ制御線ｃｋ３および転送制御線ｅｎ２に接続されている。レジスタ回路ＳＲａが、本技術の「第１のレジスタ回路」の一具体例に対応する。各レジスタ回路ＳＲａにおいて、後述のイネーブル端子ｅｎが転送制御線ｅｎ２に接続され、後述のクロック端子ｏｎｃｋがカットオフ制御線ｃｋ１に接続され、後述のクロック端子ｏｆｆｃｋがカットオフ制御線ｃｋ３に接続されている。

複数のレジスタ回路ＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ）は、複数のレジスタ回路ＳＲａの他に、複数のレジスタ回路ＳＲｂ（ｂ＝２＋３ｍ（ｍは０以上の整数））および複数のレジスタ回路ＳＲｃ（ｃ＝３＋３ｍ（ｍは０以上の整数））を有している。レジスタ回路ＳＲｂが、本技術の「第２のレジスタ回路」の一具体例に対応する。レジスタ回路ＳＲｃが、本技術の「第３のレジスタ回路」の一具体例に対応する。複数のレジスタ回路ＳＲｂは、カットオフ制御線ｃｋ１、カットオフ制御線ｃｋ２および転送制御線ｅｎ３に接続されている。各レジスタ回路ＳＲｂにおいて、後述のイネーブル端子ｅｎが転送制御線ｅｎ３に接続され、後述のクロック端子ｏｎｃｋがカットオフ制御線ｃｋ２に接続され、後述のクロック端子ｏｆｆｃｋがカットオフ制御線ｃｋ１に接続されている。複数のレジスタ回路ＳＲｃは、カットオフ制御線ｃｋ２、カットオフ制御線ｃｋ３および転送制御線ｅｎ１に接続されている。各レジスタ回路ＳＲｃにおいて、後述のイネーブル端子ｅｎが転送制御線ｅｎ１に接続され、後述のクロック端子ｏｎｃｋがカットオフ制御線ｃｋ３に接続され、後述のクロック端子ｏｆｆｃｋがカットオフ制御線ｃｋ２に接続されている。

図４は、各レジスタ回路ＳＲの回路構成の一例を表したものである。各レジスタ回路ＳＲは、例えば、出力回路３２ａ、入力回路３２ｂおよびリセット回路３２ｃを有している。出力回路３２ａが、本技術の「出力回路」の一具体例に対応する。入力回路３２ｂが、本技術の「入力回路」の一具体例に対応する。リセット回路３２ｃが、本技術の「リセット回路」の一具体例に対応する。

出力回路３２ａは、イネーブル端子ｅｎと出力端子ｏｕｔとの間の導電パスｐ１に設けられたトランジスタＴｒ１１と、電源端子ｓｓと出力端子ｏｕｔとの間の導電パスｐ２に設けられたトランジスタＴｒ１２とを有している。ここで、「導電パス」とは、単に配線で接続されている態様だけでなく、電気回路としてのパスが存在していることも含む概念である。出力回路３２ａは、トランジスタＴｒ１１のゲート端子と出力端子ｏｕｔとの電位差を保持する保持容量Ｃｓ２をさらに有している。電源端子ｓｓは、出力端子ｏｕｔの電圧をＬｏにするための固定電圧Ｖｓｓが印加される端子である。

イネーブル端子ｅｎが、本技術の「第１制御端子」の一具体例に対応する。出力端子ｏｕｔが、本技術の「出力端子」の一具体例に対応する。導電パスｐ１が、本技術の「第１導電パス」の一具体例に対応する。トランジスタＴｒ１１が、本技術の「第１トランジスタ」の一具体例に対応する。電源端子ｓｓが、本技術の「第１電源端子」の一具体例に対応する。導電パスｐ２が、本技術の「第２導電パス」の一具体例に対応する。トランジスタＴｒ１２が、本技術の「第２トランジスタ」の一具体例に対応する。保持容量Ｃｓ２が、本技術の「保持容量」の一具体例に対応する。

入力回路３２ｂは、出力回路３２ａの入力端子（トランジスタＴｒ１１のゲート端子Ａ）に、入力端子ｉｎに入力された入力信号を出力する。入力回路３２ｂは、入力端子ｉｎとトランジスタＴｒ１１のゲート端子Ａとの間の導電パスｐ３に設けられたトランジスタＴｒ１３と、クロック端子ｏｎｃｋとトランジスタＴｒ１３のゲート端子との間の導電パスｐ４に設けられ、かつゲート端子が入力端子ｉｎに接続されたトランジスタＴｒ１５とを有している。

入力端子ｉｎが、本技術の「入力端子」の一具体例に対応する。導電パスｐ３が、本技術の「第３導電パス」の一具体例に対応する。トランジスタＴｒ１３が、本技術の「第３トランジスタ」の一具体例に対応する。クロック端子ｏｎｃｋが、本技術の「第２制御端子」の一具体例に対応する。導電パスｐ４が、本技術の「第４導電パス」の一具体例に対応する。トランジスタＴｒ１５が、本技術の「第４トランジスタ」の一具体例に対応する。

リセット回路３２ｃは、出力回路３２ａの入力端子（トランジスタＴｒ１１のゲート端子Ａ）の電圧を、所定の値にリセットする。リセット回路３２ｃは、電源端子ｓｓ２とトランジスタＴｒ１１のゲート端子との間の導電パスｐ５に設けられたトランジスタＴｒ１４と、クロック端子ｏｆｆｃｋ、トランジスタＴｒ１４のゲート端子およびトランジスタＴｒ１２のゲート端子を接続する導電パスｐ６とを有している。電源端子ｓｓ２は、トランジスタＴｒ１１のゲート端子Ａの電圧をＬｏにするための固定電圧Ｖｓｓ２が印加される端子である。固定電圧Ｖｓｓ２は、例えば、トランジスタＴｒ１４の閾値電圧（例えば、−３Ｖ）となっている。

電源端子ｓｓ２が、本技術の「第２電源端子」の一具体例に対応する。導電パスｐ５が、本技術の「第５導電パス」の一具体例に対応する。トランジスタＴｒ１４が、本技術の「第５トランジスタ」の一具体例に対応する。クロック端子ｏｆｆｃｋが、本技術の「第３制御端子」の一具体例に対応する。導電パスｐ６が、本技術の「第６導電パス」の一具体例に対応する。

電源スキャナ３３は、例えば、制御信号の入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択する。電源スキャナ３３は、例えば、２種類の電圧（Ｖｃｃ、Ｖｓｓ）を出力可能となっている。具体的には、電源スキャナ３３は、電源線ＤＳＬを介して、ライトスキャナ３２により選択された画素１１へ２種類の電圧（Ｖｃｃ、Ｖｓｓ）を供給する。固定電圧Ｖｓｓは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも低い電圧値である。固定電圧Ｖｃｃは、電圧（Ｖｅｌ＋Ｖｃａｔｈ）よりも高い電圧値である。

ここで、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。なお、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５は、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５がデプレッション型であるものとして、以下の説明がなされているが、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５がエンハンスメント型であってもよい。

（コントローラ２０）
次に、コントローラについて説明する。コントローラ２０は、例えば、映像信号処理回路２１、タイミング生成回路２２および電源回路２３を有している。タイミング生成回路２２は、本技術の「制御回路」の一具体例に対応する。映像信号処理回路２１は、例えば、外部から入力されたデジタルの映像信号Ｄｉｎに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Ｖｓｉｇを生成する。映像信号処理回路２１は、例えば、生成した信号電圧Ｖｓｉｇを水平セレクタ３１に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路２２は、ドライバ３０内の各回路が連動して動作するように制御するものである。タイミング生成回路２２は、例えば、外部から入力された同期信号Ｔｉｎに応じて（同期して）、ドライバ３０内の各回路に対して制御信号を出力する。電源回路２３は、水平セレクタ３１、ライトスキャナ３２、電源スキャナ３３、映像信号処理回路２１およびタイミング生成回路２２等の種々の回路で必要となる種々の固定電圧を生成し、供給する。電源回路２３は、例えば、Ｖｓｓ（＝０Ｖ）、Ｖｓｓ２（＝−３Ｖ）、Ｖｃｃ（＝２０Ｖ）などを生成し、上述の種々の回路に供給する。

次に、ライトスキャナ３２の入出力波形について説明する。図５は、ライトスキャナ３２の入出力波形の一例を表したものである。図５（Ａ）は、転送制御線ｅｎ１およびカットオフ制御線ｃｋ１に印加される制御信号の一例を表したものである。図５（Ｂ）は、転送制御線ｅｎ２およびカットオフ制御線ｃｋ２に印加される制御信号の一例を表したものである。図５（Ｃ）は、転送制御線ｅｎ３およびカットオフ制御線ｃｋ３に印加される制御信号の一例を表したものである。図５（Ｄ）は、シフトレジスタ回路３２Ａの最前のシフト段であるレジスタ回路ＳＲ１の入力端子ｉｎに印加される入力信号ｓｔの一例を表したものである。図５（Ｅ）は、レジスタ回路ＳＲ１の出力端子ｏｕｔ１の信号の一例を表したものである。図５（Ｆ）は、シフトレジスタ回路３２Ａの２番目のシフト段であるレジスタ回路ＳＲ２の出力端子ｏｕｔ２の信号の一例を表したものである。図５（Ｇ）は、シフトレジスタ回路３２Ａの３番目のシフト段であるレジスタ回路ＳＲ３の出力端子ｏｕｔ３の信号の一例を表したものである。図５（Ｈ）は、レジスタ回路ＳＲ１のトランジスタＴｒ１１のゲート端子Ａに入力される信号の一例を表したものである。

タイミング生成回路２２は、カットオフ制御線ｃｋ１〜ｃｋ３に対して、三相のクロック信号（制御信号）を印加するとともに、転送制御線ｅｎ１〜ｅｎ３に対して、三相のイネーブル信号（制御信号）を印加する。三相のイネーブル信号は、位相が互いに異なるだけでなく、アクティブな期間が互いに重複していない共通の波形を有する信号である。タイミング生成回路２２は、例えば、カットオフ制御線ｃｋ１に対して印加するクロック信号と、転送制御線ｅｎ１に対して印加するイネーブル信号との位相を揃える。タイミング生成回路２２は、例えば、カットオフ制御線ｃｋ２に対して印加するクロック信号と、転送制御線ｅｎ２に対して印加するイネーブル信号との位相を揃える。タイミング生成回路２２は、例えば、カットオフ制御線ｃｋ３に対して印加するクロック信号と、転送制御線ｅｎ３に対して印加するイネーブル信号との位相を揃える。

なお、タイミング生成回路２２は、三相のイネーブル信号のアクティブな期間が互いに重複しない範囲内で、転送制御線ｅｎ１に対して印加するイネーブル信号の位相を、カットオフ制御線ｃｋ１に対して印加するクロック信号の位相からずらしてもよい。タイミング生成回路２２は、転送制御線ｅｎ１に対して印加するイネーブル信号の、時刻ｔ１〜ｔ２の期間内のパルスの立ち上がり・立ち下りのタイミングを、カットオフ制御線ｃｋ１に対して印加するクロック信号、時刻ｔ１〜ｔ２の期間内のパルスの立ち上がり・立ち下りのタイミングからずらしてもよい。タイミング生成回路２２は、三相のイネーブル信号のアクティブな期間が互いに重複しない範囲内で、転送制御線ｅｎ２に対して印加するイネーブル信号の位相を、カットオフ制御線ｃｋ２に対して印加するクロック信号の位相からずらしてもよい。タイミング生成回路２２は、転送制御線ｅｎ２に対して印加するイネーブル信号の、時刻ｔ２〜ｔ３の期間内のパルスの立ち上がり・立ち下りのタイミングを、カットオフ制御線ｃｋ２に対して印加するクロック信号、時刻ｔ２〜ｔ３の期間内のパルスの立ち上がり・立ち下りのタイミングからずらしてもよい。タイミング生成回路２２は、三相のイネーブル信号のアクティブな期間が互いに重複しない範囲内で、転送制御線ｅｎ３に対して印加するイネーブル信号の位相を、カットオフ制御線ｃｋ３に対して印加するクロック信号の位相からずらしてもよい。タイミング生成回路２２は、例えば、転送制御線ｅｎ３に対して印加するイネーブル信号の、時刻ｔ３〜ｔ３の期間内のパルスの立ち上がり・立ち下りのタイミングを、カットオフ制御線ｃｋ３に対して印加するクロック信号、時刻ｔ３〜ｔ３の期間内のパルスの立ち上がり・立ち下りのタイミングからずらしてもよい。

タイミング生成回路２２は、クロック信号のＨｉレベル（ハイレベル）をトランジスタＴｒ１１〜Ｔｒ１５の閾値電圧Ｖｔｈよりも高い電圧に設定し、例えば、２０Ｖに設定する。タイミング生成回路２２は、例えば、クロック信号のＬｏレベル（ロウレベル）をトランジスタＴｒ１１〜Ｔｒ１５の閾値電圧Ｖｔｈ以下の電圧に設定し、例えば、トランジスタＴｒ１１〜Ｔｒ１５の閾値電圧Ｖｔｈ（例えば−３Ｖ）に設定する。タイミング生成回路２２は、例えば、イネーブル信号のＨｉレベルを０Ｖよりも高い電圧（例えば２０Ｖ）に設定し、イネーブル信号のＬｏレベルを０Ｖに設定する。タイミング生成回路２２は、例えば、レジスタ回路ＳＲ１の入力端子ｉｎに対して印加する入力信号ｓｔと、カットオフ制御線ｃｋ１に対して印加するクロック信号とが同時にＨｉとなるように、信号位相を合わせる。なお、タイミング生成回路２２は、入力信号ｓｔと、カットオフ制御線ｃｋ１に対して印加するクロック信号とが同時にＨｉとなっている期間が生じる範囲内で、入力信号ｓｔの位相を、カットオフ制御線ｃｋ３に対して印加するクロック信号の位相からずらしてもよい。

シフトレジスタ回路３２Ａでは、時刻ｔ１に、レジスタ回路ＳＲ１の入力端子ｉｎに対する入力信号ｓｔと、カットオフ制御線ｃｋ１に対するクロック信号が入力されると、レジスタ回路ＳＲ１のゲート端子ＡがＨｉにセットされる。時刻ｔ１から１Ｈ後の時刻ｔ２に、転送制御線ｅｎ２に対してイネーブル信号が入力されると、レジスタ回路ＳＲ１のゲート端子Ａの電圧がブートストラップし、トランジスタＴｒ１１がオンする。その結果、レジスタ回路ＳＲ１の出力端子ｏｕｔ１から、転送制御線ｅｎ２の電圧（例えば２０Ｖ)が出力される。時刻ｔ２から１Ｈ後の時刻ｔ３に、カットオフ制御線ｃｋ３に対してクロック信号が入力されると、レジスタ回路ＳＲ１のゲート端子ＡがＬｏ（例えば−３Ｖ）にリセットされる。

時刻ｔ３から１Ｈ後の時刻ｔ４に、カットオフ制御線ｃｋ１に対してイネーブル信号が入力されると、トランジスタＴｒ１３のゲート電圧が、Ｌｏ（例えば−３Ｖ）からＶｓｓ−Ｖｔｈ（例えば０Ｖ−Ｖｔｈ）まで上昇する。なお、ここでのＶｔｈは、トランジスタＴｒ１５の閾値電圧である。例えば、トランジスタＴｒ１３のゲート電圧が３Ｖに上昇する。すると、トランジスタＴｒ１３がオンし、ゲート端子Ａの電圧が０Ｖまで上昇しようとする。トランジスタＴｒ１４がデプレッションとなっている時には、入力端子ｉｎから電源端子ｓｓ２へ貫通電流が流れる。このとき、トランジスタＴｒ１３およびトランジスタＴｒ１４の抵抗比によってゲート端子Ａの電圧がきまる。従って、トランジスタＴｒ１３およびトランジスタＴｒ１４の抵抗比は、トランジスタＴｒ１１がオンしにくくなるような値となっている。例えば、抵抗分割によって、トランジスタＴｒ１３側の抵抗値が高抵抗となり、トランジスタＴｒ１４側の抵抗値が低抵抗となるように、トランジスタＴｒ１３およびトランジスタＴｒ１４の抵抗比が調整されている。

時刻ｔ４から１Ｈ後の時刻ｔ５になる前に、カットオフ制御線ｃｋ１に対するイネーブル信号がＬｏとなると、ゲート端子Ａの電圧は、固定電圧Ｖｓｓ２（例えば−３Ｖ）に固定される。

[動作]
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ１の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。

図６は、１つの画素１１に着目したときの信号線ＤＴＬ、走査線ＷＳＬおよび電源線ＤＳＬに印加される電圧ならびに駆動トランジスタＴｒ１のゲート電圧Ｖｇおよびソース電圧Ｖｓの経時変化の一例を表したものである。

（閾値補正準備期間）
まず、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧に近づける閾値補正の準備を行う。具体的には、走査線ＷＳＬの電圧がＶｏｆｆとなっており、信号線ＤＴＬの電圧がＶｏｆｓとなっており、電源線ＤＳＬの電圧がＶｃｃとなっている時（つまり有機ＥＬ素子１３が発光している時）に、電源スキャナ３３は、制御信号に応じて電源線ＤＳＬの電圧をＶｃｃからＶｓｓに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｓｓまで下がり、有機ＥＬ素子１３が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。次に、電源線ＤＳＬの電圧がＶｓｓとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。

（閾値補正期間）
次に、コントローラ２０およびドライバ３０は、駆動トランジスタＴｒ１の閾値補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、かつ、走査線ＷＳＬの電圧がＶｏｎとなっている間に、電源スキャナ３３は、制御信号に応じて電源線ＤＳＬの電圧をＶｓｓからＶｃｃに上げる（Ｔ３）。すると、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れ、ソース電圧Ｖｓが上昇する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ１がカットオフするまで（ゲート−ソース間電圧ＶｇｓがＶｔｈになるまで）、駆動トランジスタＴｒ１のドレイン−ソース間に電流が流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、ゲート−ソース間電圧ＶｇｓがＶｔｈとなる。

その後、水平セレクタ３１は、制御信号に応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、ライトスキャナ３２が制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ４）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、ゲート−ソース間電圧ＶｇｓをＶｔｈに設定することにより、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１３の発光輝度がばらつくのをなくすることができる。

（待機期間）
その後、待機期間中に、水平セレクタ３１は、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。

（信号書込・移動度補正期間）
待機期間が終了した後（つまり閾値補正が完了した後）、コントローラ２０およびドライバ３０は、映像信号Ｄｉｎに応じた信号電圧Ｖｓｉｇの書き込みと、移動度補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっており、かつ電源線ＤＳＬの電圧がＶｃｃとなっている間に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、駆動トランジスタＴｒ１のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ１のゲート電圧Ｖｇが信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１３のアノード電圧はこの段階ではまだ有機ＥＬ素子１３の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１３はカットオフしている。そのため、ゲート−ソース間の電流は有機ＥＬ素子１３の素子容量Ｃｏｌｅｄに流れ、素子容量Ｃｏｌｅｄが充電されるので、ソース電圧ＶｓがΔＶｓだけ上昇し、やがてゲート−ソース間電圧ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶｓとなる。このようにして、書き込みと同時に移動度補正が行われる。ここで、駆動トランジスタＴｒ１の移動度が大きい程、ΔＶｓも大きくなるので、ゲート−ソース間電圧Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素１１ごとの移動度のばらつきを取り除くことができる。

（発光）
最後に、ライトスキャナ３２は、制御信号に応じて走査線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、駆動トランジスタＴｒ１のゲートがフローティングとなり、駆動トランジスタＴｒ１のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１３に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１３が所望の輝度で発光する。

[効果]
次に、比較例と対比しつつ、本実施の形態の表示装置１における効果について説明する。

図７は、比較例に係るライトスキャナ１３２の回路構成の一例を表したものである。ライトスキャナ１３２は、複数のレジスタ回路ＳＲｄを有するシフトレジスタ回路１３２Ａと、シフトレジスタ回路１３２Ａに接続された２本のクロック線ｃｋ，ｘｃｋとを有している。複数のレジスタ回路ＳＲｄのうち奇数段の入力端子ｉｎが、クロック線ｃｋに接続され、複数のレジスタ回路ＳＲｄのうち偶数段の入力端子ｉｎが、クロック線ｘｃｋに接続されている。各レジスタ回路ＳＲｄの出力端子ｏｕｔが、次段のレジスタ回路ＳＲｄのスタート端子ＳＴに接続されるとともに、前段のレジスタ回路ＳＲｄのエンド端子ＥＤに接続されている。

図８は、図７のレジスタ回路ＳＲｄの回路構成の一例を表したものである。レジスタ回路ＳＲｄは、トランジスタＴｒ２１，Ｔｒ２２および保持容量Ｃｓ２１を含む出力回路と、トランジスタＴｒ２３，Ｔｒ２４を含むスタート回路と、トランジスタＴｒ２５，Ｔｒ２６を含むストップ回路とを有している。トランジスタＴｒ２１，Ｔｒ２２は、入力端子ｉｎと電源端子ｓｓとの間に直列に接続されており、トランジスタＴｒ２１とトランジスタＴｒ２２との接続点が、出力端子ｏｕｔとなっている。保持容量Ｃｓ２１は、トランジスタＴｒ２１のゲート−ソース間に接続されている。トランジスタＴｒ２３，２５がトランジスタＴｒ２１のゲート端子Ａに並列に接続されており、トランジスタＴｒ２４，２６がトランジスタＴｒ２２のゲート端子Ｂに並列に接続されている。トランジスタＴｒ２３，Ｔｒ２４のゲート端子がスタート端子ＳＴに接続されており、トランジスタＴｒ２５，Ｔｒ２６のゲート端子がエンド端子ＥＤに接続されている。

図９は、図７のレジスタ回路ＳＲｄの入出力波形の一例を表したものである。図９（Ａ）は、クロック線ｃｋに印加される制御信号の一例を表したものである。図９（Ｂ）は、クロック線ｘｃｋに印加される制御信号の一例を表したものである。図９（Ｃ）は、スタート端子ＳＴに印加される制御信号の一例を表したものである。図９（Ｄ）は、シフトレジスタ回路１３２Ａの最前のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ１の信号の一例を表したものである。図９（Ｅ）は、シフトレジスタ回路１３２Ａの２番目のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ２の信号の一例を表したものである。図９（Ｆ）は、シフトレジスタ回路１３２Ａの３番目のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ３の信号の一例を表したものである。

図１０は、図７のレジスタ回路ＳＲｄの入出力波形の一例を表したものである。図１０（Ａ）は、スタート端子ＳＴに印加される制御信号の一例を表したものである。図１０（Ｂ）は、エンド端子ＥＤに印加される制御信号の一例を表したものである。図１０（Ｃ）は、クロック線ｃｋに印加される制御信号の一例を表したものである。図１０（Ｄ）は、トランジスタＴｒ２１のゲート端子Ａに印加される電圧制御信号の一例を表したものである。図１０（Ｄ）は、トランジスタＴｒ２１のゲート端子Ａに印加される信号の一例を表したものである。図１０（Ｅ）は、トランジスタＴｒ２２のゲート端子Ｂに印加される信号の一例を表したものである。図１０（Ｆ）は、シフトレジスタ回路１３２Ａの１番目のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ１の信号の一例を表したものである。

比較例では、２本のクロック線ｃｋ，ｘｃｋに対して、二相のクロック信号が印加される。このとき、スタートパルスが、１番目のシフト段であるレジスタ回路ＳＲｄのスタート端子ＳＴに対して印加されると、ゲート端子ＡにＨｉ（＝Ｖｄｄ）が印加される。次に、クロック線ｃｋへクロック信号が入力されると、トランジスタＴｒ２１がオンし、１番目のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ１には、スタートパルスに対応するパルスが出力される。次に、クロック線ｃｋへのクロック信号の入力が停止されるので、出力端子ｏｕｔ１からの信号出力が停止する。

ところで、上記のレジスタ回路ＳＲｄでは、例えば、１番目のシフト段であるレジスタ回路ＳＲｄの出力端子ｏｕｔ１から、スタートパルスに対応するパルスが出力されているときに、ゲート端子ＡからトランジスタＴｒ２５を介して電流リークが起こることがある。この場合、電流リークに起因して、出力端子ｏｕｔ１からの信号出力が低下する虞がある。出力端子ｏｕｔ１からの信号出力が低下した場合、信号出力の振幅が不十分となり、各画素１１のマトリクス駆動が行えなくなる可能性がある。

一方、本実施の形態では、入力信号の伝達経路である導電パスｐ３内にトランジスタＴｒ１３が設けられている。さらに、クロック端子ｏｎｃｋとトランジスタＴｒ１３のゲート端子との間の導電パスｐ４内に、入力信号の入力に応じてオンオフするトランジスタＴｒ１５が設けられている。これにより、トランジスタＴｒ１５が設けられていない場合と比べて、入力端子ｉｎから電源端子ｓｓ２への貫通電流が抑制される。また、トランジスタＴｒ１５がオフの間は、トランジスタＴｒ１３が高抵抗となっているので、入力端子ｉｎから電源端子ｓｓ２への貫通電流が抑制される。その結果、電流リークに起因する動作破綻を低減することができる。

また、本実施の形態において、トランジスタＴｒ１１〜Ｔｒ１６が全て、ｎチャネルＭＯＳ型の薄膜トランジスタである場合には、製造プロセスを簡素化することができる。

＜２．変形例＞
以下に、上記実施の形態の表示装置１の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置１と共通する構成要素についての説明は、適宜、省略されるものとする。

[変形例Ａ]
上記実施の形態において、電源スキャナ３３が、シフトレジスタ回路３２Ａを有していてもよい。また、上記実施の形態では、複数の電源線ＤＳＬが電源スキャナ３３によって走査されていたが、複数の電源線ＤＳＬに対して固定電圧が印加されてもよい。ただし、その場合には、コントローラ２０およびドライバ３０は、全ての電源線ＤＳＬが固定電圧となっていても、閾値補正や、移動度補正、信号書き込みができるように調整された電圧波形を、複数の走査線ＷＳＬや、複数の信号線ＤＴＬに印加する。本変形例において、電源スキャナ３３にシフトレジスタ回路３２Ａが設けられている場合には、電源スキャナ３３において、電流リークに起因する動作破綻を低減することができる。

[変形例Ｂ]
上記実施の形態において、入力回路３２ｂは、例えば、図１１に示したように、導電パスｐ３内に、トランジスタＴｒ１６をさらに有していてもよい。トランジスタＴｒ１６が、本技術の「第６トランジスタ」の一具体例に対応する。トランジスタＴｒ１６は、例えば、導電パスｐ３内のうち、トランジスタＴｒ１３よりもトランジスタＴｒ１１のゲート端子寄りの位置に設けられており、かつゲート端子が入力端子ｉｎに接続されている。このとき、トランジスタＴｒ１６は、他のトランジスタ（例えば、トランジスタＴｒ１１等）と同様、ｎチャネルＭＯＳ型の薄膜トランジスタであることが好ましい。このようにした場合には、トランジスタＴｒ１１のゲート端子Ａの電圧が、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割によって決定される。従って、本変形例では、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割の設定によって、トランジスタＴｒ１１のゲート端子Ａの電圧の、貫通電流による増大量を効果的に抑えることができる。その結果、電流リークに起因する動作破綻を低減することができる。

[変形例Ｃ]
上記実施の形態において、リセット回路３２ｃは、例えば、図１２に示したように、導電パスｐ５内に、トランジスタＴｒ１７をさらに有していてもよい。トランジスタＴｒ１７は、導電パスｐ５内のうち、トランジスタＴｒ１４のゲート端子とクロック端子ｏｆｆｃｋとの間の位置に設けられており、かつゲート端子が電源端子ｄｄに接続されている。電源回路２３は、電源端子ｄｄに対して、例えば、Ｖｄｄ＝５Ｖを印加する。本変形例では、導電パスｐ５内にトランジスタＴｒ１７が設けられている。これにより、例えば、トランジスタＴｒ１７の閾値電圧が０Ｖの場合、トランジスタＴｒ１２，Ｔｒ１４のゲートには、Ｖｄｄ−Ｖｔｈ＝５−（０）＝５Ｖの電圧が印加される。一方、導電パスｐ５内にトランジスタＴｒ１７が設けられていない場合、トランジスタＴｒ１２，Ｔｒ１４のゲートには、クロック端子ｏｆｆｃｋのＨｉ電圧（２０Ｖ）が印加される。つまり、導電パスｐ５内にトランジスタＴｒ１７が設けられることにより、トランジスタＴｒ１２，Ｔｒ１４のゲートへの印加電圧が抑えられる。その結果、トランジスタＴｒ１２，Ｔｒ１４の特性劣化（閾値変動）が抑制されるので、トランジスタＴｒ１２，Ｔｒ１４の信頼性が向上する。

[変形例Ｄ]
上記実施の形態において、出力回路３２ａは、例えば、図１３に示したように、トランジスタＴｒ１２と並列に接続されたトランジスタＴｒ１８をさらに有していてもよい。トランジスタＴｒ１８は、出力端子ｏｕｔと電源端子ｓｓとの間に設けられている。トランジスタＴｒ１８のソースまたはドレインが出力端子ｏｕｔに接続されており、トランジスタＴｒ１８のソースおよびドレインのうち出力端子ｏｕｔに未接続の端子が電源端子ｓｓに接続されている。トランジスタＴｒ１８のゲートがクロック端子ｏｎｃｋに接続されている。

本変形例では、トランジスタＴｒ１２と並列に配置されたトランジスタＴｒ１８のゲートがクロック端子ｏｎｃｋに接続されている。これにより、例えば、時刻ｔ１に、レジスタ回路ＳＲ１の入力端子ｉｎに対する入力信号ｓｔと、カットオフ制御線ｃｋ１に対するクロック信号が入力され、レジスタ回路ＳＲ１のゲート端子ＡがＨｉにセットされたときに、出力端子ｏｕｔがＶｓｓに固定される。これにより、出力端子ｏｕｔがフローティングとなっている場合に生じる、クロック信号の出力端子ｏｕｔへの飛び込みが抑えられる。その結果、出力端子ｏｕｔにおける出力波形のノイズが低減するので、レジスタ回路１の誤動作を抑えることができ、レジスタ回路１の動作が安定する。

なお、本変形例において、入力回路３２ｂが、上記変形例Ｂに記載のトランジスタＴｒ１６をさらに有していてもよい。これにより、電流リークに起因する動作破綻を低減することができる。また、本変形例において、リセット回路３２ｃが、上記変形例Ｃに記載のトランジスタＴｒ１７をさらに有していてもよい。これにより、例えば、トランジスタＴｒ１７の閾値電圧が０Ｖの場合、トランジスタＴｒ１２，Ｔｒ１４のゲートには、Ｖｄｄ−Ｖｔｈ＝５−（０）＝５Ｖの電圧が印加される。一方、導電パスｐ５内にトランジスタＴｒ１７が設けられていない場合、トランジスタＴｒ１２，Ｔｒ１４のゲートには、クロック端子ｏｆｆｃｋのＨｉ電圧（２０Ｖ）が印加される。つまり、導電パスｐ５内にトランジスタＴｒ１７が設けられることにより、トランジスタＴｒ１２，Ｔｒ１４のゲートへの印加電圧が抑えられる。その結果、トランジスタＴｒ１２，Ｔｒ１４の特性劣化（閾値変動）が抑制されるので、トランジスタＴｒ１２，Ｔｒ１４の信頼性が向上する。

[変形例Ｅ]
上記実施の形態において、例えば、図１４に示したように、トランジスタＴｒ１２のゲートが、トランジスタＴｒ１４のゲートに接続された配線とは別の配線に接続されていてもよい。この場合、タイミング生成回路２２は、トランジスタＴｒ１４のゲートに入力される制御信号と同一の制御信号をトランジスタＴｒ１２のゲートに印加してもよいし、トランジスタＴｒ１４のゲートに入力される制御信号の位相と略同じ位相の制御信号をトランジスタＴｒ１２のゲートに印加してもよい。

[変形例Ｆ]
上記変形例Ｄにおいて、例えば、図１５に示したように、トランジスタＴｒ１２のゲートが、トランジスタＴｒ１４のゲートに接続された配線とは別の配線に接続されるとともに、トランジスタＴｒ１８のゲートが、トランジスタＴｒ１５に接続された配線とは別の配線に接続されてもよい。この場合、タイミング生成回路２２は、トランジスタＴｒ１５を介してトランジスタ１３のゲートに入力される制御信号と同一の制御信号をトランジスタＴｒ１８のゲートに印加してもよいし、トランジスタＴｒ１５を介してトランジスタ１３のゲートに入力される制御信号の位相と略同じ位相の制御信号をトランジスタＴｒ１８のゲートに印加してもよい。

[変形例Ｇ]
上記実施の形態において、例えば、図１６に示したように、トランジスタＴｒ１５が省略されていてもよい。このようにした場合であっても、トランジスタＴｒ１３は、クロック端子ｏｎｃｋに印加される制御信号によってオンオフされるので、入力端子ｉｎから電源端子ｓｓ２への貫通電流が抑制される。その結果、電流リークに起因する動作破綻を低減することができる。

[変形例Ｈ]
上記変形例Ｇにおいて、例えば、図１７に示したように、入力回路３２ｂは、導電パスｐ３内に、トランジスタＴｒ１６をさらに有していてもよい。トランジスタＴｒ１６は、例えば、導電パスｐ３内のうち、トランジスタＴｒ１３よりもトランジスタＴｒ１１のゲート端子寄りの位置に設けられており、かつゲート端子が入力端子ｉｎに接続されている。このとき、トランジスタＴｒ１６は、他のトランジスタ（例えば、トランジスタＴｒ１１等）と同様、ｎチャネルＭＯＳ型の薄膜トランジスタであることが好ましい。このようにした場合には、トランジスタＴｒ１１のゲート端子Ａの電圧が、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割によって決定される。従って、本変形例では、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割の設定によって、トランジスタＴｒ１１のゲート端子Ａの電圧の、貫通電流による増大量を効果的に抑えることができる。その結果、電流リークに起因する動作破綻を低減することができる。

＜３．第２の実施の形態＞
[構成]
次に、本技術の第２の実施の形態に係る表示装置について説明する。本実施の形態の表示装置は、上記実施の形態およびその変形例に係る表示装置１において、ライトスキャナ３２に含まれる各シフトレジスタＳＲを、図１８に示した構成にしたものに置き換えたものに相当する。本実施の形態では、シフトレジスタＳＲは、入力信号が入力されるトランジスタＴｒ１３（入力トランジスタ）と、トランジスタＴｒ１３に入力された入力信号に同期した信号を出力するトランジスタＴｒ１１（出力トランジスタ）と、トランジスタＴｒ１３のゲート−ソース間電圧を保持する容量素子Ｃｓ２とを備えている。初段を除く複数のシフトレジスタＳＲにおいては、トランジスタＴｒ１３では、前段のシフトレジスタＳＲの出力信号が入力信号としてドレインに入力される。シフトレジスタＳＲは、さらに、出力安定化回路３２ｄ、入力安定化回路３２eおよびゲート安定化回路３２ｆを備えている。

本実施の形態の表示装置は、例えば、上記変形例Ｄの表示装置１において、図１３に記載のシフトレジスタＳＲに含まれる各構成要素を、図１９に示した複数の機能ブロックに再分類したものに相当する。

各シフトレジスタＳＲにおいて、出力安定化回路３２ｄは、トランジスタＴｒ１３がオフしている時の、出力端子ｏｕｔの電圧を、タイミング生成回路２２から入力されるクロック信号に基づいて安定化する。出力安定化回路３２ｄは、例えば、図１９に示したように、トランジスタＴｒ１２，Ｔｒ１８を含んで構成されている。出力安定化回路３２ｄは、例えば、図２０に示したように、トランジスタＴｒ１８が省略され、トランジスタＴｒ１２だけで構成されたものであってもよい。

各シフトレジスタＳＲにおいて、入力安定化回路３２eは、トランジスタＴｒ１３がオフしている時の、トランジスタＴｒ１３のゲート電圧を、タイミング生成回路２２から入力されるクロック信号に基づいて安定化する。入力安定化回路３２eは、例えば、図１９に示したように、クロック信号が入力されるクロック端子ｏｎｃｋと、トランジスタＴｒ１３のゲートとの間の導電パスｐ４に設けられたトランジスタＴｒ１５（第１制御トランジスタ）を含んで構成されている。入力安定化回路３２eは、例えば、トランジスタＴｒ１５，Ｔｒ１６を含んで構成されていてもよい。トランジスタＴｒ１６（第２制御トランジスタ）はトランジスタＴｒ１３と直列に接続され、かつ前段のレジスタ回路ＳＲの出力信号がトランジスタＴｒ１６のゲートに入力される。

各シフトレジスタＳＲにおいて、ゲート安定化回路３２ｆは、トランジスタＴｒ１３がオフしている時の、トランジスタＴｒ１１のゲートの電圧を、タイミング生成回路２２から入力されるクロック信号に基づいて安定化する。ゲート安定化回路３２ｆは、例えば、図１９に示したように、トランジスタＴｒ１４を含んで構成されている。ゲート安定化回路３２ｆは、例えば、図１２に示したように、トランジスタＴｒ１４, Ｔｒ１７を含んで構成されていてもよい。

本実施の形態では、電源回路２３は、例えば、電源端子ｓｓにＶｓｓ（＝０Ｖ）を印加し、電源端子ｓｓ２にＶｓｓ２（＝−３Ｖ）を印加する。電源回路２３は、例えば、電源端子ｓｓに印加する電圧（Ｖｓｓ）よりも低い電圧（Ｖｓｓ２）を、電源端子ｓｓ２に印加する。タイミング生成回路２２は、電源端子ｓｓに印加する電圧Ｖｓｓよりも低い電圧を、クロック信号のＬｏレベルとして出力する。２段目以降のレジスタ回路ＳＲにおいて、入力端子ｉｎが前段のレジスタ回路ＳＲの出力端子ｏｕｔに接続されている。２段目以降のレジスタ回路ＳＲにおいて、タイミング生成回路２２は、入力端子ｉｎに印加される信号と同位相のクロック信号をクロック端子ｏｎｃｋに印加する。

本実施の形態では、図５の時刻ｔ３に、タイミング生成回路２２は、カットオフ制御線ｃｋ３に対してクロック信号を入力し、レジスタ回路ＳＲ１のゲート端子ＡをＶｓｓよりも低い負電圧のＬｏ（例えば−３Ｖ）にリセットする。例えば、タイミング生成回路２２は、ゲート端子Ａを、Ｖｓｓよりも、トランジスタＴｒ１１の閾値電圧の分だけ低い負電圧のＬｏにリセットする。このとき、電源回路２３は、電源端子ｓｓ２、制御端子ｏｎｃｋ，ｏｆｆｃｋに、Ｖｓｓよりも低い負電圧のＬｏ（例えば−３Ｖ）を印加している。これにより、トランジスタＴｒ１３のゲート−ソース間に、（Ｌｏ−Ｖｓｓ２）が印加される。例えば、電源回路２３は、電源端子ｓｓ２、制御端子ｏｎｃｋ，ｏｆｆｃｋに、Ｖｓｓよりも、トランジスタＴｒ１１の閾値電圧の分だけ低い負電圧のＬｏ（例えば−３Ｖ）を印加している。これにより、トランジスタＴｒ１３のゲート−ソース間に、（Ｌｏ−Ｖｓｓ２）が印加される。従って、トランジスタＴｒ１５が設けられていない場合と比べて、入力端子ｉｎから電源端子ｓｓ２への貫通電流が抑制される。また、トランジスタＴｒ１５がオフの間は、トランジスタＴｒ１３が高抵抗となっているので、入力端子ｉｎから電源端子ｓｓ２への貫通電流が抑制される。その結果、電流リークに起因する動作破綻を低減することができる。

本実施の形態において、トランジスタＴｒ１３がデプレッション型のｎチャネルＭＯＳ型の薄膜トランジスタとなっている場合には、入力安定化回路３２eは、例えば、図２１に示したように、トランジスタＴｒ１５，Ｔｒ１６を含んで構成されていることが好ましい。このようにした場合には、トランジスタＴｒ１１のゲート端子Ａの電圧が、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割によって決定される。従って、本変形例では、トランジスタＴｒ１３，Ｔｒ１６，Ｔｒ１４の抵抗分割の設定によって、トランジスタＴｒ１１のゲート端子Ａの電圧の、貫通電流による増大量を効果的に抑えることができる。その結果、電流リークに起因する動作破綻を低減することができる。

＜３．適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

図２２は、本適用例に係る電子機器２の概略構成例を表したものである。電子機器２は、例えば、折りたたみ可能な２枚の板状の筐体のうちの一方の筐体の主面に表示面２Ａを備えたノート型のパーソナルコンピュータである。電子機器２は、上記実施の形態等の表示装置１を備えており、例えば、表示面２Ａの位置に画素アレイ部１０を備えている。本適用例では、表示装置１が設けられているので、バッテリの電力消費を抑えることができる。

以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。

例えば、実施の形態、変形例および適用例において、各画素１１が、液晶セルなどの光変調素子で構成されていてもよい。

また、例えば、本技術は以下のような構成を取ることができる。
（１）
第１制御端子と出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記入力端子に接続された第４トランジスタとを有する入力回路と
を備えた
レジスタ回路。
（２）
第２電源端子と、前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタを有するリセット回路をさらに備えた
（１）に記載のレジスタ回路。
（３）
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタは、ｎチャネルＭＯＳ型の薄膜トランジスタである
（２）に記載のレジスタ回路。
（４）
前記入力回路は、前記第３導電パスにおいて前記第３トランジスタと直列に接続される位置であって、前記第５トランジスタとも直列に接続される位置に設けられ、かつゲート端子が前記入力端子に接続された第６トランジスタをさらに有する
（２）または（３）に記載のレジスタ回路。
（５）
前記出力回路は、前記第１トランジスタのゲート端子と、前記出力端子との電位差を保持する保持容量をさらに有する
（１）ないし（４）のいずれか１つに記載のレジスタ回路。
（６）
前記前記第２トランジスタのゲート端子は、前記第５トランジスタのゲート端子に接続され、
前記出力回路は、前記第２トランジスタと並列に接続されるとともに、ゲート端子が前記第２制御端子に接続されたトランジスタをさらに備えた
（２）ないし（４）のいずれか１つに記載のレジスタ回路。
（７）
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路に接続された複数の制御信号線と
を備え、
複数の前記レジスタ回路における一部の複数の第１のレジスタ回路は、
複数の前記制御信号線のうちの第１の制御信号線に接続された第１制御端子と第１出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記第１出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
第１入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、複数の前記制御信号線のうちの第２の制御信号線に接続された第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記第１入力端子に接続された第４トランジスタとを有する入力回路と
を有する
駆動回路。
（８）
第２電源端子と前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタと、複数の前記制御信号線のうちの第３の制御信号線に接続された第３制御端子および前記第５トランジスタのゲート端子を接続する第６導電パスとを有するリセット回路をさらに備えた
（７）に記載の駆動回路。
（９）
当該駆動回路は、複数の前記制御信号線として、前記第１〜前記第３の制御信号線の他に、第４〜第６の制御信号線をさらに備え、
複数の前記レジスタ回路は、複数の前記第１のレジスタ回路の他に、
前記第２、前記第４および前記第５の制御信号線に接続された複数の第２のレジスタ回路と、
前記第３、前記第５および前記第６の制御信号線に接続された複数の第３のレジスタ回路と
を有する
（８）に記載の駆動回路。
（１０）
各前記第２のレジスタ回路は、
前記第４の制御信号線に接続された第４制御端子と第２出力端子との間の第７導電パスに設けられた第７トランジスタと、第３電源端子と前記第２出力端子との間の第８導電パスに設けられた第８トランジスタとを有する出力回路と、
第２入力端子と前記第７トランジスタのゲート端子との間の第９導電パスに設けられた第９トランジスタと、前記第５の制御信号線に接続された第５制御端子と前記第９トランジスタのゲート端子との間の第１０導電パスに設けられた第１０トランジスタとを有する入力回路と、
第４電源端子と前記第７トランジスタのゲート端子との間の第１１導電パスに設けられた第１１トランジスタと、第６制御端子および前記第１１トランジスタのゲート端子を接続する第１２導電パスとを有するリセット回路と
有し、
各前記第３のレジスタ回路は、
前記第６の制御信号線に接続された第７制御端子と第３出力端子との間の第１３導電パスに設けられた第１２トランジスタと、第５電源端子と前記第３出力端子との間の第１４導電パスに設けられた第１３トランジスタとを有する出力回路と、
第３入力端子と前記第１２トランジスタのゲート端子との間の第１５導電パスに設けられた第１４トランジスタと、前記第３の制御信号線に接続された第８制御端子と前記第１４トランジスタのゲート端子との間の第１６導電パスに設けられた第１５トランジスタとを有する入力回路と、
第６電源端子と前記第１２トランジスタのゲート端子との間の第１７導電パスに設けられた第１６トランジスタと、第９制御端子および前記第１６トランジスタのゲート端子を接続する第１８導電パスとを有するリセット回路と
有する
（９）に記載の駆動回路。
（１１）
前記第１電源端子および前記第２電源端子に固定電圧を印加する電源回路と、
前記第２制御端子および前記第３制御端子にクロック信号を印加する制御回路と
をさらに備え、
前記電源回路は、前記第１電源端子に印加する電圧よりも低い電圧を、前記第２電源端子に印加し、
前記制御回路は、前記第１電源端子に印加する電圧よりも低い電圧を、前記クロック信号のロウレベルとして出力する
（８）ないし（１０）のいずれか１つに記載の駆動回路。
（１２）
前記第１入力端子は、前段の前記第１出力端子に接続され、
前記制御回路は、前記第１入力端子に印加される信号と同位相の前記クロック信号を前記第２制御端子に印加する
（１１）に記載の駆動回路。
（１３）
複数の画素が行列状に配置されてなる画素アレイ部と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
複数の前記画素を所定の単位ごとに走査する走査回路と、
前記走査回路を制御する制御回路と
を有し、
前記走査回路は、
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路に接続された複数の制御信号線と
を有し、
複数の前記レジスタ回路における一部の複数のレジスタ回路は、
複数の前記制御信号線のうちの第１の制御信号線に接続された第１制御端子と第１出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記第１出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
第１入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、複数の前記制御信号線のうちの第２の制御信号線に接続された第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記第１入力端子に接続された第４トランジスタとを有する入力回路と
を有する
表示装置。
（１４）
第２電源端子と前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタと、複数の前記制御信号線のうちの第３の制御信号線に接続された第３制御端子および前記第５トランジスタのゲート端子を接続する第６導電パスとを有するリセット回路をさらに備えた
（１３）に記載の表示装置。
（１５）
前記制御回路は、前記第１〜前記第３の制御信号線に対して、三相のクロック信号を印加する
（１４）に記載の表示装置。
（１６）
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路にクロック信号を印加する制御回路と
を備え、
初段を除く複数の前記レジスタ回路は、
前段の前記レジスタ回路の出力信号が入力信号としてドレインに入力される入力トランジスタと、
前記入力トランジスタのソース電圧もしくは前記ソース電圧と相関のある電圧に基づいて、ソースから出力される出力信号を制御する出力トランジスタと、
前記出力トランジスタのゲート−ソース間電圧を保持する保持容量と、
前記入力トランジスタがオフしている時の、前記入力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化する入力安定化回路と
を有する
駆動回路。
（１７）
前記入力安定化回路は、前記クロック信号が入力される制御端子と、前記入力トランジスタのゲートとの間の導電パスに設けられた第１制御トランジスタを有する
（１６）に記載の駆動回路。
（１８）
前記入力安定化回路は、前記入力トランジスタと直列に接続され、かつ前段の前記レジスタ回路の出力信号がゲートに入力される第２制御トランジスタをさらに有する
（１７）に記載の駆動回路。
（１９）
初段を除く複数の前記レジスタ回路は、前記入力トランジスタがオフしている時の、前記出力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化するゲート安定化回路をさらに有する
（１６）ないし（１８）のいずれか１つに記載の駆動回路。
（２０）
初段を除く複数の前記レジスタ回路は、前記入力トランジスタがオフしている時の、前記出力トランジスタのソースから出力される出力信号を、前記制御回路から入力される前記クロック信号に基づいて安定化する出力安定化回路をさらに有する
（１６）ないし（１９）のいずれか１つに記載の駆動回路。
（２１）
複数の画素が行列状に配置されてなる画素アレイ部と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
複数の前記画素を所定の単位ごとに走査する走査回路と、
前記走査回路を制御する制御回路と
を有し、
前記走査回路は、
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路にクロック信号を印加する制御回路と
を有し、
初段を除く複数の前記レジスタ回路は、
前段の前記レジスタ回路の出力信号が入力信号としてドレインに入力される入力トランジスタと、
前記入力トランジスタのソース電圧もしくは前記ソース電圧と相関のある電圧に基づいて、ソースから出力される出力信号を制御する出力トランジスタと、
前記出力トランジスタのゲート−ソース間電圧を保持する保持容量と、
前記入力トランジスタがオフしている時の、前記入力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化する入力安定化回路と
を有する
表示装置。

１…表示装置、１０…画素アレイ部、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…コントローラ、２１…映像信号処理回路、２２…タイミング生成回路、２３…電源回路、３０…ドライバ、３１…水平セレクタ、３２，１３２…ライトスキャナ、３２Ａ，１３２Ａ…シフトレジスタ回路、３２ａ…出力回路、３２ｂ…入力回路、３２ｃ…リセット回路、３２ｄ…出力安定化回路、３２ｅ…入力安定化回路、３２ｆ…ゲート安定化回路、３３…電源スキャナ、Ａ，Ｂ…ゲート端子、ｃｋ，ｘｃｋ…クロック線、ｃｋ１，ｃｋ２，ｃｋ３…カットオフ制御線、Ｃｓ１，Ｃｓ２…容量素子、Ｄｉｎ…映像信号、ＤＳＬ…電源線、ＤＴＬ…信号線、ｅｎ１，ｅｎ２，ｅｎ３…転送制御線、ｅｎ…イネーブル端子、ｉｎ…入力端子、ｏｎｃｋ，ｏｆｆｃｋ…クロック端子、ｏｕｔ，ｏｕｔ１，ｏｕｔ２，ｏｕｔ３…出力端子、ｐ１，ｐ２，ｐ３，ｐ４，ｐ５，ｐ６…導電パス、ｓｓ，ｓｓ２…電源端子、ＳＲ，ＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎ，ＳＲａ，ＳＲｂ，ＳＲｃ，ＳＲｄ…レジスタ回路、ｓｔ…入力信号、ＳＴ…スタート端子、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６…時刻、Ｔｉｎ…同期信号、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７，Ｔｒ１８，Ｔｒ２１，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４，Ｔｒ２５，Ｔｒ２６…トランジスタ、Ｖｃｃ，Ｖｏｆｓ，Ｖｓｓ…固定電圧、Ｖｇ…ゲート電圧、Ｖｇｓ…ゲート−ソース間電圧、Ｖｏｎ…オン電圧、Ｖｏｆｆ…オフ電圧、Ｖｓ…ソース電圧、Ｖｓｉｇ…信号電圧、ＷＳＬ…走査線。

Claims

第１制御端子と出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記入力端子に接続された第４トランジスタとを有する入力回路と
を備えた
レジスタ回路。
第２電源端子と、前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタを有するリセット回路をさらに備えた
請求項１に記載のレジスタ回路。
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタは、ｎチャネルＭＯＳ型の薄膜トランジスタである
請求項２に記載のレジスタ回路。
前記入力回路は、前記第３導電パスにおいて前記第３トランジスタと直列に接続される位置であって、前記第５トランジスタとも直列に接続される位置に設けられ、かつゲート端子が前記入力端子に接続された第６トランジスタをさらに有する
請求項１に記載のレジスタ回路。
前記出力回路は、前記第１トランジスタのゲート端子と、前記出力端子との電位差を保持する保持容量をさらに有する
請求項２に記載のレジスタ回路。
前記前記第２トランジスタのゲート端子は、前記第５トランジスタのゲート端子に接続され、
前記出力回路は、前記第２トランジスタと並列に接続されるとともに、ゲート端子が前記第２制御端子に接続されたトランジスタをさらに備えた
請求項２に記載のレジスタ回路。
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路に接続された複数の制御信号線と
を備え、
複数の前記レジスタ回路における一部の複数の第１のレジスタ回路は、
複数の前記制御信号線のうちの第１の制御信号線に接続された第１制御端子と第１出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記第１出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
第１入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、複数の前記制御信号線のうちの第２の制御信号線に接続された第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記第１入力端子に接続された第４トランジスタとを有する入力回路と
を有する
駆動回路。
第２電源端子と前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタと、複数の前記制御信号線のうちの第３の制御信号線に接続された第３制御端子および前記第５トランジスタのゲート端子を接続する第６導電パスとを有するリセット回路をさらに備えた
請求項７に記載の駆動回路。
当該駆動回路は、複数の前記制御信号線として、前記第１〜前記第３の制御信号線の他に、第４〜第６の制御信号線をさらに備え、
複数の前記レジスタ回路は、複数の前記第１のレジスタ回路の他に、
前記第２、前記第４および前記第５の制御信号線に接続された複数の第２のレジスタ回路と、
前記第３、前記第５および前記第６の制御信号線に接続された複数の第３のレジスタ回路と
を有する
請求項８に記載の駆動回路。
各前記第２のレジスタ回路は、
前記第４の制御信号線に接続された第４制御端子と第２出力端子との間の第７導電パスに設けられた第７トランジスタと、第３電源端子と前記第２出力端子との間の第８導電パスに設けられた第８トランジスタとを有する出力回路と、
第２入力端子と前記第７トランジスタのゲート端子との間の第９導電パスに設けられた第９トランジスタと、前記第５の制御信号線に接続された第５制御端子と前記第９トランジスタのゲート端子との間の第１０導電パスに設けられた第１０トランジスタとを有する入力回路と、
第４電源端子と前記第７トランジスタのゲート端子との間の第１１導電パスに設けられた第１１トランジスタと、第６制御端子および前記第１１トランジスタのゲート端子を接続する第１２導電パスとを有するリセット回路と
有し、
各前記第３のレジスタ回路は、
前記第６の制御信号線に接続された第７制御端子と第３出力端子との間の第１３導電パスに設けられた第１２トランジスタと、第５電源端子と前記第３出力端子との間の第１４導電パスに設けられた第１３トランジスタとを有する出力回路と、
第３入力端子と前記第１２トランジスタのゲート端子との間の第１５導電パスに設けられた第１４トランジスタと、前記第３の制御信号線に接続された第８制御端子と前記第１４トランジスタのゲート端子との間の第１６導電パスに設けられた第１５トランジスタとを有する入力回路と、
第６電源端子と前記第１２トランジスタのゲート端子との間の第１７導電パスに設けられた第１６トランジスタと、第９制御端子および前記第１６トランジスタのゲート端子を接続する第１８導電パスとを有するリセット回路と
有する
請求項９に記載の駆動回路。
前記第１電源端子および前記第２電源端子に固定電圧を印加する電源回路と、
前記第２制御端子および前記第３制御端子にクロック信号を印加する制御回路と
をさらに備え、
前記電源回路は、前記第１電源端子に印加する電圧よりも低い電圧を、前記第２電源端子に印加し、
前記制御回路は、前記第１電源端子に印加する電圧よりも低い電圧を、前記クロック信号のロウレベルとして出力する
請求項８に記載の駆動回路。
前記第１入力端子は、前段の前記第１出力端子に接続され、
前記制御回路は、前記第１入力端子に印加される信号と同位相の前記クロック信号を前記第２制御端子に印加する
請求項１１に記載の駆動回路。
複数の画素が行列状に配置されてなる画素アレイ部と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
複数の前記画素を所定の単位ごとに走査する走査回路と、
前記走査回路を制御する制御回路と
を有し、
前記走査回路は、
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路に接続された複数の制御信号線と
を有し、
複数の前記レジスタ回路における一部の複数のレジスタ回路は、
複数の前記制御信号線のうちの第１の制御信号線に接続された第１制御端子と第１出力端子との間の第１導電パスに設けられた第１トランジスタと、第１電源端子と前記第１出力端子との間の第２導電パスに設けられた第２トランジスタとを有する出力回路と、
第１入力端子と前記第１トランジスタのゲート端子との間の第３導電パスに設けられた第３トランジスタと、複数の前記制御信号線のうちの第２の制御信号線に接続された第２制御端子と前記第３トランジスタのゲート端子との間の第４導電パスに設けられ、かつゲート端子が前記第１入力端子に接続された第４トランジスタとを有する入力回路と
を有する
表示装置。
第２電源端子と前記第１トランジスタのゲート端子との間の第５導電パスに設けられた第５トランジスタと、複数の前記制御信号線のうちの第３の制御信号線に接続された第３制御端子および前記第５トランジスタのゲート端子を接続する第６導電パスとを有するリセット回路をさらに備えた
請求項１３に記載の表示装置。
前記制御回路は、前記第１〜前記第３の制御信号線に対して、三相のクロック信号を印加する
請求項１４に記載の表示装置。
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路にクロック信号を印加する制御回路と
を備え、
初段を除く複数の前記レジスタ回路は、
前段の前記レジスタ回路の出力信号が入力信号としてドレインに入力される入力トランジスタと、
前記入力トランジスタのソース電圧もしくは前記ソース電圧と相関のある電圧に基づいて、ソースから出力される出力信号を制御する出力トランジスタと、
前記出力トランジスタのゲート−ソース間電圧を保持する保持容量と、
前記入力トランジスタがオフしている時の、前記入力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化する入力安定化回路と
を有する
駆動回路。
前記入力安定化回路は、前記クロック信号が入力される制御端子と、前記入力トランジスタのゲートとの間の導電パスに設けられた第１制御トランジスタを有する
請求項１６に記載の駆動回路。
前記入力安定化回路は、前記入力トランジスタと直列に接続され、かつ前段の前記レジスタ回路の出力信号がゲートに入力される第２制御トランジスタをさらに有する
請求項１７に記載の駆動回路。
初段を除く複数の前記レジスタ回路は、前記入力トランジスタがオフしている時の、前記出力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化するゲート安定化回路をさらに有する
請求項１６に記載の駆動回路。
初段を除く複数の前記レジスタ回路は、前記入力トランジスタがオフしている時の、前記出力トランジスタのソースから出力される出力信号を、前記制御回路から入力される前記クロック信号に基づいて安定化する出力安定化回路をさらに有する
請求項１６に記載の駆動回路。
複数の画素が行列状に配置されてなる画素アレイ部と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
複数の前記画素を所定の単位ごとに走査する走査回路と、
前記走査回路を制御する制御回路と
を有し、
前記走査回路は、
複数のレジスタ回路が直列に接続されてなるシフトレジスタ回路と、
前記シフトレジスタ回路にクロック信号を印加する制御回路と
を有し、
初段を除く複数の前記レジスタ回路は、
前段の前記レジスタ回路の出力信号が入力信号としてドレインに入力される入力トランジスタと、
前記入力トランジスタのソース電圧もしくは前記ソース電圧と相関のある電圧に基づいて、ソースから出力される出力信号を制御する出力トランジスタと、
前記出力トランジスタのゲート−ソース間電圧を保持する保持容量と、
前記入力トランジスタがオフしている時の、前記入力トランジスタのゲート電圧を、前記制御回路から入力される前記クロック信号に基づいて安定化する入力安定化回路と
を有する
表示装置。