WO2021053707A1 - 表示装置およびその駆動方法 - Google Patents

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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0238—Improving the black level

Definitions

  • the following disclosure relates to a display device and its driving method, and more particularly to a display device including a pixel circuit in which a plurality of types of transistors are mixed and a driving method thereof.
  • organic EL display device including a pixel circuit including an organic EL element
  • the organic EL element is also called an OLED (Organic Light-Emitting Diode), and is a self-luminous display element that emits light with a brightness corresponding to the current flowing through the organic EL element. Since the organic EL element is a self-luminous display element in this way, the organic EL display device is easily thinner, consumes less power, and has higher brightness than a liquid crystal display device that requires a backlight and a color filter. It can be changed.
  • OLED Organic Light-Emitting Diode
  • a thin film transistor (TFT) is typically adopted as a drive transistor for controlling the supply of current to the organic EL element.
  • TFT thin film transistor
  • the characteristics of thin film transistors are likely to vary. Specifically, the threshold voltage tends to vary. If the threshold voltage of the drive transistor provided in the display unit varies, the brightness of the drive transistor varies, and the display quality deteriorates. Therefore, conventionally, various processes (compensation process) for compensating for variations in the threshold voltage have been proposed.
  • Compensation processing methods include an internal compensation method in which compensation processing is performed by providing a capacitor for holding information on the threshold voltage of the drive transistor in the pixel circuit, and for example, the magnitude of the current flowing through the drive transistor under predetermined conditions.
  • a pixel circuit of an organic EL display device adopting an internal compensation method for compensation processing for example, as shown in FIG. 28, one organic EL element 91, seven thin film transistors T91 to T97, and one capacitor C9 are included.
  • the pixel circuit 90 is known.
  • low-temperature polysilicon (LTPS) is used as the material for the channel layers of the thin film transistors T91 to T97.
  • the thin film transistors T91 to T97 are all P-type (p-channel type) thin film transistors. Therefore, a P-type thin film transistor is also used for the gate driver that controls the operation of the pixel circuit 90.
  • 2017-227880 discloses a configuration of a unit circuit in a gate driver of an organic EL display device including a pixel circuit having a configuration similar to that of the pixel circuit 90 shown in FIG. 28. .. All the transistors in the unit circuit are P type. Further, FIGS. 3 and 5 attached to US Pat. No. 9,443,464 also disclose a circuit diagram of a unit circuit configured by using a P-type thin film transistor.
  • oxide TFT a thin film transistor using an oxide semiconductor as a material for a channel layer
  • oxide TFT a thin film transistor using an oxide semiconductor as a material for a channel layer
  • IGZO-TFT a thin film transistor containing indium gallium oxide zinc (InGaZnO) (hereinafter, referred to as “IGZO-TFT”) is typically used.
  • LTPS-TFT thin film transistor
  • N-type control signal a signal for controlling the N-type TFT
  • P-type control signal a signal for controlling the P-type TFT
  • the following disclosure is normal with a pixel circuit in which a plurality of types of transistors are mixed (for example, a pixel circuit in which IGZO-TFT and LTPS-TFT are mixed, and a pixel circuit in which N-type transistors and P-type transistors are mixed).
  • the purpose is to realize a display device that operates in a stable manner while suppressing an increase in process cost.
  • the display device is a display device including a pixel circuit including a display element driven by an electric current.
  • An i-row ⁇ j-column pixel matrix composed of i ⁇ j pixel circuits, where i and j are integers of 2 or more, i lines of the first scanning signal line and i-line second scanning signal line and Equipped with j data signal lines
  • the pixel circuit is With the display element A drive transistor having a control terminal, a first conduction terminal, and a second conduction terminal and provided in series with the display element, A capacitor whose one end is connected to the control terminal of the drive transistor to hold the potential of the control terminal of the drive transistor, a control terminal connected to one of the i second scanning signal lines, and the j lines.
  • a write control transistor having a first conductive terminal connected to one of the data signal lines of the above and a second conductive terminal connected to the first conductive terminal of the drive transistor.
  • a control terminal connected to one of the i first scanning signal lines, a first conductive terminal connected to the second conductive terminal of the drive transistor, and a second conductive terminal connected to the control terminal of the drive transistor.
  • Including a threshold voltage compensating transistor having a conduction terminal The threshold voltage compensation transistor is a thin film transistor in which a channel layer is formed of an oxide semiconductor.
  • the write control transistor is a thin film transistor having a channel layer formed of low-temperature polysilicon.
  • the period during which the second scanning signal applied to the second scanning signal line connected to the control terminal of the write control transistor is maintained at the on-level is connected to the control terminal of the threshold voltage compensation transistor. It is included in the period during which the first scanning signal applied to the first scanning signal line is maintained at the on-level.
  • the driving method (of the display device) is a driving method of a display device including a pixel circuit including a display element driven by an electric current.
  • the display device is An i-row ⁇ j-column pixel matrix composed of i ⁇ j pixel circuits, where i and j are integers of 2 or more, i lines of the first scanning signal line and i-line second scanning signal line and Equipped with j data signal lines
  • the pixel circuit is With the display element A drive transistor having a control terminal, a first conduction terminal, and a second conduction terminal and provided in series with the display element, A capacitor whose one end is connected to the control terminal of the drive transistor to hold the potential of the control terminal of the drive transistor, a control terminal connected to one of the i second scanning signal lines, and the j lines.
  • a write control transistor having a first conductive terminal connected to one of the data signal lines of the above and a second conductive terminal connected to the first conductive terminal of the drive transistor.
  • a control terminal connected to one of the i first scanning signal lines, a first conductive terminal connected to the second conductive terminal of the drive transistor, and a second conductive terminal connected to the control terminal of the drive transistor.
  • Including a threshold voltage compensating transistor having a conduction terminal The threshold voltage compensation transistor is a thin film transistor in which a channel layer is formed of an oxide semiconductor.
  • the write control transistor is a thin film transistor having a channel layer formed of low-temperature polysilicon.
  • the driving method is A first scanning signal line driving step for driving the i first scanning signal lines so that the threshold voltage compensating transistors in the pixel circuit are sequentially turned on line by line.
  • a second scanning signal line driving step for driving the i second scanning signal lines so that the writing control transistors in the pixel circuit are sequentially turned on line by line is included.
  • the threshold voltage compensation transistor is maintained in the ON state by the first scan signal line drive step during the period in which the write control transistor is maintained in the ON state by the second scan signal line drive step. Included in the period.
  • the display device is a display device including a pixel circuit including an N-type transistor and a P-type transistor.
  • An i-row ⁇ j-column pixel matrix composed of i ⁇ j pixel circuits, where i and j are integers of 2 or more,
  • the i first scanning signal lines that drive the N-type transistor and The i second scanning signal lines that drive the P-type transistor and It is composed of shift registers that include i unit circuits and operate based on the first clock signal and the second clock signal.
  • the first scan signal is applied to the i first scan signal lines, and the i lines are used.
  • a scanning signal line drive circuit that applies a second scanning signal to the second scanning signal line, and The first constant potential line that supplies the first constant potential and It is provided with a second constant potential line that supplies a second constant potential higher than the first constant potential.
  • Each unit circuit has a first internal node, a second internal node to which a potential of the same logic level as that of the first internal node is given, a first control circuit that controls the potential of the first internal node, and a corresponding first control circuit.
  • the first output circuit for applying the first scanning signal to one scanning signal line and the second output circuit for applying the second scanning signal to the corresponding second scanning signal line are included.
  • the first clock signal is input as the first control clock and the second clock signal is input as the second control clock in the even-numbered unit circuit.
  • the second clock signal is input as the first control clock and the first clock signal is input as the second control clock in the odd-numbered unit circuit.
  • the first control circuit An input terminal that receives the first control clock and Including the output node connected to the first internal node, The first output circuit is The first output terminal connected to the corresponding first scanning signal line, A P-type first scan having a control terminal connected to the first internal node and turning on a first scan signal applied to a first scan signal line connected to the first output terminal.
  • Signal turn-on transistor and An N-type first having a control terminal connected to the first internal node, a first conductive terminal connected to the first output terminal, and a second conductive terminal connected to the first constant potential line.
  • the second output circuit is With a second output terminal connected to another unit circuit and the corresponding second scanning signal line, A P-type second scanning signal having a control terminal connected to the second internal node, a first conduction terminal to which the second control clock is given, and a second conduction terminal connected to the second output terminal.
  • Control transistor and It includes a capacitor having a first terminal connected to the second internal node and a second terminal connected to the second output terminal.
  • the driving method (of the display device) is a driving method of a display device including a pixel circuit including an N-type transistor and a P-type transistor.
  • the display device is An i-row ⁇ j-column pixel matrix composed of i ⁇ j pixel circuits, where i and j are integers of 2 or more,
  • the i first scanning signal lines that drive the N-type transistor and The i second scanning signal lines that drive the P-type transistor and It is composed of shift registers that include i unit circuits and operate based on the first clock signal and the second clock signal.
  • the first scan signal is applied to the i first scan signal lines, and the i lines are used.
  • a scanning signal line drive circuit that applies a second scanning signal to the second scanning signal line, and The first constant potential line that supplies the first constant potential and It is provided with a second constant potential line that supplies a second constant potential higher than the first constant potential.
  • Each unit circuit has a first internal node, a second internal node to which a potential of the same logic level as that of the first internal node is given, a first control circuit that controls the potential of the first internal node, and a corresponding first control circuit.
  • the first output circuit for applying the first scanning signal to one scanning signal line and the second output circuit for applying the second scanning signal to the corresponding second scanning signal line are included.
  • the first clock signal and the second clock signal periodically repeat a first period for maintaining a first level potential and a second period for maintaining a second level potential higher than the first level. It is a two-phase clock signal
  • the first clock signal is input as the first control clock and the second clock signal is input as the second control clock in the odd-numbered unit circuit.
  • the second clock signal is input as the first control clock and the first clock signal is input as the second control clock in the even-numbered unit circuit.
  • the first control circuit An input terminal that receives the first control clock and Including the output node connected to the first internal node, The first output circuit is The first output terminal connected to the corresponding first scanning signal line, A P-type first scan having a control terminal connected to the first internal node and turning on a first scan signal applied to a first scan signal line connected to the first output terminal.
  • Signal turn-on transistor and An N-type first having a control terminal connected to the first internal node, a first conductive terminal connected to the first output terminal, and a second conductive terminal connected to the first constant potential line.
  • the second output circuit is With a second output terminal connected to another unit circuit and the corresponding second scanning signal line, A P-type second scanning signal having a control terminal connected to the second internal node, a first conduction terminal to which the second control clock is given, and a second conduction terminal connected to the second output terminal.
  • Control transistor and A capacitor having a first terminal connected to the second internal node and a second terminal connected to the second output terminal is included.
  • the drive method relates to each unit circuit. The first step of changing the first control clock from the second level to the first level so that the potential of the first internal node changes from a high level to a low level.
  • the second control clock is set so that the second scanning signal output from the second output circuit changes from off-level to on-level.
  • the second step of changing from the second level to the first level, and The second control clock is changed from the first level to the off level so that the second scanning signal output from the second output circuit changes from the on level to the off level after a lapse of a predetermined period from the execution of the second step.
  • Including the 4th step to change to the 1st level The first scanning signal output from the first output circuit is changed from off-level to on-level during the period from the time when the first step is executed to the time immediately before the second step is executed.
  • the display device is a display device including a plurality of pixel circuits including a display element driven by an electric current.
  • An i-row ⁇ j-column pixel matrix composed of i ⁇ j pixel circuits, where i and j are integers of 2 or more, i lines of the first scanning signal line and i-line second scanning signal line and i-line emission control line and j data signal lines and With multiple initialization power lines that supply the initialization voltage, The first power line that supplies the low level power supply voltage, Equipped with a second power line that supplies a high level power supply voltage,
  • the pixel circuit is The display element having the first terminal and the second terminal connected to the first power supply line, and the display element.
  • a drive transistor having a control terminal, a first conduction terminal, and a second conduction terminal and provided in series with the display element, A capacitor with one end connected to the control terminal of the drive transistor and the other end connected to the second power line. Connected to a control terminal connected to one of the i second scanning signal lines, a first conductive terminal connected to one of the j data signal lines, and a first conductive terminal of the drive transistor.
  • a write control transistor having a second conduction terminal, A control terminal connected to one of the i first scanning signal lines, a first conductive terminal connected to the second conductive terminal of the drive transistor, and a second conductive terminal connected to the control terminal of the drive transistor.
  • a threshold voltage compensating transistor having a conduction terminal and A control terminal connected to one of the i light emission control lines, a first conductive terminal connected to the second power supply line, and a second conductive terminal connected to the first conductive terminal of the drive transistor.
  • a control terminal connected to one of the i light emission control lines, a first conduction terminal connected to the second conduction terminal of the drive transistor, and a second conduction terminal connected to the first terminal of the display element.
  • a light emission control transistor having a terminal and A control terminal connected to one of the i first scanning signal lines, a first conduction terminal connected to the control terminal of the drive transistor, and one of the plurality of initialization power lines.
  • a first initialization transistor having a second conduction terminal and The control terminal connected to the control terminal of the first initialization transistor in the pixel circuit of the next line, the first conduction terminal connected to the first terminal of the display element, and the first in the pixel circuit of the next line. 1 Includes a second initialization transistor having a second conduction terminal connected to the first conduction terminal of the initialization transistor.
  • the first initialization transistor and the second initialization transistor are thin film transistors in which a channel layer is formed by an oxide semiconductor.
  • the period during which the write control transistor is maintained in the ON state is included in the period during which the threshold voltage compensation transistor is maintained in the ON state.
  • the threshold voltage compensation transistor is an IGZO-TFT
  • the write control transistor is an LTPS-TFT. Since the LTPS-TFT has high mobility and enables high-speed writing, if the write control transistor is turned on during a part of the period during which the threshold voltage compensation transistor is kept on, it is based on the data signal. Writing is done sufficiently. From the above, a display device (for example, an organic EL display device) that includes a pixel circuit in which IGZO-TFT and LTPS-TFT coexist and operates normally is realized.
  • the unit circuit constituting the shift register in the scanning signal line driving circuit is first set to the first scanning signal line for driving the N-type transistor in the pixel circuit. It includes a first output circuit for applying a scan signal and a second output circuit for applying a second scan signal to a second scan signal line for driving a P-type transistor in a pixel circuit.
  • the first output circuit includes a first scanning signal turn-on transistor which is a P-type transistor and a first scanning signal turn-off transistor which is an N-type transistor, and the first scanning signal is started up by the first scanning signal turn-on transistor. The first scan signal is turned off via the first scan signal turn-off transistor.
  • the second output circuit includes a second scanning signal control transistor which is a P-type transistor and a capacitor which functions as a boost capacitance, and the second scanning signal is started up / down via the capacitor. .. Therefore, the difference between the potential in the state where the second scanning signal is lowered and the potential in the state where the second scanning signal is rising becomes sufficiently large, and the P-type transistor in the pixel circuit is surely turned on / off. .. From the above, it is possible to realize a display device (for example, an organic EL display device) that has a pixel circuit in which N-type transistors and P-type transistors coexist and operates normally while suppressing an increase in process cost.
  • a display device for example, an organic EL display device
  • the second initialization transistor in the pixel circuit of one row and the first initialization transistor in the pixel circuit of the next row are connected in series. .. Therefore, the only transistor directly connected to the initialization power line is the first initialization transistor. As a result, the load on the initialization power line is reduced, and a stable potential resistant to noise can be supplied to the pixel circuit.
  • the first embodiment it is a circuit diagram which shows the structure of the unit circuit in a gate driver. It is a block diagram which shows the whole structure of the organic EL display device which concerns on the 1st Embodiment. It is a circuit diagram which shows the structure of the pixel circuit of the nth row and mth column in the 1st Embodiment. It is a figure for demonstrating the schematic structure of the gate driver in the said 1st Embodiment. In the first embodiment, it is a block diagram which shows the structure of 5 stages of the shift register which constitutes a gate driver. It is a figure for demonstrating the gate clock signal in the said 1st Embodiment.
  • it is a timing chart showing waveforms of signals and the like that control the operation of the pixel circuits in the (n-2) th row to the nth row.
  • it is a timing chart for explaining the operation of the pixel circuit.
  • It is a figure for demonstrating the potential of the 1st internal node in the said 1st Embodiment.
  • It is a figure for demonstrating the penetration current generated in a pixel circuit with respect to the said 2nd Embodiment.
  • FIG. 5 is a timing chart for explaining the operation of the unit circuit in the fourth embodiment. It is a circuit diagram which shows the structure of the unit circuit in a gate driver in the 1st modification of the 4th Embodiment. It is a circuit diagram which shows the structure of the unit circuit in a gate driver in the 2nd modification of the 4th Embodiment. In the fifth embodiment, it is a circuit diagram which shows the structure of the unit circuit in a gate driver. It is a circuit diagram which shows the structure of the unit circuit in a gate driver in the modification of the 5th Embodiment.
  • FIG. 5 is a timing chart for explaining the operation of the unit circuit in the seventh embodiment.
  • it is a circuit diagram which shows the structure of the unit circuit in a gate driver. It is a circuit diagram which shows the structure of the pixel circuit in the conventional example.
  • FIG. 2 is a block diagram showing an overall configuration of the organic EL display device according to the first embodiment.
  • this organic EL display device includes a display control circuit 100, a display unit 200, a gate driver (scanning signal line drive circuit) 300, an emission driver (light emission control line drive circuit) 400, and a source driver (data signal). It is equipped with a line drive circuit) 500.
  • the gate driver 300, the emission driver 400, and the source driver 500 are included in the organic EL display panel 6 having the display unit 200.
  • the gate driver 300 and the emission driver 400 are monolithic.
  • the source driver 500 may or may not be monolithic.
  • first scanning signal lines NS (1) to NS (i), i second scanning signal lines PS (1) to PS (i), and i emission control lines EM ( 1) to EM (i) and j data signal lines D (1) to D (j) are arranged.
  • the inside of the display unit 200 of FIG. 2 is not shown.
  • the first scanning signal lines NS (1) to NS (i) are signal lines for transmitting the first scanning signal which is the above-mentioned N-type control signal, and are the second scanning signal lines PS (1) to PS.
  • (I) is a signal line for transmitting the second scanning signal which is the P-type control signal described above. The configuration of the pixel circuit will be described later.
  • the first scanning signal lines NS (1) to NS (i), the second scanning signal lines PS (1) to PS (i), and the emission control lines EM (1) to EM (i) are typically parallel to each other. It has become.
  • the first scanning signal lines NS (1) to NS (i) and the data signal lines D (1) to D (j) are orthogonal to each other.
  • the first scanning signals given to the first scanning signal lines NS (1) to NS (i) are also designated by the reference numerals NS (1) to NS (i), and the second scanning signal lines are added.
  • the second scanning signals given to the PS (1) to PS (i) are also assigned the reference numerals PS (1) to PS (i), and the light emission control lines EM (1) to EM (i) are given light emission, respectively.
  • the codes EM (1) to EM (i) are also attached to the control signals, and the codes D (1) to D (j) are also attached to the data signals given to the data signal lines D (1) to D (j), respectively. ..
  • the display unit 200 corresponds to the intersection of i first scanning signal lines NS (1) to NS (i) and j data signal lines D (1) to D (j).
  • i ⁇ j pixel circuits 20 are provided. By providing the i ⁇ j pixel circuits 20 in this way, a pixel matrix of i rows ⁇ j columns is formed in the display unit 200.
  • the display unit 200 is provided with a power supply line (not shown) common to each pixel circuit 20. More specifically, the power supply line for supplying the low-level power supply voltage ELVSS for driving the organic EL element (hereinafter referred to as “low-level power supply line”) and the high-level power supply voltage EL VDD for driving the organic EL element.
  • a power supply line for supplying (hereinafter, referred to as “high level power supply line”) and a power supply line for supplying the initialization voltage Vini (hereinafter, referred to as “initialization power supply line”) are arranged.
  • the low level power supply voltage ELVSS, the high level power supply voltage EL VDD, and the initialization voltage Vini are supplied from a power supply circuit (not shown).
  • the low-level power supply line corresponds to the first power supply line
  • the high-level power supply line corresponds to the second power supply line.
  • the display control circuit 100 receives the input image signal DIN and the timing signal group (horizontal synchronization signal, vertical synchronization signal, etc.) TG sent from the outside, and receives the digital video signal DV and the gate control signal that controls the operation of the gate driver 300.
  • the GCTL, the emission driver control signal EMCTL that controls the operation of the emission driver 400, and the source control signal SCTL that controls the operation of the source driver 500 are output.
  • the gate control signal GCTL includes a gate start pulse signal, a gate clock signal, and the like.
  • the emission driver control signal EMCTL includes an emission start pulse signal, an emission clock signal, and the like.
  • the source control signal SCTL includes a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the gate driver 300 is connected to the first scanning signal lines NS (1) to NS (i) and the second scanning signal lines PS (1) to PS (i).
  • the gate driver 300 applies the first scanning signal to the first scanning signal lines NS (1) to NS (i) based on the gate control signal GCTL output from the display control circuit 100, and the second scanning signal line PS.
  • the second scanning signal is applied to (1) to PS (i).
  • the high level potential applied to the first scanning signal lines NS (1) to NS (i) is equal to the high level potential applied to the second scanning signal lines PS (1) to PS (i), and the first scanning
  • the low-level potential applied to the signal lines NS (1) to NS (i) is equal to the low-level potential applied to the second scanning signal lines PS (1) to PS (i).
  • the emission driver 400 is connected to the light emission control lines EM (1) to EM (i).
  • the emission driver 400 applies a light emission control signal to the light emission control lines EM (1) to EM (i) based on the emission driver control signal EMCTL output from the display control circuit 100.
  • the source driver 500 includes a j-bit shift register (not shown), a sampling circuit, a latch circuit, and j D / A converters (not shown).
  • the shift register has j registers connected in cascade.
  • the shift register sequentially transfers the pulse of the source start pulse signal supplied to the register of the first stage from the input end to the output end based on the source clock signal. In response to this pulse transfer, sampling pulses are output from each stage of the shift register.
  • the sampling circuit Based on the sampling pulse, the sampling circuit stores the digital video signal DV.
  • the latch circuit captures and holds one line of digital video signal DV stored in the sampling circuit according to the latch strobe signal.
  • the D / A converter is provided so as to correspond to each data signal line D (1) to D (j).
  • the D / A converter converts the digital video signal DV held in the latch circuit into an analog voltage. The converted analog voltage is simultaneously applied to all the data signal lines D (1) to D (j) as a data signal.
  • the data signal is applied to the data signal lines D (1) to D (j), the first scanning signal is applied to the first scanning signal lines NS (1) to NS (i), and the second scanning signal line is applied.
  • the second scanning signal is applied to the scanning signal lines PS (1) to PS (i), and the light emitting control signal is applied to the light emission control lines EM (1) to EM (i), so that the light emission control signal is based on the input image signal DIN.
  • the image is displayed on the display unit 200.
  • FIG. 3 is a circuit diagram showing the configuration of the pixel circuit 20 in the nth row and the mth column.
  • the pixel circuit 20 shown in FIG. 3 includes one organic EL element (organic light emitting diode) 21 as a display element and seven transistors (typically a thin film) T1 to T7 (first initialization transistor T1, threshold value). It includes a voltage compensation transistor T2, a write control transistor T3, a drive transistor T4, a power supply control transistor T5, a light emission control transistor T6, a second initialization transistor T7), and one holding capacitor Ca.
  • organic EL element organic light emitting diode
  • T1 to T7 first initialization transistor T1, threshold value
  • It includes a voltage compensation transistor T2, a write control transistor T3, a drive transistor T4, a power supply control transistor T5, a light emission control transistor T6, a second initialization transistor T7), and one holding capacitor Ca.
  • the transistors T1, T2, and T7 are N-type transistors.
  • Transistors T3 to T6 are P-type transistors. From the viewpoint of the material of the channel layer, the transistors T1, T2 and T7 are, for example, IGZO-TFT, and the transistors T3 to T6 are, for example, LTPS-TFT. However, the present invention is not limited to this.
  • the holding capacitor Ca is a capacitive element composed of two electrodes (first electrode and second electrode).
  • the control terminal is connected to the first scanning signal line NS (n-1) on the (n-1) line, and the first conduction terminal is the second conduction terminal of the threshold voltage compensation transistor T2. Is connected to the control terminal of the drive transistor T4 and the second electrode of the holding capacitor Ca, and the second conduction terminal is connected to the initialization power supply line.
  • the control terminal is connected to the first scanning signal line NS (n) on the nth line, and the first conduction terminal is the second conduction terminal of the drive transistor T4 and the first conduction of the light emission control transistor T6.
  • the second conductive terminal is connected to the first conductive terminal of the first initialization transistor T1, the control terminal of the drive transistor T4, and the second electrode of the holding capacitor Ca.
  • the control terminal is connected to the second scanning signal line PS (n) in the nth row
  • the first conduction terminal is connected to the data signal line D (m) in the mth column
  • the second conduction terminal is connected.
  • the terminals are connected to the first conductive terminal of the drive transistor T4 and the second conductive terminal of the power supply control transistor T5.
  • the control terminal is connected to the first conduction terminal of the first initialization transistor T1, the second conduction terminal of the threshold voltage compensation transistor T2, and the second electrode of the holding capacitor Ca, and the first conduction terminal is written. It is connected to the second conduction terminal of the control transistor T3 and the second conduction terminal of the power supply control transistor T5, and the second conduction terminal is the first conduction terminal of the threshold voltage compensation transistor T2 and the first conduction terminal of the light emission control transistor T6. It is connected to the.
  • the control terminal is connected to the light emission control line EM (n) on the nth line
  • the first conduction terminal is connected to the high level power supply line and the first electrode of the holding capacitor Ca
  • the second The conduction terminal is connected to the second conduction terminal of the write control transistor T3 and the first conduction terminal of the drive transistor T4.
  • the control terminal is connected to the light emission control line EM (n) on the nth line
  • the first conduction terminal is the first conduction terminal of the threshold voltage compensation transistor T2 and the second conduction terminal of the drive transistor T4.
  • the second conductive terminal is connected to the first conductive terminal of the second initialization transistor T7 and the anode terminal of the organic EL element 21.
  • the control terminal is connected to the first scanning signal line NS (n) on the nth line, and the first conduction terminal is the second conduction terminal of the light emission control transistor T6 and the anode of the organic EL element 21. It is connected to the terminal, and the second conductive terminal is connected to the initialization power line.
  • the first electrode is connected to the high level power supply line and the first conduction terminal of the power supply control transistor T5
  • the second electrode is the first conduction terminal of the first initialization transistor T1 and the threshold voltage compensation transistor. It is connected to the second conduction terminal of T2 and the control terminal of the drive transistor T4.
  • the anode terminal is connected to the second conduction terminal of the light emission control transistor T6 and the first conduction terminal of the second initialization transistor T7, and the cathode terminal is connected to the low level power supply line.
  • the control terminal of the first initialization transistor T1 is connected to the first scanning signal line NS (n-1) in the (n-1) th row.
  • the control terminal of the threshold voltage compensation transistor T2 is connected to the first scanning signal line NS (n) on the nth line. Therefore, in the present embodiment, the control terminal of the first initialization transistor T1 in the pixel circuit 20 of the nth row and the control terminal of the threshold voltage compensation transistor T2 in the pixel circuit 20 of the (n-1) row are It is connected to the same first scanning signal line NS (n-1) of the i first scanning signal lines NS (1) to NS (i).
  • the first scanning signal line for transmitting the first scanning signal given to the control terminal of the first initialization transistor T1 in the pixel circuit 20 on the nth line and the threshold value in the pixel circuit 20 on the (n-1) line is two signal lines branched from one output of the gate driver 300. Considering such a case, it can be specified as follows. To the control terminal of the first scanning signal line connected to the control terminal of the first initialization transistor T1 in the pixel circuit 20 of the nth line and the threshold voltage compensation transistor T2 in the pixel circuit 20 of the (n-1) line.
  • the drive signal (first scanning signal) is the same as that of the connected first scanning signal line.
  • FIG. 4 is a diagram for explaining a schematic configuration of the gate driver 300.
  • the gate driver 300 is composed of a shift register 301 composed of a plurality of stages. A pixel matrix of i rows and j columns is formed in the display unit 200, and each stage of the shift register 301 is provided so as to have a one-to-one correspondence with each row of the pixel matrix.
  • the circuit constituting each stage of the shift register 301 is referred to as a "unit circuit”.
  • the shift register 301 includes i unit circuits 3 (1) to 3 (i).
  • FIG. 5 is a block diagram showing a configuration for five stages of the shift register 301.
  • the unit circuit 3 (n-) of the (n-2) stage, the (n-1) stage, the nth stage, the (n + 1) stage, and the (n + 2) stage We are focusing on 2), 3 (n-1), 3 (n), 3 (n + 1), and 3 (n + 2).
  • a gate start pulse signal, a first gate clock signal GCK1, and a second gate clock signal GCK2 are given to the shift register 301 as gate control signals GCTL.
  • the gate low potential VGL as the first constant potential and the gate high potential VGH as the second constant potential are also given to the shift register 301.
  • the gate high potential VGH is a potential at a level that turns on the N-type transistor in the pixel circuit 20 and turns off the P-type transistor in the pixel circuit 20.
  • the gate low potential VGL is a potential at a level that turns off the N-type transistor in the pixel circuit 20 and turns on the P-type transistor in the pixel circuit 20.
  • the gate low potential VGL is supplied by the first constant potential line 361, and the gate high potential VGH is supplied by the second constant potential line 362.
  • the gate start pulse signal is a signal given to the unit circuit 3 (1) of the first stage as a set signal S, and is omitted in FIG.
  • Each unit circuit 3 outputs an input terminal for receiving the first control clock CK1, the second control clock CK2, the set signal S, the gate high potential VGH, and the gate low potential VGL, and the output signal OUT1 and the output signal OUT2, respectively. Includes an output terminal for.
  • the output signal OUT1 is an N-type control signal
  • the output signal OUT2 is a P-type control signal. That is, in each unit circuit 3, an N-type control signal and a P-type control signal are generated.
  • the first gate clock signal GCK1 is given as the first control clock CK1
  • the second gate clock signal GCK2 is given as the second control clock CK2.
  • the second gate clock signal GCK2 is given as the first control clock CK1
  • the first gate clock signal GCK1 is given as the second control clock CK2.
  • the gate high potential VGH and the gate low potential VGL are commonly given to all unit circuits 3.
  • the output signal OUT2 from the unit circuit 3 in the previous stage is given to the unit circuit 3 in each stage as a set signal S.
  • the output signal OUT1 from the unit circuit 3 of each stage is given to the corresponding first scanning signal line NS as the first scanning signal.
  • the output signal OUT2 from the unit circuit 3 of each stage is given to the unit circuit 3 of the next stage as a set signal S, and is given to the corresponding second scanning signal line PS as a second scanning signal.
  • the control terminal of the threshold voltage compensation transistor T2 and the control terminal of the second initialization transistor T7 have the first scanning signal line NS (n). Is connected, the first scanning signal line NS (n-1) is connected to the control terminal of the first initialization transistor T1, and the second scanning signal line PS (n) is connected to the control terminal of the write control transistor T3. Has been done.
  • the first gate clock signal GCK1 and the second gate clock signal GCK2 are the first period for maintaining the gate low potential VGL (first level potential) and the gate high potential VGH (second level). It is a two-phase clock signal that periodically repeats the second period of maintaining the electric potential).
  • the length P1 of the first period is equal to or less than the length P2 of the second period. However, typically, the length P1 of the first period is shorter than the length P2 of the second period.
  • the first gate clock signal GCK1 and the second gate clock signal GCK2 are output from the clock signal output circuit provided in the display control circuit 100.
  • FIG. 1 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment.
  • the unit circuit 3 includes five transistors M1 to M5 and one capacitor C1.
  • Transistors M1 to M4 are P-type transistors, and transistors M5 are N-type transistors.
  • the unit circuit 3 also includes three input terminals in addition to an input terminal connected to the first constant potential line for supplying the gate low potential VGL and an input terminal connected to the second constant potential line for supplying the gate high potential VGH. It has 31 to 33 and two output terminals 38 and 39.
  • FIG. 1 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment.
  • the unit circuit 3 includes five transistors M1 to M5 and one capacitor C1.
  • Transistors M1 to M4 are P-type transistors
  • transistors M5 are N-type transistors.
  • the unit circuit 3 also includes three input terminals in addition to an input terminal connected to the first constant potential line for supplying the gate low potential VGL and an input terminal connected to the second constant
  • a reference numeral 31 is attached to an input terminal for receiving a set signal S
  • a reference numeral 32 is attached to an input terminal for receiving the first control clock CK1
  • a reference numeral 32 is attached to an input terminal for receiving the second control clock CK2.
  • Reference numeral 33 is attached
  • a reference numeral 38 is attached to an output terminal for outputting the output signal OUT1
  • a reference numeral 39 is attached to an output terminal for outputting the output signal OUT2.
  • the output terminal for outputting the output signal OUT1 is referred to as a “first output terminal”
  • the output terminal for outputting the output signal OUT2 is referred to as a “second output terminal”.
  • the second conduction terminal of the transistor M3, the control terminal of the transistor M4, and the control terminal of the transistor M5 are connected to each other.
  • a node in which these are connected to each other is called a "first internal node".
  • the first internal node is designated by the reference numeral N1.
  • the control terminal of the transistor M1 and one end of the capacitor C1 are connected.
  • the node to which these are connected is called a "second internal node”.
  • the second internal node is designated by the reference numeral N2.
  • the first internal node N1 and the second internal node M2 are given the same logical level of potential. As can be seen from FIG. 1, in the present embodiment, the first internal node N1 and the second internal node M2 are directly connected.
  • the unit circuit 3 includes a first control circuit 311 that controls the potential of the first internal node N1, a first output circuit 321 that controls the output of the output signal OUT1, and a second that controls the output of the output signal OUT2.
  • the output circuit 322 and the like are included.
  • the first control circuit 311 includes a transistor M3.
  • the output node 34 of the first control circuit 311 is connected to the first internal node N1.
  • the first output circuit 321 includes a transistor M4 and a transistor M5.
  • the second output circuit 322 includes a transistor M1, a transistor M2, and a capacitor C1.
  • the control terminal is connected to the second internal node N2, the first conductive terminal is connected to the input terminal 33, and the second conductive terminal is connected to the second output terminal 39.
  • the control terminal is connected to the first output terminal 38, the first conduction terminal is connected to the second constant potential line, and the second conduction terminal is connected to the second output terminal 39.
  • the control terminal is connected to the input terminal 32, the first conductive terminal is connected to the input terminal 31, and the second conductive terminal is connected to the first internal node N1.
  • the control terminal is connected to the first internal node N1, the first conductive terminal is connected to the second constant potential line, and the second conductive terminal is connected to the first output terminal 38.
  • the control terminal is connected to the first internal node N1
  • the first conductive terminal is connected to the first output terminal 38
  • the second conductive terminal is connected to the first constant potential line.
  • the capacitor C1 one end is connected to the second internal node N2 and the other end is connected to the second output terminal 39.
  • the transistor M1 realizes the second scanning signal control transistor
  • the transistor M3 realizes the first internal node control transistor
  • the transistor M4 realizes the first scanning signal turn-on transistor
  • the transistor M5 realizes the first scanning signal.
  • a scanning signal turn-off transistor has been realized.
  • the first control clock CK1 changes from high level to low level.
  • the transistor M3 is turned on.
  • the set signal S changes from a high level to a low level.
  • the potentials of the first internal node N1 and the second internal node N2 are lowered to a low level, the transistors M1 and M4 are turned on, and the transistors M5 are turned off.
  • the output signal OUT1 changes from a low level to a high level.
  • the transistor M2 is turned off.
  • the first control clock CK1 changes from low level to high level.
  • the transistor M3 is turned off.
  • the set signal S changes from a low level to a high level.
  • the second control clock CK2 changes from high level to low level.
  • the potential of the second output terminal 39 (the potential of the output signal OUT2) decreases as the potential of the input terminal 33 decreases.
  • the capacitor C1 is provided between the second internal node N2-second output terminal 39, the potential of the second internal node N2 and the first internal node N1 also decreases as the potential of the second output terminal 39 decreases. Decrease (the second internal node N2 and the first internal node N1 are in the boost state).
  • the second control clock CK2 changes from low level to high level.
  • the potential of the second output terminal 39 (the potential of the output signal OUT2) rises as the potential of the input terminal 33 rises.
  • the potential of the second output terminal 39 rises, the potentials of the second internal node N2 and the first internal node N1 also rise through the capacitor C1.
  • the first control clock CK1 changes from high level to low level.
  • the transistor M3 is turned on.
  • the set signal S is maintained at a high level. Therefore, the potentials of the first internal node N1 and the second internal node N2 rise to a high level, the transistor M1 and the transistor M4 are turned off, and the transistor M5 is turned on.
  • the output signal OUT1 changes from a high level to a low level. As a result, the transistor M2 is turned on.
  • the potentials of the first internal node N1 and the second internal node N2 are maintained at a high level, the output signal OUT1 is maintained at a low level, and the output signal OUT2 is maintained as in the period before time t01. Maintained at a high level.
  • the second scanning signal PS (n-3) is given as a set signal S to the unit circuit 3 (n-2) in the (n-2) stage.
  • the first scanning signal NS (n-2) is maintained at a high level during the period, and the second scanning signal PS (n-2) is maintained at a low level during the period from time t13 to time t14. Further, since the second scanning signal PS (n-2) changes from a high level to a low level at time t13, the time from time t13 to the time is based on the clock operation of the first gate clock signal GCK1 and the second gate clock signal GCK2.
  • the first scanning signal NS (n-1) is maintained at a high level during the period of t17, and the second scanning signal PS (n-1) is maintained at a low level during the period from time t15 to time t16.
  • the time from time t15 to the time is based on the clock operation of the first gate clock signal GCK1 and the second gate clock signal GCK2.
  • the first scanning signal NS (n) is maintained at a high level during the period of t19
  • the second scanning signal PS (n) is maintained at a low level during the period from time t17 to time t18.
  • the first scanning signal NS (n) starts from the time t13 when the first scanning signal NS (n-1) changes from a low level to a high level.
  • the length of the period from the time t15 when) changes from low level to high level and the time t15 when the second scanning signal PS (n-1) changes from high level to low level is high. It is equal to the length of the period from level to low level until time t17.
  • the threshold voltage compensation transistor T2 in the pixel circuit 20 on the nth row is turned on from the off state from the time when the threshold voltage compensation transistor T2 in the pixel circuit 20 on the (n-1) row changes from the off state to the on state.
  • the length of the period until the time when the state changes and the write control in the pixel circuit 20 in the (n-1) th line The write control in the pixel circuit 20 in the nth line from the time when the transistor T3 changes from the off state to the on state. It is equal to the length of the period from the time when the transistor T3 changes from the off state to the on state.
  • the shift register 301 operates based on the two-phase clock signals (first gate clock signal GCK1 and second gate clock signal GCK2)
  • the period during which the first scanning signal NS is maintained at the on-level (high level) is as follows.
  • the period during which the second scanning signal PS (n) applied to the second scanning signal line connected to the second output terminal 39 of the nth-stage unit circuit 3 (n) is maintained at the on-level (low level) is Corresponds to the (n / 2) th first period (the period indicated by the arrow with reference numeral 71 in FIG. 8) of the second gate clock signal GCK2 with reference to the start time of each vertical scanning period.
  • the second scanning signal PS (n-1) applied to the second scanning signal line connected to the second output terminal 39 of the unit circuit 3 (n-1) in the (n-1) stage is on-level (low).
  • the period maintained at (level) is the (n / 2) th first period of the first gate clock signal GCK1 with reference to the start time of each vertical scanning period (the period indicated by the arrow with reference numeral 72 in FIG. 8). It corresponds to.
  • the second scanning signal PS (n + 1) applied to the second scanning signal line connected to the second output terminal 39 of the unit circuit 3 (n + 1) of the (n + 1) stage is maintained at the on-level (low level).
  • the period corresponds to the ((n / 2) + 1) th first period (the period indicated by the arrow with reference numeral 73 in FIG.
  • the period during which the first scanning signal NS (n) applied to the first scanning signal line connected to the first output terminal 38 of the nth-stage unit circuit 3 (n) is maintained at the on-level (high level) is ,
  • n is assumed to be an even number, but when n is an odd number, it becomes as follows.
  • the period during which the second scanning signal PS (n) applied to the second scanning signal line connected to the second output terminal 39 of the nth-stage unit circuit 3 (n) is maintained at the on-level (low level) is , Corresponds to the ((n + 1) / 2) th first period of the first gate clock signal GCK1 with reference to the start time of each vertical scanning period.
  • the second scanning signal PS (n-1) applied to the second scanning signal line connected to the second output terminal 39 of the unit circuit 3 (n-1) in the (n-1) stage is on-level (low).
  • the period maintained at (level) corresponds to the ((n-1) / 2) th first period of the second gate clock signal GCK2 with reference to the start time of each vertical scanning period.
  • the second scanning signal PS (n + 1) applied to the second scanning signal line connected to the second output terminal 39 of the unit circuit 3 (n + 1) of the (n + 1) stage is maintained at the on-level (low level).
  • the period corresponds to the (((n-1) / 2) + 1) th first period of the second gate clock signal GCK2 with reference to the start time of each vertical scanning period.
  • the period during which the first scanning signal NS (n) applied to the first scanning signal line connected to the first output terminal 38 of the nth-stage unit circuit 3 (n) is maintained at the on-level (high level) is , (((N-1) / 2) of the second gate clock signal GCK2 from the start time of the ((n-1) / 2) th first period with reference to the start time of each vertical scanning period. / 2) +1) Corresponds to the period up to the start of the first first period.
  • FIG. 9 is a timing chart for explaining the operation of the pixel circuit 20 (pixel circuit 20 shown in FIG. 3) on the nth row.
  • the second scanning signal PS (n) is at a high level
  • the power supply control transistor T5 and the light emission control transistor T6 are in the ON state, and the organic EL element 21 emits light according to the magnitude of the drive current.
  • the light emission control signal EM (n) changes from a low level to a high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the supply of the current to the organic EL element 21 is cut off, and the organic EL element 21 is turned off.
  • the first scanning signal NS (n-1) changes from a low level to a high level.
  • the first initialization transistor T1 is turned on.
  • the gate voltage of the drive transistor T4 is initialized. That is, the gate voltage of the drive transistor T4 becomes equal to the initialization voltage Vini.
  • the threshold voltage compensation transistor T2 is turned on in the pixel circuit 20 on the (n-1) th row.
  • the first scanning signal NS (n) changes from a low level to a high level.
  • the threshold voltage compensation transistor T2 and the second initialization transistor T7 are turned on.
  • the second initialization transistor T7 is turned on, the anode voltage of the organic EL element 21 is initialized based on the initialization voltage Vini.
  • the first scanning signal NS (n-1) changes from a high level to a low level.
  • the first initialization transistor T1 is turned off.
  • the second scanning signal PS (n) changes from a high level to a low level.
  • the write control transistor T3 is turned on. Since the threshold voltage compensation transistor T2 is on at time t23, the write control transistor T3 is turned on at time t24, so that the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2 are turned on.
  • the data signal D (m) is given to the second electrode of the holding capacitor Ca. As a result, the holding capacitor Ca is charged.
  • the threshold voltage compensation transistor T2 is turned off in the pixel circuit 20 on the (n-1) th row.
  • the second scanning signal PS (n) changes from low level to high level.
  • the write control transistor T3 is turned off.
  • the first scanning signal NS (n) changes from high level to low level.
  • the threshold voltage compensation transistor T2 and the second initialization transistor T7 are turned off.
  • the light emission control signal EM (n) changes from a high level to a low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned on, and a drive current corresponding to the charging voltage of the holding capacitor Ca is supplied to the organic EL element 21.
  • the organic EL element 21 emits light according to the magnitude of the drive current. After that, the organic EL element 21 emits light throughout the period until the light emission control signal EM (n) changes from a low level to a high level.
  • the threshold voltage compensation transistor T2 of the pixel circuit 20 in the (n-1) th row changes from the off state to the on state, and then the nth row.
  • the threshold voltage compensation transistor T2 in the pixel circuit 20 in the (n-1) line changes from the on state to the off state.
  • the threshold voltage compensation transistor T2 in the pixel circuit 20 on the nth row has changed from an on state to an off state.
  • write control in the pixel circuit 20 in the nth line is performed at the same timing as the threshold voltage compensation transistor T2 in the pixel circuit 20 in the (n-1) line changes from the on state to the off state.
  • the transistor T3 is changing from the off state to the on state.
  • the write control transistor T3 is maintained in the ON state during the period from time t24 to time t25, while the threshold voltage compensation transistor T2 is maintained in the ON state during the period from time t23 to time t26.
  • the period during which the second scanning signal applied to the second scanning signal line connected to the control terminal of the write control transistor T3 is maintained at the on-level is connected to the control terminal of the threshold voltage compensation transistor T2. It is included in the period during which the first scanning signal applied to the first scanning signal line is maintained at the on-level.
  • the LTPS-TFT is adopted as the write control transistor T3, the data can be obtained by turning on the write control transistor T3 during a part of the period during which the threshold voltage compensation transistor T2 is maintained in the on state.
  • the capacitor Ca is sufficiently charged (written) based on the signal D (m). This is because the LTPS-TFT has high mobility and enables high-speed writing.
  • the potential of the first internal node N1 decreases as the first control clock CK1 and the set signal S change from high level to low level.
  • the potential of the first internal node N1 ideally drops to the gate low potential VGL, but in reality, as shown in FIG. 10, the threshold voltage Vth (M3) of the transistor M3 is higher than the gate low potential VGL. It only drops to a high potential. That is, during the period from time t01 to time t03 and the period from time t04 to time t05 in FIG. 7, the potential of the first internal node N1 is higher than the gate low potential VGL by the threshold voltage Vth (M3) of the transistor M3. It has become.
  • the threshold voltage of the transistor M5 is smaller than the threshold voltage Vth (M3) of the transistor M3, a leak current may occur between the second conductive terminal and the first conductive terminal of the transistor M5.
  • the transistor M5 is preferably an IGZO-TFT.
  • the unit circuit 3 constituting the shift register 301 in the gate driver 300 applies the first scanning signal to the first scanning signal line NS for driving the N-type transistor in the pixel circuit 20. It includes a first output circuit 321 and a second output circuit 322 that applies a second scanning signal to a second scanning signal line PS for driving a P-type transistor in the pixel circuit 20.
  • the first output circuit 321 includes a P-type transistor M4 and an N-type transistor M5. The first scanning signal is started up via the transistor M4, and the first scanning signal is started down by the transistor. It is done via M5.
  • the second output circuit 322 includes a P-type transistor M1 and a capacitor C1 that functions as a boost capacitance, and the second scan signal is started up / down via the capacitor C1. Therefore, the difference between the potential in the state where the second scanning signal is falling and the potential in the state where the second scanning signal is rising becomes sufficiently large, and the P-type transistor in the pixel circuit 20 is surely turned on / off. It is said.
  • IGZO-TFT can be adopted for the N-type transistor in the pixel circuit 20
  • LTPS-TFT can be adopted for the P-type transistor in the pixel circuit 20.
  • the pixel circuit pixel circuit in which N-type transistors and P-type transistors are mixed, pixel circuit in which IGZO-TFT and LTPS-TFT are mixed
  • the unit circuit 3 is composed of a small number of circuit elements (transistors and the like), it is possible to easily realize a narrow frame.
  • the control terminal of the first initialization transistor T1 is connected to the first scanning signal line NS (n-1) on the (n-1) line.
  • the control terminal of the threshold voltage compensation transistor T2 is connected to the first scanning signal line NS (n) on the nth line, and the control terminal of the writing control transistor T3 is connected to the second scanning signal line PS (n) on the nth line. (See Fig. 3).
  • a through current may flow in the pixel circuit 20. This will be described below.
  • the delay of the waveforms of the first scanning signal and the second scanning signal is not considered in FIG. 9, in reality, the delays occur in those waveforms. Therefore, among the signals shown in FIG. 9, the waveforms of the first scanning signal NS (n-1), the first scanning signal NS (n), and the second scanning signal PS (n) are actually shown in FIG. It becomes as shown in.
  • the first scanning signal NS (n-1) does not sufficiently fall during the period. Therefore, during this period, the first initialization transistor T1, the threshold voltage compensation transistor T2, and the write control transistor T3 are all turned on in the pixel circuit 20 on the nth row.
  • FIG. 13 is a circuit diagram showing the configuration of the pixel circuit 20 in the nth row and the mth column in the present embodiment.
  • the control terminal of the first initialization transistor T1 is connected to the first scanning signal line NS (n-2) on the (n-2) line
  • the second initial stage The control terminal of the conversion transistor T7 is connected to the first scanning signal line NS (n-1) on the (n-1) line.
  • the same drive signal (first scanning signal) is given to the first scanning signal line connected to the control terminal of the voltage compensation transistor T2.
  • the unit circuit 3 Since the configuration of the unit circuit 3 is the same as that of the first embodiment, the unit circuit 3 operates in the same manner as that of the first embodiment. Therefore, the waveform of the signal or the like that controls the operation of the pixel circuit 20 in the (n-2) th to nth rows is as shown in FIG. In FIG. 14, the delay of the waveforms of the first scanning signal NS and the second scanning signal PS is taken into consideration.
  • FIG. 15 is a timing chart for explaining the operation of the pixel circuit 20 (pixel circuit 20 shown in FIG. 13) on the nth row.
  • the second scanning signal PS (n) is at a high level
  • the first scanning signal NS (n-2), the first scanning signal NS (n-1), and the first scanning signal NS ( n) and the light emission control signal EM (n) are at a low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are in the ON state, and the organic EL element 21 emits light according to the magnitude of the drive current.
  • the light emission control signal EM (n) changes from a low level to a high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the supply of the current to the organic EL element 21 is cut off, and the organic EL element 21 is turned off.
  • the first scanning signal NS (n-2) changes from a low level to a high level.
  • the first initialization transistor T1 is turned on.
  • the gate voltage of the drive transistor T4 is initialized. That is, the gate voltage of the drive transistor T4 becomes equal to the initialization voltage Vini.
  • the first scanning signal NS (n-1) changes from a low level to a high level.
  • the second initialization transistor T7 is turned on, and the anode voltage of the organic EL element 21 is initialized based on the initialization voltage Vini.
  • the first scanning signal NS (n) changes from low level to high level.
  • the threshold voltage compensation transistor T2 is turned on.
  • the first scanning signal NS (n-2) changes from a high level to a low level.
  • the first initialization transistor T1 is turned off.
  • the first scanning signal NS (n-1) changes from a high level to a low level.
  • the second initialization transistor T7 is turned off.
  • the second scanning signal PS (n) changes from a high level to a low level.
  • the write control transistor T3 is turned on. Since the threshold voltage compensation transistor T2 is on at time t44, the write control transistor T3 is turned on at time t45, so that the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2 are turned on.
  • the data signal D (m) is given to the second electrode of the holding capacitor Ca. As a result, the holding capacitor Ca is charged.
  • the second scanning signal PS (n) changes from low level to high level.
  • the write control transistor T3 is turned off.
  • the first scanning signal NS (n) changes from high level to low level.
  • the threshold voltage compensation transistor T2 is turned off.
  • the light emission control signal EM (n) changes from a high level to a low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned on, and a drive current corresponding to the charging voltage of the holding capacitor Ca is supplied to the organic EL element 21.
  • the organic EL element 21 emits light according to the magnitude of the drive current. After that, the organic EL element 21 emits light throughout the period until the light emission control signal EM (n) changes from a low level to a high level.
  • the write control transistor T3 is controlled from the fall start time t44 of the first scanning signal NS (n-2) given to the control terminal of the first initialization transistor T1.
  • a sufficient period (the period indicated by the arrow with reference numeral 78 in FIG. 15) is provided by the fall start time t45 of the second scanning signal PS (n) given to the terminal. Therefore, the first initialization transistor T1 and the write control transistor T3 are not turned on at the same time in the pixel circuit 20. Therefore, the through current as shown by the arrow with reference numeral 76 in FIG. 12 does not flow in the pixel circuit 20.
  • the control terminal of the second initialization transistor T7 is connected to the first scanning signal line NS (n-1) on the (n-1) line, but the present invention is not limited to this.
  • the control terminal of the second initialization transistor T7 may be connected to, for example, the first scanning signal line NS (n-2) on the (n-2) line. That is, if the anode voltage of the organic EL element 21 is initialized during the non-emission period (the period during which the emission control signal EM (n) is maintained at a high level), the control terminal of the second initialization transistor T7.
  • the connection destination of is not particularly limited.
  • FIG. 16 is a circuit diagram showing the configuration of the pixel circuit 20 (n) in the nth row and m column and the pixel circuit 20 (n + 1) in the nth row and m column in the present embodiment.
  • the configurations of the transistors T1 to T6 other than the second initialization transistor T7 are the same as those of the second embodiment.
  • the control terminal of the first initialization transistor T1 may be connected to the first scanning signal line NS (n-1) on the (n-1) line as in the first embodiment.
  • the control terminal is connected to the control terminal of the first initialization transistor T1 in the pixel circuit 20 (n + 1) on the (n + 1) line.
  • the first conduction terminal is connected to the second conduction terminal of the light emission control transistor T6 and the anode terminal of the organic EL element 21.
  • the second conductive terminal is the first conductive terminal of the first initialization transistor T1 in the pixel circuit 20 (n + 1) on the (n + 1) line, the second conductive terminal of the threshold voltage compensation transistor T2, and the control terminal of the drive transistor T4. , And is connected to the second electrode of the holding capacitor Ca.
  • the second initialization transistor T7 in the pixel circuit 20 in a certain row and the first initialization transistor T1 in the pixel circuit 20 in the next row are connected in series.
  • IGZO-TFT is adopted for the first initialization transistor T1 and the second initialization transistor T7.
  • initialization initialization of the gate voltage of the drive transistor T4 and the anode of the organic EL element 21 is performed as shown by the arrow with reference numeral 81 in FIG. 17 without causing malfunction. Voltage initialization) is performed.
  • the second initialization transistor T7 in the pixel circuit 20 in a certain row and the first initialization transistor T1 in the pixel circuit 20 in the next row are connected in series. Therefore, the only transistor directly connected to the initialization power line is the first initialization transistor T1. As a result, the load on the initialization power line is reduced, and a stable potential resistant to noise can be supplied to the pixel circuit 20. The same effect as that of the first embodiment can be obtained.
  • FIG. 18 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment.
  • the unit circuit 3 in the present embodiment includes a second control circuit 312 that controls the potential of the first internal node N1 in addition to the first control circuit 311 and the first output circuit 321 and the second output circuit 322. ing.
  • the second control circuit 312 includes a stabilizing circuit 330 and a transistor M8.
  • the stabilization circuit 330 includes a transistor M6 and a transistor M7.
  • Transistors M6 to M8 are P-type transistors.
  • the output circuit control transistor is realized by the transistor M8.
  • the first conductive terminal of the transistor M6 and the second conductive terminal of the transistor M7 are connected.
  • the node to which these are connected is called a "third internal node".
  • the third internal node is designated by the reference numeral N3.
  • the control terminal is connected to the input terminal 33, the first conductive terminal is connected to the third internal node N3, and the second conductive terminal is connected to the first internal node N1.
  • the control terminal is connected to the first output terminal 38, the first conduction terminal is connected to the second constant potential line, and the second conduction terminal is connected to the third internal node N3. From the above, the transistor M6 and the transistor M7 are connected in series between the first internal node N1 and the second constant potential line.
  • the control terminal is connected to the first constant potential line, the first conduction terminal is connected to the second internal node N2, and the second conduction terminal is connected to the first internal node N1.
  • the first control clock CK1 changes from high level to low level.
  • the transistor M3 is turned on.
  • the set signal S changes from a high level to a low level.
  • the potential of the first internal node N1 drops to a low level
  • the transistor M4 is turned on, and the transistor M5 is turned off.
  • the output signal OUT1 changes from low level to high level.
  • the transistors M2 and M7 are turned off.
  • the transistor M8 is maintained in the ON state even if the potential of the first internal node N1 drops to a low level, the potential of the second internal node N2 also drops to a low level. As a result, the transistor M1 is turned on.
  • the first control clock CK1 changes from low level to high level.
  • the transistor M3 is turned off.
  • the set signal S changes from a low level to a high level.
  • the second control clock CK2 changes from high level to low level.
  • the potential of the second output terminal 39 (the potential of the output signal OUT2) decreases as the potential of the input terminal 33 decreases.
  • the capacitor C1 is provided between the second internal node N2-second output terminal 39, the potential of the second internal node N2 also decreases as the potential of the second output terminal 39 decreases (second internal).
  • Node N2 is in the boost state). As a result of such a boost operation, a large negative voltage is applied to the control terminal of the transistor M1, and the output signal reaches a level sufficient to turn on the write control transistor T3 to which the second output terminal 39 is connected. The potential of OUT2 drops.
  • the second control clock CK2 changes from low level to high level.
  • the potential of the second output terminal 39 (the potential of the output signal OUT2) rises as the potential of the input terminal 33 rises.
  • the potential of the second internal node N2 also rises via the capacitor C1.
  • the transistor M8 is turned on.
  • the first control clock CK1 changes from high level to low level.
  • the transistor M3 is turned on.
  • the set signal S is maintained at a high level. Therefore, the potential of the first internal node N1 rises to a high level, the transistor M4 is turned off, and the transistor M5 is turned on.
  • the output signal OUT1 changes from high level to low level.
  • the transistors M2 and M7 are turned on. Further, since the transistor M8 is maintained in the ON state, the potential of the second internal node N2 also rises to a high level at time t55. As a result, the transistor M1 is turned off.
  • the potentials of the first internal node N1 and the second internal node N2 are maintained at a high level, the output signal OUT1 is maintained at a low level, and the output signal OUT2 is maintained as in the period before time t51. Maintained at a high level.
  • the pixel circuit 20 operates in the same manner as in the first embodiment. That is, the N-type transistor and the P-type transistor in the pixel circuit 20 are surely turned on / off.
  • the transistor in the unit circuit 3 has a parasitic capacitance. Therefore, in the period before time t51 and the period after time t55, due to the clock operation of the second control clock CK2 and the existence of the parasitic capacitance of the transistor M1, the first internal node N1 and the second internal node N2 The potential of the can fluctuate. Therefore, the potentials of the output signal OUT1 and the output signal OUT2 may fluctuate. However, in the period before the time t51 and the period after the time t55, the transistor M7 is maintained in the ON state, and the transistor M6 is turned on each time the second control clock CK2 becomes low level.
  • the first internal node N1 is connected to the second constant potential line that supplies the gate high potential VGH. Therefore, in the period before time t51 and the period after time t55, the potentials of the first internal node N1 and the second internal node N2 are surely high even if noise is generated due to the clock operation of the second control clock CK2. Maintained at the level.
  • the transistor M6 Since the second control clock CK2 is at a high level during the period from time t51 to time t53, the transistor M6 is maintained in the off state. Therefore, maintaining the potential of the third internal node N3 at a high level does not affect the potentials of the first internal node N1 and the second internal node N2. Further, since the transistor M7 is in the off state at time t53, the potential of the third internal node N3 also changes from the high level to the low level when the second control clock CK2 changes from the high level to the low level. After that, when the transistor M7 is turned on at time t55 as described above, the potential of the third internal node N3 changes from a low level to a high level.
  • the transistor M8 since the transistor M8 is provided in the unit circuit 3, the potential of the first internal node N1 is maintained when the potential of the second internal node N2 is lowered by the boost operation. Therefore, the amplitude of the potential of the first internal node N1 is smaller than that in the case where the transistor M8 is not provided. As a result, the stress applied to the control terminals of the transistors M4 and M5 and the stress applied to the second conductive terminals of the transistors M3 and M6 are reduced. As a result, reliability is improved.
  • the stabilizing circuit 330 is provided in the unit circuit 3, even if noise due to the clock operation of the second control clock CK2 occurs during the period when the output signal OUT1 should be maintained at a low level, the first The potentials of the 1 internal node N1 and the 2nd internal node N2 are surely maintained at a high level. As a result, the occurrence of problems such as display defects due to the clock operation of the second control clock CK2 is prevented.
  • FIG. 20 is a circuit diagram showing the configuration of the unit circuit 3 in the first modification of the fourth embodiment.
  • the second control circuit 312 includes the stabilizing circuit 330, but does not include the transistor M8. Even with such a configuration, it is possible to obtain an effect of preventing the occurrence of defects such as display defects caused by the clock operation of the second control clock CK2.
  • FIG. 21 is a circuit diagram showing the configuration of the unit circuit 3 in the second modification of the fourth embodiment.
  • the second control circuit 312 includes the transistor M8, but does not include the stabilization circuit 330. Even with such a configuration, the effect of improving reliability can be obtained by reducing the stress applied to the control terminals of the transistors M4 and M5 and the stress applied to the second conductive terminal of the transistors M3.
  • FIG. 22 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment. As can be seen from FIGS. 1 and 22, the configuration obtained by replacing the transistor M3 in the unit circuit 3 in the first embodiment with two cascode-connected transistors (transistor M3a and transistor M3b) is the present embodiment. This is the configuration of the unit circuit 3 in the embodiment.
  • Both the transistor M3a and the transistor M3b are P-type transistors.
  • the second conductive terminal of the transistor M3a and the second conductive terminal of the transistor M3b are connected.
  • the node to which these are connected is called the "fourth internal node".
  • the fourth internal node is designated by the reference numeral N4.
  • the control terminal is connected to the input terminal 32, the first conductive terminal is connected to the input terminal 31, and the second conductive terminal is connected to the fourth internal node N4.
  • the control terminal is connected to the input terminal 32, the first conductive terminal is connected to the first internal node N1, and the second conductive terminal is connected to the fourth internal node N4. From the above, the transistor M3a and the transistor M3b are connected in series between the input terminal 31 (that is, the second output terminal 39 of the other unit circuit 3) and the first internal node N1.
  • two transistors are provided between the input terminal 31 and the first internal node N1.
  • the voltage between the input terminal 31 and the first internal node N1 is defined as Vx
  • the voltage between the input terminal 31 and the fourth internal node N4 is defined as Vy
  • the voltage between the input terminal 31 and the first internal node N1 is defined as Vy.
  • the voltage between N4 is Vz
  • Vy is smaller than Vx
  • Vz is smaller than Vx.
  • the voltage stress received by one transistor during the boost operation is smaller than that in the first embodiment. From the above, according to the present embodiment, the characteristic fluctuation of the transistor provided between the input terminal 31 and the first internal node N1 is suppressed, and the reliability of the gate driver 300 is improved.
  • the two transistors are provided between the input terminal 31 and the first internal node N1 as described above, the input terminal when the first control clock CK1 is at a high level.
  • the magnitude of the leak current between the 31st and the first internal node N1 becomes smaller than that in the first embodiment. From this point of view, the reliability of the gate driver 300 is improved.
  • the transistor M3 in the unit circuit 3 in the first embodiment is replaced with two transistors (transistor M3a and transistor M3b).
  • the present invention is not limited to this, and as shown in FIG. 23, the transistor M3 in the unit circuit 3 (see FIG. 18) in the fourth embodiment may be replaced with two transistors (transistor M3a and transistor M3b). .. According to such a modified example, in addition to obtaining the same effect as that of the fourth embodiment, the effect of improving the reliability of the gate driver 300 can be obtained.
  • FIG. 24 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment.
  • the present embodiment is a configuration obtained by replacing the transistor M8 in the unit circuit 3 in the fourth embodiment with two cascode-connected transistors (transistor M8a and transistor M8b). This is the configuration of the unit circuit 3 in the embodiment.
  • Both the transistor M8a and the transistor M8b are P-type transistors.
  • the second conductive terminal of the transistor M8a and the second conductive terminal of the transistor M8b are connected.
  • the node to which these are connected is referred to as a "fifth internal node".
  • the fifth internal node is designated by the reference numeral N5.
  • the control terminal is connected to the first constant potential line, the first conduction terminal is connected to the first internal node N1, and the second conduction terminal is connected to the fifth internal node N5.
  • the control terminal is connected to the first constant potential line, the first conduction terminal is connected to the second internal node N2, and the second conduction terminal is connected to the fifth internal node N5.
  • the transistor M8a and the transistor M8b are connected in series between the first internal node N1 and the second internal node N2.
  • the output circuit control unit is realized by the transistor M8a and the transistor M8b.
  • two transistors are provided between the first internal node N1 and the second internal node N2.
  • the voltage between the first internal node N1 and the second internal node N2 is Vx
  • the voltage between the first internal node N1 and the fifth internal node N5 is Vy
  • the second internal node N2- Assuming that the voltage between the fifth internal nodes N5 is Vz
  • Vy is smaller than Vx
  • Vz is smaller than Vx
  • Vz the voltage stress received by one transistor during the boost operation.
  • the characteristic fluctuation of the transistor provided between the first internal node N1 and the second internal node N2 is suppressed, and the reliability of the gate driver 300 is improved. The same effect as that of the fourth embodiment can be obtained.
  • FIG. 25 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment.
  • the unit circuit 3 includes the first control circuit 311 and the second control circuit 312, the first output circuit 321 and the second output circuit 322.
  • the configuration of the first output circuit 321 is different from that of the fourth embodiment (see FIG. 18).
  • the first output circuit 321 includes a reset circuit 340 for lowering the output signal OUT1 in addition to the transistor M4 and the transistor M5.
  • the reset circuit 340 includes a transistor M9.
  • the transistor M9 is a P-type transistor. Regarding the transistor M9, the control terminal is connected to the input terminal 32, the first conductive terminal is connected to the first output terminal 38, and the second conductive terminal is connected to the first constant potential line. Further, the first conductive terminal of the transistor M4 was connected to the second constant potential line in the fourth embodiment, but is connected to the input terminal 32 in the present embodiment.
  • the reset transistor is realized by the transistor M9.
  • the transistor M4 is turned on, and the transistor M5 is turned off, as in the fourth embodiment.
  • the first conductive terminal of the transistor M4 is connected to the input terminal 32 to which the first control clock CK1 is given, the potential of the first conductive terminal of the transistor M4 is at a low level.
  • the control terminal of the transistor M9 is also connected to the input terminal 32, the transistor M9 is turned on at the time t61. From the above, the output signal OUT1 is maintained at a low level. As a result, the transistors M2 and M7 are kept in the ON state.
  • the first control clock CK1 changes from low level to high level.
  • the potential of the first conduction terminal of the transistor M4 becomes high level.
  • the transistor M9 is turned off. From the above, the output signal OUT1 changes from a low level to a high level.
  • the times t63 and t64 are the same as the times t53 and t54 (see FIG. 19) in the fourth embodiment.
  • the potential of the first internal node N1 rises to a high level, the transistor M4 is turned off, and the transistor M5 is turned on, as in the fourth embodiment. Further, at time t65, the transistor M9 is turned on. At time t65, the transistor M5 and the transistor M9 are turned on as described above, so that the output signal OUT1 changes from a high level to a low level.
  • the first output circuit 321 in the unit circuit 3 is provided with an N-type transistor M5 and a P-type transistor M9 as transistors for lowering the output signal OUT1.
  • the transistor M5 is an IGZO-TFT and the transistor M9 is a LTPS-TFT
  • the LTPS-TFT has a higher drive capability than the IGZO-TFT, so the total size of the transistor M5 and the transistor M9 should be increased.
  • the fourth embodiment is smaller than the size of the transistor M5 in the fourth embodiment (the size of the transistor M5 when only the N-type transistor M5 is provided as the transistor for lowering the output signal OUT1).
  • the output signal OUT1 can be turned down in the same manner as in the embodiment. In this way, the overall size of the transistor for lowering the output signal OUT1 can be reduced, so that the organic EL display panel 6 can be narrowed.
  • the output signal OUT1 is started up via the transistor M4, and the output signal OUT1 is started down via the transistors M5 and M9. Therefore, also in the present embodiment, the difference between the potential in the state where the first scanning signal (output signal OUT1) is rising and the potential in the state where the first scanning signal (output signal OUT1) is falling becomes sufficiently large.
  • the N-type transistor in the pixel circuit 20 is surely turned on / off.
  • FIG. 27 is a circuit diagram showing the configuration of the unit circuit 3 in the present embodiment. As can be seen from FIGS. 25 and 27, the configuration of the first output circuit 321 is different from that of the seventh embodiment. Other than that, it is the same as that of the seventh embodiment.
  • the first output circuit 321 includes a transistor M10 that functions as a relay transistor in addition to the transistors M4, M5, and M9.
  • the transistor M10 is an N-type transistor.
  • the second conductive terminal of the transistor M4 and the first conductive terminal of the transistor M10 are connected.
  • the node to which these are connected is called the "sixth internal node".
  • the sixth internal node is designated by the reference numeral N6.
  • the control terminal is connected to the input terminal 32
  • the first conductive terminal is connected to the sixth internal node N6, and the second conductive terminal is connected to the first output terminal 38.
  • the first conductive terminal of the transistor M4 was connected to the input terminal 32 in the seventh embodiment, but is connected to the second constant potential line in the present embodiment.
  • the first output signal OUT1 should be started up (time t62 in FIG. 26).
  • the control clock CK1 changes from the low level to the high level
  • the transistor M9 changes from the on state to the off state
  • the transistor M10 changes from the off state to the on state.
  • the first conduction terminal of the transistor M4 is connected to the second constant potential line that supplies the gate high potential VGH. From the above, when both the transistors M4 and M10 are in the ON state, the output signal OUT1 is raised via the transistors M4 and M10.
  • the electric charge is not supplied from the clock signal line that supplies the first gate clock signal GCK1 or the second gate clock signal GCK2, but is supplied from the second constant potential line. Therefore, as compared with the seventh embodiment, the drive load of the clock required to start up the output signal OUT1 is reduced. As described above, according to the present embodiment, in addition to obtaining the same effect as that of the seventh embodiment, the effect of reducing the drive load of the clock required to start up the output signal OUT1 can be obtained.

Abstract

複数種類のトランジスタが混在する画素回路を備え正常に動作する表示装置をプロセスコストの上昇を抑制しつつ実現する。　各単位回路は、第１制御回路（３１１）と第１出力回路（３２１）と第２出力回路（３２２）とを含む。第１出力回路（３１１）は、第１走査信号線に接続された第１出力端子（３８）と、第１内部ノード（Ｎ１）に接続された制御端子とゲートハイ電位（ＶＧＨ）が与えられる第１導通端子と第１出力端子（３８）に接続された第２導通端子とを有するＰ型のトランジスタ（Ｍ４）と、第１内部ノード（Ｎ１）に接続された制御端子と第１出力端子（３８）に接続された第１導通端子とゲートロー電位（ＶＧＬ）が与えられる第２導通端子とを有するＮ型のトランジスタ（Ｍ５）とを含む。

Description

表示装置およびその駆動方法
　以下の開示は、表示装置およびその駆動方法に関し、より詳しくは、複数種類のトランジスタが混在する画素回路を備えた表示装置およびその駆動方法に関する。
　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。
　有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。
　補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
　補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路として、例えば図２８に示すような、１個の有機ＥＬ素子９１と７個の薄膜トランジスタＴ９１～Ｔ９７と１個のキャパシタＣ９とを含む画素回路９０が知られている。薄膜トランジスタＴ９１～Ｔ９７のチャネル層の材料には、例えば低温ポリシリコン（ＬＴＰＳ）が採用されている。また、一般に、薄膜トランジスタＴ９１～Ｔ９７は全てＰ型（ｐチャネル型）の薄膜トランジスタである。それ故、画素回路９０の動作を制御するゲートドライバについても、Ｐ型のみの薄膜トランジスタが用いられている。例えば日本の特開２０１７－２２７８８０号公報の図８に、図２８に示した画素回路９０と同様の構成の画素回路を備える有機ＥＬ表示装置のゲートドライバ内の単位回路の構成が開示されている。その単位回路内のトランジスタは全てＰ型である。また、米国特許第９４４３４６４号明細書に添付された図３および図５にも、Ｐ型のみの薄膜トランジスタを用いて構成された単位回路の回路図が開示されている。
日本の特開２０１７－２２７８８０号公報 米国特許第９４４３４６４号明細書
　ところで、近年、酸化物半導体をチャネル層の材料に用いた薄膜トランジスタ（以下、「酸化物ＴＦＴ」という。）が注目されている。高精細化や低消費電力化を図ることができるという観点から、表示装置の画素回路や駆動回路を構成する薄膜トランジスタへの酸化物ＴＦＴの採用が増加しつつある。酸化物ＴＦＴとしては、典型的には、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を含む薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）が採用されている。一方、低温ポリシリコンをチャネル層の材料に用いた薄膜トランジスタ（以下、「ＬＴＰＳ－ＴＦＴ」という。）については、移動度が高いので高速駆動が可能であるという利点やパネルの狭額縁化を実現しやすいという利点がある。
　以上の点に鑑み、画素回路内にＬＴＰＳ－ＴＦＴとＩＧＺＯ－ＴＦＴとを混在させることが考えられる。すなわち、従来の画素回路９０内に設けられているＬＴＰＳ－ＴＦＴの一部をＩＧＺＯ－ＴＦＴに置き換えることが考えられる。これに関し、ＩＧＺＯ－ＴＦＴについては、Ｎ型（ｎチャネル型）で実用可能なものは作製されているが、Ｐ型で実用可能なものは作製されていない。従って、画素回路内にＩＧＺＯ－ＴＦＴを設ける場合、当該ＩＧＺＯ－ＴＦＴは必然的にＮ型となる。また、上述したように、一般に従来の画素回路９０内の薄膜トランジスタＴ９１～Ｔ９７は全てＰ型であった（図２８参照）。以上より、従来の画素回路９０内に設けられているＬＴＰＳ－ＴＦＴの一部をＩＧＺＯ－ＴＦＴに置き換えると、画素回路内にＮ型ＴＦＴとＰ型ＴＦＴとが混在することになる。これに伴い、Ｎ型ＴＦＴを制御する信号（以下、「Ｎ型用制御信号」という。）とＰ型ＴＦＴを制御する信号（以下、「Ｐ型用制御信号」という。）とをゲートドライバで生成する必要性が生じる。ＣＭＯＳを用いた構成を採用すればＮ型用制御信号とＰ型用制御信号とを生成することは可能であるが、当該構成の採用はプロセスコストの上昇を引き起こす。
　そこで、以下の開示は、複数種類のトランジスタが混在する画素回路（例えば、ＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが混在する画素回路、Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路）を備え正常に動作する表示装置をプロセスコストの上昇を抑制しつつ実現することを目的とする。
　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
　ｉ本の第１走査信号線と、
　ｉ本の第２走査信号線と、
　ｊ本のデータ信号線と
を備え、
　前記画素回路は、
　　前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続されたキャパシタと
　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと
を含み、
　前記閾値電圧補償トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
　前記書き込み制御トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
　前記画素回路において、前記書き込み制御トランジスタの制御端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、前記閾値電圧補償トランジスタの制御端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間に包含される。
　本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子を含む画素回路を備えた表示装置の駆動方法であって、
　前記表示装置は、
　　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
　　ｉ本の第１走査信号線と、
　　ｉ本の第２走査信号線と、
　　ｊ本のデータ信号線と
を備え、
　前記画素回路は、
　　前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続されたキャパシタと
　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと
を含み、
　前記閾値電圧補償トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
　前記書き込み制御トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
　前記駆動方法は、
　　前記画素回路内の前記閾値電圧補償トランジスタが１行ずつ順次にオン状態となるよう前記ｉ本の第１走査信号線を駆動する第１走査信号線駆動ステップと、
　　前記画素回路内の前記書き込み制御トランジスタが１行ずつ順次にオン状態となるよう前記ｉ本の第２走査信号線を駆動する第２走査信号線駆動ステップと
を含み、
　各行の画素回路に関し、前記第２走査信号線駆動ステップによって前記書き込み制御トランジスタがオン状態で維持される期間は、前記第１走査信号線駆動ステップによって前記閾値電圧補償トランジスタがオン状態で維持される期間に包含される。
　本開示の他のいくつかの実施形態に係る表示装置は、Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置であって、
　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
　前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
　前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
　ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
　第１定電位を供給する第１定電位線と、
　前記第１定電位よりも高い第２定電位を供給する第２定電位線と
を備え、
　各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
　偶数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
　前記第１制御回路は、
　　前記第１制御クロックを受け取る入力端子と、
　　前記第１内部ノードに接続された出力ノードと
を含み、
　前記第１出力回路は、
　　対応する第１走査信号線に接続された第１出力端子と、
　　前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
　　前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
を含み、
　前記第２出力回路は、
　　他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
　　前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
　　前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
を含む。
　本開示の他のいくつかの実施形態に係る（表示装置の）駆動方法は、Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置の駆動方法であって、
　前記表示装置は、
　　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
　　前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
　　前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
　　ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
　　第１定電位を供給する第１定電位線と、
　　前記第１定電位よりも高い第２定電位を供給する第２定電位線と
を備え、
　各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
　前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
　奇数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
　偶数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
　前記第１制御回路は、
　　前記第１制御クロックを受け取る入力端子と、
　　前記第１内部ノードに接続された出力ノードと
を含み、
　前記第１出力回路は、
　　対応する第１走査信号線に接続された第１出力端子と、
　　前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
　　前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
を含み、
　前記第２出力回路は、
　　他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
　　前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
　　前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
を含み、
　前記駆動方法は、各単位回路に関し、
　　前記第１内部ノードの電位がハイレベルからローレベルに変化するよう前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第１ステップと、
　　前記第１内部ノードの電位がローレベルで維持されている期間中に、前記第２出力回路から出力される第２走査信号がオフレベルからオンレベルに変化するよう、前記第２制御クロックを前記第２レベルから前記第１レベルに変化させる第２ステップと、
　　前記第２ステップを実行してから所定期間経過後に、前記第２出力回路から出力される第２走査信号がオンレベルからオフレベルに変化するよう、前記第２制御クロックを前記第１レベルから前記第２レベルに変化させる第３ステップと、
　　前記第３ステップを実行してから所定期間経過後に、前記第１出力回路から出力される第１走査信号がオンレベルからオフレベルに変化するよう、前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第４ステップと
を含み、
　前記第１ステップが実行される時点以降で前記第２ステップが実行される直前の時点までの期間に、前記第１出力回路から出力される第１走査信号をオフレベルからオンレベルに変化させる。
　本開示のさらに他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む複数の画素回路を備えた表示装置であって、
　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
　ｉ本の第１走査信号線と、
　ｉ本の第２走査信号線と、
　ｉ本の発光制御線と、
　ｊ本のデータ信号線と、
　初期化電圧を供給する複数の初期化電源線と、
　ローレベル電源電圧を供給する第１電源線と、
　ハイレベル電源電圧を供給する第２電源線と
を備え、
　前記画素回路は、
　　第１端子と、前記第１電源線に接続された第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続され、他端が前記第２電源線に接続されたキャパシタと、
　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
　　前記ｉ本の発光制御線の１つに接続された制御端子と、前記第２電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
　　前記ｉ本の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記複数の初期化電源線の１つに接続された第２導通端子とを有する第１初期化トランジスタと、
　　次の行の画素回路内の第１初期化トランジスタの制御端子に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、次の行の画素回路内の第１初期化トランジスタの第１導通端子に接続された第２導通端子とを有する第２初期化トランジスタとを含み、
　前記第１初期化トランジスタおよび前記第２初期化トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタである。
　本開示のいくつかの実施形態によれば、各画素回路において、書き込み制御トランジスタがオン状態で維持される期間は、閾値電圧補償トランジスタがオン状態で維持される期間に包含される。ここで、閾値電圧補償トランジスタはＩＧＺＯ－ＴＦＴであって、書き込み制御トランジスタはＬＴＰＳ－ＴＦＴである。ＬＴＰＳ－ＴＦＴは移動度が高く高速な書き込みを可能とするので、閾値電圧補償トランジスタがオン状態で維持されている期間の一部の期間に書き込み制御トランジスタがオン状態となれば、データ信号に基づく書き込みが充分に行われる。以上より、ＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが混在する画素回路を備え正常に動作する表示装置（例えば有機ＥＬ表示装置）が実現される。
　本開示の他のいくつかの実施形態によれば、走査信号線駆動回路内のシフトレジスタを構成する単位回路は、画素回路内のＮ型トランジスタを駆動するための第１走査信号線に第１走査信号を印加する第１出力回路と、画素回路内のＰ型トランジスタを駆動するための第２走査信号線に第２走査信号を印加する第２出力回路とを含んでいる。第１出力回路にはＰ型トランジスタである第１走査信号ターンオントランジスタとＮ型トランジスタである第１走査信号ターンオフトランジスタとが含まれており、第１走査信号の立ち上げは第１走査信号ターンオントランジスタを介して行われ、第１走査信号の立ち下げは第１走査信号ターンオフトランジスタを介して行われる。このため、第１走査信号が立ち上がった状態の電位と第１走査信号が立ち下がった状態の電位との差が充分に大きくなり、画素回路内のＮ型トランジスタのオン／オフが確実に行われる。また、第２出力回路にはＰ型トランジスタである第２走査信号制御トランジスタとブースト容量として機能するキャパシタとが含まれており、第２走査信号の立ち下げ／立ち上げはキャパシタを介して行われる。このため、第２走査信号が立ち下がった状態の電位と第２走査信号が立ち上がった状態の電位との差が充分に大きくなり、画素回路内のＰ型トランジスタのオン／オフが確実に行われる。以上より、Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路を備え正常に動作する表示装置（例えば有機ＥＬ表示装置）をプロセスコストの上昇を抑制しつつ実現することが可能となる。
　本開示のさらに他のいくつかの実施形態によれば、或る行の画素回路内の第２初期化トランジスタとその次の行の画素回路内の第１初期化トランジスタとが直列に接続される。このため、初期化電源線に直接的に接続されるトランジスタが第１初期化トランジスタだけとなる。これにより、初期化電源線の負荷が低減し、ノイズに強い安定した電位を画素回路に供給することが可能となる。
第１の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第１の実施形態において、ゲートドライバの概略構成について説明するための図である。 上記第１の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。 上記第１の実施形態において、ゲートクロック信号について説明するための図である。 上記第１の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、（ｎ－２）行目～ｎ行目の画素回路の動作を制御する信号等の波形を示すタイミングチャートである。 上記第１の実施形態において、画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、第１内部ノードの電位について説明するための図である。 第２の実施形態に関し、第１走査信号および第２走査信号の波形の遅延について説明するための図である。 上記第２の実施形態に関し、画素回路内に生じる貫通電流について説明するための図である。 上記第２の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第２の実施形態において、（ｎ－２）行目～ｎ行目の画素回路の動作を制御する信号等の波形を示すタイミングチャートである。 上記第２の実施形態において、画素回路の動作について説明するためのタイミングチャートである。 第３の実施形態において、第ｎ行第ｍ列の画素回路および第（ｎ＋１）行第ｍ列の画素回路の構成を示す回路図である。 上記第３の実施形態において、初期化の経路について説明するための図である。 第４の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第４の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第４の実施形態の第１の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第４の実施形態の第２の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 第５の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第５の実施形態の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 第６の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 第７の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第７の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第８の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 従来例における画素回路の構成を示す回路図である。
　以下、添付図面を参照しつつ、実施形態について説明する。第２～第８の実施形態については、主に第１の実施形態と異なる点について説明し、第１の実施形態と同様の点については適宜説明を省略する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定し、ｎは１以上ｉ以下の整数であると仮定し、ｍは１以上ｊ以下の整数であると仮定する。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００とゲートドライバ（走査信号線駆動回路）３００とエミッションドライバ（発光制御線駆動回路）４００とソースドライバ（データ信号線駆動回路）５００とを備えている。表示部２００を有する有機ＥＬ表示パネル６内にゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とが含まれている。本実施形態においては、ゲートドライバ３００とエミッションドライバ４００とはモノリシック化されている。ソースドライバ５００については、モノリシック化されていても良いし、モノリシック化されていなくても良い。
　表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）、ｉ本の第２走査信号線ＰＳ（１）～ＰＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が配設されている。なお、図２の表示部２００内については、それらの図示を省略している。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）は、上述したＮ型用制御信号である第１走査信号を伝達するための信号線であり、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）は、上述したＰ型用制御信号である第２走査信号を伝達するための信号線である。なお、画素回路の構成については後述する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とは典型的には互いに平行になっている。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とデータ信号線Ｄ（１）～Ｄ（ｊ）とは直交している。以下、必要に応じて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＮＳ（１）～ＮＳ（ｉ）を付し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号にも符号Ｄ（１）～Ｄ（ｊ）を付す。
　また、表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）との交差部に対応して、ｉ×ｊ個の画素回路２０が設けられている。このようにｉ×ｊ個の画素回路２０が設けられることによって、ｉ行×ｊ列の画素マトリクスが表示部２００に形成されている。さらに、表示部２００には、各画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。ローレベル電源電圧ＥＬＶＳＳ、ハイレベル電源電圧ＥＬＶＤＤ、および初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。なお、ローレベル電源線は第１電源線に相当し、ハイレベル電源線は第２電源線に相当する。
　以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ４００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。
　ゲートドライバ３００は、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）および第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に接続されている。ゲートドライバ３００は、表示制御回路１００から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号を印加する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるハイレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるハイレベル電位とは等しく、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるローレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるローレベル電位とは等しい。
　エミッションドライバ４００は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に接続されている。エミッションドライバ４００は、表示制御回路１００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。
　ソースドライバ５００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加される。
　以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部２００に表示される。
　＜１．２　画素回路の構成＞
　次に、表示部２００内の画素回路２０の構成について説明する。なお、ここで示す画素回路２０の構成は一例であって、これには限定されない。図３は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。図３に示す画素回路２０は、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣａとを含んでいる。トランジスタＴ１，Ｔ２，およびＴ７は、Ｎ型トランジスタである。トランジスタＴ３～Ｔ６は、Ｐ型トランジスタである。チャネル層の材料の観点では、トランジスタＴ１，Ｔ２，およびＴ７は例えばＩＧＺＯ－ＴＦＴであって、トランジスタＴ３～Ｔ６は例えばＬＴＰＳ－ＴＦＴである。但し、これには限定されない。保持キャパシタＣａは、２つの電極（第１電極および第２電極）からなる容量素子である。
　第１初期化トランジスタＴ１については、制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続され、第２導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第１初期化トランジスタＴ１の第１導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続されている。書き込み制御トランジスタＴ３については、制御端子はｎ行目の第２走査信号線ＰＳ（ｎ）に接続され、第１導通端子はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続されている。駆動トランジスタＴ４については、制御端子は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と保持キャパシタＣａの第２電極とに接続され、第１導通端子は書き込み制御トランジスタＴ３の第２導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。
　電源供給制御トランジスタＴ５については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子はハイレベル電源線と保持キャパシタＣａの第１電極とに接続され、第２導通端子は書き込み制御トランジスタＴ３の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。発光制御トランジスタＴ６については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子２１のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は初期化電源線に接続されている。保持キャパシタＣａについては、第１電極はハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続され、第２電極は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子とに接続されている。有機ＥＬ素子２１については、アノード端子は発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子はローレベル電源線に接続されている。
　以上のように、第ｎ行第ｍ列の画素回路２０では、第１初期化トランジスタＴ１の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、閾値電圧補償トランジスタＴ２の制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続されている。従って、本実施形態においては、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子とはｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）のうちの同じ第１走査信号線ＮＳ（ｎ－１）に接続されている。但し、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に与えられる第１走査信号を伝達する第１走査信号線と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に与えられる第１走査信号を伝達する第１走査信号線とがゲートドライバ３００の１つの出力から枝分かれした２本の信号線であるケースも考えられる。このようなケースも考慮すると、次のように規定することができる。ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に接続された第１走査信号線と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線とは駆動信号（第１走査信号）が同じである。
　＜１．３　ゲートドライバ＞
　＜１．３．１　シフトレジスタ＞
　図４は、ゲートドライバ３００の概略構成について説明するための図である。ゲートドライバ３００は複数段からなるシフトレジスタ３０１によって構成されている。表示部２００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ３０１の各段が設けられている。なお、以下においては、シフトレジスタ３０１の各段を構成する回路のことを「単位回路」という。本実施形態においては、シフトレジスタ３０１はｉ個の単位回路３（１）～３（ｉ）を含んでいる。
　図５は、シフトレジスタ３０１の５段分の構成を示すブロック図である。ここでは、ｎを偶数と仮定して、（ｎ－２）段目、（ｎ－１）段目、ｎ段目、（ｎ＋１）段目、および（ｎ＋２）段目の単位回路３（ｎ－２）、３（ｎ－１）、３（ｎ）、３（ｎ＋１）、および３（ｎ＋２）に着目している。このシフトレジスタ３０１には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１、および第２ゲートクロック信号ＧＣＫ２が与えられる。また、第１定電位としてのゲートロー電位ＶＧＬおよび第２定電位としてのゲートハイ電位ＶＧＨも、このシフトレジスタ３０１に与えられる。ゲートハイ電位ＶＧＨは、画素回路２０内のＮ型トランジスタをオン状態、画素回路２０内のＰ型トランジスタをオフ状態にするレベルの電位である。ゲートロー電位ＶＧＬは、画素回路２０内のＮ型のトランジスタをオフ状態、画素回路２０内のＰ型トランジスタをオン状態にするレベルの電位である。なお、ゲートロー電位ＶＧＬは第１定電位線３６１によって供給され、ゲートハイ電位ＶＧＨは第２定電位線３６２によって供給される。ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路３（１）に与えられる信号であり、図５では省略している。
　各単位回路３は、第１制御クロックＣＫ１、第２制御クロックＣＫ２、セット信号Ｓ、ゲートハイ電位ＶＧＨ、およびゲートロー電位ＶＧＬをそれぞれ受け取るための入力端子と、出力信号ＯＵＴ１および出力信号ＯＵＴ２をそれぞれ出力するための出力端子とを含んでいる。出力信号ＯＵＴ１はＮ型用制御信号であり、出力信号ＯＵＴ２はＰ型用制御信号である。すなわち、各単位回路３では、Ｎ型用制御信号およびＰ型用制御信号が生成される。
　偶数段目の単位回路３については、第１ゲートクロック信号ＧＣＫ１が第１制御クロックＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２制御クロックＣＫ２として与えられる。奇数段目の単位回路３については、第２ゲートクロック信号ＧＣＫ２が第１制御クロックＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２制御クロックＣＫ２として与えられる。ゲートハイ電位ＶＧＨおよびゲートロー電位ＶＧＬについては、全ての単位回路３に共通的に与えられる。また、各段の単位回路３には、前段の単位回路３からの出力信号ＯＵＴ２がセット信号Ｓとして与えられる。各段の単位回路３からの出力信号ＯＵＴ１は、対応する第１走査信号線ＮＳに第１走査信号として与えられる。各段の単位回路３からの出力信号ＯＵＴ２は、次段の単位回路３にセット信号Ｓとして与えられ、対応する第２走査信号線ＰＳに第２走査信号として与えられる。なお、図３に示したように、ｎ行目の画素回路２０に着目すると、閾値電圧補償トランジスタＴ２の制御端子および第２初期化トランジスタＴ７の制御端子には第１走査信号線ＮＳ（ｎ）が接続され、第１初期化トランジスタＴ１の制御端子には第１走査信号線ＮＳ（ｎ－１）が接続され、書き込み制御トランジスタＴ３の制御端子には第２走査信号線ＰＳ（ｎ）が接続されている。
　ところで、図６に示すように、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは、ゲートロー電位ＶＧＬ（第１レベルの電位）を維持する第１期間とゲートハイ電位ＶＧＨ（第２レベルの電位）を維持する第２期間とを周期的に繰り返す２相のクロック信号である。第１期間の長さＰ１は第２期間の長さＰ２以下である。但し、典型的には、第１期間の長さＰ１は第２期間の長さＰ２よりも短い。なお、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は表示制御回路１００内に設けられたクロック信号出力回路から出力される。
　＜１．３．２　単位回路＞
　図１は、本実施形態における単位回路３の構成を示す回路図である。図１に示すように、単位回路３は、５個のトランジスタＭ１～Ｍ５と１個のキャパシタＣ１とを備えている。トランジスタＭ１～Ｍ４はＰ型トランジスタであり、トランジスタＭ５はＮ型トランジスタである。単位回路３は、また、ゲートロー電位ＶＧＬを供給する第１定電位線に接続された入力端子およびゲートハイ電位ＶＧＨを供給する第２定電位線に接続された入力端子のほか、３個の入力端子３１～３３および２個の出力端子３８，３９を有している。図１では、セット信号Ｓを受け取るための入力端子に符号３１を付し、第１制御クロックＣＫ１を受け取るための入力端子に符号３２を付し、第２制御クロックＣＫ２を受け取るための入力端子に符号３３を付し、出力信号ＯＵＴ１を出力するための出力端子に符号３８を付し、出力信号ＯＵＴ２を出力するための出力端子に符号３９を付している。なお、以下においては、出力信号ＯＵＴ１を出力するための出力端子を「第１出力端子」といい、出力信号ＯＵＴ２を出力するための出力端子を「第２出力端子」という。
　トランジスタＭ３の第２導通端子、トランジスタＭ４の制御端子、およびトランジスタＭ５の制御端子は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。また、トランジスタＭ１の制御端子とキャパシタＣ１の一端とは接続されている。なお、これらが接続されている一節点のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。第１内部ノードＮ１と第２内部ノードＭ２とには、同じ論理レベルの電位が与えられる。図１から把握されるように、本実施形態においては、第１内部ノードＮ１と第２内部ノードＭ２とは直接的に接続されている。
　ところで、単位回路３には、第１内部ノードＮ１の電位を制御する第１制御回路３１１と、出力信号ＯＵＴ１の出力を制御する第１出力回路３２１と、出力信号ＯＵＴ２の出力を制御する第２出力回路３２２とが含まれている。第１制御回路３１１は、トランジスタＭ３を含んでいる。第１制御回路３１１の出力ノード３４は第１内部ノードＮ１に接続されている。第１出力回路３２１は、トランジスタＭ４とトランジスタＭ５とを含んでいる。第２出力回路３２２は、トランジスタＭ１とトランジスタＭ２とキャパシタＣ１とを含んでいる。
　トランジスタＭ１については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子３３に接続され、第２導通端子は第２出力端子３９に接続されている。トランジスタＭ２については、制御端子は第１出力端子３８に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第２出力端子３９に接続されている。トランジスタＭ３については、制御端子は入力端子３２に接続され、第１導通端子は入力端子３１に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ４については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第１出力端子３８に接続されている。トランジスタＭ５については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第１出力端子３８に接続され、第２導通端子は第１定電位線に接続されている。キャパシタＣ１については、一端は第２内部ノードＮ２に接続され、他端は第２出力端子３９に接続されている。
　本実施形態においては、トランジスタＭ１によって第２走査信号制御トランジスタが実現され、トランジスタＭ３によって第１内部ノード制御トランジスタが実現され、トランジスタＭ４によって第１走査信号ターンオントランジスタが実現され、トランジスタＭ５によって第１走査信号ターンオフトランジスタが実現されている。
　＜１．４　駆動方法＞
　＜１．４．１　単位回路の動作＞
　図７を参照しつつ、単位回路３の動作について説明する。時刻ｔ０１以前の期間には、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持されている。なお、出力信号ＯＵＴ１がローレベルで維持されているので、トランジスタＭ２はオン状態で維持されている。
　時刻ｔ０１になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。また、時刻ｔ０１には、セット信号Ｓがハイレベルからローレベルに変化する。これにより、第１内部ノードＮ１および第２内部ノードＮ２の電位がローレベルへと低下し、トランジスタＭ１およびトランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。トランジスタＭ４がオン状態かつトランジスタＭ５がオフ状態となることによって、出力信号ＯＵＴ１がローレベルからハイレベルへと変化する。これにより、トランジスタＭ２はオフ状態となる。
　時刻ｔ０２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ０２には、セット信号Ｓがローレベルからハイレベルに変化する。
　時刻ｔ０３になると、第２制御クロックＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電位の低下とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が低下する。ここで、第２内部ノードＮ２－第２出力端子３９間にはキャパシタＣ１が設けられているので、第２出力端子３９の電位の低下とともに第２内部ノードＮ２および第１内部ノードＮ１の電位も低下する（第２内部ノードＮ２および第１内部ノードＮ１がブースト状態となる）。このようなブースト動作の結果、トランジスタＭ１の制御端子には大きな負の電圧が印加され、第２出力端子３９の接続先の書き込み制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号ＯＵＴ２の電位が低下する。
　時刻ｔ０４になると、第２制御クロックＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子３３の電位の上昇とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が上昇する。第２出力端子３９の電位が上昇すると、キャパシタＣ１を介して、第２内部ノードＮ２および第１内部ノードＮ１の電位も上昇する。
　時刻ｔ０５になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号Ｓはハイレベルで維持されている。このため、第１内部ノードＮ１および第２内部ノードＮ２の電位がハイレベルへと上昇し、トランジスタＭ１およびトランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。トランジスタＭ４がオフ状態かつトランジスタＭ５がオン状態となることによって、出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。これにより、トランジスタＭ２はオン状態となる。
　時刻ｔ０５以降の期間には、時刻ｔ０１以前の期間と同様、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持される。
　以上のように単位回路３が動作することにより、（ｎ－２）行目～ｎ行目の画素回路２０の動作を制御する信号等の波形は図８に示すようなものとなる。なお、第２走査信号ＰＳ（ｎ－３）は、（ｎ－２）段目の単位回路３（ｎ－２）にセット信号Ｓとして与えられる。時刻ｔ１１に第２走査信号ＰＳ（ｎ－３）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１１～時刻ｔ１５の期間に第１走査信号ＮＳ（ｎ－２）はハイレベルで維持され、時刻ｔ１３～時刻ｔ１４の期間に第２走査信号ＰＳ（ｎ－２）はローレベルで維持される。また、時刻ｔ１３に第２走査信号ＰＳ（ｎ－２）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１３～時刻ｔ１７の期間に第１走査信号ＮＳ（ｎ－１）はハイレベルで維持され、時刻ｔ１５～時刻ｔ１６の期間に第２走査信号ＰＳ（ｎ－１）はローレベルで維持される。さらに、時刻ｔ１５に第２走査信号ＰＳ（ｎ－１）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１５～時刻ｔ１９の期間に第１走査信号ＮＳ（ｎ）はハイレベルで維持され、時刻ｔ１７～時刻ｔ１８の期間に第２走査信号ＰＳ（ｎ）はローレベルで維持される。以上のように第１走査信号ＮＳおよび第２走査信号ＰＳの波形が変化することにより、画素回路２０へのデータ信号Ｄの書き込みが１行ずつ順次に行われる。
　ところで、例えば（ｎ－１）行目とｎ行目との関係に着目すると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する時刻ｔ１３から第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する時刻ｔ１５までの期間の長さと第２走査信号ＰＳ（ｎ－１）がハイレベルからローレベルに変化する時刻ｔ１５から第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する時刻ｔ１７までの期間の長さとは等しい。すなわち、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化した時点からｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化する時点までの期間の長さと（ｎ－１）行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化した時点からｎ行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化する時点までの期間の長さとは等しい。
　また、シフトレジスタ３０１は２相のクロック信号（第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２）に基づいて動作するので、第２走査信号ＰＳがオンレベル（ローレベル）で維持される期間および第１走査信号ＮＳがオンレベル（ハイレベル）で維持される期間は以下のとおりである。ｎ段目の単位回路３（ｎ）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（ｎ／２）番目の第１期間（図８で符号７１を付した矢印で示す期間）に対応している。（ｎ－１）段目の単位回路３（ｎ－１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ－１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（ｎ／２）番目の第１期間（図８で符号７２を付した矢印で示す期間）に対応している。（ｎ＋１）段目の単位回路３（ｎ＋１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ＋１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（（ｎ／２）＋１）番目の第１期間（図８で符号７３を付した矢印で示す期間）に対応している。ｎ段目の単位回路３（ｎ）の第１出力端子３８に接続された第１走査信号線に印加される第１走査信号ＮＳ（ｎ）がオンレベル（ハイレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（ｎ／２）番目の第１期間の開始時点から第１ゲートクロック信号ＧＣＫ１の（（ｎ／２）＋１）番目の第１期間の開始時点までの期間（図８の時刻ｔ１５～時刻ｔ１９の期間）に対応している。
　なお、上記においてはｎを偶数と仮定しているが、ｎが奇数の場合には次のようになる。ｎ段目の単位回路３（ｎ）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（（ｎ＋１）／２）番目の第１期間に対応する。（ｎ－１）段目の単位回路３（ｎ－１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ－１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（ｎ－１）／２）番目の第１期間に対応する。（ｎ＋１）段目の単位回路３（ｎ＋１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ＋１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（（ｎ－１）／２）＋１）番目の第１期間に対応する。ｎ段目の単位回路３（ｎ）の第１出力端子３８に接続された第１走査信号線に印加される第１走査信号ＮＳ（ｎ）がオンレベル（ハイレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（ｎ－１）／２）番目の第１期間の開始時点から第２ゲートクロック信号ＧＣＫ２の（（（ｎ－１）／２）＋１）番目の第１期間の開始時点までの期間に対応する。
　＜１．４．２　画素回路の動作＞
　図９は、ｎ行目の画素回路２０（図３に示す画素回路２０）の動作について説明するためのタイミングチャートである。時刻ｔ２１以前には、第２走査信号ＰＳ（ｎ）はハイレベルとなっており、第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。
　時刻ｔ２１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。
　時刻ｔ２２になると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４のゲート電圧が初期化される。すなわち、駆動トランジスタＴ４のゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。なお、時刻ｔ２２には、（ｎ－１）行目の画素回路２０において、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ２３になると、第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２および第２初期化トランジスタＴ７がオン状態となる。第２初期化トランジスタＴ７がオン状態となることにより、有機ＥＬ素子２１のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ２４になると、第１走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ２４には、第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ２３にオン状態となっているので、時刻ｔ２４に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が保持キャパシタＣａの第２電極に与えられる。これにより、保持キャパシタＣａが充電される。なお、時刻ｔ２４には、（ｎ－１）行目の画素回路２０において、閾値電圧補償トランジスタＴ２がオフ状態となる。
　時刻ｔ２５になると、第２走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。
　時刻ｔ２６になると、第１走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２および第２初期化トランジスタＴ７がオフ状態となる。また、時刻ｔ２６には、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。
　以上のように、図９の時刻ｔ２２～時刻ｔ２６の期間に着目すると、（ｎ－１）行目の画素回路２０の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化した後にｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化し、その後、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化した後にｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化している。また、時刻ｔ２４には、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化するのと同じタイミングでｎ行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化している。
　また、書き込み制御トランジスタＴ３が時刻ｔ２４～時刻ｔ２５の期間にオン状態で維持されるのに対して、閾値電圧補償トランジスタＴ２は時刻ｔ２３～時刻ｔ２６の期間にオン状態で維持される。換言すれば、書き込み制御トランジスタＴ３の制御端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間に包含される。ここで、書き込み制御トランジスタＴ３としてＬＴＰＳ－ＴＦＴが採用されていれば、閾値電圧補償トランジスタＴ２がオン状態で維持されている期間の一部の期間に書き込み制御トランジスタＴ３をオン状態にすれば、データ信号Ｄ（ｍ）に基づくキャパシタＣａの充電（書き込み）が充分に行われる。何故ならば、ＬＴＰＳ－ＴＦＴは移動度が高く高速な書き込みを可能とするからである。
　＜１．５　リーク電流対策＞
　図７の時刻ｔ０１に、第１制御クロックＣＫ１およびセット信号Ｓがハイレベルからローレベルに変化するのに応じて第１内部ノードＮ１の電位が低下している。これに関し、第１内部ノードＮ１の電位はゲートロー電位ＶＧＬにまで低下するのが理想的であるが、実際には図１０に示すようにゲートロー電位ＶＧＬよりもトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）分だけ高い電位にまでしか低下しない。すなわち、図７の時刻ｔ０１～時刻ｔ０３の期間および時刻ｔ０４～時刻ｔ０５の期間には、第１内部ノードＮ１の電位はゲートロー電位ＶＧＬよりもトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）分だけ高い電位となっている。ここで、仮にトランジスタＭ５の閾値電圧がトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）よりも小さければ、トランジスタＭ５の第２導通端子－第１導通端子間にリーク電流が生じるおそれがある。
　そこで、トランジスタＭ５でのリーク電流の発生を抑制するため、トランジスタＭ３の閾値電圧をトランジスタＭ５の閾値電圧よりも小さくすることが好ましい。また、ＩＧＺＯ－ＴＦＴはオフリークが顕著に小さいという特性を有しているので、トランジスタＭ５はＩＧＺＯ－ＴＦＴであることが好ましい。
　＜１．６　効果＞
　本実施形態によれば、ゲートドライバ３００内のシフトレジスタ３０１を構成する単位回路３は、画素回路２０内のＮ型トランジスタを駆動するための第１走査信号線ＮＳに第１走査信号を印加する第１出力回路３２１と、画素回路２０内のＰ型トランジスタを駆動するための第２走査信号線ＰＳに第２走査信号を印加する第２出力回路３２２とを含んでいる。第１出力回路３２１にはＰ型のトランジスタＭ４とＮ型のトランジスタＭ５とが含まれており、第１走査信号の立ち上げはトランジスタＭ４を介して行われ、第１走査信号の立ち下げはトランジスタＭ５を介して行われる。このため、第１走査信号が立ち上がった状態の電位と第１走査信号が立ち下がった状態の電位との差が充分に大きくなり、画素回路２０内のＮ型トランジスタのオン／オフが確実に行われる。また、第２出力回路３２２にはＰ型のトランジスタＭ１とブースト容量として機能するキャパシタＣ１とが含まれており、第２走査信号の立ち下げ／立ち上げはキャパシタＣ１を介して行われる。このため、第２走査信号が立ち下がった状態の電位と第２走査信号が立ち上がった状態の電位との差が充分に大きくなり、画素回路２０内のＰ型トランジスタのオン／オフが確実に行われる。ここで、画素回路２０内のＮ型トランジスタにＩＧＺＯ－ＴＦＴを採用するとともに画素回路２０内のＰ型トランジスタにＬＴＰＳ－ＴＦＴを採用することができる。以上より、本実施形態によれば、複数種類のトランジスタが混在する画素回路（Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路、ＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが混在する画素回路）２０を備え正常に動作する有機ＥＬ表示装置をプロセスコストの上昇を抑制しつつ実現することが可能となる。また、単位回路３は少ない数の回路素子（トランジスタなど）で構成されているので、容易に狭額縁化を実現することができる。
　＜２．第２の実施形態＞
　＜２．１　貫通電流について＞
　第１の実施形態においては、ｎ行目の画素回路２０では、第１初期化トランジスタＴ１の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、閾値電圧補償トランジスタＴ２の制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、書き込み制御トランジスタＴ３の制御端子はｎ行目の第２走査信号線ＰＳ（ｎ）に接続されていた（図３参照）。このような構成においては、画素回路２０内に貫通電流が流れるおそれがある。これについて、以下に説明する。
　図９では第１走査信号や第２走査信号の波形の遅延を考慮していないが、実際には、それらの波形には遅延が生じる。従って、図９に示した信号のうちの第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および第２走査信号ＰＳ（ｎ）の波形は、実際には、図１１に示すようなものとなる。ここで、図１１で符号７５を付した矢印で示す期間に着目すると、当該期間には、第１走査信号ＮＳ（ｎ－１）は充分には立ち下がっていない。それ故、当該期間には、ｎ行目の画素回路２０において、第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および書き込み制御トランジスタＴ３の全てがオン状態となっている。これにより、図１２で符号７６を付した矢印で示すように、データ信号線Ｄから初期化電源線へと貫通電流が流れる。そこで、本実施形態においては、貫通電流の発生を防ぐため、以下に記す構成を採用している。
　＜２．２　画素回路の構成＞
　図１３は、本実施形態における第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。第１の実施形態（図３参照）とは異なり、第１初期化トランジスタＴ１の制御端子は（ｎ－２）行目の第１走査信号線ＮＳ（ｎ－２）に接続され、第２初期化トランジスタＴ７の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されている。それ以外の点については第１の実施形態と同様である。なお、本実施形態においては、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に接続された第１走査信号線と（ｎ－２）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線とに同じ駆動信号（第１走査信号）が与えられる。
　＜２．３　動作＞
　単位回路３の構成は第１の実施形態と同様であるので、単位回路３は第１の実施形態と同様に動作する。従って、（ｎ－２）行目～ｎ行目の画素回路２０の動作を制御する信号等の波形は図１４に示すようなものとなる。なお、図１４では、第１走査信号ＮＳおよび第２走査信号ＰＳの波形の遅延を考慮している。
　図１５は、ｎ行目の画素回路２０（図１３に示す画素回路２０）の動作について説明するためのタイミングチャートである。時刻ｔ４１以前には、第２走査信号ＰＳ（ｎ）はハイレベルとなっており、第１走査信号ＮＳ（ｎ－２）、第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。
　時刻ｔ４１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。
　時刻ｔ４２になると、第１走査信号ＮＳ（ｎ－２）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４のゲート電圧が初期化される。すなわち、駆動トランジスタＴ４のゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。
　時刻ｔ４３になると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＴ７がオン状態となり、有機ＥＬ素子２１のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ４４になると、第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオン状態となる。また、時刻ｔ４４には、第１走査信号ＮＳ（ｎ－２）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。
　時刻ｔ４５になると、第１走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となる。また、時刻ｔ４５には、第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ４４にオン状態となっているので、時刻ｔ４５に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が保持キャパシタＣａの第２電極に与えられる。これにより、保持キャパシタＣａが充電される。
　時刻ｔ４６になると、第２走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。
　時刻ｔ４７になると、第１走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオフ状態となる。また、時刻ｔ４７には、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。
　＜２．４　効果＞
　本実施形態においては、図１５に示すように、第１初期化トランジスタＴ１の制御端子に与えられている第１走査信号ＮＳ（ｎ－２）の立ち下がり開始時刻ｔ４４から書き込み制御トランジスタＴ３の制御端子に与えられている第２走査信号ＰＳ（ｎ）の立ち下がり開始時刻ｔ４５までに充分な期間（図１５で符号７８を付した矢印で示す期間）が設けられる。このため、画素回路２０内で第１初期化トランジスタＴ１と書き込み制御トランジスタＴ３とが同時にオン状態となることはない。従って、画素回路２０内に図１２で符号７６を付した矢印で示すような貫通電流が流れることはない。以上より、本実施形態によれば、第１の実施形態と同様の効果が得られるのに加えて、画素回路２０内における貫通電流の発生が防止されるという効果が得られる。
　＜２．５　変形例＞
　第２の実施形態においては、第２初期化トランジスタＴ７の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されていたが、これには限定されない。第２初期化トランジスタＴ７の制御端子は例えば（ｎ－２）行目の第１走査信号線ＮＳ（ｎ－２）に接続されていても良い。すなわち、有機ＥＬ素子２１のアノード電圧の初期化が非発光期間（発光制御信号ＥＭ（ｎ）がハイレベルで維持されている期間）に行われるのであれば、第２初期化トランジスタＴ７の制御端子の接続先は特に限定されない。
　＜３．第３の実施形態＞
　＜３．１　画素回路の構成＞
　図１６は、本実施形態における第ｎ行第ｍ列の画素回路２０（ｎ）および第（ｎ＋１）行第ｍ列の画素回路２０（ｎ＋１）の構成を示す回路図である。図１３および図１６から把握されるように、第２初期化トランジスタＴ７以外のトランジスタＴ１～Ｔ６の構成は第２の実施形態と同様である。但し、第１初期化トランジスタＴ１の制御端子については、第１の実施形態のように（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されていても良い。
　ｎ行目の画素回路２０（ｎ）内の第２初期化トランジスタＴ７については、制御端子は（ｎ＋１）行目の画素回路２０（ｎ＋１）内の第１初期化トランジスタＴ１の制御端子に接続され（（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され）、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は（ｎ＋１）行目の画素回路２０（ｎ＋１）内の第１初期化トランジスタＴ１の第１導通端子、閾値電圧補償トランジスタＴ２の第２導通端子、駆動トランジスタＴ４の制御端子、および保持キャパシタＣａの第２電極に接続されている。
　以上のように、或る行の画素回路２０内の第２初期化トランジスタＴ７とその次の行の画素回路２０内の第１初期化トランジスタＴ１とが直列に接続される。このような構成において、仮に第１初期化トランジスタＴ１および第２初期化トランジスタＴ７のオフリーク特性が良好でなければ、リーク電流に起因する誤動作が発生するおそれがある。そこで、本実施形態においては、第１初期化トランジスタＴ１および第２初期化トランジスタＴ７には、ＩＧＺＯ－ＴＦＴが採用される。
　以上のような構成が採用されることにより、誤動作を生ずることなく、図１７で符号８１を付した矢印で示すように初期化（駆動トランジスタＴ４のゲート電圧の初期化および有機ＥＬ素子２１のアノード電圧の初期化）が行われる。
　＜３．２　効果＞
　本実施形態によれば、或る行の画素回路２０内の第２初期化トランジスタＴ７とその次の行の画素回路２０内の第１初期化トランジスタＴ１とが直列に接続される。このため、初期化電源線に直接的に接続されるトランジスタが第１初期化トランジスタＴ１だけとなる。これにより、初期化電源線の負荷が低減し、ノイズに強い安定した電位を画素回路２０に供給することが可能となる。なお、第１の実施形態と同様の効果も得られる。
　＜４．第４の実施形態＞
　＜４．１　単位回路の構成＞
　図１８は、本実施形態における単位回路３の構成を示す回路図である。本実施形態における単位回路３には、第１制御回路３１１、第１出力回路３２１、および第２出力回路３２２に加えて、第１内部ノードＮ１の電位を制御する第２制御回路３１２が含まれている。第２制御回路３１２は、安定化回路３３０とトランジスタＭ８とを含んでいる。安定化回路３３０は、トランジスタＭ６とトランジスタＭ７とを含んでいる。トランジスタＭ６～Ｍ８はＰ型トランジスタである。なお、トランジスタＭ８によって出力回路制御トランジスタが実現されている。
　図１８に示すように、トランジスタＭ６の第１導通端子とトランジスタＭ７の第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第３内部ノード」という。第３内部ノードには符号Ｎ３を付す。
　トランジスタＭ６については、制御端子は入力端子３３に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ７については、制御端子は第１出力端子３８に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。以上より、トランジスタＭ６とトランジスタＭ７とは、第１内部ノードＮ１と第２定電位線との間に直列に接続されている。トランジスタＭ８については、制御端子は第１定電位線に接続され、第１導通端子は第２内部ノードＮ２に接続され、第２導通端子は第１内部ノードＮ１に接続されている。
　＜４．２　単位回路の動作＞
　図１９を参照しつつ、単位回路３の動作について説明する。時刻ｔ５１以前の期間には、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持されている。なお、出力信号ＯＵＴ１がローレベルで維持されているので、トランジスタＭ２，Ｍ７はオン状態で維持されている。
　時刻ｔ５１になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。また、時刻ｔ５１には、セット信号Ｓがハイレベルからローレベルに変化する。これにより、第１内部ノードＮ１の電位がローレベルへと低下し、トランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。その結果、出力信号ＯＵＴ１がローレベルからハイレベルへと変化する。これにより、トランジスタＭ２，Ｍ７はオフ状態となる。また、第１内部ノードＮ１の電位がローレベルへと低下してもトランジスタＭ８はオン状態で維持されることから、第２内部ノードＮ２の電位もローレベルへと低下する。これにより、トランジスタＭ１がオン状態となる。
　時刻ｔ５２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ５２には、セット信号Ｓがローレベルからハイレベルに変化する。
　時刻ｔ５３になると、第２制御クロックＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電位の低下とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が低下する。ここで、第２内部ノードＮ２－第２出力端子３９間にはキャパシタＣ１が設けられているので、第２出力端子３９の電位の低下とともに第２内部ノードＮ２の電位も低下する（第２内部ノードＮ２がブースト状態となる）。このようなブースト動作の結果、トランジスタＭ１の制御端子には大きな負の電圧が印加され、第２出力端子３９の接続先の書き込み制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号ＯＵＴ２の電位が低下する。ところで、時刻ｔ５３に第２内部ノードＮ２の電位が低下したとき、トランジスタＭ８の制御端子－第１導通端子間の電圧がトランジスタＭ８の閾値電圧以下となる。これにより、トランジスタＭ８はオフ状態となる。従って、時刻ｔ５３には第１内部ノードＮ１の電位は変化しない。
　時刻ｔ５４になると、第２制御クロックＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子３３の電位の上昇とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が上昇する。第２出力端子３９の上昇が低下すると、キャパシタＣ１を介して、第２内部ノードＮ２の電位も上昇する。これにより、トランジスタＭ８はオン状態となる。
　時刻ｔ５５になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号Ｓはハイレベルで維持されている。このため、第１内部ノードＮ１の電位がハイレベルへと上昇し、トランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。その結果、出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。これにより、トランジスタＭ２，Ｍ７はオン状態となる。また、トランジスタＭ８はオン状態で維持されているので、時刻ｔ５５には第２内部ノードＮ２の電位もハイレベルへと上昇する。これにより、トランジスタＭ１がオフ状態となる。
　時刻ｔ５５以降の期間には、時刻ｔ５１以前の期間と同様、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持される。
　単位回路３が以上のように動作することにより、画素回路２０は第１の実施形態と同様に動作する。すなわち、画素回路２０内のＮ型トランジスタおよびＰ型トランジスタのオン／オフが確実に行われる。
　ところで、単位回路３内のトランジスタには寄生容量が存在する。このため、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、第２制御クロックＣＫ２のクロック動作とトランジスタＭ１の寄生容量の存在とに起因して、第１内部ノードＮ１および第２内部ノードＮ２の電位に変動が生じ得る。それ故、出力信号ＯＵＴ１や出力信号ＯＵＴ２の電位に変動が生じ得る。しかしながら、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、トランジスタＭ７はオン状態で維持されており、かつ、第２制御クロックＣＫ２がローレベルになる毎にトランジスタＭ６はオン状態となる。トランジスタＭ６およびトランジスタＭ７の双方がオン状態となっているときには、第１内部ノードＮ１はゲートハイ電位ＶＧＨを供給する第２定電位線に接続される。従って、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、第２制御クロックＣＫ２のクロック動作に起因するノイズが生じても、第１内部ノードＮ１および第２内部ノードＮ２の電位は確実にハイレベルで維持される。
　なお、時刻ｔ５１～時刻ｔ５３の期間には、第２制御クロックＣＫ２がハイレベルとなっているのでトランジスタＭ６はオフ状態で維持される。従って、第３内部ノードＮ３の電位がハイレベルで維持されていることが第１内部ノードＮ１および第２内部ノードＮ２の電位に影響を及ぼすことはない。また、時刻ｔ５３にはトランジスタＭ７がオフ状態となっているので第２制御クロックＣＫ２がハイレベルからローレベルに変化することによって第３内部ノードＮ３の電位もハイレベルからローレベルへと変化する。その後、上述したように時刻ｔ５５にトランジスタＭ７がオン状態となることによって、第３内部ノードＮ３の電位はローレベルからハイレベルへと変化する。
　＜４．３　効果＞
　本実施形態によれば、単位回路３にトランジスタＭ８が設けられていることにより、ブースト動作によって第２内部ノードＮ２の電位が低下するときに第１内部ノードＮ１の電位は維持される。このため、トランジスタＭ８が設けられていない場合に比べて、第１内部ノードＮ１の電位の振幅は小さくなる。これにより、トランジスタＭ４，Ｍ５の制御端子に掛かるストレスやトランジスタＭ３，Ｍ６の第２導通端子に掛かるストレスが低減される。その結果、信頼性が向上する。また、単位回路３に安定化回路３３０が設けられていることにより、出力信号ＯＵＴ１がローレベルで維持されるべき期間中、第２制御クロックＣＫ２のクロック動作に起因するノイズが生じても、第１内部ノードＮ１および第２内部ノードＮ２の電位は確実にハイレベルで維持される。その結果、第２制御クロックＣＫ２のクロック動作に起因する表示不良等の不具合の発生が防止される。
　＜４．４　変形例＞
　以下、第４の実施形態の変形例について説明する。
　＜４．４．１　第１の変形例＞
　図２０は、第４の実施形態の第１の変形例における単位回路３の構成を示す回路図である。本変形例においては、第２制御回路３１２には、安定化回路３３０は含まれているが、トランジスタＭ８は含まれていない。このような構成によっても、第２制御クロックＣＫ２のクロック動作に起因する表示不良等の不具合の発生が防止されるという効果が得られる。
　＜４．４．２　第２の変形例＞
　図２１は、第４の実施形態の第２の変形例における単位回路３の構成を示す回路図である。本変形例においては、第２制御回路３１２には、トランジスタＭ８は含まれているが、安定化回路３３０は含まれていない。このような構成によっても、トランジスタＭ４，Ｍ５の制御端子に掛かるストレスやトランジスタＭ３の第２導通端子に掛かるストレスが低減されることによって信頼性が向上するという効果が得られる。
　＜５．第５の実施形態＞
　＜５．１　単位回路の構成＞
　図２２は、本実施形態における単位回路３の構成を示す回路図である。図１および図２２から把握されるように、第１の実施形態における単位回路３内のトランジスタＭ３をカスコード接続された２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えることによって得られる構成が本実施形態における単位回路３の構成である。
　トランジスタＭ３ａおよびトランジスタＭ３ｂは、いずれもＰ型トランジスタである。トランジスタＭ３ａの第２導通端子とトランジスタＭ３ｂの第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第４内部ノード」という。第４内部ノードには符号Ｎ４を付す。トランジスタＭ３ａについては、制御端子は入力端子３２に接続され、第１導通端子は入力端子３１に接続され、第２導通端子は第４内部ノードＮ４に接続されている。トランジスタＭ３ｂについては、制御端子は入力端子３２に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第４内部ノードＮ４に接続されている。以上より、トランジスタＭ３ａとトランジスタＭ３ｂとは、入力端子３１（すなわち、他の単位回路３の第２出力端子３９）と第１内部ノードＮ１との間に直列に接続されている。
　＜５．２　効果＞
　第１の実施形態のように入力端子３１－第１内部ノードＮ１間に１つのトランジスタＭ３が設けられている構成によれば、上述したブースト動作時にトランジスタＭ３の第１導通端子－第２導通端子間の電圧が大きくなる。すなわち、ブースト動作によってトランジスタＭ３が大きな電圧ストレスを受ける。これにより、トランジスタＭ３の特性が変動する。その結果、単位回路３の動作異常が生じやすくなり、ゲートドライバ３００の信頼性が低下する。
　これに対して、本実施形態によれば、入力端子３１－第１内部ノードＮ１間に２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）が設けられている。ここで、ブースト動作時に関して、入力端子３１－第１内部ノードＮ１間の電圧をＶｘとし、入力端子３１－第４内部ノードＮ４間の電圧をＶｙとし、第１内部ノードＮ１－第４内部ノードＮ４間の電圧をＶｚとすると、ＶｙはＶｘよりも小さくなり、かつ、ＶｚはＶｘよりも小さくなる。このように、ブースト動作時に１つのトランジスタが受ける電圧ストレスは、第１の実施形態に比べて小さくなる。以上より、本実施形態によれば、入力端子３１－第１内部ノードＮ１間に設けられたトランジスタの特性変動が抑制され、ゲートドライバ３００の信頼性が向上する。
　また、本実施形態によれば、上述のように入力端子３１－第１内部ノードＮ１間に２つのトランジスタが設けられているので、第１制御クロックＣＫ１がハイレベルとなっている時の入力端子３１－第１内部ノードＮ１間のリーク電流の大きさが第１の実施形態よりも小さくなる。このような観点からもゲートドライバ３００の信頼性が向上する。
　＜５．３　変形例＞
　第５の実施形態においては、第１の実施形態における単位回路３内のトランジスタＭ３を２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えていた。しかしながら、これには限定されず、図２３に示すように、第４の実施形態における単位回路３（図１８参照）内のトランジスタＭ３を２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えても良い。このような本変形例によれば、第４の実施形態と同様の効果が得られるのに加えて、ゲートドライバ３００の信頼性が向上するという効果が得られる。
　＜６．第６の実施形態＞
　＜６．１　単位回路の構成＞
　図２４は、本実施形態における単位回路３の構成を示す回路図である。図１８および図２４から把握されるように、第４の実施形態における単位回路３内のトランジスタＭ８をカスコード接続された２つのトランジスタ（トランジスタＭ８ａおよびトランジスタＭ８ｂ）に置き換えることによって得られる構成が本実施形態における単位回路３の構成である。
　トランジスタＭ８ａおよびトランジスタＭ８ｂは、いずれもＰ型トランジスタである。トランジスタＭ８ａの第２導通端子とトランジスタＭ８ｂの第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第５内部ノード」という。第５内部ノードには符号Ｎ５を付す。トランジスタＭ８ａについては、制御端子は第１定電位線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第５内部ノードＮ５に接続されている。トランジスタＭ８ｂについては、制御端子は第１定電位線に接続され、第１導通端子は第２内部ノードＮ２に接続され、第２導通端子は第５内部ノードＮ５に接続されている。以上より、トランジスタＭ８ａとトランジスタＭ８ｂとは、第１内部ノードＮ１と第２内部ノードＮ２との間に直列に接続されている。なお、トランジスタＭ８ａとトランジスタＭ８ｂとによって出力回路制御部が実現されている。
　＜６．２　効果＞
　第４の実施形態のように第１内部ノードＮ１－第２内部ノードＮ２間に１つのトランジスタＭ８が設けられている構成によれば、上述したブースト動作時にトランジスタＭ８の第１導通端子－第２導通端子間の電圧が大きくなる。すなわち、ブースト動作によってトランジスタＭ８が大きな電圧ストレスを受ける。これにより、トランジスタＭ８の特性が変動する。その結果、単位回路３の動作異常が生じやすくなり、ゲートドライバ３００の信頼性が低下する。
　これに対して、本実施形態によれば、第１内部ノードＮ１－第２内部ノードＮ２間に２つのトランジスタ（トランジスタＭ８ａおよびトランジスタＭ８ｂ）が設けられている。ここで、ブースト動作時に関して、第１内部ノードＮ１－第２内部ノードＮ２間の電圧をＶｘとし、第１内部ノードＮ１－第５内部ノードＮ５間の電圧をＶｙとし、第２内部ノードＮ２－第５内部ノードＮ５間の電圧をＶｚとすると、ＶｙはＶｘよりも小さくなり、かつ、ＶｚはＶｘよりも小さくなる。このように、ブースト動作時に１つのトランジスタが受ける電圧ストレスは、第４の実施形態に比べて小さくなる。以上より、本実施形態によれば、第１内部ノードＮ１－第２内部ノードＮ２間に設けられたトランジスタの特性変動が抑制され、ゲートドライバ３００の信頼性が向上する。なお、第４の実施形態と同様の効果も得られる。
　＜７．第７の実施形態＞
　＜７．１　単位回路の構成＞
　図２５は、本実施形態における単位回路３の構成を示す回路図である。本実施形態においては、第４の実施形態と同様、単位回路３には、第１制御回路３１１と第２制御回路３１２と第１出力回路３２１と第２出力回路３２２とが含まれている。但し、第１出力回路３２１の構成が第４の実施形態（図１８参照）とは異なっている。
　本実施形態においては、第１出力回路３２１には、トランジスタＭ４およびトランジスタＭ５に加えて、出力信号ＯＵＴ１をローレベルにするためのリセット回路３４０が含まれている。リセット回路３４０は、トランジスタＭ９を含んでいる。トランジスタＭ９はＰ型トランジスタである。トランジスタＭ９については、制御端子は入力端子３２に接続され、第１導通端子は第１出力端子３８に接続され、第２導通端子は第１定電位線に接続されている。また、トランジスタＭ４の第１導通端子は、第４の実施形態においては第２定電位線に接続されていたが、本実施形態においては入力端子３２に接続されている。なお、トランジスタＭ９によってリセットトランジスタが実現されている。
　＜７．２　単位回路の動作＞
　図２６を参照しつつ、単位回路３の動作について説明する。但し、主に、第４の実施形態（図１９参照）と異なる点について説明する。図２６における時刻ｔ６１～時刻ｔ６５の期間は、図１９における時刻ｔ５１～時刻ｔ５５の期間に相当する。
　時刻ｔ６１になると、第４の実施形態と同様、第１内部ノードＮ１の電位がローレベルへと低下し、トランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。このとき、トランジスタＭ４の第１導通端子は第１制御クロックＣＫ１が与えられている入力端子３２に接続されているので、トランジスタＭ４の第１導通端子の電位はローレベルとなっている。また、トランジスタＭ９の制御端子も入力端子３２に接続されているので、時刻ｔ６１になるとトランジスタＭ９はオン状態となる。以上より、出力信号ＯＵＴ１はローレベルで維持される。これにより、トランジスタＭ２，Ｍ７はオン状態で維持される。
　時刻ｔ６２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ４の第１導通端子の電位がハイレベルとなる。また、時刻ｔ６２には、トランジスタＭ９がオフ状態となる。以上より、出力信号ＯＵＴ１がローレベルからハイレベルに変化する。時刻ｔ６３，ｔ６４については、第４の実施形態における時刻ｔ５３，ｔ５４（図１９参照）と同様である。
　時刻ｔ６５になると、第４の実施形態と同様、第１内部ノードＮ１の電位がハイレベルへと上昇し、トランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。また、時刻ｔ６５には、トランジスタＭ９がオン状態となる。時刻ｔ６５になると以上のようにトランジスタＭ５およびトランジスタＭ９がオン状態となるので出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。
　＜７．３　効果＞
　本実施形態によれば、第４の実施形態と同様の効果が得られるのに加えて、以下のような効果が得られる。単位回路３内の第１出力回路３２１には、出力信号ＯＵＴ１を立ち下げるためのトランジスタとして、Ｎ型のトランジスタＭ５とＰ型のトランジスタＭ９とが設けられている。これに関し、例えばトランジスタＭ５がＩＧＺＯ－ＴＦＴであってトランジスタＭ９がＬＴＰＳ－ＴＦＴであれば、ＩＧＺＯ－ＴＦＴよりもＬＴＰＳ－ＴＦＴの方が駆動能力が高いため、トランジスタＭ５およびトランジスタＭ９の合計のサイズを第４の実施形態におけるトランジスタＭ５のサイズ（出力信号ＯＵＴ１を立ち下げるためのトランジスタとしてＮ型のトランジスタＭ５のみが設けられている場合の当該トランジスタＭ５のサイズ）よりも小さくしても第４の実施形態と同様に出力信号ＯＵＴ１を立ち下げることができる。このように、出力信号ＯＵＴ１を立ち下げるためのトランジスタの全体のサイズを小さくすることができるので、有機ＥＬ表示パネル６の狭額縁化が可能となる。
　なお、上述の例の場合、トランジスタＭ９だけでなくトランジスタＭ５も出力信号ＯＵＴ１の立ち下げに寄与する。従って、出力信号ＯＵＴ１の立ち上げはトランジスタＭ４を介して行われ、出力信号ＯＵＴ１の立ち下げはトランジスタＭ５，Ｍ９を介して行われる。それ故、本実施形態においても、第１走査信号（出力信号ＯＵＴ１）が立ち上がった状態の電位と第１走査信号（出力信号ＯＵＴ１）が立ち下がった状態の電位との差が充分に大きくなり、画素回路２０内のＮ型トランジスタのオン／オフは確実に行われる。
　＜８．第８の実施形態＞
　＜８．１　単位回路の構成＞
　図２７は、本実施形態における単位回路３の構成を示す回路図である。図２５および図２７から把握されるように、第１出力回路３２１の構成が第７の実施形態とは異なっている。それ以外の点については、第７の実施形態と同様である。
　本実施形態においては、第１出力回路３２１には、トランジスタＭ４，Ｍ５，およびＭ９に加えて、リレートランジスタとして機能するトランジスタＭ１０が含まれている。トランジスタＭ１０はＮ型トランジスタである。トランジスタＭ４の第２導通端子とトランジスタＭ１０の第１導通端子とは接続されている。なお、これらが接続されている一節点のことを「第６内部ノード」という。第６内部ノードには符号Ｎ６を付す。トランジスタＭ１０については、制御端子は入力端子３２に接続され、第１導通端子は第６内部ノードＮ６に接続され、第２導通端子は第１出力端子３８に接続されている。また、トランジスタＭ４の第１導通端子は、第７の実施形態においては入力端子３２に接続されていたが、本実施形態においては第２定電位線に接続されている。
　＜８．２　効果＞
　本実施形態によれば、第１内部ノードＮ１の電位が低下してトランジスタＭ４がオン状態になった後、出力信号ＯＵＴ１の立ち上げが行われるべき時点（図２６の時刻ｔ６２）に、第１制御クロックＣＫ１がローレベルからハイレベルに変化することによって、トランジスタＭ９はオン状態からオフ状態へと変化し、トランジスタＭ１０はオフ状態からオン状態へと変化する。ここで、トランジスタＭ４の第１導通端子は、ゲートハイ電位ＶＧＨを供給する第２定電位線に接続されている。以上より、トランジスタＭ４，Ｍ１０の双方がオン状態になっているときに、それらトランジスタＭ４，Ｍ１０を介して出力信号ＯＵＴ１は立ち上げられる。このとき、第１ゲートクロック信号ＧＣＫ１あるいは第２ゲートクロック信号ＧＣＫ２を供給するクロック信号線から電荷が供給されるのではなく、第２定電位線から電荷が供給される。このため、第７の実施形態に比べて、出力信号ＯＵＴ１の立ち上げに要するクロックの駆動負荷が低減する。以上のように、本実施形態によれば、第７の実施形態と同様の効果が得られるのに加えて、出力信号ＯＵＴ１の立ち上げに要するクロックの駆動負荷が低減するという効果が得られる。
　＜９．その他＞
　上記各実施形態および上記各変形例では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本発明を適用することができる。
３…単位回路
６…有機ＥＬ表示パネル
２０…画素回路
２１…有機ＥＬ素子
１００…表示制御回路
２００…表示部
３００…ゲートドライバ（走査信号線駆動回路）
３０１…シフトレジスタ
３１１…第１制御回路
３１２…第２制御回路
３２１…第１出力回路
３２２…第２出力回路
３３０…安定化回路
３４０…リセット回路
４００…エミッションドライバ（発光制御線駆動回路）
５００…ソースドライバ（データ信号線駆動回路）
ＮＳ…第１走査信号、第１走査信号線
ＰＳ…第２走査信号、第２走査信号線
ＥＭ…発光制御信号、発光制御線
Ｍ１～Ｍ１０…単位回路内のトランジスタ
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (26)

  1. 　電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
    　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    　ｉ本の第１走査信号線と、
    　ｉ本の第２走査信号線と、
    　ｊ本のデータ信号線と
    を備え、
    　前記画素回路は、
    　　前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続されたキャパシタと
    　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと
    を含み、
    　前記閾値電圧補償トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
    　前記書き込み制御トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
    　前記画素回路において、前記書き込み制御トランジスタの制御端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、前記閾値電圧補償トランジスタの制御端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間に包含されることを特徴とする、表示装置。
  2. 　前記閾値電圧補償トランジスタは、Ｎ型トランジスタであって、
    　前記書き込み制御トランジスタは、Ｐ型トランジスタであることを特徴とする、請求項１に記載の表示装置。
  3. 　ｎを２以上ｉ以下の整数として、（ｎ－１）行目の画素回路内の前記閾値電圧補償トランジスタがオフ状態からオン状態に変化した後にｎ行目の画素回路内の前記閾値電圧補償トランジスタがオフ状態からオン状態に変化し、その後、（ｎ－１）行目の画素回路内の前記閾値電圧補償トランジスタがオン状態からオフ状態に変化した後にｎ行目の画素回路内の前記閾値電圧補償トランジスタがオン状態からオフ状態に変化することを特徴とする、請求項１または２に記載の表示装置。
  4. 　（ｎ－１）行目の画素回路内の前記閾値電圧補償トランジスタがオン状態からオフ状態に変化するのと同じタイミングでｎ行目の画素回路内の前記書き込み制御トランジスタがオフ状態からオン状態に変化することを特徴とする、請求項３に記載の表示装置。
  5. 　初期化電圧を供給する複数の初期化電源線を備え、
    　前記画素回路は、前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記複数の初期化電源線の１つに接続された第２導通端子とを有する第１初期化トランジスタを含み、
    　ｎを２以上ｉ以下の整数として、ｎ行目の画素回路内の前記第１初期化トランジスタの制御端子に接続された第１走査信号線と（ｎ－１）行目の画素回路内の前記閾値電圧補償トランジスタの制御端子に接続された第１走査信号線とは駆動信号が同じであることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
  6. 　初期化電圧を供給する複数の初期化電源線を備え、
    　前記画素回路は、前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記複数の初期化電源線の１つに接続された第２導通端子とを有する第１初期化トランジスタを含み、
    　ｎを３以上ｉ以下の整数として、ｎ行目の画素回路内の前記第１初期化トランジスタの制御端子に接続された第１走査信号線と（ｎ－２）行目の画素回路内の前記閾値電圧補償トランジスタの制御端子に接続された第１走査信号線とは駆動信号が同じであることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
  7. 　ｎを２以上ｉ以下の整数として、（ｎ－１）行目の画素回路内の前記閾値電圧補償トランジスタがオフ状態からオン状態に変化した時点からｎ行目の画素回路内の前記閾値電圧補償トランジスタがオフ状態からオン状態に変化する時点までの期間の長さと（ｎ－１）行目の画素回路内の前記書き込み制御トランジスタがオフ状態からオン状態に変化した時点からｎ行目の画素回路内の前記書き込み制御トランジスタがオフ状態からオン状態に変化する時点までの期間の長さとは等しいことを特徴とする、請求項１から６までのいずれか１項に記載の表示装置。
  8. 　前記ｉ本の第１走査信号線に印加されるハイレベル電位と前記ｉ本の第２走査信号線に印加されるハイレベル電位とは等しく、
    　前記ｉ本の第１走査信号線に印加されるローレベル電位と前記ｉ本の第２走査信号線に印加されるローレベル電位とは等しいことを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
  9. 　前記表示素子は、第１端子と、ローレベル電源電圧が与えられている第２端子とを有し、
    　前記画素回路は、前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、初期化電圧が与えられている第２導通端子とを有する第２初期化トランジスタを含み、
    　前記第２初期化トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１から８までのいずれか１項に記載の表示装置。
  10. 　初期化電圧を供給する複数の初期化電源線を備え、
    　前記表示素子は、第１端子と、ローレベル電源電圧が与えられている第２端子とを有し、
    　前記画素回路は、
    　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記複数の初期化電源線の１つに接続された第２導通端子とを有する第１初期化トランジスタと、
    　　次の行の画素回路内の第１初期化トランジスタの制御端子に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、次の行の画素回路内の第１初期化トランジスタの第１導通端子に接続された第２導通端子とを有する第２初期化トランジスタと
    を含み、
    　前記第１初期化トランジスタおよび前記第２初期化トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
  11. 　電流によって駆動される表示素子を含む画素回路を備えた表示装置の駆動方法であって、
    　前記表示装置は、
    　　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    　　ｉ本の第１走査信号線と、
    　　ｉ本の第２走査信号線と、
    　　ｊ本のデータ信号線と
    を備え、
    　前記画素回路は、
    　　前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続されたキャパシタと
    　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと
    を含み、
    　前記閾値電圧補償トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
    　前記書き込み制御トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
    　前記駆動方法は、
    　　前記画素回路内の前記閾値電圧補償トランジスタが１行ずつ順次にオン状態となるよう前記ｉ本の第１走査信号線を駆動する第１走査信号線駆動ステップと、
    　　前記画素回路内の前記書き込み制御トランジスタが１行ずつ順次にオン状態となるよう前記ｉ本の第２走査信号線を駆動する第２走査信号線駆動ステップと
    を含み、
    　各行の画素回路に関し、前記第２走査信号線駆動ステップによって前記書き込み制御トランジスタがオン状態で維持される期間は、前記第１走査信号線駆動ステップによって前記閾値電圧補償トランジスタがオン状態で維持される期間に包含されることを特徴とする、駆動方法。
  12. 　Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置であって、
    　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    　前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
    　前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
    　ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
    　第１定電位を供給する第１定電位線と、
    　前記第１定電位よりも高い第２定電位を供給する第２定電位線と
    を備え、
    　各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
    　偶数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
    　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
    　前記第１制御回路は、
    　　前記第１制御クロックを受け取る入力端子と、
    　　前記第１内部ノードに接続された出力ノードと
    を含み、
    　前記第１出力回路は、
    　　対応する第１走査信号線に接続された第１出力端子と、
    　　前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
    　　前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
    を含み、
    　前記第２出力回路は、
    　　他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
    　　前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
    　　前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
    を含むことを特徴とする、表示装置。
  13. 　前記第１クロック信号と前記第２クロック信号とを出力するクロック信号出力回路を備え、
    　前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
    　ｎを偶数として、ｎ番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第２クロック信号の（ｎ／２）番目の第１期間に対応することを特徴とする、請求項１２に記載の表示装置。
  14. 　（ｎ－１）番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（ｎ／２）番目の第１期間に対応し、
    　（ｎ＋１）番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（（ｎ／２）＋１）番目の第１期間に対応し、
    　ｎ番目の単位回路の第１出力端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（ｎ／２）番目の第１期間の開始時点から前記第１クロック信号の（（ｎ／２）＋１）番目の第１期間の開始時点までの期間に対応することを特徴とする、請求項１３に記載の表示装置。
  15. 　前記第１期間は、前記第２期間よりも短いことを特徴とする、請求項１３または１４に記載の表示装置。
  16. 　前記Ｎ型トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
    　前記Ｐ型トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１２から１５までのいずれか１項に記載の表示装置。
  17. 　前記第１制御回路は、前記第１制御クロックが与えられる制御端子と、他の単位回路の第２出力端子に接続された第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有するＰ型の第１内部ノード制御トランジスタを含むことを特徴とする、請求項１２から１６までのいずれか１項に記載の表示装置。
  18. 　前記第１制御回路は、他の単位回路の第２出力端子と前記第１内部ノードとの間に直列に接続された２つのＰ型トランジスタを含み、
    　前記第１制御回路に含まれる２つのＰ型トランジスタの制御端子には、前記第１制御クロックが与えられることを特徴とする、請求項１２から１６までのいずれか１項に記載の表示装置。
  19. 　前記第１内部ノードの電位と前記第２内部ノードの電位とは等しいことを特徴とする、請求項１２から１８までのいずれか１項に記載の表示装置。
  20. 　各単位回路は、前記第１内部ノードの電位を制御する第２制御回路を含み、
    　前記第２制御回路は、
    　　前記第１内部ノードと前記第２定電位線との間に直列に接続された２つのＰ型トランジスタからなる安定化回路と、
    　　前記第１定電位線に接続された制御端子と、前記第２内部ノードに接続された第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有するＰ型の出力回路制御トランジスタと
    を含み、
    　前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第１内部ノード側のＰ型トランジスタの制御端子には、前記第２制御クロックが与えられ、
    　前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第２定電位線側のＰ型トランジスタの制御端子は、前記第１出力端子に接続されていることを特徴とする、請求項１２から１８までのいずれか１項に記載の表示装置。
  21. 　各単位回路は、前記第１内部ノードの電位を制御する第２制御回路を含み、
    　前記第２制御回路は、
    　　前記第１内部ノードと前記第２定電位線との間に直列に接続された２つのＰ型トランジスタからなる安定化回路と、
    　　前記第１内部ノードと前記第２内部ノードとの間に直列に接続された２つのＰ型トランジスタからなる出力回路制御部と
    を含み、
    　前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第１内部ノード側のＰ型トランジスタの制御端子には、前記第２制御クロックが与えられ、
    　前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第２定電位線側のＰ型トランジスタの制御端子は、前記第１出力端子に接続され、
    　前記出力回路制御部に含まれる２つのＰ型トランジスタの制御端子は、前記第１定電位線に接続されていることを特徴とする、請求項１２から１８までのいずれか１項に記載の表示装置。
  22. 　前記第１走査信号ターンオントランジスタの第１導通端子は、前記第２定電位線に接続され、
    　前記第１走査信号ターンオントランジスタの第２導通端子は、前記第１出力端子に接続されていることを特徴とする、請求項１２から２１までのいずれか１項に記載の表示装置。
  23. 　前記第１出力回路は、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオフレベルにするためのリセット回路を含み、
    　前記リセット回路は、前記第１制御クロックが与えられる制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＰ型のリセットトランジスタを含み、
    　前記第１走査信号ターンオントランジスタの第１導通端子には、前記第１制御クロックが与えられ、
    　前記第１走査信号ターンオントランジスタの第２導通端子は、前記第１出力端子に接続されていることを特徴とする、請求項１２から２１までのいずれか１項に記載の表示装置。
  24. 　前記第１出力回路は、
    　　前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオフレベルにするためのリセット回路と、
    　　前記第１制御クロックが与えられる制御端子と、第１走査信号ターンオントランジスタの第２導通端子に接続された第１導通端子と、前記第１出力端子に接続された第２導通端子とを有するＮ型のリレートランジスタと
    を含み、
    　前記リセット回路は、前記第１制御クロックが与えられる制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＰ型のリセットトランジスタを含み、
    　前記第１走査信号ターンオントランジスタの第１導通端子は、前記第２定電位線に接続され、
    　前記第１走査信号ターンオントランジスタの第２導通端子は、前記リレートランジスタの第１導通端子に接続されていることを特徴とする、請求項１２から２１までのいずれか１項に記載の表示装置。
  25. 　Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置の駆動方法であって、
    　前記表示装置は、
    　　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    　　前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
    　　前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
    　　ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
    　　第１定電位を供給する第１定電位線と、
    　　前記第１定電位よりも高い第２定電位を供給する第２定電位線と
    を備え、
    　各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
    　前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
    　奇数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
    　偶数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
    　前記第１制御回路は、
    　　前記第１制御クロックを受け取る入力端子と、
    　　前記第１内部ノードに接続された出力ノードと
    を含み、
    　前記第１出力回路は、
    　　対応する第１走査信号線に接続された第１出力端子と、
    　　前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
    　　前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
    を含み、
    　前記第２出力回路は、
    　　他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
    　　前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
    　　前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
    を含み、
    　前記駆動方法は、各単位回路に関し、
    　　前記第１内部ノードの電位がハイレベルからローレベルに変化するよう前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第１ステップと、
    　　前記第１内部ノードの電位がローレベルで維持されている期間中に、前記第２出力回路から出力される第２走査信号がオフレベルからオンレベルに変化するよう、前記第２制御クロックを前記第２レベルから前記第１レベルに変化させる第２ステップと、
    　　前記第２ステップを実行してから所定期間経過後に、前記第２出力回路から出力される第２走査信号がオンレベルからオフレベルに変化するよう、前記第２制御クロックを前記第１レベルから前記第２レベルに変化させる第３ステップと、
    　　前記第３ステップを実行してから所定期間経過後に、前記第１出力回路から出力される第１走査信号がオンレベルからオフレベルに変化するよう、前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第４ステップと
    を含み、
    　前記第１ステップが実行される時点以降で前記第２ステップが実行される直前の時点までの期間に、前記第１出力回路から出力される第１走査信号をオフレベルからオンレベルに変化させることを特徴とする、駆動方法。
  26. 　電流によって駆動される表示素子を含む複数の画素回路を備えた表示装置であって、
    　ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    　ｉ本の第１走査信号線と、
    　ｉ本の第２走査信号線と、
    　ｉ本の発光制御線と、
    　ｊ本のデータ信号線と、
    　初期化電圧を供給する複数の初期化電源線と、
    　ローレベル電源電圧を供給する第１電源線と、
    　ハイレベル電源電圧を供給する第２電源線と
    を備え、
    　前記画素回路は、
    　　第１端子と、前記第１電源線に接続された第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続され、他端が前記第２電源線に接続されたキャパシタと、
    　　前記ｉ本の第２走査信号線の１つに接続された制御端子と、前記ｊ本のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　前記ｉ本の発光制御線の１つに接続された制御端子と、前記第２電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　前記ｉ本の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　前記ｉ本の第１走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記複数の初期化電源線の１つに接続された第２導通端子とを有する第１初期化トランジスタと、
    　　次の行の画素回路内の第１初期化トランジスタの制御端子に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、次の行の画素回路内の第１初期化トランジスタの第１導通端子に接続された第２導通端子とを有する第２初期化トランジスタとを含み、
    　前記第１初期化トランジスタおよび前記第２初期化トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、表示装置。
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