WO2023084744A1 - 表示装置 - Google Patents

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WO2023084744A1
WO2023084744A1 PCT/JP2021/041764 JP2021041764W WO2023084744A1 WO 2023084744 A1 WO2023084744 A1 WO 2023084744A1 JP 2021041764 W JP2021041764 W JP 2021041764W WO 2023084744 A1 WO2023084744 A1 WO 2023084744A1
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control
transistor
initialization
terminal
signal
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真 横山
展之 他谷
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シャープディスプレイテクノロジー株式会社
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    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • the following disclosure relates to a display device that includes an initialization control circuit that controls initialization of pixel circuits and a write control circuit that controls writing of data signals to the pixel circuits.
  • organic EL display devices equipped with pixel circuits including organic EL elements have been put to practical use.
  • An organic EL element also called an OLED (Organic Light-Emitting Diode)
  • OLED Organic Light-Emitting Diode
  • the organic EL display device can be easily made thinner, consumes less power, and has higher luminance than the liquid crystal display device which requires a backlight and a color filter. It is possible to plan for Therefore, in recent years, the development of organic EL display devices has been actively promoted.
  • Various control signal lines for controlling the operation of the pixel circuits are arranged in the display section of the organic EL display device.
  • a write control line for controlling writing of a data signal to the pixel circuit and a pixel A plurality of types of horizontal scanning lines such as initialization control lines for initializing the internal state of the circuit are arranged in the display section.
  • a driving circuit for driving the horizontal scanning lines of the plurality of types is provided in the frame area.
  • a drive circuit including an initialization control circuit that drives the initialization control line and a write control circuit that drives the write control line is called a "gate driver".
  • the refresh rate (frame frequency) of general display devices is 60 Hz.
  • the refresh rate increases, the length of one frame period shortens, which inevitably shortens the length of one horizontal scanning period.
  • the time that can be secured as the time for charging the source bus line (data signal line) that transmits the data signal and the time for charging the pixel circuit is shortened.
  • a transition period T901 for switching data a source bus line charging period T902, and a pixel circuit charging period T902
  • a period (a period during which data signals are written to the pixel circuit so as to compensate for variations in the characteristics of the drive transistor) T903 is included.
  • GCK1 and GCK2 represent gate clock signals applied to the drive circuit
  • SL represents a data signal applied to the source bus line.
  • the rise time of the gate clock signal GCK1 is the start time of the horizontal scanning period, and the data signal is written to the pixel circuit while the gate clock signal GCK2 is maintained at low level.
  • the transition period T901 is 0.4 microseconds
  • the source bus line charging period T902 is 1.10 microseconds
  • the pixel circuit charging period T902 is 1.10 microseconds
  • the period T903 is 1.10 microseconds.
  • the refresh rate can only be increased to about 160 Hz at maximum.
  • two source bus lines (a source bus line connected to an odd-numbered pixel circuit and an even-numbered It is conceivable to adopt a method (hereinafter referred to as a "double source method") in which a source bus line connected to a pixel circuit is provided and the source bus line is charged and the pixel circuit is charged over two horizontal scanning periods. be done.
  • FIG. 28 is a circuit diagram for explaining the double source method.
  • FIG. 28 focuses on four pixel circuits labeled 91a, 91b, 91c, and 91d.
  • one output terminal of the source driver corresponds to two source bus lines SL.
  • One of these two source bus lines SL is connected to the odd-numbered pixel circuits and the other is connected to the even-numbered pixel circuits.
  • a demultiplexer is provided between each output terminal of the source driver and the corresponding two source bus lines SL.
  • Each demultiplexer contains two connection control transistors. In the configuration shown in FIG.
  • connection control transistors 921a and 921c are turned on, and the source bus line SL and the source bus line SL connected to the pixel circuit 91a are turned on.
  • a data signal output from the source driver is applied to the source bus line SL connected to the pixel circuit 91c.
  • the connection control transistor 921b and the connection control transistor 921d are turned on and connected to the source bus line SL connected to the pixel circuit 91b and the pixel circuit 91d.
  • a data signal output from the source driver is applied to the source bus line SL.
  • FIG. 29 is a waveform diagram for explaining a driving method in an organic EL display device that employs the double source method.
  • Two horizontal scanning periods (2H) include a transition period T911 for switching data, a source bus line charging period T912, and a pixel circuit charging period T913.
  • the minimum length of two horizontal scanning periods is about 3.30 microseconds.
  • Japanese Patent Application Laid-Open No. 2006-107566 discloses a shift register configuration that can increase the number of output signals (sampling signals) by three each time the number of unit circuits is increased by two. According to this shift register, the number of stages can be reduced as a result, so the circuit area can be reduced.
  • Japanese Patent Application Laid-Open No. 2007-086728 discloses a configuration of a driving circuit for driving a plurality of types of horizontal scanning lines in an organic EL display device.
  • the following disclosure aims to realize a display device that can increase the refresh rate while suppressing an increase in frame area and a decrease in reliability.
  • a display device is a display device comprising a plurality of pixel circuits including display elements driven by current, a plurality of write control lines extending in a first direction; a plurality of initialization control lines extending in the first direction; a plurality of data signal lines extending in a second direction orthogonal to the first direction; a display unit including the plurality of pixel circuits provided to correspond to one of the plurality of write control lines, one of the plurality of initialization control lines, and one of the plurality of data signal lines; a data signal line driving circuit that applies data signals to the plurality of data signal lines; a write control circuit that applies a write control signal for controlling writing of the data signal to the pixel circuit to the plurality of write control lines; an initialization control circuit that applies an initialization signal for controlling initialization of the pixel circuit to the plurality of initialization control lines; Outside the display section, a first frame area near one end side of the display section in the first direction and a first frame area in the first direction are
  • the write control circuit a first write control circuit arranged in the first frame region for applying the write control signal to even-numbered write control lines; a second write control circuit arranged in the second frame region for applying the write control signal to even-numbered write control lines; a third write control circuit arranged in the first frame region for applying the write control signal to odd-numbered write control lines; a fourth write control circuit arranged in the second frame region for applying the write control signal to odd-numbered write control lines;
  • the initialization control circuit is a first initialization control circuit arranged in the first frame region for applying the initialization signal to even-numbered initialization control lines; a second initialization control circuit arranged in the second frame region for applying the initialization signal to odd-numbered initialization control lines; a first unit circuit forming each stage of a shift register included in each of the first write control circuit, the second write control circuit, the third write control circuit, and the fourth write control circuit, , corresponding to one of the plurality of write control lines; the first unit circuit includes a pluralit
  • the initialization control circuit includes a first initialization control circuit provided in the first frame region for applying an initialization signal to the even-numbered initialization control lines, and an odd-numbered initialization control circuit provided in the second frame region. and a second initialization control circuit for applying an initialization signal to the initialization control line. Since such a configuration is adopted, it is possible to reduce the frame area and increase the margin of the frame area compared to the configuration in which each initialization control line is driven from both the one end side and the other end side of the display section. It becomes possible.
  • the second unit circuit forming each stage of the shift register that implements the initialization control circuit has a latch function, and drives the initialization control line based on the value held therein.
  • the pulse width of the initialization signal applied to the initialization control line becomes relatively long. Therefore, even if the waveform of the initialization signal is blunted due to the fact that each initialization control line is driven only from one end side or the other end side of the display section, it hardly affects the driving operation. do not have.
  • the number of circuit elements for the initialization control circuit is reduced compared to the configuration in which each initialization control line is driven from both the one end side and the other end side of the display section, the possibility of occurrence of defects is reduced. , reliability is improved.
  • all the transistors included in the first unit circuit constituting each stage of the shift register realizing the write control circuit are thin film transistors having channel layers formed of low-temperature polysilicon, and each write control line is connected to the display section. Since it is driven from both one end side and the other end side of the pixel circuit, sufficient reliability is ensured in writing the data signal to the pixel circuit even if a high refresh rate is employed. As described above, a display device is realized that can increase the refresh rate while suppressing an increase in frame area and a decrease in reliability.
  • FIG. 1 is a schematic configuration diagram of the entire gate driver in the first embodiment;
  • FIG. 1 is a block diagram showing the overall configuration of an organic EL display device according to the first embodiment;
  • FIG. FIG. 2 is a diagram showing connection relationships between pixel circuits and various wirings in the first embodiment.
  • FIG. 2 is a block diagram showing the internal functional configuration of a panel driving section in the first embodiment;
  • FIG. 2 is a circuit diagram showing the configuration of a pixel circuit in the first embodiment;
  • FIG. 4 is a timing chart for explaining the operation of the pixel circuit in the first embodiment;
  • FIG. 3 is a block diagram showing the configuration of a video signal line driving section in the first embodiment;
  • FIG. 4 is a circuit diagram for explaining the relationship between four pixel circuits and a demultiplexer in the first embodiment;
  • FIG. 4 is a diagram for explaining the arrangement of the entire drive circuit in the first embodiment;
  • FIG. 4 is a waveform diagram of a gate clock signal in the first embodiment;
  • FIG. 3 is a block diagram showing the configuration of a shift register that implements the write control circuit in the first embodiment;
  • FIG. 4 is a circuit diagram showing the configuration of a first unit circuit in the first embodiment;
  • FIG. 4 is a waveform diagram for explaining the operation of the first unit circuit in the first embodiment;
  • FIG. 4 is a block diagram showing the configuration of a shift register that implements the initialization control circuit in the first embodiment;
  • FIG. It is a circuit diagram which shows the structure of the 2nd unit circuit in the said 1st Embodiment.
  • FIG. 5 is a waveform diagram for explaining the operation of the second unit circuit in the first embodiment;
  • FIG. 4 is a timing chart for explaining the operation of the gate driver based on the double source method in the first embodiment;
  • FIG. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 10 is a diagram showing connection relationships between pixel circuits and various wirings in the second embodiment.
  • FIG. 10 is a block diagram showing the configuration of a shift register that implements the initialization control circuit in the second embodiment; It is a circuit diagram which shows the structure of the 2nd unit circuit in the said 2nd Embodiment.
  • FIG. 12 is a waveform diagram for explaining the operation of the second unit circuit in the second embodiment;
  • FIG. 10 is a timing chart for explaining the operation of the gate driver based on the double source method in the second embodiment;
  • FIG. FIG. 4 is a waveform diagram for explaining a general driving method; It is a circuit diagram for explaining a double source method.
  • FIG. 10 is a waveform diagram for explaining a driving method in an organic EL display device that employs a double source method;
  • FIG. 4 is a schematic configuration diagram of the entire gate driver in a comparative example;
  • FIG. 4 is a circuit diagram of a unit circuit in a comparative example;
  • FIG. 5 is a waveform diagram for explaining the operation of a unit circuit in a comparative example;
  • FIG. 30 is a schematic configuration diagram of the entire gate driver in the comparative example. Circuits constituting gate drivers are arranged on both sides of a display section including a plurality of pixel circuits 91 arranged in a matrix.
  • the frame area positioned to the left of the display section on the drawing is referred to as the "first frame area”
  • the frame area positioned to the right of the display section on the drawing is referred to as the "second frame area.” called "frame area”.
  • the gate driver is composed of a write control circuit denoted by reference numerals beginning with 911 in FIG. 30 and an initialization control circuit denoted by reference numerals beginning with 912 in FIG.
  • a write control circuit 911 (L1) that applies a write control signal SCAN to even-numbered write control lines
  • a write control circuit 911 (L2) that applies a write control signal SCAN to odd-numbered write control lines
  • an initialization control circuit 912 (L1) that applies the initialization signal DIS to the even-numbered initialization control lines and an initialization control circuit 912 (L2) that applies the initialization signal DIS to the odd-numbered initialization control lines.
  • a write control circuit 911 that applies a write control signal SCAN to even-numbered write control lines and a write control circuit 911 (R2) that applies a write control signal SCAN to odd-numbered write control lines.
  • an initialization control circuit 912 that applies the initialization signal DIS to the even-numbered initialization control lines and an initialization control circuit 912 (R2) that applies the initialization signal DIS to the odd-numbered initialization control lines.
  • two systems of write control circuits 911 and two systems of initialization control circuits 912 are arranged for both the first frame area and the second frame area.
  • FIG. 31 is a circuit diagram of a unit circuit 900 forming each stage of those shift registers. 31 is a circuit portion that constitutes a write control circuit 911, and a portion that is designated by reference numeral 902 in FIG. 31 is a circuit portion that constitutes an initialization control circuit 912.
  • FIG. 31 is a circuit diagram of a unit circuit 900 forming each stage of those shift registers. 31 is a circuit portion that constitutes a write control circuit 911, and a portion that is designated by reference numeral 902 in FIG. 31 is a circuit portion that constitutes an initialization control circuit 912. FIG.
  • the unit circuit 900 is composed of ten transistors M90 to M99 and one capacitor C91.
  • the transistors M90 and M95 are thin film transistors (hereinafter referred to as "IGZO-TFTs") having channel layers made of an oxide semiconductor containing indium, gallium, zinc, and oxygen.
  • Transistors M91-M94 and M96-M99 are thin film transistors (hereinafter referred to as "LTPS-TFT") having channel layers formed of low temperature polysilicon.
  • Unit circuit 900 also has three input terminals 92 to 94 and two output terminals 98 and 99 in addition to an input terminal to which a high level power supply voltage VGH is applied and an input terminal to which a low level power supply voltage VGL is applied. have.
  • the output terminal 98 outputs the write control signal SCAN, and the output terminal 99 outputs the initialization signal DIS.
  • the write control signal SCAN output from the output terminal 98 is also given as a shift signal S to the unit circuit 900 in the next stage.
  • a shift signal S is applied to the input terminal 92 and a clock signal is applied to the input terminals 93 and 94 .
  • the clock signal applied to the input terminal 93 will be referred to as "first input clock signal”
  • the clock signal applied to the input terminal 94 will be referred to as "second input clock signal”.
  • the first input clock signal is labeled CK1
  • the second input clock signal is labeled CK2.
  • the second input clock signal CK2 is 180 degrees behind the first input clock signal CK1.
  • the shift signal S is at a high level
  • the first input clock signal CK1 is at a high level
  • the second input clock signal CK2 is at a high level
  • the potential of the first internal node N91 is at a high level
  • the potential of the second internal node N91 is at a high level.
  • the potential of the node N92 is high level
  • the potential of the third internal node N93 is high level
  • the initialization signal DIS is low level
  • the write control signal SCAN is high level.
  • the shift signal S changes from high level to low level
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M92 is turned on, and the potentials of the first internal node N91 and the third internal node N93 are lowered.
  • the transistor M93 is turned on and the transistor M95 is turned off.
  • the transistor M94 and the transistor M97 are turned off.
  • the potential of the third internal node N93 is lowered, so that the transistor M98 is turned on.
  • the second input clock signal CK2 is maintained at the high level, so the potential of the output terminal 98 (the potential of the write control signal SCAN) is maintained at the high level.
  • the transistor M99 is turned on and the transistor M90 is turned off.
  • the potential of the output terminal 99 changes from low level to high level.
  • the second input clock signal CK2 is maintained at the high level as in the period from time t91 to time t92. Therefore, during the period from time t92 to time t93, the potential of the output terminal 98 (the potential of the write control signal SCAN) is maintained at high level.
  • the second input clock signal CK2 changes from high level to low level.
  • the potential of the output terminal 98 drops as the potential of the input terminal 94 drops.
  • the capacitor C91 is provided between the third internal node N93 and the output terminal 98, the potential of the third internal node N93 drops as the potential of the output terminal 98 drops.
  • a large negative voltage is applied to the control terminal of the transistor M98, and the potential of the output terminal 98 (the potential of the write control signal SCAN) is sufficiently lowered.
  • the transistor M96 is turned off, and the potential of the first internal node N91 is maintained at the potential before time t93.
  • the thin film transistor M91 is turned on. Thereby, the potential of the second internal node N92 is lowered.
  • the second input clock signal CK2 changes from low level to high level.
  • the potential of the output terminal 98 (potential of the write control signal SCAN) rises as the potential of the input terminal 94 rises.
  • the potential of third internal node N93 also rises via capacitor C91.
  • the transistor M96 is turned on.
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M92 is turned on. Since the shift signal S is at high level at this time, the potentials of the first internal node N91 and the third internal node N93 rise. As the potential of the third internal node N93 rises, the thin film transistor M98 is turned off. Further, the rise in the potential of the first internal node N91 turns off the transistor M93 and turns on the transistor M95. As a result, the transistor M94 and the transistor M97 are turned on. By turning on the transistor M94, the potential of the second internal node N92 rises. At time t95, the transistor M99 is turned off and the transistor M90 is turned on. As a result, the potential of the output terminal 99 (the potential of the initialization signal DIS) changes from high level to low level.
  • shift signal S is maintained at the high level as at the time immediately before time t91, and the potentials of first internal node N91, second internal node N92 and third internal node N93 are at the high level.
  • the initialization signal DIS is maintained at a low level, and the write control signal SCAN is maintained at a high level.
  • each pixel circuit 91 in the display section is initialized and a data signal is written to each pixel circuit 91 in the display section.
  • each unit circuit 900 is provided with two IGZO-TFTs.
  • Two systems of write control circuits 911 and two systems of initialization control circuits 912 are arranged for both the first frame area and the second frame area.
  • many IGZO-TFTs are used. Since IGZO-TFTs have lower mobility than LTPS-TFTs, if a large number of IGZO-TFTs are used as in the comparative example, sufficient reliability may not be obtained when high-speed driving is performed. .
  • the three terminals of a TFT are generally called “gate”, “drain”, and “source”, but in the following embodiments, the drain and source may be interchanged, so the gate is called “gate”.
  • the two terminals serving as the drain and the source are called the "first conduction terminal” and the "second conduction terminal”.
  • FIG. 2 is a block diagram showing the overall configuration of the organic EL display device according to the first embodiment.
  • this organic EL display device includes a display section 10, a panel driving section 20, a video signal line driving section 30, and a display control circuit 40.
  • the panel driving section 20 is provided on both the left end side and the right end side of the display section 10 . That is, the panel driving section 20 is provided in both the first frame area and the second frame area. Note that the above-described double source method is adopted in the organic EL display device according to the present embodiment.
  • the display unit 10 is provided with a plurality of pixel circuits. A pixel matrix of multiple rows and multiple columns is configured by these multiple pixel circuits.
  • the display unit 10 is also provided with a plurality of write control lines, a plurality of initialization control lines, a plurality of light emission control lines, and a plurality of source bus lines (data signal lines).
  • Write control lines, initialization control lines, and light emission control lines extend in the horizontal scanning direction
  • source bus lines extend in the vertical scanning direction.
  • SCAN the write control line and the write control signal applied thereto
  • DIS initialization control line and the initialization signal applied thereto
  • DIS the light emission control line and the light emission applied thereto
  • Control signals are labeled EM and source bus lines and data signals applied to them are labeled SL. Note that the horizontal scanning direction corresponds to the first direction, and the vertical scanning direction corresponds to the second direction.
  • the display unit 10 is further provided with a power supply line common to a plurality of pixel circuits. More specifically, a power supply line for supplying a high level power supply voltage ELVDD for driving the organic EL elements, a power supply line for supplying a low level power supply voltage ELVSS for driving the organic EL elements, and an initialization voltage Vini are supplied. A power supply line is installed. By the way, in the first frame area and the second frame area, a power supply line for supplying the high level power supply voltage VGH for the panel driving section 20 and a power supply line for supplying the low level power supply voltage VGL for the panel driving section 20 are arranged.
  • the power line that supplies the high level power supply voltage ELVDD will be referred to as the "first high level power supply line”
  • the power line that supplies the low level power supply voltage ELVSS will be referred to as the "first low level power supply line”.
  • a power supply line that supplies a high level power supply voltage VGH is called a “second high level power supply line”
  • a power supply line that supplies a low level power supply voltage VGL is called a “second low level power supply line”.
  • the power supply line for supplying the initialization voltage Vini is called an "initialization power supply line".
  • FIG. 3 is a diagram showing the connection relationship between the pixel circuit 11 and various wirings.
  • the pixel circuit 11 shown in FIG. 3 is the pixel circuit 11 corresponding to the nth write control line SCAN(n) and the mth source bus line SL(m).
  • the pixel circuit 11 includes the n-th write control line SCAN(n), the n-th initialization control line DIS(n), the (n-2)th initialization control line DIS(n-2), the n-th It is connected to the emission control line EM(n), the m-th source bus line SL(m), the first high-level power line, the first low-level power line, and the initialization power line.
  • FIG. 4 is a block diagram showing the internal functional configuration of the panel driving section 20.
  • the panel driving section 20 includes a gate driver 21 that drives the write control line SCAN and the initialization control line DIS, and an emission control circuit (emission driver) 22 that drives the emission control line EM.
  • the gate driver 21 includes a write control circuit 211 that drives the write control line SCAN and an initialization control circuit 212 that drives the initialization control line DIS.
  • the display control circuit 40 receives an external input image signal DIN and a group of timing signals (horizontal synchronizing signal, vertical synchronizing signal, etc.) TG, and controls the operation of the digital video signal DV and the gate driver 21 in the panel driving section 20. , a control signal ECTL for controlling the operation of the light emission control circuit 22 in the panel driving section 20, and control signals SCTL and ASW for controlling the operation of the video signal line driving section 30 are outputted.
  • the write control circuit 211 in the panel driving section 20 applies the write control signal SCAN to a plurality of write control lines based on the control signal GCTL output from the display control circuit 40 .
  • the initialization control circuit 212 in the panel driving section 20 applies the initialization signal DIS to a plurality of initialization control lines based on the control signal GCTL output from the display control circuit 40 .
  • the light emission control circuit 22 in the panel driving section 20 applies the light emission control signal EM to the plurality of light emission control lines based on the control signal ECTL output from the display control circuit 40 .
  • the video signal line driving section 30 applies data signals to the plurality of source bus lines based on the digital video signal DV output from the display control circuit 40 and the control signals SCTL and ASW.
  • the write control signal SCAN is applied to a plurality of write control lines
  • the initialization signal DIS is applied to a plurality of initialization control lines
  • the emission control signal EM is applied to a plurality of emission control lines
  • a plurality of An image based on the input image signal DIN is displayed on the display unit 10 by applying a data signal to the source bus line of .
  • FIG. 5 is a circuit diagram showing the configuration of the pixel circuit 11 corresponding to the nth write control line SCAN(n) and the mth source bus line SL(m).
  • This pixel circuit 11 includes one organic EL element (organic light emitting diode) 12 as a display element (display element driven by current), seven transistors T1 to T7 (first initialization transistor T1, threshold voltage a compensation transistor T2, a write control transistor T3, a drive transistor T4, a power supply control transistor T5, a light emission control transistor T6, a second initialization transistor T7) and a holding capacitor Cst.
  • organic EL element organic light emitting diode
  • the holding capacitor Cst is a capacitive element consisting of two electrodes (first electrode and second electrode).
  • the first initialization transistor T1, the threshold voltage compensation transistor T2, and the second initialization transistor T7 are N-channel IGZO-TFTs.
  • the write control transistor T3, drive transistor T4, power supply control transistor T5, and light emission control transistor T6 are P-channel LTPS-TFTs. A configuration without the second initialization transistor T7 can also be adopted.
  • the control terminal is connected to the (n-2)th initialization control line DIS(n-2), and the first conduction terminal is connected to the second conduction terminal of the threshold voltage compensation transistor T2. It is connected to the control terminal of the transistor T4 and the first electrode of the holding capacitor Cst, and the second conductive terminal is connected to the initialization power supply line.
  • the threshold voltage compensation transistor T2 the control terminal is connected to the n-th initialization control line DIS(n), and the first conduction terminal is connected to the second conduction terminal of the drive transistor T4 and the first conduction terminal of the light emission control transistor T6.
  • the second conduction terminal is connected to the first conduction terminal of the first initialization transistor T1, the control terminal of the drive transistor T4, and the first electrode of the holding capacitor Cst.
  • the control terminal is connected to the n-th write control line SCAN(n)
  • the first conduction terminal is connected to the m-th source bus line SL(m)
  • the second conduction terminal is connected to the drive transistor. It is connected to the first conduction terminal of T4 and the second conduction terminal of the power supply control transistor T5.
  • the control terminal is connected to the first conduction terminal of the first initialization transistor T1, the second conduction terminal of the threshold voltage compensation transistor T2 and the first electrode of the holding capacitor Cst, the first conduction terminal being the write terminal.
  • the second conduction terminal of the control transistor T3 and the second conduction terminal of the power supply control transistor T5 are connected, and the second conduction terminal is connected to the first conduction terminal of the threshold voltage compensating transistor T2 and the first conduction terminal of the emission control transistor T6. It is connected to the.
  • the control terminal is connected to the n-th emission control line EM(n)
  • the first conductive terminal is connected to the first high-level power supply line and the second electrode of the holding capacitor Cst
  • the second conduction terminal is connected to the second conduction terminal of write control transistor T3 and the first conduction terminal of drive transistor T4.
  • the emission control transistor T6 the control terminal is connected to the n-th emission control line EM(n)
  • the first conduction terminal is connected to the first conduction terminal of the threshold voltage compensating transistor T2 and the second conduction terminal of the driving transistor T4.
  • the second conductive terminal is connected to the first conductive terminal of the second initialization transistor T7 and the anode terminal of the organic EL element 12.
  • the control terminal is connected to the n-th emission control line EM(n), and the first conduction terminal is connected to the second conduction terminal of the emission control transistor T6 and the anode terminal of the organic EL element 12. and the second conduction terminal is connected to the initialization power supply line.
  • the first electrode is connected to the first conduction terminal of the first initialization transistor T1, the second conduction terminal of the threshold voltage compensating transistor T2 and the control terminal of the driving transistor T4, and the second electrode is connected to the first conduction terminal. and the first conductive terminal of the power supply control transistor T5.
  • the anode terminal (first terminal) is connected to the second conduction terminal of the light emission control transistor T6 and the first conduction terminal of the second initialization transistor T7, and the cathode terminal (second terminal) is connected to the second terminal. 1 low-level power line.
  • FIG. 6 is a timing chart for explaining the operation of the pixel circuit 11 shown in FIG.
  • the period before time t01 and the period after time t07 are the light emitting period
  • the period from time t01 to t07 is the extinguishing period.
  • the write control signal SCAN(n) is at high level, and the initialization signal DIS(n-2), initialization signal DIS(n), and emission control signal EM(n) are at low level. level.
  • the power supply control transistor T5 and the light emission control transistor T6 are on, and the organic EL element 12 emits light according to the magnitude of the drive current.
  • the emission control signal EM(n) changes from low level to high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the current supply to the organic EL element 12 is cut off, and the organic EL element 12 is turned off.
  • the second initialization transistor T7 is turned on. Thereby, the anode voltage of the organic EL element 12 is initialized based on the initialization voltage Vini.
  • the initialization signal DIS(n-2) changes from low level to high level.
  • the first initialization transistor T1 is turned on.
  • the voltage of the control terminal of the drive transistor T4 is initialized. That is, the voltage of the control terminal of the drive transistor T4 becomes substantially equal to the initialization voltage Vini.
  • the initialization signal DIS(n) changes from low level to high level.
  • the threshold voltage compensating transistor T2 is turned on.
  • the initialization signal DIS(n-2) changes from high level to low level.
  • the first initialization transistor T1 is turned off.
  • the write control signal SCAN(n) changes from high level to low level.
  • the write control transistor T3 is turned on. Since the threshold voltage compensating transistor T2 is turned on at time t03, the write control transistor T3 is turned on at time t04, so that the write control transistor T3, the driving transistor T4, and the threshold voltage compensating transistor T2 , the data signal SL(m) is applied to the first electrode of the holding capacitor Cst. This charges the holding capacitor Cst.
  • the write control signal SCAN(n) changes from low level to high level. As a result, the write control transistor T3 is turned off.
  • the initialization signal DIS(n) changes from high level to low level.
  • the threshold voltage compensating transistor T2 is turned off.
  • the emission control signal EM(n) changes from high level to low level.
  • the second initialization transistor T7 is turned off.
  • a drive current corresponding to the charging voltage of the holding capacitor Cst is supplied to the organic EL element 12.
  • FIG. 1 the organic EL element 12 emits light according to the magnitude of the drive current. After that, the organic EL element 12 emits light throughout the period until the emission control signal EM(n) changes from low level to high level.
  • the data signal is written to the pixel circuit 11 connected to the n-th write control line SCAN(n) by sequentially using the initialization signal DIS(n ⁇ 2) and the initialization signal DIS(n). , the initialization signal DIS(n-2) changes from high level to low level, and then the initialization signal DIS(n) changes from high level to high level (on level). This is done by maintaining the write control signal SCAN(n) at the low level (on level) for a predetermined period of time until it changes from the level to the low level.
  • FIG. 7 is a block diagram showing the configuration of the video signal line driving section 30.
  • the video signal line driving section 30 is composed of a source driver (data signal line driving circuit) 31 and a data signal distribution circuit 32, as shown in FIG.
  • the source driver 31 and the data signal distribution circuit 32 are connected by a data output line DL.
  • the number of data output lines DL is equal to the number of columns of the pixel matrix. Therefore, the source driver 31 is provided with the number of output terminals equal to the number of columns of the pixel matrix.
  • the data signal distribution circuit 32 includes a plurality of demultiplexers (a pixel matrix) in a one-to-one correspondence with a plurality of output terminals (the number of output terminals equal to the number of columns of the pixel matrix) provided in the source driver 31 .
  • a number of demultiplexers 320 are provided equal to the number of columns of the .
  • Two source bus lines SL are provided for each column of the pixel matrix in the display section 10, and each demultiplexer 320 is connected to the data output line DL (the source driver 31) based on the control signal ASW. output terminal connection destination) is switched between the corresponding two source bus lines SL.
  • each demultiplexer 320 consists of two connection control transistors (not shown in FIG. 5).
  • a connection switching circuit is implemented by the demultiplexer 320 .
  • each demultiplexer 320 consists of two connection control transistors 321 .
  • the connection control transistor 321 is a P-channel LTPS-TFT.
  • connection control transistor 321a is provided corresponding to the source bus line SL connected to the pixel circuit 11a
  • connection control transistor 321b is provided corresponding to the source bus line SL connected to the pixel circuit 11b
  • the connection control transistor 321c is provided corresponding to the source bus line SL connected to the pixel circuit 11c
  • the connection control transistor 321d is provided corresponding to the source bus line SL connected to the pixel circuit 11d.
  • the control terminal is supplied with the control signal ASW, the first conduction terminal is connected to the corresponding data output line DL, and the second conduction terminal is connected to the corresponding source bus line SL.
  • control signal ASW1 is applied to the control terminals of the connection control transistors 321a and 321c
  • control signal ASW2 is applied to the control terminals of the connection control transistors 321b and 321d. While the control signal ASW1 is at low level and the control signal ASW2 is at high level, the connection control transistors 321a and 321c are turned on and connected to the source bus line SL connected to the pixel circuit 11a and the pixel circuit 11c. A data signal is applied to the source bus line SL.
  • connection control transistors 321b and 321d are turned on and connected to the source bus line SL connected to the pixel circuit 11b and the pixel circuit 11d.
  • a data signal is applied to the source bus line SL.
  • the display control circuit 40 controls such that the two connection control transistors 321 constituting each demultiplexer 320 are sequentially turned on for a predetermined period within one cycle with two horizontal scanning periods as one cycle. It changes the waveforms of the signal ASW1 and the control signal ASW2.
  • two source bus lines SL are provided for one column of pixel circuits 11 arranged side by side in the vertical scanning direction.
  • the first pixel circuit is connected to one of the two source bus lines SL
  • the second pixel circuit is connected to the other of the two source bus lines SL. It is connected.
  • a demultiplexer 320 having two connection control transistors 321 is provided for. In each demultiplexer 320, the two connection control transistors 321 are sequentially turned on for a predetermined period within one cycle, with two horizontal scanning periods as one cycle.
  • FIG. 1 is a schematic configuration diagram of the entire gate driver 21 in this embodiment.
  • the gate driver 21 is composed of the write control circuit 211 and the initialization control circuit 212 .
  • a write control circuit 211 (L1) that applies a write control signal SCAN to even-numbered write control lines
  • a write control circuit 211 (L2) that applies a write control signal SCAN to odd-numbered write control lines.
  • an initialization control circuit 212 (L) for applying an initialization signal DIS to the even-numbered initialization control lines.
  • a write control circuit 211 (R1) that applies a write control signal SCAN to even-numbered write control lines and a write control circuit 211 (R2) that applies a write control signal SCAN to odd-numbered write control lines.
  • an initialization control circuit 212(R) for applying an initialization signal DIS to the odd-numbered initialization control lines. Focusing on the initialization control circuit 212, unlike the configuration of the comparative example shown in FIG. Only the initialization control circuit 212(R) for the odd-numbered initialization control lines is provided in the second frame area.
  • the layout of the entire drive circuit is as shown in FIG.
  • an initialization control circuit 212 (L), a write control circuit 211 (L1), a write control circuit 211 (L2), and an emission control circuit for driving emission control lines from the left end side of the display section 10 are provided.
  • a circuit 22 (L) is arranged.
  • an initialization control circuit 212 (R), a write control circuit 211 (R1), a write control circuit 211 (R2), and an emission control circuit for driving emission control lines from the right end side of the display section 10 are provided.
  • a circuit 22 (R) is arranged.
  • a video signal line driving section 30 is arranged in a frame area positioned below the display section 10 in the drawing.
  • the gate driver 21 is supplied with four-phase clock signals (gate clock signals GCK1 to GCK4).
  • the gate clock signals GCK1-GCK4 are included in the control signal GCTL described above.
  • FIG. 10 is a waveform diagram of gate clock signals GCK1 to GCK4. The on-duty of these gate clock signals GCK1-GCK4 is approximately 25%.
  • the gate clock signal GCK2 is 90 degrees behind the gate clock signal GCK1.
  • the gate clock signal GCK3 is 180 degrees behind the gate clock signal GCK1.
  • the gate clock signal GCK4 is 270 degrees behind the gate clock signal GCK1.
  • the gate clock signal GCK1 and the gate clock signal GCK3 are given to the write control circuit 211 (L1), the write control circuit 211 (L2) and the initialization control circuit 212 (L).
  • the gate clock signal GCK2 and the gate clock signal GCK4 are given to the write control circuit 211 (R1), the write control circuit 211 (R2) and the initialization control circuit 212 (R).
  • Each of the four write control circuits 211 (L1), 211 (L2), 211 (R1), and 211 (R2) is implemented by a shift register.
  • a circuit forming each stage of the shift register that implements the write control circuit 211 will be referred to as a "first unit circuit”.
  • the two initialization control circuits 212(L) and 212(R) are also implemented by shift registers.
  • a circuit forming each stage of the shift register that implements the initialization control circuit 212 will be referred to as a "second unit circuit”.
  • the write control circuit 211 (L1) implements a first write control circuit
  • the write control circuit 211 (R1) implements a second write control circuit
  • the write control circuit 211 (L2) implements a second write control circuit.
  • ) implements a third write control circuit
  • the write control circuit 211 (R2) implements a fourth write control circuit.
  • the initialization control circuit 212(L) implements a first initialization control circuit
  • the initialization control circuit 212(R) implements a second initialization control circuit.
  • the gate clock signal GCK1 implements the first clock signal
  • the gate clock signal GCK2 implements the second clock signal
  • the gate clock signal GCK3 implements the third clock signal
  • the gate clock signal GCK4 implements the fourth clock signal. has been realized.
  • the write control circuit 211 will be described.
  • the write control circuit 211 (L1), the write control circuit 211 (L2), the write control circuit 211 (R1), and the write control circuit 211 (R2) have the same configuration.
  • attention is focused on the write control circuit 211 (L1).
  • FIG. 11 is a block diagram showing the configuration of a shift register that implements the write control circuit 211 (L1). However, FIG. 11 shows only the configuration for four stages.
  • This shift register is composed of a plurality of first unit circuits 24 .
  • Each first unit circuit 24 is connected to a corresponding write control line SCAN.
  • the first unit circuit 24(n) is connected to the n-th write control line SCAN(n).
  • Each first unit circuit 24 has inputs for receiving the shift signal S, the first input clock signal CK1, the second input clock signal CK2, the high-level power supply voltage VGH, the low-level power supply voltage VGL, and the reset signal INITB. and an output terminal for outputting the write control signal SCAN.
  • the write control signal SCAN output from the previous stage is applied as a shift signal S to each first unit circuit 24 .
  • the gate clock signal GCK1 is supplied as the first input clock signal CK1 to the first unit circuit 24 of the odd-numbered stage
  • the gate clock signal GCK3 is supplied as the second input clock signal CK2 to the first unit circuit 24 of the even-numbered stage.
  • the one-unit circuit 24 is supplied with the gate clock signal GCK3 as the first input clock signal CK1 and the gate clock signal GCK1 as the second input clock signal CK2.
  • the write control signal SCAN output from the first unit circuit 24 is applied to the corresponding write control line and given as a shift signal S to the next stage.
  • FIG. 12 is a circuit diagram showing the configuration of the first unit circuit 24 in this embodiment.
  • the first unit circuit 24 includes nine transistors M1 to M9, two capacitors C1 and C2, and one resistor R1.
  • the transistors M1 to M9 are P-channel LTPS-TFTs.
  • the first unit circuit 24 is also connected to an input terminal connected to a second high-level power supply line that supplies a high-level power supply voltage VGH and to a second low-level power supply line that supplies a low-level power supply voltage VGL. It has four input terminals 51 to 54 and one output terminal 59 in addition to the input terminal shown in FIG. In FIG.
  • the input terminal for receiving the shift signal S is denoted by reference numeral 51
  • the input terminal for receiving the first input clock signal CK1 is denoted by reference numeral 52
  • the input terminal for receiving the second input clock signal CK2 is denoted by reference numeral 52.
  • Reference numeral 53 is attached to the terminal
  • reference numeral 54 is attached to the input terminal for receiving the reset signal INITB
  • reference numeral 59 is attached to the output terminal for outputting the write control signal SCAN.
  • a first conduction terminal of the transistor M2, a second conduction terminal of the transistor M4, and a first conduction terminal of the transistor M6 are connected to each other via the first internal node N1.
  • a second conduction terminal of transistor M6, a control terminal of transistor M8, and a first electrode of capacitor C2 are connected to each other via a second internal node N2.
  • a second conduction terminal of transistor M1, a second conduction terminal of transistor M3, a control terminal of transistor M4, a control terminal of transistor M7, a first conduction terminal of transistor M9, a first electrode of capacitor C1, and one end of resistor R1 are connected to , are connected to each other via a third internal node N3.
  • the control terminal is connected to the input terminal 51, the first conduction terminal is connected to the second high-level power supply line, and the second conduction terminal is connected to the third internal node N3.
  • the control terminal is connected to the input terminal 51, the first conduction terminal is connected to the first internal node N1, and the second conduction terminal is connected to the second low level power line.
  • the control terminal is connected to the output terminal 59, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the third internal node N3.
  • the control terminal is connected to the third internal node N3, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the first internal node N1.
  • Transistor M5 has a control terminal connected to input terminal 52, a first conduction terminal connected to the other end of resistor R1, and a second conduction terminal connected to the second low level power line.
  • the control terminal is connected to the second low-level power supply line, the first conduction terminal is connected to the first internal node N1, and the second conduction terminal is connected to the second internal node N2.
  • the control terminal is connected to the third internal node N3, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the output terminal 59.
  • Transistor M8 has a control terminal connected to the second internal node N2, a first conduction terminal connected to the output terminal 59, and a second conduction terminal connected to the input terminal 53.
  • the control terminal is connected to the input terminal 54, the first conduction terminal is connected to the third internal node N3, and the second conduction terminal is connected to the second low level power supply line.
  • Capacitor C1 has a first electrode connected to the control terminal of transistor M7 and a second electrode connected to the first conduction terminal of transistor M7.
  • Capacitor C2 has a first electrode connected to the control terminal of transistor M8 and a second electrode connected to the first conduction terminal of transistor M8.
  • Resistor R1 has one end connected to the third internal node N3 and the other end connected to the first conduction terminal of transistor M5.
  • the reset signal INITB supplied to the input terminal 54 is maintained at high level during normal operation. Therefore, the transistor M9 is kept off throughout the period of normal operation.
  • a control terminal of the transistor M6 is connected to the second low-level power supply line.
  • the potential applied by the second low-level power supply line is at a level that keeps the transistor M6 on except when the potential of the first internal node N1 or the second internal node N2 is lower than the normal low level. is. That is, the transistor M6 is kept on except when the potential of the first internal node N1 or the second internal node N2 is lower than the normal low level.
  • the transistor M6 is turned off when the potential of the second internal node N2 becomes equal to or lower than a predetermined potential, thereby electrically disconnecting the first internal node N1 and the second internal node N2. Thereby, the transistor M6 assists in lowering the potential of the second internal node N2 when the second internal node N2 is in the boost state.
  • the period from time t13 to time t14 is the period during which the first unit circuit 24 should output the pulse of the write control signal SCAN.
  • the shift signal S is at a high level
  • the first input clock signal CK1 is at a high level
  • the second input clock signal CK2 is at a high level
  • the potential of the first internal node N1 is at a high level
  • the potential of the second internal node N1 is at a high level.
  • the potential of the node N2 is high level
  • the potential of the third internal node N3 is low level
  • the write control signal SCAN is high level.
  • the shift signal S changes from high level to low level.
  • the transistor M2 is turned on, and the potentials of the first internal node N1 and the second internal node N2 are lowered.
  • the transistor M8 is turned on.
  • the second input clock signal CK2 is maintained at the high level, so the potential of the output terminal 59 (the potential of the write control signal SCAN) is maintained at the high level.
  • the potential of the third internal node N3 rises because the transistor M1 is turned on.
  • the second input clock signal CK2 is maintained at the high level as in the period from time t11 to time t12. Therefore, the potential of the output terminal 59 (the potential of the write control signal SCAN) is maintained at a high level during the period from time t12 to time t13.
  • the second input clock signal CK2 changes from high level to low level.
  • the potential of the output terminal 59 (the potential of the write control signal SCAN) drops as the potential of the input terminal 53 drops.
  • the capacitor C2 is provided between the second internal node N2 and the output terminal 59, as the potential of the output terminal 59 drops, the potential of the second internal node N2 also drops.
  • a large negative voltage is applied to the control terminal of the transistor M8, and the potential of the output terminal 59 (the potential of the write control signal SCAN) is sufficiently lowered.
  • the transistor M6 is turned off, and the potential of the first internal node N1 is maintained at the potential before time t13.
  • the second input clock signal CK2 changes from low level to high level.
  • the potential of the output terminal 59 (potential of the write control signal SCAN) rises as the potential of the input terminal 53 rises.
  • the potential of second internal node N2 also rises via capacitor C2.
  • the transistor M6 is turned on.
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M5 is turned on, and the potential of the third internal node N3 is lowered.
  • the transistor M4 is turned on.
  • the potential of the first internal node N1 rises.
  • the transistor M6 since the transistor M6 is on, the potential of the second internal node N2 also rises.
  • the shift signal S is maintained at the high level, the potential of the first internal node N1 is maintained at the high level, and the potential of the second internal node N2 is maintained at the high level, similarly to the time immediately before the time t11. level, the potential of the third internal node N3 is maintained at a low level, and the write control signal SCAN is maintained at a high level.
  • the initialization control circuit 212 will be described.
  • the initialization control circuit 212(L) and the initialization control circuit 212(R) have the same configuration. Here, attention is paid to the initialization control circuit 212 (L).
  • FIG. 14 is a block diagram showing the configuration of a shift register that implements the initialization control circuit 212(L). However, FIG. 14 shows only the configuration for four stages.
  • This shift register is composed of a plurality of second unit circuits 25 . Each second unit circuit 25 is connected to the corresponding initialization control line DIS. For example, the second unit circuit 25(n) is connected to the n-th initialization control line DIS(n).
  • Each second unit circuit 25 has input terminals for receiving the shift signal S, the first input clock signal CK1, the second input clock signal CK2, the high-level power supply voltage VGH, and the low-level power supply voltage VGL. and output terminals for outputting the demultiplexed signal DIS and the output signal Q, respectively.
  • the output signal Q output from the previous stage is given as a shift signal S to each second unit circuit 25 .
  • the second unit circuit 25 of the odd-numbered stage is supplied with the gate clock signal GCK1 as the first input clock signal CK1, and is supplied with the gate clock signal GCK3 as the second input clock signal CK2.
  • the two-unit circuit 25 is supplied with the gate clock signal GCK3 as the first input clock signal CK1 and the gate clock signal GCK1 as the second input clock signal CK2.
  • the initialization signal DIS output from the second unit circuit 25 is applied to the corresponding initialization control line.
  • the output signal Q output from the second unit circuit 25 is applied as a shift signal S to the next stage.
  • FIG. 15 is a circuit diagram showing the configuration of the second unit circuit 25 in this embodiment.
  • the second unit circuit 25 includes eight transistors M11 to M18 and one capacitor C11.
  • the transistors M11 to M14 and M16 to M18 are P-channel LTPS-TFTs.
  • the transistor M15 is an N-channel IGZO-TFT.
  • the second unit circuit 25 is also connected to an input terminal connected to a second high-level power supply line that supplies a high-level power supply voltage VGH and to a second low-level power supply line that supplies a low-level power supply voltage VGL.
  • FIG. 15 It has three input terminals 61 to 63 and two output terminals 68 and 69 in addition to the input terminal shown in FIG.
  • the input terminal for receiving the shift signal S is denoted by reference numeral 61
  • the input terminal for receiving the first input clock signal CK1 is denoted by reference numeral 62
  • Reference numeral 63 is attached to the terminal
  • reference numeral 68 is attached to the output terminal for outputting the initialization signal DIS
  • reference numeral 69 is attached to the output terminal for outputting the output signal Q.
  • a second conduction terminal of transistor M11, a first conduction terminal of transistor M12, a control terminal of transistor M13, a control terminal of transistor M15, and a first conduction terminal of transistor M16 are connected to each other via a first internal node N11.
  • a first conduction terminal of the transistor M11 and a second conduction terminal of the transistor M14 are connected to each other via a second internal node N12.
  • the second conduction terminal of transistor M16, the control terminal of transistor M18, and the first electrode of capacitor C11 are connected to each other via a third internal node N13.
  • the control terminal is connected to the input terminal 63, the first conduction terminal is connected to the second internal node N12, and the second conduction terminal is connected to the first internal node N11.
  • the control terminal is connected to the input terminal 62, the first conduction terminal is connected to the first internal node N11, and the second conduction terminal is connected to the input terminal 61;
  • the control terminal is connected to the first internal node N11, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the output terminal 68.
  • the control terminal is connected to the output terminal 68, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the second internal node N12.
  • the control terminal is connected to the first internal node N11, the first conduction terminal is connected to the output terminal 68, and the second conduction terminal is connected to the second low level power supply line.
  • the control terminal is connected to the second low-level power supply line, the first conduction terminal is connected to the first internal node N11, and the second conduction terminal is connected to the third internal node N13.
  • the control terminal is connected to the output terminal 68, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the output terminal 69.
  • the control terminal is connected to the third internal node N13, the first conduction terminal is connected to the output terminal 69, and the second conduction terminal is connected to the input terminal 63.
  • Capacitor C11 has a first electrode connected to the control terminal of transistor M18 and a second electrode connected to the first conduction terminal of transistor M18. Similar to the transistor M6 (see FIG. 12) in the first unit circuit 24, the transistor M16 is kept on except when the potential of the first internal node N11 or the third internal node N13 is lower than the normal low level. be done.
  • the size of the transistor M17 and the transistor M18 among the eight transistors M11 to M18 is minimized.
  • the channel width of transistor M17 and transistor M18 is 4 micrometers or less.
  • the transistor M11 implements the second internal node fall control transistor
  • the transistor M12 implements the input control transistor
  • the transistor M13 implements the initialization signal rise control transistor
  • the transistor M14 implements the A second internal node rise control transistor
  • an initialization signal fall control transistor is implemented by transistor M15
  • an isolation transistor is implemented by transistor M16
  • a shift signal rise control transistor is implemented by transistor M17
  • a transistor M18 is implemented.
  • a shift signal fall control capacitor is realized by the capacitor C11.
  • the output terminal 68 implements a first output terminal
  • the output terminal 69 implements a second output terminal.
  • the shift signal S is at a high level
  • the first input clock signal CK1 is at a high level
  • the second input clock signal CK2 is at a high level
  • the potential of the first internal node N11 is at a high level
  • the potential of the second internal node N11 is at a high level.
  • the potential of the node N12 is high level
  • the potential of the third internal node N13 is high level
  • the initialization signal DIS is low level
  • the output signal Q is high level.
  • the shift signal S changes from high level to low level
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M12 is turned on, and the potentials of the first internal node N11 and the third internal node N13 are lowered.
  • the transistor M13 is turned on and the transistor M15 is turned off.
  • the potential of the output terminal 68 (the potential of the initialization signal DIS) changes from low level to high level.
  • Transistor M14 and transistor M17 are turned off.
  • the potential of the third internal node N13 is lowered, so that the transistor M18 is turned on.
  • the second input clock signal CK2 is maintained at the high level, so the potential of the output terminal 69 (the potential of the output signal Q) is maintained at the high level.
  • the second input clock signal CK2 is maintained at the high level as in the period from time t21 to time t22. Therefore, the potential of the output terminal 69 (the potential of the output signal Q) is maintained at a high level during the period from time t22 to time t23.
  • the second input clock signal CK2 changes from high level to low level.
  • the potential of the output terminal 69 (potential of the output signal Q) drops as the potential of the input terminal 63 drops.
  • the capacitor C11 is provided between the third internal node N13 and the output terminal 69, the potential of the third internal node N13 drops as the potential of the output terminal 69 drops.
  • a large negative voltage is applied to the control terminal of the transistor M18, and the potential of the output terminal 69 (the potential of the output signal Q) is sufficiently lowered.
  • the transistor M16 is turned off, and the potential of the first internal node N11 is maintained at the potential before time t23.
  • the thin film transistor M11 is turned on. This lowers the potential of the second internal node N12.
  • the second input clock signal CK2 changes from low level to high level.
  • the potential of the output terminal 69 (the potential of the output signal Q) rises as the potential of the input terminal 63 rises.
  • the potential of third internal node N13 also rises via capacitor C11. As a result, the transistor M16 is turned on.
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M12 is turned on. Since the shift signal S is at high level at this time, the potentials of the first internal node N11 and the third internal node N13 rise. As the potential of the third internal node N13 rises, the thin film transistor M18 is turned off. Further, the rise in the potential of the first internal node N11 turns off the transistor M13 and turns on the transistor M15. As a result, the potential of the output terminal 68 (the potential of the initialization signal DIS) changes from high level to low level. Transistor M14 and transistor M17 are turned on. By turning on the transistor M14, the potential of the second internal node N12 rises.
  • the shift signal S is maintained at the high level, similarly to the time immediately before time t21, and the potentials of the first internal node N11, the second internal node N12 and the third internal node N13 are at the high level.
  • the initialization signal DIS is maintained at a low level, and the output signal Q is maintained at a high level.
  • the second unit circuit 25 has a latch function and outputs the initialization signal DIS based on the value held inside. Specifically, the initialization signal DIS is raised at the timing of a certain falling edge of the first input clock signal CK1, and the initialization signal DIS is raised at the timing of the next falling edge of the first input clock signal CK1. be lowered. Thus, relatively long pulses are generated for the initialization signal DIS. For example, in a certain organic EL display device having a resolution called “FHD+” (resolution slightly higher than FHD), if the refresh rate is set to 240 Hz, one horizontal scanning period is about 1.7 microseconds.
  • FHD+ resolution slightly higher than FHD
  • the length of the period corresponding to the pulse width of the initialization signal DIS is approximately 6.8 microseconds.
  • the initialization control circuit 212 is configured as shown in FIG. 1 so that each initialization control line is driven from either one end side or the other end side of the display section 10.
  • the initialization signal DIS(n-2) changes from low level to high level.
  • the first initialization transistor T1 is turned on, and the voltage of the control terminal of the driving transistor T4 is initialized. That is, initialization of the n-th pixel circuit 11 is performed.
  • the initialization signal DIS(n-1) changes from low level to high level.
  • the first initialization transistor T1 is turned on, and the voltage of the control terminal of the drive transistor T4 is initialized. That is, the initialization of the (n ⁇ 1)-th pixel circuit 11 is performed.
  • the threshold voltage compensation transistor T2 is turned on in the pixel circuit 11 of the n-th row.
  • the threshold voltage compensation transistor T2 is turned on.
  • the control signal ASW1 changes from high level to low level.
  • the source bus line SL connected to the n-th pixel circuit 11 is turned on based on the data signal so that the data signal is written to the n-th pixel circuit 11 during the period from time t36 to time t38. charged.
  • the gate clock signal GCK1 changes from high level to low level, thereby changing the write control signal SCAN(n) from high level to low level.
  • the write control transistor T3 is turned on, and the data signal is transferred to the first electrode of the holding capacitor Cst via the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2.
  • the write control signal SCAN(n) is maintained at the low level until time t38. Therefore, data signals are written to the pixel circuits 11 in the n-th row over a period from time t36 to time t38.
  • the control signal ASW2 changes from high level to low level.
  • the source bus line SL connected to the (n+1)-th pixel circuit 11 is turned on so that the data signal is written to the (n+1)-th pixel circuit 11 during the period from time t38 to time t39. It is charged based on the signal.
  • the gate clock signal GCK1 changes from low level to high level, thereby changing the write control signal SCAN(n) from low level to high level.
  • the write control transistor T3 is turned off. That is, the writing of data signals to the pixel circuits 11 in the n-th row is completed.
  • the write control signal SCAN(n+1) changes from high level to low level as the gate clock signal GCK2 changes from high level to low level.
  • the write control transistor T3 is turned on, and the data signal is transferred to the holding capacitor Cst via the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2. applied to one electrode.
  • the write control signal SCAN(n+1) is maintained at the low level until time t39. Therefore, the data signal is written to the (n+1)-th pixel circuit 11 over a period from time t38 to time t39.
  • the initialization signal DIS(n) changes from high level to low level.
  • the threshold voltage compensation transistor T2 is turned off in the n-th pixel circuit 11 .
  • the write control signal SCAN(n+1) changes from low level to high level as the gate clock signal GCK2 changes from low level to high level.
  • the write control transistor T3 is turned off in the (n+1)-th pixel circuit 11 . That is, the writing of the data signal to the (n+1)-th pixel circuit 11 ends.
  • the threshold voltage compensation transistor T2 is turned off.
  • the second unit circuit 25 constituting each stage of the shift register that implements the initialization control circuit 212 has a latch function and is initialized to the initialization control line based on the value held inside. DIS is applied.
  • the pulse width of the initialization signal DIS applied to the initialization control line is relatively long, so even if the waveform of the initialization signal DIS is blunted, it hardly affects the driving operation. Taking this into consideration, each initialization control line is driven only from one end of the display section 10 .
  • the initialization control circuit 212 includes an initialization control circuit 212 (L) that is provided in the first frame region and applies an initialization signal DIS to the even-numbered initialization control lines, and an initialization control circuit 212 (L) that is provided in the second frame region. and an initialization control circuit 212(R) for applying an initialization signal DIS to the odd-numbered initialization control lines.
  • the overall arrangement of the drive circuit is as shown in FIG. become a thing. According to the present embodiment, it is possible to reduce the frame area and increase the margin of the frame area as compared with the comparative example.
  • the number of circuit elements for the initialization control circuit 212 is reduced compared to the comparative example, so the possibility of occurrence of defects is reduced and the reliability is improved.
  • all the transistors included in each first unit circuit 24 constituting each stage of the shift register realizing the write control circuit 211 are LTPS-TFTs, and each write control line is connected to one end of the display section 10 and Since it is driven from both of the other ends, it is possible to ensure sufficient reliability in writing data signals to the pixel circuits 11 even if a high refresh rate is employed.
  • an organic EL display device capable of increasing the refresh rate while suppressing an increase in frame area and a decrease in reliability is realized.
  • the pixel circuit 11 includes the IGZO-TFT and the LTPS-TFT (see FIG. 5).
  • the second unit circuit (unit circuit constituting each stage of the shift register realizing the initialization control circuit 212) 25 included IGZO-TFT and LTPS-TFT (see FIG. 15). ).
  • the transistors in the pixel circuit 11 and the transistors in the second unit circuit 25 are all LTPS-TFTs.
  • the overall configuration of the organic EL display device, the internal functional configuration of the panel driving section 20, the configuration of the video signal line driving section 30, and the configuration of the write control circuit 211 are the same as those of the first embodiment (FIG. 2). , FIGS. 4, 7, 11 and 12). Also, the overall schematic configuration of the gate driver 21 and the overall layout of the drive circuit are the same as in the first embodiment (see FIGS. 1 and 9). Differences from the first embodiment will be mainly described below.
  • the connection relationship between the pixel circuits 11 corresponding to the n-th write control line SCAN(n) and the m-th source bus line SL(m) and various wirings is as shown in FIG. Become.
  • the pixel circuit 11 includes an n-th write control line SCAN(n), an n-th initialization control line DIS(n), an n-th emission control line EM(n), and an m-th source bus line SL(m). , a first high-level power line, a first low-level power line, and an initialization power line.
  • this pixel circuit 11 is not connected to the (n-2)th initialization control line DIS(n-2).
  • the relationship between the four pixel circuits 11a to 11d corresponding to 2 rows ⁇ 2 columns of the pixel matrix and the two demultiplexers 320 connected thereto is as shown in FIG.
  • FIG. 21 is a circuit diagram showing the configuration of the pixel circuit 11 corresponding to the nth write control line SCAN(n) and the mth source bus line SL(m). Here, only points different from the configuration in the first embodiment shown in FIG. 5 will be described.
  • the first initialization transistor T1, the threshold voltage compensation transistor T2, and the second initialization transistor T7 are P-channel LTPS-TFTs. That is, in this embodiment, the transistors in the pixel circuit 11 are all P-channel LTPS-TFTs.
  • the first initialization transistor T1 and the threshold voltage compensation transistor T2 have a dual gate structure in which two transistors are connected in series. By adopting such a dual gate structure, the effect of improving the withstand voltage of the transistor and reducing the off current can be obtained.
  • the control terminal of the threshold voltage compensation transistor T2 and the control terminal of the second initialization transistor T7 are connected to the n-th write control line SCAN(n). That is, in this embodiment, the same signal is applied to the control terminal of the write control transistor T3, the control terminal of the threshold voltage compensation transistor T2, and the control terminal of the second initialization transistor T7.
  • the period before time t41 and the period after time t45 are the light emitting period, and the period from time t41 to t45 is the extinguishing period.
  • the initialization signal DIS(n) and the write control signal SCAN(n) are at high level, and the emission control signal EM(n) is at low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are on, and the organic EL element 12 emits light according to the magnitude of the drive current.
  • the first initialization transistor T1, the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7 are off.
  • the emission control signal EM(n) changes from low level to high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the current supply to the organic EL element 12 is cut off, and the organic EL element 12 is turned off.
  • the initialization signal DIS(n) changes from high level to low level.
  • the first initialization transistor T1 is turned on.
  • the voltage of the control terminal of the drive transistor T4 is initialized. That is, the voltage of the control terminal of the drive transistor T4 becomes substantially equal to the initialization voltage Vini.
  • the initialization signal DIS(n) changes from low level to high level.
  • the first initialization transistor T1 is turned off.
  • the write control signal SCAN(n) changes from high level to low level. This turns on the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7.
  • the threshold voltage compensation transistor T2 and the write control transistor T3 are turned on, the data signal SL(m) is transferred to the first voltage of the holding capacitor Cst via the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2. applied to the electrodes. This charges the holding capacitor Cst.
  • the anode voltage of the organic EL element 12 is initialized based on the initialization voltage Vini by turning on the second initialization transistor T7.
  • the write control signal SCAN(n) changes from low level to high level. This turns off the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7.
  • the emission control signal EM(n) changes from high level to low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned on, and the driving current corresponding to the charging voltage of the holding capacitor Cst is supplied to the organic EL element 12 .
  • the organic EL element 12 emits light according to the magnitude of the drive current. After that, the organic EL element 12 emits light throughout the period until the emission control signal EM(n) changes from low level to high level.
  • data signals are written to the pixel circuits 11 connected to the n-th write control line SCAN(n) after the initialization signal DIS(n) is maintained at the ON level for a predetermined period. This is done by keeping SCAN(n) at the ON level for a predetermined period.
  • initialization control circuit 212 in this embodiment will be described. Also in this embodiment, the initialization control circuit 212(L) arranged in the first area and the initialization control circuit 212(R) arranged in the second area have the same configuration. Here, attention is paid to the initialization control circuit 212 (L).
  • FIG. 23 is a block diagram showing the configuration of a shift register that implements the initialization control circuit 212(L). However, FIG. 23 shows only the configuration for four stages. As in the first embodiment, this shift register is composed of a plurality of second unit circuits 25, and each second unit circuit 25 is connected to the corresponding initialization control line DIS.
  • each second unit circuit 25 does not include an output terminal for outputting the output signal Q.
  • the initialization signal DIS output from each second unit circuit 25 is applied to the corresponding initialization control line and given as a shift signal S to the next stage.
  • FIG. 24 is a circuit diagram showing the configuration of the second unit circuit 25 in this embodiment.
  • the second unit circuit 25 includes ten transistors M21 to M30 and three capacitors C21 to C23.
  • the transistors M21 to M30 are all P-channel LTPS-TFTs. Note that the transistor M30 has a dual gate structure.
  • the second unit circuit 25 is also connected to an input terminal connected to a second high-level power supply line that supplies a high-level power supply voltage VGH and to a second low-level power supply line that supplies a low-level power supply voltage VGL. It has three input terminals 71 to 73 and one output terminal 79 in addition to the input terminal shown in FIG. In FIG.
  • the input terminal for receiving the shift signal S is denoted by 71
  • the input terminal for receiving the first input clock signal CK1 is denoted by 72
  • Reference numeral 73 is attached to the terminal
  • reference numeral 79 is attached to the output terminal for outputting the initialization signal DIS.
  • the control terminal of transistor M25, the control terminal of transistor M26, the first conduction terminal of transistor M29, the second conduction terminal of transistor M30, and the first electrode of capacitor C22 are connected to each other via a first internal node N21. .
  • the control terminal of transistor M21, the first conduction terminal of transistor M23, the second conduction terminal of transistor M24, and the first electrode of capacitor C21 are connected to each other via a second internal node N22.
  • the control terminal of transistor M22, the control terminal of transistor M24, the second conduction terminal of transistor M27, the second conduction terminal of transistor M28, the control terminal of transistor M30, and the second electrode of capacitor C23 are connected via a third internal node N23. connected to each other.
  • the control terminal is connected to the second internal node N22, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the output terminal 79.
  • the control terminal is connected to the third internal node N23, the first conduction terminal is connected to the output terminal 79, and the second conduction terminal is connected to the second low level power supply line.
  • the control terminal is connected to the input terminal 73, the first conduction terminal is connected to the second internal node N22, and the second conduction terminal is connected to the first conduction terminal of the transistor M25.
  • the control terminal is connected to the third internal node N23, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the second internal node N22.
  • the control terminal is connected to the first internal node N21, the first conduction terminal is connected to the second conduction terminal of the transistor M23, and the second conduction terminal is connected to the input terminal 73.
  • the control terminal is connected to the first internal node N21, the first conduction terminal is connected to the second high level power supply line, and the second conduction terminal is connected to the first conduction terminal of the transistor M27.
  • the control terminal is connected to the input terminal 73, the first conduction terminal is connected to the second conduction terminal of the transistor M26, and the second conduction terminal is connected to the third internal node N23.
  • the control terminal is connected to the input terminal 72, the first conduction terminal is connected to the input terminal 71, and the second conduction terminal is connected to the third internal node N23.
  • the control terminal is connected to the input terminal 72, the first conduction terminal is connected to the first internal node N21, and the second conduction terminal is connected to the second low level power supply line.
  • the control terminal is connected to the third internal node N23, the first conduction terminal is connected to the input terminal 72, and the second conduction terminal is connected to the first internal node N21.
  • the first electrode is connected to the control terminal of the transistor M21, and the second electrode is connected to the first conduction terminal of the transistor M21.
  • the first electrode is connected to the control terminal of the transistor M25 and the second electrode is connected to the first conduction terminal of the transistor M25.
  • Capacitor C23 has a first electrode connected to input terminal 73 and a second electrode connected to third internal node N23.
  • the transistor M21 implements an initialization signal rise control transistor
  • the transistor M22 implements an initialization signal fall control transistor
  • the transistor M23 implements a second second internal node fall control transistor.
  • the transistor M24 implements the second internal node rise control transistor
  • the transistor M25 implements the first second internal node fall control transistor
  • the transistor M26 implements the first third internal node control transistor.
  • transistor M27 implements a second third internal node control transistor
  • transistor M28 implements an input control transistor
  • transistor M29 implements a first internal node fall control transistor
  • transistor M30 implements a first internal node control transistor.
  • a node launch control transistor is implemented.
  • Capacitor C21 implements an initialization signal rise control capacitor
  • capacitor C22 implements a second internal node fall control capacitor
  • capacitor C23 implements an initialization signal fall control capacitor.
  • the shift signal S is at a high level
  • the first input clock signal CK1 is at a high level
  • the second input clock signal CK2 is at a high level
  • the potential of the first internal node N21 is at a low level
  • the potential of the second internal node N21 is at a low level.
  • the potential of the node N22 is low level
  • the potential of the third internal node N23 is high level
  • the initialization signal DIS is high level.
  • the shift signal S changes from high level to low level, and the first input clock signal CK1 changes from high level to low level.
  • the transistor M28 is turned on, and the potential of the third internal node N23 is lowered.
  • the transistor M24 is turned on.
  • the potential of the second internal node N22 rises and the transistor M21 is turned off.
  • the potential of the third internal node N23 drops, but at this time the transistor M22 is kept off.
  • the transistor M30 is turned on, but since the first input clock signal CK1 is maintained at low level during the period from time t51 to time t52, the potential of the first internal node N21 is maintained at low level. be done.
  • the first input clock signal CK1 changes from low level to high level.
  • the transistor M28 and the transistor M29 are turned off.
  • the potential of the first internal node N21 rises.
  • the second input clock signal CK2 changes from high level to low level.
  • the potential of the third internal node N23 is further lowered via the capacitor C23, turning on the transistor M22.
  • the potential of the output terminal 79 (the potential of the initialization signal DIS) is lowered.
  • the second input clock signal CK2 changes from low level to high level.
  • the potential of the third internal node N23 rises through the capacitor C23, turning off the transistor M22.
  • the first input clock signal CK1 changes from high level to low level.
  • the transistor M28 and the transistor M29 are turned on.
  • the shift signal S changes from low level to high level.
  • the potential of the third internal node N23 rises, and the transistors M24 and M30 are turned off.
  • the potential of the first internal node N21 is lowered.
  • the transistor M25 is turned on.
  • the first input clock signal CK1 changes from low level to high level.
  • the transistor M28 and the transistor M29 are turned off.
  • the second input clock signal CK2 changes from high level to low level.
  • the transistor M23 is turned on.
  • the transistor M25 is on and the transistor M24 is off.
  • the potential of the second internal node N22 is lowered and the transistor M21 is turned on.
  • the potential of the output terminal 79 rises.
  • the potential of the first internal node N21 is maintained at the low level
  • the potential of the second internal node N22 is maintained at the low level
  • the potential of the third internal node N23 is maintained at the low level, similarly to the time immediately before the time t51. is maintained at a high level
  • the initialization signal DIS is maintained at a high level.
  • the gate clock signal GCK3 changes from high level to low level.
  • the potential of the third internal node N23 drops in the second unit circuit 25(n).
  • the gate clock signal GCK4 changes from high level to low level.
  • the potential of the third internal node N23 drops in the second unit circuit 25(n+1).
  • the initialization signal DIS(n) changes from high level to low level.
  • the first initialization transistor T1 is turned on, and the voltage of the control terminal of the drive transistor T4 is initialized. That is, initialization of the n-th pixel circuit 11 is performed.
  • the initialization signal DIS(n+1) changes from high level to low level due to the gate clock signal GCK2 changing from high level to low level.
  • the first initialization transistor T1 is turned on, and the voltage of the control terminal of the drive transistor T4 is initialized. That is, the initialization of the (n+1)-th pixel circuit 11 is performed.
  • the control signal ASW1 changes from high level to low level.
  • the source bus line SL connected to the n-th pixel circuit 11 is turned on based on the data signal so that the data signal is written to the n-th pixel circuit 11 during the period from time t66 to time t68. charged.
  • the initialization signal DIS(n) changes from low level to high level as the gate clock signal GCK1 changes from high level to low level.
  • the first initialization transistor T1 is turned off.
  • the change of the gate clock signal GCK1 from high level to low level causes the write control signal SCAN(n) to change from high level to low level.
  • the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7 are turned on.
  • the threshold voltage compensation transistor T2 and the write control transistor T3 are turned on, so that the data signal is transferred to the holding capacitor through the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2.
  • the anode voltage of the organic EL element 12 is initialized based on the initialization voltage Vini by being applied to the first electrode of Cst and turning on the second initialization transistor T7. Note that the write control signal SCAN(n) is maintained at the low level until time t68. Therefore, data signals are written to the pixel circuits 11 in the n-th row over a period from time t66 to time t68.
  • the control signal ASW2 changes from high level to low level.
  • the source bus line SL connected to the (n+1)-th pixel circuit 11 is turned on so that the data signal is written to the (n+1)-th pixel circuit 11 during the period from time t68 to time t69. It is charged based on the signal.
  • the gate clock signal GCK1 changes from low level to high level, thereby changing the write control signal SCAN(n) from low level to high level.
  • the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7 are turned off, and the writing of the data signal and the initialization of the anode voltage are completed.
  • the initialization signal DIS(n+1) changes from low level to high level due to the gate clock signal GCK2 changing from high level to low level.
  • the first initialization transistor T1 is turned off.
  • the change of the gate clock signal GCK2 from high level to low level causes the write control signal SCAN(n+1) to change from high level to low level.
  • the threshold voltage compensation transistor T2, the write control transistor T3, and the second initialization transistor T7 are turned on.
  • the threshold voltage compensation transistor T2 and the write control transistor T3 are turned on, so that the data signal is transmitted through the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2.
  • the anode voltage of the organic EL element 12 is initialized based on the initialization voltage Vini by being applied to the first electrode of the holding capacitor Cst and turning on the second initialization transistor T7. Note that the write control signal SCAN(n+1) is maintained at the low level until time t69. Therefore, the data signal is written to the (n+1)-th pixel circuit 11 over a period from time t68 to time t69.
  • the gate clock signal GCK2 changes from low level to high level, thereby changing the write control signal SCAN(n+1) from low level to high level.
  • the threshold voltage compensation transistor T2 the write control transistor T3, and the second initialization transistor T7 are turned off, and the writing of the data signal and the initialization of the anode voltage are completed.
  • the present embodiment realizes an organic EL display device capable of increasing the refresh rate while suppressing an increase in frame area and a decrease in reliability.
  • the organic EL display device has been described as an example in each of the above embodiments, the present invention is not limited to this.
  • the above disclosure can be applied to an inorganic EL display device, a QLED display device, or the like as long as the display device uses a display element driven by current.

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Abstract

額縁面積の増大や信頼性の低下を抑制しつつリフレッシュレートを高めることのできる表示装置を実現する。　第１額縁領域には、偶数番目の書き込み制御線および奇数番目の書き込み制御線をそれぞれ駆動する第１および第３の書き込み制御回路と、偶数番目の初期化制御線を駆動する第１の初期化制御回路とが配置され、第２額縁領域には、偶数番目の書き込み制御線および奇数番目の書き込み制御線をそれぞれ駆動する第２および第４の書き込み制御回路と、奇数番目の初期化制御線を駆動する第２の初期化制御回路とが配置される。各書き込み制御回路を実現するシフトレジスタ内の第１単位回路に含まれるトランジスタには全てＬＴＰＳ－ＴＦＴが採用される。各初期化制御回路を実現するシフトレジスタ内の第２単位回路は、ラッチ機能を有し、内部に保持した値に基づいて初期化制御線を駆動する。

Description

表示装置
　以下の開示は、画素回路の初期化を制御する初期化制御回路と画素回路へのデータ信号の書き込みを制御する書き込み制御回路とを備えた表示装置に関する。
　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。
　有機ＥＬ表示装置の表示部には、画素回路の動作を制御するための各種の制御信号線が配設されている。例えば、画素回路内の駆動トランジスタの特性のばらつきを補償する方式に内部補償方式を採用している有機ＥＬ表示装置においては、画素回路へのデータ信号の書き込みを制御するための書き込み制御線や画素回路の内部の状態を初期化するための初期化制御線などの複数種類の水平走査線が表示部に配設されている。そして、それら複数種類の水平走査線を駆動する駆動回路が額縁領域に設けられている。なお、本明細書では、初期化制御線を駆動する初期化制御回路と書き込み制御線を駆動する書き込み制御回路とからなる駆動回路を「ゲートドライバ」という。
　ところで、一般的な表示装置のリフレッシュレート（フレーム周波数）は６０Ｈｚである。しかしながら、近年、動画の表示品位を向上するなどの目的で高リフレッシュレート化が進められている。これに関し、リフレッシュレートが高くなると、１フレーム期間の長さが短くなるので、必然的に１水平走査期間の長さが短くなる。そうすると、データ信号を伝達するソースバスライン（データ信号線）を充電するための時間や画素回路を充電するための時間として確保することのできる時間が短くなる。一般的な駆動手法によれば、図２７に示すように、１水平走査期間（１Ｈ）中に、データの切り換えのための遷移期間Ｔ９０１と、ソースバスラインの充電期間Ｔ９０２と、画素回路の充電期間（駆動トランジスタの特性のばらつきが補償されるよう画素回路へのデータ信号の書き込みが行われる期間）Ｔ９０３とが含まれる。なお、図２７に関し、ＧＣＫ１およびＧＣＫ２は駆動回路に与えられるゲートクロック信号を表し、ＳＬはソースバスラインに印加されるデータ信号を表している。この例では、ゲートクロック信号ＧＣＫ１の立ち上がり時点が水平走査期間の開始時点となっており、ゲートクロック信号ＧＣＫ２がローレベルで維持されている期間に画素回路へのデータ信号の書き込みが行われる。ある有機ＥＬ表示装置において可能な限り１水平走査期間を短くしようとすると、例えば、上記遷移期間Ｔ９０１は０．４マイクロ秒、ソースバスラインの充電期間Ｔ９０２は１．１０マイクロ秒、画素回路の充電期間Ｔ９０３は１．１０マイクロ秒となる。これを考慮すると、例えば、フルハイビジョン（ＦＨＤ）の有機ＥＬ表示装置の場合、リフレッシュレートを最大でも１６０Ｈｚ程度にまでしか高めることができない。
　そこで、ソースバスラインが延びる方向（垂直装置方向）に並べて配置されている一列分の画素回路につき２本のソースバスライン（奇数行目の画素回路に接続されるソースバスラインおよび偶数行目の画素回路に接続されるソースバスライン）を設けて２水平走査期間をかけてソースバスラインの充電および画素回路の充電を行う方式（以下、「ダブルソース方式」という。）を採用することが考えられる。
　図２８は、ダブルソース方式について説明するための回路図である。図２８では、符号９１ａ，９１ｂ，９１ｃ，および９１ｄを付した４つの画素回路に着目している。図２８から把握されるように、ソースドライバ（データ信号線駆動回路）の１つの出力端子は２本のソースバスラインＳＬに対応している。それら２本のソースバスラインＳＬに関し、一方は奇数行目の画素回路に接続され、他方は偶数行目の画素回路に接続されている。ソースドライバの各出力端子とそれに対応する２本のソースバスラインＳＬとの間にはデマルチプレクサが設けられている。各デマルチプレクサには２個の接続制御トランジスタが含まれている。図２８に示す構成において、制御信号ＡＳＷ１がローレベルかつ制御信号ＡＳＷ２がハイレベルであれば、接続制御トランジスタ９２１ａおよび接続制御トランジスタ９２１ｃがオン状態となり、画素回路９１ａに接続されたソースバスラインＳＬおよび画素回路９１ｃに接続されたソースバスラインＳＬにソースドライバから出力されたデータ信号が印加される。また、制御信号ＡＳＷ１がハイレベルかつ制御信号ＡＳＷ２がローレベルであれば、接続制御トランジスタ９２１ｂおよび接続制御トランジスタ９２１ｄがオン状態となり、画素回路９１ｂに接続されたソースバスラインＳＬおよび画素回路９１ｄに接続されたソースバスラインＳＬにソースドライバから出力されたデータ信号が印加される。
　図２９は、ダブルソース方式を採用した有機ＥＬ表示装置における駆動手法について説明するための波形図である。２水平走査期間（２Ｈ）中に、データの切り換えのための遷移期間Ｔ９１１と、ソースバスラインの充電期間Ｔ９１２と、画素回路の充電期間Ｔ９１３とが含まれている。ここで、例えばフルハイビジョン（ＦＨＤ）の有機ＥＬ表示装置において２４０Ｈｚのリフレッシュレートを実現しようとすると、２水平走査期間の長さは最小で約３．３０マイクロ秒となる。そうすると、例えば、遷移期間Ｔ９１１を０．４マイクロ秒、ソースバスラインの充電期間Ｔ９１２を１．４０マイクロ秒、画素回路の充電期間Ｔ９１３を１．５０マイクロ秒とすることが可能である。このように、ダブルソース方式を採用することによって、ソースバスラインの充電期間および画素回路の充電期間を充分に確保しつつ高速駆動を行うことが可能となる。
　なお、本件に関連して以下の先行技術文献が知られている。日本の特開２００６－１０７５６６号公報には、単位回路を２つ増加させる毎に出力信号（サンプリング信号）を３つ増加させることができるシフトレジスタの構成が開示されている。このシフトレジスタによれば、結果的に段数を減らすことが可能となるので、回路面積が低減される。また、日本の特開２００７－０８６７２８号公報には、有機ＥＬ表示装置に関し、複数種類の水平走査線を駆動する駆動回路の構成が開示されている。
日本の特開２００６－１０７５６６号公報 日本の特開２００７－０８６７２８号公報
　ところで、上述したダブルソース方式を採用して高速駆動（例えば、リフレッシュレート：２４０Ｈｚ）を実現する場合、奇数番目の水平走査線と偶数番目の水平走査線とは互いに異なる駆動回路によって駆動されることになる。このため、表示部の片側当たりに複数系統の駆動回路を設ける必要性が生じる。具体的には、奇数番目の初期化制御線を駆動する初期化制御回路、偶数番目の初期化制御線を駆動する初期化制御回路、奇数番目の書き込み制御線を駆動する書き込み制御回路、および偶数番目の書き込み制御線を駆動する書き込み制御回路を表示部の両側に配置する必要がある。それ故、額縁面積が顕著に大きくなる。また、使用される回路素子の数が増えるので、不良が発生する可能性が高くなり、信頼性が低下することが懸念される。
　そこで、以下の開示は、額縁面積の増大や信頼性の低下を抑制しつつリフレッシュレートを高めることのできる表示装置を実現することを目的とする。
　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む複数の画素回路を備えた表示装置であって、
　第１方向に延びる複数の書き込み制御線と、前記第１方向に延びる複数の初期化制御線と、前記第１方向とは直交する第２方向に延びる複数のデータ信号線と、それぞれが少なくとも前記複数の書き込み制御線の１つと前記複数の初期化制御線の１つと前記複数のデータ信号線の１つとに対応するように設けられた前記複数の画素回路とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
　画素回路への前記データ信号の書き込みを制御する書き込み制御信号を前記複数の書き込み制御線に印加する書き込み制御回路と、
　画素回路の初期化を制御する初期化信号を前記複数の初期化制御線に印加する初期化制御回路と
を備え、
　前記表示部の外側には、前記書き込み制御回路および前記初期化制御回路を配置するための領域として、前記第１方向についての前記表示部の一端側近傍の第１額縁領域と、前記第１方向についての前記表示部の他端側近傍の第２額縁領域とが設けられ、
　前記書き込み制御回路は、
　　偶数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第１額縁領域に配置された第１の書き込み制御回路と、
　　偶数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第２額縁領域に配置された第２の書き込み制御回路と、
　　奇数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第１額縁領域に配置された第３の書き込み制御回路と、
　　奇数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第２額縁領域に配置された第４の書き込み制御回路と
からなり、
　前記初期化制御回路は、
　　偶数番目の初期化制御線に前記初期化信号を印加する、前記第１額縁領域に配置された第１の初期化制御回路と、
　　奇数番目の初期化制御線に前記初期化信号を印加する、前記第２額縁領域に配置された第２の初期化制御回路と
からなり、
　前記第１の書き込み制御回路、前記第２の書き込み制御回路、前記第３の書き込み制御回路、および前記第４の書き込み制御回路のそれぞれに含まれるシフトレジスタの各段を構成する第１単位回路は、前記複数の書き込み制御線の１つに対応し、
　前記第１単位回路は、複数のトランジスタを含み、
　前記第１単位回路に含まれる前記複数のトランジスタは、全て、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
　前記第１の初期化制御回路および前記第２の初期化制御回路のそれぞれに含まれるシフトレジスタの各段を構成する第２単位回路は、前記複数の初期化制御線の１つに対応し、
　前記第２単位回路には、複数相のクロック信号の１つが第１入力クロック信号として与えられ、
　前記第２単位回路は、前記第１入力クロック信号のパルスに基づいてシフト信号の値を取り込み、その取り込んだ値を前記第１入力クロック信号の次のパルスが生じるまで内部に保持し、内部に保持されている値に基づいて前記初期化信号を対応する初期化制御線に印加する。
　本開示のいくつかの実施形態によれば、偶数番目の初期化制御線は表示部の一端側のみから駆動され、かつ、奇数番目の初期化制御線は表示部の他端側のみから駆動されるよう、初期化制御回路は、第１額縁領域に設けられ偶数番目の初期化制御線に初期化信号を印加する第１の初期化制御回路と、第２額縁領域に設けられ奇数番目の初期化制御線に初期化信号を印加する第２の初期化制御回路とによって構成されている。このような構成が採用されているので、各初期化制御線を表示部の一端側および他端側の双方から駆動する構成に比べて額縁面積を小さくすることや額縁領域のマージンを増やすことが可能となる。ところで、初期化制御回路を実現するシフトレジスタの各段を構成する第２単位回路は、ラッチ機能を有し、内部に保持した値に基づいて初期化制御線を駆動する。これにより、初期化制御線に印加される初期化信号のパルス幅は比較的長くなる。それ故、各初期化制御線が表示部の一端側または他端側のいずれか一方のみから駆動されることに起因して初期化信号の波形に鈍りが生じても駆動動作に及ぼす影響はほとんどない。また、各初期化制御線を表示部の一端側および他端側の双方から駆動する構成に比べて初期化制御回路用の回路素子の数が少なくなるので、不良が発生する可能性が低くなり、信頼性が向上する。さらに、書き込み制御回路を実現するシフトレジスタの各段を構成する第１単位回路に含まれるトランジスタは全て低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、かつ、各書き込み制御線は表示部の一端側および他端側の双方から駆動されるので、高いリフレッシュレートが採用されても、画素回路へのデータ信号の書き込みに関して充分な信頼性が確保される。以上のように、額縁面積の増大や信頼性の低下を抑制しつつリフレッシュレートを高めることのできる表示装置が実現される。
第１の実施形態におけるゲートドライバの全体の概略構成図である。 上記第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素回路と各種配線との接続関係を示す図である。 上記第１の実施形態において、パネル駆動部の内部の機能構成を示すブロック図である。 上記第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、映像信号線駆動部の構成を示すブロック図である。 上記第１の実施形態において、４つの画素回路とデマルチプレクサとの関係について説明するための回路図である。 上記第１の実施形態において、駆動回路全体の配置について説明するための図である。 上記第１の実施形態におけるゲートクロック信号の波形図である。 上記第１の実施形態における書き込み制御回路を実現するシフトレジスタの構成を示すブロック図である。 上記第１の実施形態における第１単位回路の構成を示す回路図である。 上記第１の実施形態における第１単位回路の動作について説明するための波形図である。 上記第１の実施形態における初期化制御回路を実現するシフトレジスタの構成を示すブロック図である。 上記第１の実施形態における第２単位回路の構成を示す回路図である。 上記第１の実施形態における第２単位回路の動作について説明するための波形図である。 上記第１の実施形態において、ダブルソース方式に基づくゲートドライバの動作について説明するためのタイミングチャートである。 上記第１の実施形態における効果について説明するための図である。 第２の実施形態において、画素回路と各種配線との接続関係を示す図である。 上記第２の実施形態において、４つの画素回路とデマルチプレクサとの関係について説明するための回路図である。 上記第２の実施形態における画素回路の構成を示す回路図である。 上記第２の実施形態における画素回路の動作について説明するためのタイミングチャートである。 上記第２の実施形態における初期化制御回路を実現するシフトレジスタの構成を示すブロック図である。 上記第２の実施形態における第２単位回路の構成を示す回路図である。 上記第２の実施形態における第２単位回路の動作について説明するための波形図である。 上記第２の実施形態において、ダブルソース方式に基づくゲートドライバの動作について説明するためのタイミングチャートである。 一般的な駆動手法について説明するための波形図である。 ダブルソース方式について説明するための回路図である。 ダブルソース方式を採用した有機ＥＬ表示装置における駆動手法について説明するための波形図である。 比較例におけるゲートドライバの全体の概略構成図である。 比較例における単位回路の回路図である。 比較例における単位回路の動作について説明するための波形図である。
　＜０．比較例＞
　実施形態について説明する前に、比較例について説明する。ここで説明する比較例の構成は、ダブルソース方式を採用して高速駆動を実現する場合に考えられる一般的な構成である。図３０は、比較例におけるゲートドライバの全体の概略構成図である。マトリクス状態に設けられた複数の画素回路９１を含む表示部の両側にゲートドライバを構成する回路が配置されている。なお、以下においては、図面上で表示部の左方に位置する額縁領域のことを「第１額縁領域」といい、図面上で表示部の右方に位置する額縁領域のことを「第２額縁領域」という。
　ゲートドライバは、図３０において９１１で始まる符号を付した書き込み制御回路と図３０において９１２で始まる符号を付した初期化制御回路とによって構成されている。第１額縁領域には、偶数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路９１１（Ｌ１）と奇数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路９１１（Ｌ２）と偶数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路９１２（Ｌ１）と奇数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路９１２（Ｌ２）とが配置されている。第２額縁領域には、偶数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路９１１（Ｒ１）と奇数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路９１１（Ｒ２）と偶数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路９１２（Ｒ１）と奇数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路９１２（Ｒ２）とが配置されている。このように、第１額縁領域についても、第２額縁領域についても、２系統の書き込み制御回路９１１および２系統の初期化制御回路９１２が配置されている。以上のような構成により、いずれの書き込み制御線についても表示部の一端側および他端側の双方から駆動され、いずれの初期化制御線についても表示部の一端側および他端側の双方から駆動される。
　比較例においては、書き込み制御回路９１１（Ｌ１）と初期化制御回路９１２（Ｌ１）とが１つのシフトレジスタによって実現され、書き込み制御回路９１１（Ｌ２）と初期化制御回路９１２（Ｌ２）とが１つのシフトレジスタによって実現され、書き込み制御回路９１１（Ｒ１）と初期化制御回路９１２（Ｒ１）とが１つのシフトレジスタによって実現され、書き込み制御回路９１１（Ｒ２）と初期化制御回路９１２（Ｒ２）とが１つのシフトレジスタによって実現される。図３１は、それらシフトレジスタの各段を構成する単位回路９００の回路図である。図３１において符号９０１を付した部分は書き込み制御回路９１１を構成する回路部分であり、図３１において符号９０２を付した部分は初期化制御回路９１２を構成する回路部分である。
　図３１に示すように、単位回路９００は、１０個のトランジスタＭ９０～Ｍ９９と１個のキャパシタＣ９１とによって構成されている。トランジスタＭ９０，Ｍ９５は、インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体によって形成されたチャネル層を有する薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）である。トランジスタＭ９１～Ｍ９４およびＭ９６～Ｍ９９は、低温ポリシリコンによって形成されたチャネル層を有する薄膜トランジスタ（以下、「ＬＴＰＳ－ＴＦＴ」という。）である。単位回路９００は、また、ハイレベルの電源電圧ＶＧＨが与えられる入力端子およびローレベルの電源電圧ＶＧＬが与えられる入力端子のほか、３個の入力端子９２～９４および２個の出力端子９８，９９を有している。
　出力端子９８からは書き込み制御信号ＳＣＡＮが出力され、出力端子９９からは初期化信号ＤＩＳが出力される。なお、出力端子９８から出力される書き込み制御信号ＳＣＡＮは、次段の単位回路９００にシフト信号Ｓとしても与えられる。入力端子９２にはシフト信号Ｓが与えられ、入力端子９３および入力端子９４にはクロック信号が与えられる。以下、入力端子９３に与えられるクロック信号を「第１入力クロック信号」といい、入力端子９４に与えられるクロック信号を「第２入力クロック信号」という。第１入力クロック信号には符号ＣＫ１を付し、第２入力クロック信号には符号ＣＫ２を付す。第２入力クロック信号ＣＫ２は、第１入力クロック信号ＣＫ１に対して位相が１８０度遅れている。
　次に、図３２を参照しつつ、単位回路９００の動作について説明する。時刻ｔ９１の直前の時点には、シフト信号Ｓはハイレベル、第１入力クロック信号ＣＫ１はハイレベル、第２入力クロック信号ＣＫ２はハイレベル、第１内部ノードＮ９１の電位はハイレベル、第２内部ノードＮ９２の電位はハイレベル、第３内部ノードＮ９３の電位はハイレベル、初期化信号ＤＩＳはローレベル、書き込み制御信号ＳＣＡＮはハイレベルである。
　時刻ｔ９１になると、シフト信号Ｓがハイレベルからローレベルに変化するとともに第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ９２がオン状態となり、第１内部ノードＮ９１および第３内部ノードＮ９３の電位が低下する。第１内部ノードＮ９１の電位が低下することによって、トランジスタＭ９３がオン状態かつトランジスタＭ９５がオフ状態となる。これにより、トランジスタＭ９４およびトランジスタＭ９７はオフ状態となる。また、第３内部ノードＮ９３の電位が低下することによって、トランジスタＭ９８がオン状態となる。しかしながら、時刻ｔ９１～時刻ｔ９２の期間には、第２入力クロック信号ＣＫ２はハイレベルで維持されるので、出力端子９８の電位（書き込み制御信号ＳＣＡＮの電位）はハイレベルで維持される。また、時刻ｔ９１には、トランジスタＭ９９がオン状態かつトランジスタＭ９０がオフ状態となる。これにより、出力端子９９の電位（初期化信号ＤＩＳの電位）がローレベルからハイレベルへと変化する。
　時刻ｔ９２～時刻ｔ９３の期間には、時刻ｔ９１～時刻ｔ９２の期間と同様、第２入力クロック信号ＣＫ２はハイレベルで維持される。従って、時刻ｔ９２～時刻ｔ９３の期間には、出力端子９８の電位（書き込み制御信号ＳＣＡＮの電位）はハイレベルで維持される。
　時刻ｔ９３になると、第２入力クロック信号ＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ９８はオン状態であるので、入力端子９４の電位の低下とともに出力端子９８の電位（書き込み制御信号ＳＣＡＮの電位）が低下する。ここで、第３内部ノードＮ９３－出力端子９８間にはキャパシタＣ９１が設けられているので、出力端子９８の電位の低下とともに第３内部ノードＮ９３の電位も低下する。その結果、トランジスタＭ９８の制御端子には大きな負の電圧が印加され、出力端子９８の電位（書き込み制御信号ＳＣＡＮの電位）が充分に低下する。なお、時刻ｔ９３～時刻ｔ９４の期間には、トランジスタＭ９６はオフ状態となり、第１内部ノードＮ９１の電位は時刻ｔ９３以前の電位で維持される。また、時刻ｔ９３には、薄膜トランジスタＭ９１がオン状態となる。これにより、第２内部ノードＮ９２の電位が低下する。
　時刻ｔ９４になると、第２入力クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子９４の電位の上昇とともに出力端子９８の電位（書き込み制御信号ＳＣＡＮの電位）が上昇する。出力端子９８の電位が上昇すると、キャパシタＣ９１を介して、第３内部ノードＮ９３の電位も上昇する。これにより、トランジスタＭ９６はオン状態となる。
　時刻ｔ９５になると、第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ９２がオン状態となる。このとき、シフト信号Ｓはハイレベルであるので、第１内部ノードＮ９１および第３内部ノードＮ９３の電位が上昇する。第３内部ノードＮ９３の電位が上昇することによって、薄膜トランジスタＭ９８がオフ状態となる。また、第１内部ノードＮ９１の電位が上昇することによって、トランジスタＭ９３がオフ状態かつトランジスタＭ９５がオン状態となる。これにより、トランジスタＭ９４およびトランジスタＭ９７はオン状態となる。トランジスタＭ９４がオン状態となることによって、第２内部ノードＮ９２の電位が上昇する。また、時刻ｔ９５には、トランジスタＭ９９がオフ状態かつトランジスタＭ９０がオン状態となる。これにより、出力端子９９の電位（初期化信号ＤＩＳの電位）がハイレベルからローレベルへと変化する。
　時刻ｔ９５以降の期間には、時刻ｔ９１の直前の時点と同様、シフト信号Ｓはハイレベルで維持され、第１内部ノードＮ９１、第２内部ノードＮ９２、および第３内部ノードＮ９３の電位はハイレベルで維持され、初期化信号ＤＩＳはローレベルで維持され、書き込み制御信号ＳＣＡＮはハイレベルで維持される。
　以上のような動作が各単位回路９００で行われることによって、表示部内の各画素回路９１の初期化および表示部内の各画素回路９１へのデータ信号の書き込みが行われる。
　上記のような比較例によれば、各単位回路９００には２個のＩＧＺＯ－ＴＦＴが設けられている。また、第１額縁領域についても、第２額縁領域についても、２系統の書き込み制御回路９１１および２系統の初期化制御回路９１２が配置される。以上より、多数のＩＧＺＯ－ＴＦＴが用いられている。ＩＧＺＯ－ＴＦＴはＬＴＰＳ－ＴＦＴに比べて移動度が低いので、比較例のように多数のＩＧＺＯ－ＴＦＴが用いられると、高速駆動が行われた際に充分な信頼性が得られないおそれがある。
　以下、添付図面を参照しつつ、実施形態について説明する。なお、ＴＦＴの３つの端子は一般的には「ゲート」、「ドレイン」、「ソース」と呼ばれているが、以下の実施形態ではドレインとソースが入れ替わることがあるので、ゲートのことを「制御端子」といい、ドレインまたはソースとなる２つの端子のことを「第１導通端子」、「第２導通端子」という。
　＜１．第１の実施形態＞
　＜１．１　全体構成および動作概要＞
　図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示部１０とパネル駆動部２０と映像信号線駆動部３０と表示制御回路４０とを備えている。パネル駆動部２０は、表示部１０の左端側および右端側の双方に設けられている。すなわち、パネル駆動部２０は、第１額縁領域および第２額縁領域の双方に設けられている。なお、本実施形態に係る有機ＥＬ表示装置では、上述したダブルソース方式が採用されている。
　表示部１０には、複数の画素回路が設けられている。これら複数の画素回路によって、複数行×複数列の画素マトリクスが構成されている。表示部１０には、また、複数の書き込み制御線、複数の初期化制御線、複数の発光制御線、および複数のソースバスライン（データ信号線）が配設されている。書き込み制御線、初期化制御線、および発光制御線は水平走査方向に延びており、ソースバスラインは垂直走査方向に延びている。以下、書き込み制御線およびそれに印加される書き込み制御信号には符号ＳＣＡＮを付し、初期化制御線およびそれに印加される初期化信号には符号ＤＩＳを付し、発光制御線およびそれに印加される発光制御信号には符号ＥＭを付し、ソースバスラインおよびそれに印加されるデータ信号には符号ＳＬを付す。なお、水平走査方向が第１方向に相当し、垂直走査方向が第２方向に相当する。
　表示部１０には、さらに、複数の画素回路に共通の電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線、および初期化電圧Ｖｉｎｉを供給する電源線が配設されている。ところで、第１額縁領域および第２額縁領域には、パネル駆動部２０用のハイレベル電源電圧ＶＧＨを供給する電源線およびパネル駆動部２０用のローレベル電源電圧ＶＧＬを供給する電源線が配設されている。そこで、それらを区別するために、ハイレベル電源電圧ＥＬＶＤＤを供給する電源線を「第１のハイレベル電源線」といい、ローレベル電源電圧ＥＬＶＳＳを供給する電源線を「第１のローレベル電源線」といい、ハイレベル電源電圧ＶＧＨを供給する電源線を「第２のハイレベル電源線」といい、ローレベル電源電圧ＶＧＬを供給する電源線を「第２のローレベル電源線」といい、初期化電圧Ｖｉｎｉを供給する電源線を「初期化電源線」という。
　図３は、画素回路１１と各種配線との接続関係を示す図である。なお、図３に示す画素回路１１は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）とｍ本目のソースバスラインＳＬ（ｍ）とに対応する画素回路１１である。この画素回路１１は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）、ｎ本目の初期化制御線ＤＩＳ（ｎ）、（ｎ－２）本目の初期化制御線ＤＩＳ（ｎ－２）、ｎ本目の発光制御線ＥＭ（ｎ）、ｍ本目のソースバスラインＳＬ（ｍ）、、第１のハイレベル電源線、第１のローレベル電源線、および初期化電源線に接続されている。
　図４は、パネル駆動部２０の内部の機能構成を示すブロック図である。なお、第１額縁領域に設けられているパネル駆動部２０と第２額縁領域に設けられているパネル駆動部２０とは同様の構成を有しているので、本明細書では第１額縁領域に設けられているパネル駆動部２０に着目して説明を行う。図４に示すように、パネル駆動部２０には、書き込み制御線ＳＣＡＮおよび初期化制御線ＤＩＳを駆動するゲートドライバ２１と、発光制御線ＥＭを駆動する発光制御回路（エミッションドライバ）２２とが含まれている。ゲートドライバ２１には、書き込み制御線ＳＣＡＮを駆動する書き込み制御回路２１１と初期化制御線ＤＩＳを駆動する初期化制御回路２１２とが含まれている。
　以下、図２および図４に示す各構成要素の動作について説明する。表示制御回路４０は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、パネル駆動部２０内のゲートドライバ２１の動作を制御する制御信号ＧＣＴＬと、パネル駆動部２０内の発光制御回路２２の動作を制御する制御信号ＥＣＴＬと、映像信号線駆動部３０の動作を制御する制御信号ＳＣＴＬ，ＡＳＷとを出力する。
　パネル駆動部２０内の書き込み制御回路２１１は、表示制御回路４０から出力された制御信号ＧＣＴＬに基づいて、複数の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する。パネル駆動部２０内の初期化制御回路２１２は、表示制御回路４０から出力された制御信号ＧＣＴＬに基づいて、複数の初期化制御線に初期化信号ＤＩＳを印加する。パネル駆動部２０内の発光制御回路２２は、表示制御回路４０から出力された制御信号ＥＣＴＬに基づいて、複数の発光制御線に発光制御信号ＥＭを印加する。映像信号線駆動部３０は、表示制御回路４０から出力されたデジタル映像信号ＤＶと制御信号ＳＣＴＬ，ＡＳＷとに基づいて、複数のソースバスラインにデータ信号を印加する。なお、書き込み制御回路２１１、初期化制御回路２１２、および映像信号線駆動部３０についての詳しい説明は後述する。
　以上のようにして、複数の書き込み制御線に書き込み制御信号ＳＣＡＮが印加され、複数の初期化制御線に初期化信号ＤＩＳが印加され、複数の発光制御線に発光制御信号ＥＭが印加され、複数のソースバスラインにデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部１０に表示される。
　＜１．２　画素回路の構成および動作＞
　次に、表示部１０内の画素回路１１の構成について説明する。図５は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）とｍ本目のソースバスラインＳＬ（ｍ）とに対応する画素回路１１の構成を示す回路図である。この画素回路１１は、表示素子（電流によって駆動される表示素子）としての１個の有機ＥＬ素子（有機発光ダイオード）１２と、７個のトランジスタＴ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣｓｔとを含んでいる。保持キャパシタＣｓｔは、２つの電極（第１電極および第２電極）からなる容量素子である。第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および第２初期化トランジスタＴ７は、Ｎチャネル型のＩＧＺＯ－ＴＦＴである。書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、および発光制御トランジスタＴ６は、Ｐチャネル型のＬＴＰＳ－ＴＦＴである。なお、第２初期化トランジスタＴ７を有さない構成を採用することもできる。
　第１初期化トランジスタＴ１については、制御端子は（ｎ－２）本目の初期化制御線ＤＩＳ（ｎ－２）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣｓｔの第１電極とに接続され、第２導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｎ本目の初期化制御線ＤＩＳ（ｎ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第１初期化トランジスタＴ１の第１導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣｓｔの第１電極とに接続されている。書き込み制御トランジスタＴ３については、制御端子はｎ本目の書き込み制御線ＳＣＡＮ（ｎ）に接続され、第１導通端子はｍ本目のソースバスラインＳＬ（ｍ）に接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続されている。駆動トランジスタＴ４については、制御端子は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と保持キャパシタＣｓｔの第１電極とに接続され、第１導通端子は書き込み制御トランジスタＴ３の第２導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。
　電源供給制御トランジスタＴ５については、制御端子はｎ本目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は第１のハイレベル電源線と保持キャパシタＣｓｔの第２電極とに接続され、第２導通端子は書き込み制御トランジスタＴ３の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。発光制御トランジスタＴ６については、制御端子はｎ本目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子１２のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｎ本目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子１２のアノード端子とに接続され、第２導通端子は初期化電源線に接続されている。保持キャパシタＣｓｔについては、第１電極は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子とに接続され、第２電極は第１のハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続されている。有機ＥＬ素子１２については、アノード端子（第１端子）は発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子（第２端子）は第１のローレベル電源線に接続されている。
　次に、画素回路１１の動作について説明する。図６は、図５に示した画素回路１１の動作について説明するためのタイミングチャートである。なお、図６に関し、時刻ｔ０１以前の期間および時刻ｔ０７以降の期間が発光期間であり、時刻ｔ０１～ｔ０７の期間が消灯期間である。
　時刻ｔ０１の直前の時点には、書き込み制御信号ＳＣＡＮ（ｎ）はハイレベルであり、初期化信号ＤＩＳ（ｎ－２）、初期化信号ＤＩＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルである。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態であり、有機ＥＬ素子１２は駆動電流の大きさに応じて発光している。
　時刻ｔ０１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子１２への電流の供給が遮断され、有機ＥＬ素子１２は消灯状態となる。また、第２初期化トランジスタＴ７がオン状態となる。これにより、有機ＥＬ素子１２のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ０２になると、初期化信号ＤＩＳ（ｎ－２）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、駆動トランジスタＴ４の制御端子の電圧が初期化電圧Ｖｉｎｉにほぼ等しくなる。
　時刻ｔ０３になると、初期化信号ＤＩＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ０４になると、初期化信号ＤＩＳ（ｎ－２）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ０４には、書き込み制御信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ０３にオン状態となっているので、時刻ｔ０４に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号ＳＬ（ｍ）が保持キャパシタＣｓｔの第１電極に与えられる。これにより、保持キャパシタＣｓｔが充電される。
　時刻ｔ０５になると、書き込み制御信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。
　時刻ｔ０６になると、初期化信号ＤＩＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオフ状態となる。
　時刻ｔ０７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となる。また、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となることにより、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子１２に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子１２が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子１２は発光する。
　以上のように、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）に接続された画素回路１１へのデータ信号の書き込みは、初期化信号ＤＩＳ（ｎ－２）と初期化信号ＤＩＳ（ｎ）とが順次にローレベル（オフレベル）からハイレベル（オンレベル）へと変化した後、初期化信号ＤＩＳ（ｎ－２）がハイレベルからローレベルへと変化してから初期化信号ＤＩＳ（ｎ）がハイレベルからローレベルへと変化するまでの期間中に書き込み制御信号ＳＣＡＮ（ｎ）が所定期間ローレベル（オンレベル）で維持されることによって行われる。
　＜１．３　映像信号線駆動部の構成＞
　図７は、映像信号線駆動部３０の構成を示すブロック図である。上述したように、本実施形態においては、ダブルソース方式が採用されている。それ故、映像信号線駆動部３０は、図７に示すように、ソースドライバ（データ信号線駆動回路）３１とデータ信号分配回路３２とによって構成されている。ソースドライバ３１とデータ信号分配回路３２とは、データ出力ラインＤＬによって接続されている。データ出力ラインＤＬの数は、画素マトリクスの列の数に等しい。従って、ソースドライバ３１には画素マトリクスの列の数に等しい数の出力端子が設けられている。データ信号分配回路３２には、ソースドライバ３１に設けられている複数の出力端子（画素マトリクスの列の数に等しい数の出力端子）と１対１で対応するように複数のデマルチプレクサ（画素マトリクスの列の数に等しい数のデマルチプレクサ）３２０が設けられている。また、表示部１０には画素マトリクスの１つの列につき２本のソースバスラインＳＬが配設されており、各デマルチプレクサ３２０は制御信号ＡＳＷに基づいてデータ出力ラインＤＬの接続先（ソースドライバ３１の出力端子の接続先）をそれに対応する２本のソースバスラインＳＬの間で切り替える。これが実現されるよう、各デマルチプレクサ３２０は、２個の接続制御トランジスタ（図５では不図示）からなる。なお、デマルチプレクサ３２０によって接続切換回路が実現されている。
　図８を参照しつつ、画素マトリクスの２行×２列分の４つの画素回路１１ａ～１１ｄとそれらに接続された２つのデマルチプレクサ３２０との関係について説明する。画素回路１１ａと画素回路１１ｂとは垂直走査方向（ソースバスラインＳＬが延びる方向）に並んで配置されている。画素回路１１ｃと画素回路１１ｄとは垂直走査方向に並んで配置されている。上述したように、各デマルチプレクサ３２０は２個の接続制御トランジスタ３２１からなる。本実施形態においては、接続制御トランジスタ３２１はＰチャネル型のＬＴＰＳ－ＴＦＴである。
　図８から把握されるように、接続制御トランジスタ３２１ａは画素回路１１ａに接続されたソースバスラインＳＬに対応して設けられ、接続制御トランジスタ３２１ｂは画素回路１１ｂに接続されたソースバスラインＳＬに対応して設けられ、接続制御トランジスタ３２１ｃは画素回路１１ｃに接続されたソースバスラインＳＬに対応して設けられ、接続制御トランジスタ３２１ｄは画素回路１１ｄに接続されたソースバスラインＳＬに対応して設けられている。各接続制御トランジスタ３２１に関し、制御端子には制御信号ＡＳＷが与えられ、第１導通端子は対応するデータ出力ラインＤＬに接続され、第２導通端子は対応するソースバスラインＳＬに接続されている。これに関し、接続制御トランジスタ３２１ａ，３２１ｃの制御端子には制御信号ＡＳＷ１が与えられ、接続制御トランジスタ３２１ｂ，３２１ｄの制御端子には制御信号ＡＳＷ２が与えられる。制御信号ＡＳＷ１がローレベルかつ制御信号ＡＳＷ２がハイレベルとなっている期間には、接続制御トランジスタ３２１ａ，３２１ｃがオン状態となり、画素回路１１ａに接続されたソースバスラインＳＬと画素回路１１ｃに接続されたソースバスラインＳＬとにデータ信号が印加される。制御信号ＡＳＷ１がハイレベルかつ制御信号ＡＳＷ２がローレベルとなっている期間には、接続制御トランジスタ３２１ｂ，３２１ｄがオン状態となり、画素回路１１ｂに接続されたソースバスラインＳＬと画素回路１１ｄに接続されたソースバスラインＳＬとにデータ信号が印加される。
　本実施形態においては、２水平走査期間を１周期として各デマルチプレクサ３２０を構成する２個の接続制御トランジスタ３２１が１周期内に所定期間ずつ順次にオン状態となるよう、表示制御回路４０が制御信号ＡＳＷ１および制御信号ＡＳＷ２の波形を変化させる。
　以上のように、垂直走査方向に並べて配置された一列分の画素回路１１につき２本のソースバスラインＳＬが設けられており、垂直走査方向に並べて配置された２個の画素回路１１を「第１画素回路」および「第２画素回路」と定義すると、第１画素回路は上記２本のソースバスラインＳＬの一方に接続され、第２画素回路は上記２本のソースバスラインＳＬの他方に接続されている。また、複数のソースバスラインＳＬとソースドライバ３１との間に、ソースドライバ３１の１つの出力端子につき当該出力端子とそれに対応する２本のソースバスラインＳＬとの電気的な接続状態を制御するための２個の接続制御トランジスタ３２１を有するデマルチプレクサ３２０が設けられている。そして、各デマルチプレクサ３２０では、２水平走査期間を１周期として、１周期内に２個の接続制御トランジスタ３２１が所定期間ずつ順次にオン状態となる。
　＜１．４　ゲートドライバ＞
　＜１．４．１　ゲートドライバの全体構成＞
　図１は、本実施形態におけるゲートドライバ２１の全体の概略構成図である。上述したように、ゲートドライバ２１は書き込み制御回路２１１と初期化制御回路２１２とによって構成されている。第１額縁領域には、偶数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路２１１（Ｌ１）と奇数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路２１１（Ｌ２）と偶数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路２１２（Ｌ）とが配置されている。第２額縁領域には、偶数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路２１１（Ｒ１）と奇数番目の書き込み制御線に書き込み制御信号ＳＣＡＮを印加する書き込み制御回路２１１（Ｒ２）と奇数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路２１２（Ｒ）とが配置されている。初期化制御回路２１２に着目すると、図３０に示した比較例の構成とは異なり、第１額縁領域には偶数番目の初期化制御線用の初期化制御回路２１２（Ｌ）のみが設けられ、第２額縁領域には奇数番目の初期化制御線用の初期化制御回路２１２（Ｒ）のみが設けられいる。
　図１に示したようにゲートドライバ２１が構成されるので、駆動回路全体の配置は図９に示すようなものとなる。第１額縁領域には、初期化制御回路２１２（Ｌ）と、書き込み制御回路２１１（Ｌ１）と、書き込み制御回路２１１（Ｌ２）と、表示部１０の左端側から発光制御線を駆動する発光制御回路２２（Ｌ）とが配置されている。第２額縁領域には、初期化制御回路２１２（Ｒ）と、書き込み制御回路２１１（Ｒ１）と、書き込み制御回路２１１（Ｒ２）と、表示部１０の右端側から発光制御線を駆動する発光制御回路２２（Ｒ）とが配置されている。また、図面上における表示部１０の下方に位置する額縁領域には、映像信号線駆動部３０が配置されている。
　ところで、本実施形態においては、ゲートドライバ２１には４相のクロック信号（ゲートクロック信号ＧＣＫ１～ＧＣＫ４）が与えられる。ゲートクロック信号ＧＣＫ１～ＧＣＫ４は、上述した制御信号ＧＣＴＬに含まれている。図１０は、ゲートクロック信号ＧＣＫ１～ＧＣＫ４の波形図である。それらゲートクロック信号ＧＣＫ１～ＧＣＫ４のオンデューティは、ほぼ２５％である。ゲートクロック信号ＧＣＫ２は、ゲートクロック信号ＧＣＫ１に対して位相が９０度遅れている。ゲートクロック信号ＧＣＫ３は、ゲートクロック信号ＧＣＫ１に対して位相が１８０度遅れている。ゲートクロック信号ＧＣＫ４は、ゲートクロック信号ＧＣＫ１に対して位相が２７０度遅れている。ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ３とは、書き込み制御回路２１１（Ｌ１）と書き込み制御回路２１１（Ｌ２）と初期化制御回路２１２（Ｌ）とに与えられる。ゲートクロック信号ＧＣＫ２とゲートクロック信号ＧＣＫ４とは、書き込み制御回路２１１（Ｒ１）と書き込み制御回路２１１（Ｒ２）と初期化制御回路２１２（Ｒ）とに与えられる。
　４つの書き込み制御回路２１１（Ｌ１），２１１（Ｌ２），２１１（Ｒ１），および２１１（Ｒ２）はそれぞれシフトレジスタによって実現されている。以下、書き込み制御回路２１１を実現するシフトレジスタの各段を構成する回路を「第１単位回路」という。２つの初期化制御回路２１２（Ｌ），２１２（Ｒ）についても、それぞれシフトレジスタによって実現されている。以下、初期化制御回路２１２を実現するシフトレジスタの各段を構成する回路を「第２単位回路」という。
　なお、本実施形態においては、書き込み制御回路２１１（Ｌ１）によって第１の書き込み制御回路が実現され、書き込み制御回路２１１（Ｒ１）によって第２の書き込み制御回路が実現され、書き込み制御回路２１１（Ｌ２）によって第３の書き込み制御回路が実現され、書き込み制御回路２１１（Ｒ２）によって第４の書き込み制御回路が実現されている。また、初期化制御回路２１２（Ｌ）によって第１の初期化制御回路が実現され、初期化制御回路２１２（Ｒ）によって第２の初期化制御回路が実現されている。また、ゲートクロック信号ＧＣＫ１によって第１クロック信号が実現され、ゲートクロック信号ＧＣＫ２によって第２クロック信号が実現され、ゲートクロック信号ＧＣＫ３によって第３クロック信号が実現され、ゲートクロック信号ＧＣＫ４によって第４クロック信号が実現されている。
　＜１．４．２　書き込み制御回路＞
　書き込み制御回路２１１について説明する。書き込み制御回路２１１（Ｌ１）、書き込み制御回路２１１（Ｌ２）、書き込み制御回路２１１（Ｒ１）、および書き込み制御回路２１１（Ｒ２）は、同様の構成を有している。ここでは、書き込み制御回路２１１（Ｌ１）に着目する。
　＜１．４．２．１　シフトレジスタの構成＞
　図１１は、書き込み制御回路２１１（Ｌ１）を実現するシフトレジスタの構成を示すブロック図である。但し、図１１には、４段分の構成のみを示している。このシフトレジスタは複数個の第１単位回路２４によって構成されている。各第１単位回路２４は、対応する書き込み制御線ＳＣＡＮに接続されている。例えば第１単位回路２４（ｎ）は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）に接続されている。
　各第１単位回路２４は、シフト信号Ｓ、第１入力クロック信号ＣＫ１、第２入力クロック信号ＣＫ２、ハイレベルの電源電圧ＶＧＨ、ローレベルの電源電圧ＶＧＬ、およびリセット信号ＩＮＩＴＢをそれぞれ受け取るための入力端子と、書き込み制御信号ＳＣＡＮを出力するための出力端子とを含んでいる。
　各第１単位回路２４には、前段から出力された書き込み制御信号ＳＣＡＮがシフト信号Ｓとして与えられる。また、例えば、奇数段目の第１単位回路２４にはゲートクロック信号ＧＣＫ１が第１入力クロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ３が第２入力クロック信号ＣＫ２として与えられ、偶数段目の第１単位回路２４にはゲートクロック信号ＧＣＫ３が第１入力クロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ１が第２入力クロック信号ＣＫ２として与えられる。第１単位回路２４から出力された書き込み制御信号ＳＣＡＮは、対応する書き込み制御線に印加されるとともにシフト信号Ｓとして次段に与えられる。
　＜１．４．２．２　第１単位回路の構成および動作＞
　図１２は、本実施形態における第１単位回路２４の構成を示す回路図である。図１２に示すように、第１単位回路２４は、９個のトランジスタＭ１～Ｍ９と２個のキャパシタＣ１，Ｃ２と１個の抵抗器Ｒ１を備えている。トランジスタＭ１～Ｍ９はＰチャネル型のＬＴＰＳ－ＴＦＴである。第１単位回路２４は、また、ハイレベルの電源電圧ＶＧＨを供給する第２のハイレベル電源線に接続された入力端子およびローレベルの電源電圧ＶＧＬを供給する第２のローレベル電源線に接続された入力端子のほか、４個の入力端子５１～５４および１個の出力端子５９を有している。図１２では、シフト信号Ｓを受け取るための入力端子に符号５１を付し、第１入力クロック信号ＣＫ１を受け取るための入力端子に符号５２を付し、第２入力クロック信号ＣＫ２を受け取るための入力端子に符号５３を付し、リセット信号ＩＮＩＴＢを受け取るための入力端子に符号５４を付し、書き込み制御信号ＳＣＡＮを出力するための出力端子に符号５９を付している。
　トランジスタＭ２の第１導通端子、トランジスタＭ４の第２導通端子、およびトランジスタＭ６の第１導通端子は、第１内部ノードＮ１を介して互いに接続されている。トランジスタＭ６の第２導通端子、トランジスタＭ８の制御端子、およびキャパシタＣ２の第１電極は、第２内部ノードＮ２を介して互いに接続されている。トランジスタＭ１の第２導通端子、トランジスタＭ３の第２導通端子、トランジスタＭ４の制御端子、トランジスタＭ７の制御端子、トランジスタＭ９の第１導通端子、キャパシタＣ１の第１電極、および抵抗器Ｒ１の一端は、第３内部ノードＮ３を介して互いに接続されている。
　トランジスタＭ１については、制御端子は入力端子５１に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。トランジスタＭ２については、制御端子は入力端子５１に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２のローレベル電源線に接続されている。トランジスタＭ３については、制御端子は出力端子５９に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。トランジスタＭ４については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ５については、制御端子は入力端子５２に接続され、第１導通端子は抵抗器Ｒ１の他端に接続され、第２導通端子は第２のローレベル電源線に接続されている。
　トランジスタＭ６については、制御端子は第２のローレベル電源線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２内部ノードＮ２に接続されている。トランジスタＭ７については、制御端子は第３内部ノードＮ３に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は出力端子５９に接続されている。トランジスタＭ８については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は出力端子５９に接続され、第２導通端子は入力端子５３に接続されている。トランジスタＭ９については、制御端子は入力端子５４に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第２のローレベル電源線に接続されている。キャパシタＣ１については、第１電極はトランジスタＭ７の制御端子に接続され、第２電極はトランジスタＭ７の第１導通端子に接続されている。キャパシタＣ２については、第１電極はトランジスタＭ８の制御端子に接続され、第２電極はトランジスタＭ８の第１導通端子に接続されている。抵抗器Ｒ１については、一端は第３内部ノードＮ３に接続され、他端はトランジスタＭ５の第１導通端子に接続されている。
　入力端子５４に与えられるリセット信号ＩＮＩＴＢは、通常動作時にはハイレベルで維持される。従って、通常動作が行われている期間を通じて、トランジスタＭ９はオフ状態で維持される。
　ここで、トランジスタＭ６に着目する。トランジスタＭ６の制御端子は、第２のローレベル電源線に接続されている。この第２のローレベル電源線によって与えられる電位は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてトランジスタＭ６をオン状態で維持するレベルの電位である。すなわち、トランジスタＭ６は、第１内部ノードＮ１または第２内部ノードＮ２の電位が通常のローレベルよりも低いときを除いてオン状態で維持される。トランジスタＭ６は、第２内部ノードＮ２の電位が所定の電位以下になるとオフ状態となり、第１内部ノードＮ１と第２内部ノードＮ２とを電気的に切り離す。これにより、トランジスタＭ６は、第２内部ノードＮ２がブースト状態になったときの当該第２内部ノードＮ２の電位の低下を補助する。
　次に、図１３を参照しつつ、第１単位回路２４の動作について説明する。なお、時刻ｔ１３～時刻ｔ１４の期間がこの第１単位回路２４から書き込み制御信号ＳＣＡＮのパルスが出力されるべき期間であると仮定する。
　時刻ｔ１１の直前の時点には、シフト信号Ｓはハイレベル、第１入力クロック信号ＣＫ１はハイレベル、第２入力クロック信号ＣＫ２はハイレベル、第１内部ノードＮ１の電位はハイレベル、第２内部ノードＮ２の電位はハイレベル、第３内部ノードＮ３の電位はローレベル、書き込み制御信号ＳＣＡＮはハイレベルである。
　時刻ｔ１１になると、シフト信号Ｓがハイレベルからローレベルに変化する。これにより、トランジスタＭ２がオン状態となり、第１内部ノードＮ１および第２内部ノードＮ２の電位が低下する。その結果、トランジスタＭ８がオン状態となる。しかしながら、時刻ｔ１１～時刻ｔ１２の期間には、第２入力クロック信号ＣＫ２はハイレベルで維持されるので、出力端子５９の電位（書き込み制御信号ＳＣＡＮの電位）はハイレベルで維持される。また、時刻ｔ１１には、トランジスタＭ１がオン状態となるので、第３内部ノードＮ３の電位が上昇する。
　時刻ｔ１２～時刻ｔ１３の期間には、時刻ｔ１１～時刻ｔ１２の期間と同様、第２入力クロック信号ＣＫ２はハイレベルで維持される。従って、時刻ｔ１２～時刻ｔ１３の期間には、出力端子５９の電位（書き込み制御信号ＳＣＡＮの電位）はハイレベルで維持される。
　時刻ｔ１３になると、第２入力クロック信号ＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ８はオン状態であるので、入力端子５３の電位の低下とともに出力端子５９の電位（書き込み制御信号ＳＣＡＮの電位）が低下する。ここで、第２内部ノードＮ２－出力端子５９間にはキャパシタＣ２が設けられているので、出力端子５９の電位の低下とともに第２内部ノードＮ２の電位も低下する。その結果、トランジスタＭ８の制御端子には大きな負の電圧が印加され、出力端子５９の電位（書き込み制御信号ＳＣＡＮの電位）が充分に低下する。なお、時刻ｔ１３～時刻ｔ１４の期間には、トランジスタＭ６はオフ状態となり、第１内部ノードＮ１の電位は時刻ｔ１３以前の電位で維持される。
　時刻ｔ１４になると、第２入力クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子５３の電位の上昇とともに出力端子５９の電位（書き込み制御信号ＳＣＡＮの電位）が上昇する。出力端子５９の電位が上昇すると、キャパシタＣ２を介して、第２内部ノードＮ２の電位も上昇する。これにより、トランジスタＭ６はオン状態となる。
　時刻ｔ１５になると、第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ５がオン状態となり、第３内部ノードＮ３の電位が低下する。第３内部ノードＮ３の電位が低下することによって、トランジスタＭ４がオン状態となる。その結果、第１内部ノードＮ１の電位が上昇する。このとき、トランジスタＭ６はオン状態であるので、第２内部ノードＮ２の電位も上昇する。
　時刻ｔ１５以降の期間には、時刻ｔ１１の直前の時点と同様、シフト信号Ｓはハイレベルで維持され、第１内部ノードＮ１の電位はハイレベルで維持され、第２内部ノードＮ２の電位はハイレベルで維持され、第３内部ノードＮ３の電位はローレベルで維持され、書き込み制御信号ＳＣＡＮはハイレベルで維持される。
　＜１．４．３　初期化制御回路＞
　次に、初期化制御回路２１２について説明する。初期化制御回路２１２（Ｌ）と初期化制御回路２１２（Ｒ）とは、同様の構成を有している。ここでは、初期化制御回路２１２（Ｌ）に着目する。
　＜１．４．３．１　シフトレジスタの構成＞
　図１４は、初期化制御回路２１２（Ｌ）を実現するシフトレジスタの構成を示すブロック図である。但し、図１４には、４段分の構成のみを示している。このシフトレジスタは複数個の第２単位回路２５によって構成されている。各第２単位回路２５は、対応する初期化制御線ＤＩＳに接続されている。例えば第２単位回路２５（ｎ）は、ｎ本目の初期化制御線ＤＩＳ（ｎ）に接続されている。
　各第２単位回路２５は、シフト信号Ｓ、第１入力クロック信号ＣＫ１、第２入力クロック信号ＣＫ２、ハイレベルの電源電圧ＶＧＨ、およびローレベルの電源電圧ＶＧＬをそれぞれ受け取るための入力端子と、初期化信号ＤＩＳおよび出力信号Ｑをそれぞれ出力するための出力端子とを含んでいる。
　各第２単位回路２５には、前段から出力された出力信号Ｑがシフト信号Ｓとして与えられる。また、例えば、奇数段目の第２単位回路２５にはゲートクロック信号ＧＣＫ１が第１入力クロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ３が第２入力クロック信号ＣＫ２として与えられ、偶数段目の第２単位回路２５にはゲートクロック信号ＧＣＫ３が第１入力クロック信号ＣＫ１として与えられるとともにゲートクロック信号ＧＣＫ１が第２入力クロック信号ＣＫ２として与えられる。第２単位回路２５から出力された初期化信号ＤＩＳは、対応する初期化制御線に印加される。第２単位回路２５から出力された出力信号Ｑは、シフト信号Ｓとして次段に与えられる。
　＜１．４．３．２　第２単位回路の構成および動作＞
　図１５は、本実施形態における第２単位回路２５の構成を示す回路図である。図１５に示すように、第２単位回路２５は、８個のトランジスタＭ１１～Ｍ１８と１個のキャパシタＣ１１とを備えている。トランジスタＭ１１～Ｍ１４，Ｍ１６～Ｍ１８はＰチャネル型のＬＴＰＳ－ＴＦＴである。トランジスタＭ１５は、Ｎチャネル型のＩＧＺＯ－ＴＦＴである。第２単位回路２５は、また、ハイレベルの電源電圧ＶＧＨを供給する第２のハイレベル電源線に接続された入力端子およびローレベルの電源電圧ＶＧＬを供給する第２のローレベル電源線に接続された入力端子のほか、３個の入力端子６１～６３および２個の出力端子６８，６９を有している。図１５では、シフト信号Ｓを受け取るための入力端子に符号６１を付し、第１入力クロック信号ＣＫ１を受け取るための入力端子に符号６２を付し、第２入力クロック信号ＣＫ２を受け取るための入力端子に符号６３を付し、初期化信号ＤＩＳを出力するための出力端子に符号６８を付し、出力信号Ｑを出力するための出力端子に符号６９を付している。
　トランジスタＭ１１の第２導通端子、トランジスタＭ１２の第１導通端子、トランジスタＭ１３の制御端子、トランジスタＭ１５の制御端子、およびトランジスタＭ１６の第１導通端子は、第１内部ノードＮ１１を介して互いに接続されている。トランジスタＭ１１の第１導通端子とトランジスタＭ１４の第２導通端子とは、第２内部ノードＮ１２を介して互いに接続されている。トランジスタＭ１６の第２導通端子、トランジスタＭ１８の制御端子、およびキャパシタＣ１１の第１電極は、第３内部ノードＮ１３を介して互いに接続されている。
　トランジスタＭ１１については、制御端子は入力端子６３に接続され、第１導通端子は第２内部ノードＮ１２に接続され、第２導通端子は第１内部ノードＮ１１に接続されている。トランジスタＭ１２については、制御端子は入力端子６２に接続され、第１導通端子は第１内部ノードＮ１１に接続され、第２導通端子は入力端子６１に接続されている。トランジスタＭ１３については、制御端子は第１内部ノードＮ１１に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は出力端子６８に接続されている。トランジスタＭ１４については、制御端子は出力端子６８に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は第２内部ノードＮ１２に接続されている。トランジスタＭ１５については、制御端子は第１内部ノードＮ１１に接続され、第１導通端子は出力端子６８に接続され、第２導通端子は第２のローレベル電源線に接続されている。
　トランジスタＭ１６については、制御端子は第２のローレベル電源線に接続され、第１導通端子は第１内部ノードＮ１１に接続され、第２導通端子は第３内部ノードＮ１３に接続されている。トランジスタＭ１７については、制御端子は出力端子６８に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は出力端子６９に接続されている。トランジスタＭ１８については、制御端子は第３内部ノードＮ１３に接続され、第１導通端子は出力端子６９に接続され、第２導通端子は入力端子６３に接続されている。キャパシタＣ１１については、第１電極はトランジスタＭ１８の制御端子に接続され、第２電極はトランジスタＭ１８の第１導通端子に接続されている。トランジスタＭ１６は、第１単位回路２４内のトランジスタＭ６（図１２参照）と同様、第１内部ノードＮ１１または第３内部ノードＮ１３の電位が通常のローレベルよりも低いときを除いてオン状態で維持される。
　本実施形態においては、８個のトランジスタＭ１１～Ｍ１８のうちトランジスタＭ１７およびトランジスタＭ１８のサイズが最小化されている。具体的には、トランジスタＭ１７およびトランジスタＭ１８のチャネル幅は４マイクロメートル以下である。
　なお、本実施形態においては、トランジスタＭ１１によって第２内部ノード立ち下げ制御トランジスタが実現され、トランジスタＭ１２によって入力制御トランジスタが実現され、トランジスタＭ１３によって初期化信号立ち上げ制御トランジスタが実現され、トランジスタＭ１４によって第２内部ノード立ち上げ制御トランジスタが実現され、トランジスタＭ１５によって初期化信号立ち下げ制御トランジスタが実現され、トランジスタＭ１６によって分離トランジスタが実現され、トランジスタＭ１７によってシフト信号立ち上げ制御トランジスタが実現され、トランジスタＭ１８によってシフト信号立ち下げ制御トランジスタが実現されている。また、キャパシタＣ１１によってシフト信号立ち下げ制御キャパシタが実現されている。また、出力端子６８によって第１出力端子が実現され、出力端子６９によって第２出力端子が実現されている。
　次に、図１６を参照しつつ、第２単位回路２５の動作について説明する。時刻ｔ２１の直前の時点には、シフト信号Ｓはハイレベル、第１入力クロック信号ＣＫ１はハイレベル、第２入力クロック信号ＣＫ２はハイレベル、第１内部ノードＮ１１の電位はハイレベル、第２内部ノードＮ１２の電位はハイレベル、第３内部ノードＮ１３の電位はハイレベル、初期化信号ＤＩＳはローレベル、出力信号Ｑはハイレベルである。
　時刻ｔ２１になると、シフト信号Ｓがハイレベルからローレベルに変化するとともに第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ１２がオン状態となり、第１内部ノードＮ１１および第３内部ノードＮ１３の電位が低下する。第１内部ノードＮ１１の電位が低下することによって、トランジスタＭ１３がオン状態かつトランジスタＭ１５がオフ状態となる。これにより、出力端子６８の電位（初期化信号ＤＩＳの電位）がローレベルからハイレベルへと変化する。トランジスタＭ１４およびトランジスタＭ１７はオフ状態となる。また、第３内部ノードＮ１３の電位が低下することによって、トランジスタＭ１８がオン状態となる。しかしながら、時刻ｔ２１～時刻ｔ２２の期間には、第２入力クロック信号ＣＫ２はハイレベルで維持されるので、出力端子６９の電位（出力信号Ｑの電位）はハイレベルで維持される。
　時刻ｔ２２～時刻ｔ２３の期間には、時刻ｔ２１～時刻ｔ２２の期間と同様、第２入力クロック信号ＣＫ２はハイレベルで維持される。従って、時刻ｔ２２～時刻ｔ２３の期間には、出力端子６９の電位（出力信号Ｑの電位）はハイレベルで維持される。
　時刻ｔ２３になると、第２入力クロック信号ＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１８はオン状態であるので、入力端子６３の電位の低下とともに出力端子６９の電位（出力信号Ｑの電位）が低下する。ここで、第３内部ノードＮ１３－出力端子６９間にはキャパシタＣ１１が設けられているので、出力端子６９の電位の低下とともに第３内部ノードＮ１３の電位も低下する。その結果、トランジスタＭ１８の制御端子には大きな負の電圧が印加され、出力端子６９の電位（出力信号Ｑの電位）が充分に低下する。なお、時刻ｔ２３～時刻ｔ２４の期間には、トランジスタＭ１６はオフ状態となり、第１内部ノードＮ１１の電位は時刻ｔ２３以前の電位で維持される。また、時刻ｔ２３には、薄膜トランジスタＭ１１がオン状態となる。これにより、第２内部ノードＮ１２の電位が低下する。
　時刻ｔ２４になると、第２入力クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子６３の電位の上昇とともに出力端子６９の電位（出力信号Ｑの電位）が上昇する。出力端子６９の電位が上昇すると、キャパシタＣ１１を介して、第３内部ノードＮ１３の電位も上昇する。これにより、トランジスタＭ１６はオン状態となる。
　時刻ｔ２５になると、第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ１２がオン状態となる。このとき、シフト信号Ｓはハイレベルであるので、第１内部ノードＮ１１および第３内部ノードＮ１３の電位が上昇する。第３内部ノードＮ１３の電位が上昇することによって、薄膜トランジスタＭ１８がオフ状態となる。また、第１内部ノードＮ１１の電位が上昇することによって、トランジスタＭ１３がオフ状態かつトランジスタＭ１５がオン状態となる。これにより、出力端子６８の電位（初期化信号ＤＩＳの電位）がハイレベルからローレベルへと変化する。トランジスタＭ１４およびトランジスタＭ１７はオン状態となる。トランジスタＭ１４がオン状態となることによって、第２内部ノードＮ１２の電位が上昇する。
　時刻ｔ２５以降の期間には、時刻ｔ２１の直前の時点と同様、シフト信号Ｓはハイレベルで維持され、第１内部ノードＮ１１、第２内部ノードＮ１２、および第３内部ノードＮ１３の電位はハイレベルで維持され、初期化信号ＤＩＳはローレベルで維持され、出力信号Ｑはハイレベルで維持される。
　以上のように、第２単位回路２５は、ラッチ機能を有しており、内部に保持した値に基づいて初期化信号ＤＩＳを出力している。具体的には、第１入力クロック信号ＣＫ１の或る立ち下がりエッジのタイミングで初期化信号ＤＩＳは立ち上げられ、当該第１入力クロック信号ＣＫ１の次の立ち下がりエッジのタイミングで初期化信号ＤＩＳは立ち下げられる。このようにして、初期化信号ＤＩＳについては比較的長いパルスが生成される。例えば、「ＦＨＤ＋」と呼ばれる解像度（ＦＨＤよりも少し高い解像度）を有する或る有機ＥＬ表示装置でリフレッシュレートを２４０Ｈｚにすると１水平走査期間は約１．７マイクロ秒となるが、本実施形態の手法によれば、初期化信号ＤＩＳのパルス幅に相当する期間の長さは約６．８マイクロ秒となる。以上より、初期化信号ＤＩＳのパルスの立ち上がりや立ち下がりの際に波形の鈍りが生じても、実効時間が充分に確保される。それ故、初期化信号ＤＩＳの波形の鈍りが駆動動作に及ぼす影響はほとんどない。この点を考慮して、各初期化制御線が表示部１０の一端側または他端側のいずれか一方のみから駆動されるよう、初期化制御回路２１２は図１に示したように構成されている。
　＜１．５　ダブルソース方式に基づく動作＞
　以上を踏まえ、図１７を参照しつつ、ダブルソース方式に基づくゲートドライバ２１の動作について説明する。なお、ここでは、図８に示した画素回路１１ａ，１１ｂ，１１ｃ，および１１ｄへのデータ信号の書き込みが行われる期間におけるゲートドライバ２１の動作に着目する。また、図１７に関し、符号８１を付した部分はｎ行目の画素回路１１に供給すべきデータ信号を表し、符号８２を付した部分は（ｎ＋１）行目の画素回路１１に供給すべきデータ信号を表している。
　時刻ｔ３１には、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ－２）がローレベルからハイレベルへと変化する。これにより、ｎ行目の画素回路１１において、第１初期化トランジスタＴ１がオン状態となり、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、ｎ行目の画素回路１１の初期化が行われる。
　時刻ｔ３２には、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ－１）がローレベルからハイレベルへと変化する。これにより、（ｎ－１）行目の画素回路１１において、第１初期化トランジスタＴ１がオン状態となり、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、（ｎ－１）行目の画素回路１１の初期化が行われる。
　時刻ｔ３３には、ゲートクロック信号ＧＣＫ３がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ）がローレベルからハイレベルへと変化する。これにより、ｎ行目の画素回路１１において、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ３４には、ゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ＋１）がローレベルからハイレベルへと変化する。これにより、（ｎ＋１）行目の画素回路１１において、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ３５には、制御信号ＡＳＷ１がハイレベルからローレベルに変化する。これにより、時刻ｔ３６～時刻ｔ３８の期間にｎ行目の画素回路１１へのデータ信号の書き込みが行われるよう、ｎ行目の画素回路１１に接続されたソースバスラインＳＬがデータ信号に基づいて充電される。
　時刻ｔ３６には、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、ｎ行目の画素回路１１において、書き込み制御トランジスタＴ３がオン状態となり、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号が保持キャパシタＣｓｔの第１電極に与えられる。なお、書き込み制御信号ＳＣＡＮ（ｎ）は時刻ｔ３８までローレベルで維持される。従って、時刻ｔ３６から時刻ｔ３８までの期間をかけて、ｎ行目の画素回路１１へのデータ信号の書き込みが行われる。
　時刻ｔ３７には、制御信号ＡＳＷ２がハイレベルからローレベルに変化する。これにより、時刻ｔ３８～時刻ｔ３９の期間に（ｎ＋１）行目の画素回路１１へのデータ信号の書き込みが行われるよう、（ｎ＋１）行目の画素回路１１に接続されたソースバスラインＳＬがデータ信号に基づいて充電される。
　時刻ｔ３８には、ゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、ｎ行目の画素回路１１において、書き込み制御トランジスタＴ３がオフ状態となる。すなわち、ｎ行目の画素回路１１へのデータ信号の書き込みが終了する。また、時刻ｔ３８には、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ＋１）がハイレベルからローレベルに変化する。これにより、（ｎ＋１）行目の画素回路１１において、書き込み制御トランジスタＴ３がオン状態となり、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号が保持キャパシタＣｓｔの第１電極に与えられる。なお、書き込み制御信号ＳＣＡＮ（ｎ＋１）は時刻ｔ３９までローレベルで維持される。従って、時刻ｔ３８から時刻ｔ３９までの期間をかけて、（ｎ＋１）行目の画素回路１１へのデータ信号の書き込みが行われる。
　時刻ｔ３９には、ゲートクロック信号ＧＣＫ３がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ）がハイレベルからローレベルへと変化する。これにより、ｎ行目の画素回路１１において、閾値電圧補償トランジスタＴ２がオフ状態となる。また、時刻ｔ３９には、ゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ＋１）がローレベルからハイレベルに変化する。これにより、（ｎ＋１）行目の画素回路１１において、書き込み制御トランジスタＴ３がオフ状態となる。すなわち、（ｎ＋１）行目の画素回路１１へのデータ信号の書き込みが終了する。
　時刻ｔ３ａには、ゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ＋１）がハイレベルからローレベルへと変化する。これにより、（ｎ＋１）行目の画素回路１１において、閾値電圧補償トランジスタＴ２がオフ状態となる。
　＜１．６　効果＞
　本実施形態によれば、初期化制御回路２１２を実現するシフトレジスタの各段を構成する第２単位回路２５は、ラッチ機能を有し、内部に保持した値に基づいて初期化制御線に初期化信号ＤＩＳを印加する。これにより初期化制御線に印加される初期化信号ＤＩＳのパルス幅は比較的長くなるので、当該初期化信号ＤＩＳの波形に鈍りが生じても駆動動作に及ぼす影響はほとんどない。このことを考慮して、各初期化制御線は表示部１０の一端側のみから駆動される。具体的には、初期化制御回路２１２は、第１額縁領域に設けられ偶数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路２１２（Ｌ）と、第２額縁領域に設けられ奇数番目の初期化制御線に初期化信号ＤＩＳを印加する初期化制御回路２１２（Ｒ）とによって構成されている。比較例では駆動回路全体の配置は図１８で符号９を付した部分に示すようなものとなるが、本実施形態では駆動回路全体の配置は図１８で符号１を付した部分に示すようなものとなる。本実施形態によれば、このように比較例に比べて額縁面積を小さくすることや額縁領域のマージンを増やすことが可能となる。また、本実施形態によれば、比較例に比べて初期化制御回路２１２用の回路素子の数が少なくなるので、不良が発生する可能性が低くなり、信頼性が向上する。また、書き込み制御回路２１１を実現するシフトレジスタの各段を構成する各第１単位回路２４に含まれるトランジスタは全てＬＴＰＳ－ＴＦＴであって、かつ、各書き込み制御線は表示部１０の一端側および他端側の双方から駆動されるので、高いリフレッシュレートが採用されても、画素回路１１へのデータ信号の書き込みに関して充分な信頼性が確保される。以上のように、本実施形態によれば、額縁面積の増大や信頼性の低下を抑制しつつリフレッシュレートを高めることのできる有機ＥＬ表示装置が実現される。
　＜２．第２の実施形態＞
　＜２．１　概要＞
　上記第１の実施形態においては、画素回路１１にはＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが含まれていた（図５参照）。これに対応して、第２単位回路（初期化制御回路２１２を実現するシフトレジスタの各段を構成する単位回路）２５にはＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが含まれていた（図１５参照）。これに対して、本実施形態においては、画素回路１１内のトランジスタおよび第２単位回路２５内のトランジスタには、全て、ＬＴＰＳ－ＴＦＴが用いられる。
　有機ＥＬ表示装置の全体構成、パネル駆動部２０の内部の機能構成、映像信号線駆動部３０の構成、および書き込み制御回路２１１の構成については、上記第１の実施形態と同様である（図２、図４、図７、図１１、および図１２を参照）。また、ゲートドライバ２１の全体の概略構成および駆動回路全体の配置についても上記第１の実施形態と同様である（図１および図９を参照）。以下、主に、上記第１の実施形態と異なる点について説明する。
　本実施形態においては、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）とｍ本目のソースバスラインＳＬ（ｍ）とに対応する画素回路１１と各種配線との接続関係は図１９に示すようなものとなる。この画素回路１１は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）、ｎ本目の初期化制御線ＤＩＳ（ｎ）、ｎ本目の発光制御線ＥＭ（ｎ）、ｍ本目のソースバスラインＳＬ（ｍ）、第１のハイレベル電源線、第１のローレベル電源線、および初期化電源線に接続されている。上記第１の実施形態とは異なり、この画素回路１１は（ｎ－２）本目の初期化制御線ＤＩＳ（ｎ－２）には接続されていない。なお、これに対応して、画素マトリクスの２行×２列分の４つの画素回路１１ａ～１１ｄとそれらに接続された２つのデマルチプレクサ３２０との関係は図２０に示すようなものとなる。
　＜２．２　画素回路の構成および動作＞
　図２１は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）とｍ本目のソースバスラインＳＬ（ｍ）とに対応する画素回路１１の構成を示す回路図である。ここでは、図５に示した第１の実施形態における構成とは異なる点についてのみ説明する。
　第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および第２初期化トランジスタＴ７は、Ｐチャネル型のＬＴＰＳ－ＴＦＴである。すなわち、本実施形態においては、画素回路１１内のトランジスタは、全て、Ｐチャネル型のＬＴＰＳ－ＴＦＴである。なお、第１初期化トランジスタＴ１および閾値電圧補償トランジスタＴ２は、２個のトランジスタが直列に接続されたデュアルゲート構造を有している。このようなデュアルゲート構造を採用することによって、トランジスタの耐圧の向上やオフ電流の低減という効果が得られる。
　閾値電圧補償トランジスタＴ２の制御端子および第２初期化トランジスタＴ７の制御端子は、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）に接続されている。すなわち、本実施形態においては、書き込み制御トランジスタＴ３の制御端子と閾値電圧補償トランジスタＴ２の制御端子と第２初期化トランジスタＴ７の制御端子とに同じ信号が与えられる。
　次に、図２２を参照しつつ、本実施形態における画素回路１１の動作について説明する。なお、図２２に関し、時刻ｔ４１以前の期間および時刻ｔ４５以降の期間が発光期間であり、時刻ｔ４１～ｔ４５の期間が消灯期間である。
　時刻ｔ４１の直前の時点には、初期化信号ＤＩＳ（ｎ）および書き込み制御信号ＳＣＡＮ（ｎ）はハイレベルであり、発光制御信号ＥＭ（ｎ）はローレベルである。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態であり、有機ＥＬ素子１２は駆動電流の大きさに応じて発光している。第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７はオフ状態である。
　時刻ｔ４１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子１２への電流の供給が遮断され、有機ＥＬ素子１２は消灯状態となる。
　時刻ｔ４２になると、初期化信号ＤＩＳ（ｎ）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、駆動トランジスタＴ４の制御端子の電圧が初期化電圧Ｖｉｎｉにほぼ等しくなる。
　時刻ｔ４３になると、初期化信号ＤＩＳ（ｎ）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ４３には、書き込み制御信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオン状態となる。閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態となることによって、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号ＳＬ（ｍ）が保持キャパシタＣｓｔの第１電極に与えられる。これにより、保持キャパシタＣｓｔが充電される。また、第２初期化トランジスタＴ７がオン状態となることによって、有機ＥＬ素子１２のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ４４になると、書き込み制御信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオフ状態となる。
　時刻ｔ４５になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子１２に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子１２が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子１２は発光する。
　以上のように、ｎ本目の書き込み制御線ＳＣＡＮ（ｎ）に接続された画素回路１１へのデータ信号の書き込みは、初期化信号ＤＩＳ（ｎ）が所定期間オンレベルで維持された後に書き込み制御信号ＳＣＡＮ（ｎ）が所定期間オンレベルで維持されることによって行われる。
　＜２．３　初期化制御回路＞
　次に、本実施形態における初期化制御回路２１２について説明する。本実施形態においても、第１領域に配置された初期化制御回路２１２（Ｌ）と第２領域に配置された初期化制御回路２１２（Ｒ）とは、同様の構成を有している。ここでは、初期化制御回路２１２（Ｌ）に着目する。
　＜２．３．２．１　シフトレジスタの構成＞
　図２３は、初期化制御回路２１２（Ｌ）を実現するシフトレジスタの構成を示すブロック図である。但し、図２３には、４段分の構成のみを示している。上記第１の実施形態と同様、このシフトレジスタは複数個の第２単位回路２５によって構成され、各第２単位回路２５は、対応する初期化制御線ＤＩＳに接続されている。
　上記第１の実施形態（図１４参照）とは異なり、各第２単位回路２５には出力信号Ｑを出力するための出力端子が含まれていない。各第２単位回路２５から出力された初期化信号ＤＩＳは、対応する初期化制御線に印加されるとともにシフト信号Ｓとして次段に与えられる。
　＜２．３．２．２　第２単位回路の構成および動作＞
　図２４は、本実施形態における第２単位回路２５の構成を示す回路図である。図２４に示すように、第２単位回路２５は、１０個のトランジスタＭ２１～Ｍ３０と３個のキャパシタＣ２１～Ｃ２３とを備えている。トランジスタＭ２１～Ｍ３０は、全て、Ｐチャネル型のＬＴＰＳ－ＴＦＴである。なお、トランジスタＭ３０はデュアルゲート構造を有している。第２単位回路２５は、また、ハイレベルの電源電圧ＶＧＨを供給する第２のハイレベル電源線に接続された入力端子およびローレベルの電源電圧ＶＧＬを供給する第２のローレベル電源線に接続された入力端子のほか、３個の入力端子７１～７３および１個の出力端子７９を有している。図２４では、シフト信号Ｓを受け取るための入力端子に符号７１を付し、第１入力クロック信号ＣＫ１を受け取るための入力端子に符号７２を付し、第２入力クロック信号ＣＫ２を受け取るための入力端子に符号７３を付し、初期化信号ＤＩＳを出力するための出力端子に符号７９を付している。
　トランジスタＭ２５の制御端子、トランジスタＭ２６の制御端子、トランジスタＭ２９の第１導通端子、トランジスタＭ３０の第２導通端子、およびキャパシタＣ２２の第１電極は、第１内部ノードＮ２１を介して互いに接続されている。トランジスタＭ２１の制御端子、トランジスタＭ２３の第１導通端子、トランジスタＭ２４の第２導通端子、およびキャパシタＣ２１の第１電極は、第２内部ノードＮ２２を介して互いに接続されている。トランジスタＭ２２の制御端子、トランジスタＭ２４の制御端子、トランジスタＭ２７の第２導通端子、トランジスタＭ２８の第２導通端子、トランジスタＭ３０の制御端子、およびキャパシタＣ２３の第２電極は、第３内部ノードＮ２３を介して互いに接続されている。
　トランジスタＭ２１については、制御端子は第２内部ノードＮ２２に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は出力端子７９に接続されている。トランジスタＭ２２については、制御端子は第３内部ノードＮ２３に接続され、第１導通端子は出力端子７９に接続され、第２導通端子は第２のローレベル電源線に接続されている。トランジスタＭ２３については、制御端子は入力端子７３に接続され、第１導通端子は第２内部ノードＮ２２に接続され、第２導通端子はトランジスタＭ２５の第１導通端子に接続されている。トランジスタＭ２４については、制御端子は第３内部ノードＮ２３に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子は第２内部ノードＮ２２に接続されている。トランジスタＭ２５については、制御端子は第１内部ノードＮ２１に接続され、第１導通端子はトランジスタＭ２３の第２導通端子に接続され、第２導通端子は入力端子７３に接続されている。
　トランジスタＭ２６については、制御端子は第１内部ノードＮ２１に接続され、第１導通端子は第２のハイレベル電源線に接続され、第２導通端子はトランジスタＭ２７の第１導通端子に接続されている。トランジスタＭ２７については、制御端子は入力端子７３に接続され、第１導通端子はトランジスタＭ２６の第２導通端子に接続され、第２導通端子は第３内部ノードＮ２３に接続されている。トランジスタＭ２８については、制御端子は入力端子７２に接続され、第１導通端子は入力端子７１に接続され、第２導通端子は第３内部ノードＮ２３に接続されている。トランジスタＭ２９については、制御端子は入力端子７２に接続され、第１導通端子は第１内部ノードＮ２１に接続され、第２導通端子は第２のローレベル電源線に接続されている。トランジスタＭ３０については、制御端子は第３内部ノードＮ２３に接続され、第１導通端子は入力端子７２に接続され、第２導通端子は第１内部ノードＮ２１に接続されている。
　キャパシタＣ２１については、第１電極はトランジスタＭ２１の制御端子に接続され、第２電極はトランジスタＭ２１の第１導通端子に接続されている。キャパシタＣ２２については、第１電極はトランジスタＭ２５の制御端子に接続され、第２電極はトランジスタＭ２５の第１導通端子に接続されている。キャパシタＣ２３については、第１電極は入力端子７３に接続され、第２電極は第３内部ノードＮ２３に接続されている。
　なお、本実施形態においては、トランジスタＭ２１によって初期化信号立ち上げ制御トランジスタが実現され、トランジスタＭ２２によって初期化信号立ち下げ制御トランジスタが実現され、トランジスタＭ２３によって第２の第２内部ノード立ち下げ制御トランジスタが実現され、トランジスタＭ２４によって第２内部ノード立ち上げ制御トランジスタが実現され、トランジスタＭ２５によって第１の第２内部ノード立ち下げ制御トランジスタが実現され、トランジスタＭ２６によって第１の第３内部ノード制御トランジスタが実現され、トランジスタＭ２７によって第２の第３内部ノード制御トランジスタが実現され、トランジスタＭ２８によって入力制御トランジスタが実現され、トランジスタＭ２９によって第１内部ノード立ち下げ制御トランジスタが実現され、トランジスタＭ３０によって第１内部ノード立ち上げ制御トランジスタが実現されている。また、キャパシタＣ２１によって初期化信号立ち上げ制御キャパシタが実現され、キャパシタＣ２２によって第２内部ノード立ち下げ制御キャパシタが実現され、キャパシタＣ２３によって初期化信号立ち下げ制御キャパシタが実現されている。
　次に、図２５を参照しつつ、第２単位回路２５の動作について説明する。時刻ｔ５１の直前の時点には、シフト信号Ｓはハイレベル、第１入力クロック信号ＣＫ１はハイレベル、第２入力クロック信号ＣＫ２はハイレベル、第１内部ノードＮ２１の電位はローレベル、第２内部ノードＮ２２の電位はローレベル、第３内部ノードＮ２３の電位はハイレベル、初期化信号ＤＩＳはハイレベルである。
　時刻ｔ５１になると、シフト信号Ｓがハイレベルからローレベルに変化するとともに第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ２８がオン状態となり、第３内部ノードＮ２３の電位が低下する。第３内部ノードＮ２３の電位が低下することによって、トランジスタＭ２４がオン状態となる。これにより、第２内部ノードＮ２２の電位が上昇し、トランジスタＭ２１がオフ状態となる。また、第３内部ノードＮ２３の電位が低下するが、このときトランジスタＭ２２はオフ状態で維持される。また、時刻ｔ５１にトランジスタＭ３０がオン状態となるが、時刻ｔ５１～時刻ｔ５２の期間には第１入力クロック信号ＣＫ１がローレベルで維持されるので、第１内部ノードＮ２１の電位はローレベルで維持される。
　時刻ｔ５２になると、第１入力クロック信号ＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ２８およびトランジスタＭ２９がオフ状態となる。また、このときトランジスタＭ３０はオン状態であるので、第１内部ノードＮ２１の電位が上昇する。
　時刻ｔ５３になると、第２入力クロック信号ＣＫ２がハイレベルからローレベルに変化する。これにより、キャパシタＣ２３を介して第３内部ノードＮ２３の電位が更に低下し、トランジスタＭ２２がオン状態となる。その結果、出力端子７９の電位（初期化信号ＤＩＳの電位）が低下する。
　時刻ｔ５４になると、第２入力クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、キャパシタＣ２３を介して第３内部ノードＮ２３の電位が上昇し、トランジスタＭ２２がオフ状態となる。
　時刻ｔ５５になると、第１入力クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ２８およびトランジスタＭ２９がオン状態となる。また、時刻ｔ５５には、シフト信号Ｓがローレベルからハイレベルに変化する。以上より、第３内部ノードＮ２３の電位が上昇し、トランジスタＭ２４およびトランジスタＭ３０がオフ状態となる。また、第１内部ノードＮ２１の電位が低下する。これにより、トランジスタＭ２５がオン状態となる。
　時刻ｔ５６になると、第１入力クロック信号ＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ２８およびトランジスタＭ２９がオフ状態となる。
　時刻ｔ５７になると、第２入力クロック信号ＣＫ２がハイレベルからローレベルに変化する。これにより、トランジスタＭ２３がオン状態となる。このとき、トランジスタＭ２５はオン状態であって、トランジスタＭ２４はオフ状態である。以上より、第２内部ノードＮ２２の電位が低下し、トランジスタＭ２１がオン状態となる。その結果、出力端子７９の電位（初期化信号ＤＩＳの電位）が上昇する。
　時刻ｔ５７以降の期間には、時刻ｔ５１の直前の時点と同様、第１内部ノードＮ２１の電位はローレベルで維持され、第２内部ノードＮ２２の電位はローレベルで維持され、第３内部ノードＮ２３の電位はハイレベルで維持され、初期化信号ＤＩＳはハイレベルで維持される。
　＜２．４　ダブルソース方式に基づく動作＞
　以上を踏まえ、図２６を参照しつつ、ダブルソース方式に基づくゲートドライバ２１の動作について説明する。なお、ここでは、図２０に示した画素回路１１ａ，１１ｂ，１１ｃ，および１１ｄへのデータ信号の書き込みが行われる期間におけるゲートドライバ２１の動作に着目する。また、図２６に関し、符号８３を付した部分はｎ行目の画素回路１１に供給すべきデータ信号を表し、符号８４を付した部分は（ｎ＋１）行目の画素回路１１に供給すべきデータ信号を表している。
　時刻ｔ６１には、ゲートクロック信号ＧＣＫ３がハイレベルからローレベルに変化する。これにより、第２単位回路２５（ｎ）において、第３内部ノードＮ２３の電位が低下する。
　時刻ｔ６２には、ゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化する。これにより、第２単位回路２５（ｎ＋１）において、第３内部ノードＮ２３の電位が低下する。
　時刻ｔ６３には、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ）がハイレベルからローレベルへと変化する。これにより、ｎ行目の画素回路１１において、第１初期化トランジスタＴ１がオン状態となり、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、ｎ行目の画素回路１１の初期化が行われる。
　時刻ｔ６４には、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ＋１）がハイレベルからローレベルへと変化する。これにより、（ｎ＋１）行目の画素回路１１において、第１初期化トランジスタＴ１がオン状態となり、駆動トランジスタＴ４の制御端子の電圧が初期化される。すなわち、（ｎ＋１）行目の画素回路１１の初期化が行われる。
　時刻ｔ６５には、制御信号ＡＳＷ１がハイレベルからローレベルに変化する。これにより、時刻ｔ６６～時刻ｔ６８の期間にｎ行目の画素回路１１へのデータ信号の書き込みが行われるよう、ｎ行目の画素回路１１に接続されたソースバスラインＳＬがデータ信号に基づいて充電される。
　時刻ｔ６６には、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ）がローレベルからハイレベルへと変化する。これにより、ｎ行目の画素回路１１において、第１初期化トランジスタＴ１がオフ状態となる。また、ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、ｎ行目の画素回路１１において、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオン状態となる。ｎ行目の画素回路１１では、閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態となることによって、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介してデータ信号が保持キャパシタＣｓｔの第１電極に与えられ、第２初期化トランジスタＴ７がオン状態となることによって、有機ＥＬ素子１２のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。なお、書き込み制御信号ＳＣＡＮ（ｎ）は時刻ｔ６８までローレベルで維持される。従って、時刻ｔ６６から時刻ｔ６８までの期間をかけて、ｎ行目の画素回路１１へのデータ信号の書き込みが行われる。
　時刻ｔ６７には、制御信号ＡＳＷ２がハイレベルからローレベルに変化する。これにより、時刻ｔ６８～時刻ｔ６９の期間に（ｎ＋１）行目の画素回路１１へのデータ信号の書き込みが行われるよう、（ｎ＋１）行目の画素回路１１に接続されたソースバスラインＳＬがデータ信号に基づいて充電される。
　時刻ｔ６８には、ゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、ｎ行目の画素回路１１において、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオフ状態となり、データ信号の書き込みおよびアノード電圧の初期化が終了する。また、時刻ｔ６８には、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、初期化信号ＤＩＳ（ｎ＋１）がローレベルからハイレベルへと変化する。これにより、（ｎ＋１）行目の画素回路１１において、第１初期化トランジスタＴ１がオフ状態となる。また、ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ＋１）がハイレベルからローレベルに変化する。これにより、（ｎ＋１）行目の画素回路１１において、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオン状態となる。（ｎ＋１）行目の画素回路１１では、閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態となることによって、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介してデータ信号が保持キャパシタＣｓｔの第１電極に与えられ、第２初期化トランジスタＴ７がオン状態となることによって、有機ＥＬ素子１２のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。なお、書き込み制御信号ＳＣＡＮ（ｎ＋１）は時刻ｔ６９までローレベルで維持される。従って、時刻ｔ６８から時刻ｔ６９までの期間をかけて、（ｎ＋１）行目の画素回路１１へのデータ信号の書き込みが行われる。
　時刻ｔ６９には、ゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、書き込み制御信号ＳＣＡＮ（ｎ＋１）がローレベルからハイレベルに変化する。これにより、（ｎ＋１）行目の画素回路１１において、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオフ状態となり、データ信号の書き込みおよびアノード電圧の初期化が終了する。
　＜２．５　効果＞
　本実施形態においても、上記第１の実施形態と同様、額縁面積の増大や信頼性の低下を抑制しつつリフレッシュレートを高めることのできる有機ＥＬ表示装置が実現される。
　＜３．その他＞
　上記各実施形態では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されない。電流によって駆動される表示素子を用いた表示装置であれば、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも上記開示内容を適用することができる。
１０…表示部
１１…画素回路
１２…有機ＥＬ素子
２０…パネル駆動部
２１…ゲートドライバ
２２…発光制御回路（エミッションドライバ）
２４…第１単位回路（書き込み制御回路を実現するシフトレジスタの各段を構成する単位回路）
２５…第２単位回路（初期化制御回路を実現するシフトレジスタの各段を構成する単位回路）
３０…映像信号線駆動部
３１…ソースドライバ
３２…データ信号分配回路
２１１…書き込み制御回路
２１２…初期化制御回路
３２０…デマルチプレクサ
３２１…接続制御トランジスタ
ＤＩＳ…初期化制御線，初期化信号
ＳＣＡＮ…書き込み制御線，書き込み制御信号
ＥＭ…発光制御線，発光制御信号
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (15)

  1. 　電流によって駆動される表示素子を含む複数の画素回路を備えた表示装置であって、
    　第１方向に延びる複数の書き込み制御線と、前記第１方向に延びる複数の初期化制御線と、前記第１方向とは直交する第２方向に延びる複数のデータ信号線と、それぞれが少なくとも前記複数の書き込み制御線の１つと前記複数の初期化制御線の１つと前記複数のデータ信号線の１つとに対応するように設けられた前記複数の画素回路とを含む表示部と、
    　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
    　画素回路への前記データ信号の書き込みを制御する書き込み制御信号を前記複数の書き込み制御線に印加する書き込み制御回路と、
    　画素回路の初期化を制御する初期化信号を前記複数の初期化制御線に印加する初期化制御回路と
    を備え、
    　前記表示部の外側には、前記書き込み制御回路および前記初期化制御回路を配置するための領域として、前記第１方向についての前記表示部の一端側近傍の第１額縁領域と、前記第１方向についての前記表示部の他端側近傍の第２額縁領域とが設けられ、
    　前記書き込み制御回路は、
    　　偶数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第１額縁領域に配置された第１の書き込み制御回路と、
    　　偶数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第２額縁領域に配置された第２の書き込み制御回路と、
    　　奇数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第１額縁領域に配置された第３の書き込み制御回路と、
    　　奇数番目の書き込み制御線に前記書き込み制御信号を印加する、前記第２額縁領域に配置された第４の書き込み制御回路と
    からなり、
    　前記初期化制御回路は、
    　　偶数番目の初期化制御線に前記初期化信号を印加する、前記第１額縁領域に配置された第１の初期化制御回路と、
    　　奇数番目の初期化制御線に前記初期化信号を印加する、前記第２額縁領域に配置された第２の初期化制御回路と
    からなり、
    　前記第１の書き込み制御回路、前記第２の書き込み制御回路、前記第３の書き込み制御回路、および前記第４の書き込み制御回路のそれぞれに含まれるシフトレジスタの各段を構成する第１単位回路は、前記複数の書き込み制御線の１つに対応し、
    　前記第１単位回路は、複数のトランジスタを含み、
    　前記第１単位回路に含まれる前記複数のトランジスタは、全て、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
    　前記第１の初期化制御回路および前記第２の初期化制御回路のそれぞれに含まれるシフトレジスタの各段を構成する第２単位回路は、前記複数の初期化制御線の１つに対応し、
    　前記第２単位回路には、複数相のクロック信号の１つが第１入力クロック信号として与えられ、
    　前記第２単位回路は、前記第１入力クロック信号のパルスに基づいてシフト信号の値を取り込み、その取り込んだ値を前記第１入力クロック信号の次のパルスが生じるまで内部に保持し、内部に保持されている値に基づいて前記初期化信号を対応する初期化制御線に印加することを特徴とする、表示装置。
  2. 　前記第２方向に並べて配置された一列分の画素回路につき２本のデータ信号線が設けられ、
    　前記第２方向に並べて配置された２個の画素回路である第１画素回路および第２画素回路に関し、前記第１画素回路は前記２本のデータ信号線の一方に接続され、前記第２画素回路は前記２本のデータ信号線の他方に接続され、
    　前記複数のデータ信号線と前記データ信号線駆動回路との間に、前記データ信号線駆動回路の１つの出力端子につき当該出力端子とそれに対応する前記２本のデータ信号線との電気的な接続状態を制御するための２個の接続制御トランジスタを有する接続切換回路が設けられ、
    　前記接続切換回路では、２水平走査期間を１周期として、１周期内に前記２個の接続制御トランジスタが所定期間ずつ順次にオン状態となることを特徴とする、請求項１に記載の表示装置。
  3. 　前記表示素子の駆動用のハイレベル電源電圧を供給する第１のハイレベル電源線と、
    　前記表示素子の駆動用のローレベル電源電圧を供給する第１のローレベル電源線と、
    　初期化電圧を供給する初期化電源線と
    を更に備え、
    　各画素回路は、
    　　前記第１のハイレベル電源線と前記第１のローレベル電源線との間に設けられ、前記第１のハイレベル電源線側の第１端子と前記第１のローレベル電源線側の第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続され、他端が前記第１のハイレベル電源線に接続された保持キャパシタと
    　　前記複数の書き込み制御線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記複数の初期化制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　前記複数の初期化制御線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
    を含み、
    　前記閾値電圧補償トランジスタの制御端子に接続された初期化制御線と前記初期化トランジスタの制御端子に接続された初期化制御線とは異なり、
    　前記閾値電圧補償トランジスタと前記初期化トランジスタとは、酸化物半導体によりチャネル層が形成されたＮチャネル型の薄膜トランジスタであって、
    　前記駆動トランジスタと前記書き込み制御トランジスタとは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであって、
    　各画素回路への前記データ信号の書き込みは、前記初期化トランジスタの制御端子に接続された初期化制御線に印加されている初期化信号と前記閾値電圧補償トランジスタの制御端子に接続された初期化制御線に印加されている初期化信号とが順次にオフレベルからオンレベルへと変化した後、前記初期化トランジスタの制御端子に接続された初期化制御線に印加されている初期化信号がオンレベルからオフレベルへと変化してから前記閾値電圧補償トランジスタの制御端子に接続された初期化制御線に印加されている初期化信号がオンレベルからオフレベルへと変化するまでの期間中に前記書き込み制御トランジスタの制御端子に接続された書き込み制御線に印加されている書き込み制御信号が所定期間オンレベルで維持されることによって行われることを特徴とする、請求項１または２に記載の表示装置。
  4. 　前記表示部に配設され、前記第１方向に延びる複数の発光制御線と、
    　前記表示素子の発光を制御する発光制御信号を前記複数の発光制御線に印加する発光制御回路と
    を更に備え、
    　各画素回路は、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記第１のハイレベル電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと
    を更に含み、
    　前記電源供給制御トランジスタの制御端子に接続された発光制御線と前記発光制御トランジスタの制御端子に接続された発光制御線とは同じであって、
    　前記電源供給制御トランジスタと前記発光制御トランジスタとは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであることを特徴とする、請求項３に記載の表示装置。
  5. 　前記第２単位回路は、
    　　酸化物半導体によりチャネル層が形成されたＮチャネル型の薄膜トランジスタと、
    　　低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタと
    を含むことを特徴とする、請求項３または４に記載の表示装置。
  6. 　前記初期化制御回路用のハイレベル電源電圧を供給する第２のハイレベル電源線と、
    　前記初期化制御回路用のローレベル電源電圧を供給する第２のローレベル電源線と
    を更に備え、
    　前記第２単位回路は、
    　　第１内部ノードと、
    　　自段よりも前の段から出力されたシフト信号が与えられる入力端子と、
    　　対応する初期化制御線に前記初期化信号を出力する第１出力端子と、
    　　自段よりも後の段に与えるシフト信号を出力する第２出力端子と、
    　　前記第１入力クロック信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記入力端子に接続された第２導通端子とを有する入力制御トランジスタと、
    　　前記第１内部ノードに接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、前記第１出力端子に接続された第２導通端子とを有する初期化信号立ち上げ制御トランジスタと、
    　　前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第２のローレベル電源線に接続された第２導通端子とを有する初期化信号立ち下げ制御トランジスタと
    を含み、
    　前記入力制御トランジスタと前記初期化信号立ち上げ制御トランジスタとは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであって、
    　前記初期化信号立ち下げ制御トランジスタは、酸化物半導体によりチャネル層が形成されたＮチャネル型の薄膜トランジスタであることを特徴とする、請求項５に記載の表示装置。
  7. 　前記第２単位回路には、前記複数相のクロック信号のうち前記第１入力クロック信号に対して位相が１８０度遅れたクロック信号が第２入力クロック信号として与えられ、
    　前記第２単位回路は、
    　　第２内部ノードと、
    　　第３内部ノードと、
    　　前記第１出力端子に接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するシフト信号立ち上げ制御トランジスタと、
    　　前記第３内部ノードに接続された制御端子と、前記第２出力端子に接続された第１導通端子と、前記第２入力クロック信号が与えられる第２導通端子とを有するシフト信号立ち下げ制御トランジスタと、
    　　前記第１出力端子に接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、前記第２内部ノードに接続された第２導通端子とを有する第２内部ノード立ち上げ制御トランジスタと、
    　　前記第２入力クロック信号が与えられる制御端子と、前記第２内部ノードに接続された第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有する第２内部ノード立ち下げ制御トランジスタと、
    　　前記第２のローレベル電源線に接続された制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第３内部ノードに接続された第２導通端子とを有する分離トランジスタと、
    　　一端が前記シフト信号立ち下げ制御トランジスタの制御端子に接続され、他端が前記シフト信号立ち下げ制御トランジスタの第１導通端子に接続されたシフト信号立ち下げ制御キャパシタと
    を更に含み、
    　前記シフト信号立ち上げ制御トランジスタ、前記シフト信号立ち下げ制御トランジスタ、前記第２内部ノード立ち上げ制御トランジスタ、前記第２内部ノード立ち下げ制御トランジスタ、および前記分離トランジスタは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであることを特徴とする、請求項６に記載の表示装置。
  8. 　前記シフト信号立ち上げ制御トランジスタおよび前記シフト信号立ち下げ制御トランジスタのチャネル幅は、４マイクロメートル以下であることを特徴とする、請求項７に記載の表示装置。
  9. 　前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項３から８までのいずれか１項に記載の表示装置。
  10. 　前記表示素子の駆動用のハイレベル電源電圧を供給する第１のハイレベル電源線と、
    　前記表示素子の駆動用のローレベル電源電圧を供給する第１のローレベル電源線と、
    　初期化電圧を供給する初期化電源線と
    を更に備え、
    　各画素回路は、
    　　前記第１のハイレベル電源線と前記第１のローレベル電源線との間に設けられ、前記第１のハイレベル電源線側の第１端子と前記第１のローレベル電源線側の第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続され、他端が前記第１のハイレベル電源線に接続された保持キャパシタと
    　　前記複数の書き込み制御線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記複数の書き込み制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　前記複数の初期化制御線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
    を含み、
    　前記書き込み制御トランジスタの制御端子に接続された書き込み制御線と前記閾値電圧補償トランジスタの制御端子に接続された書き込み制御線とは同じであって、
    　前記駆動トランジスタ、前記書き込み制御トランジスタ、前記閾値電圧補償トランジスタ、および前記初期化トランジスタは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであって、
    　各画素回路への前記データ信号の書き込みは、前記初期化トランジスタの制御端子に接続された初期化制御線に印加されている初期化信号が所定期間オンレベルで維持された後に前記書き込み制御トランジスタの制御端子および前記閾値電圧補償トランジスタの制御端子に接続された書き込み制御線に印加されている書き込み制御信号が所定期間オンレベルで維持されることによって行われることを特徴とする、請求項１または２に記載の表示装置。
  11. 　前記表示部に配設され、前記第１方向に延びる複数の発光制御線と、
    　前記表示素子の発光を制御する発光制御信号を前記複数の発光制御線に印加する発光制御回路と
    を更に備え、
    　各画素回路は、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記第１のハイレベル電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと
    を更に含み、
    　前記電源供給制御トランジスタの制御端子に接続された発光制御線と前記発光制御トランジスタの制御端子に接続された発光制御線とは同じであって、
    　前記電源供給制御トランジスタと前記発光制御トランジスタとは、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであることを特徴とする、請求項１０に記載の表示装置。
  12. 　前記第２単位回路は、複数のトランジスタを含み、
    　前記第２単位回路に含まれる前記複数のトランジスタは、全て、低温ポリシリコンによりチャネル層が形成されたＰチャネル型の薄膜トランジスタであることを特徴とする、請求項１０または１１に記載の表示装置。
  13. 　前記初期化制御回路用のハイレベル電源電圧を供給する第２のハイレベル電源線と、
    　前記初期化制御回路用のローレベル電源電圧を供給する第２のローレベル電源線と
    を更に備え、
    　前記第２単位回路には、前記複数相のクロック信号のうち前記第１入力クロック信号に対して位相が１８０度遅れたクロック信号が第２入力クロック信号として与えられ、
    　前記第２単位回路は、
    　　第１内部ノードと、
    　　第２内部ノードと、
    　　第３内部ノードと、
    　　対応する初期化制御線に前記初期化信号を出力する出力端子と、
    　　自段よりも前の段から出力された初期化信号がシフト信号として与えられる入力端子と、
    　　前記第１入力クロック信号が与えられる制御端子と、前記入力端子に接続された第１導通端子と、前記第３内部ノードに接続された第２導通端子とを有する入力制御トランジスタと、
    　　前記第３内部ノードに接続された制御端子と、前記出力端子に接続された第１導通端子と、前記第２のローレベル電源線に接続された第２導通端子とを有する初期化信号立ち下げ制御トランジスタと、
    　　前記第２内部ノードに接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、前記出力端子に接続された第２導通端子とを有する初期化信号立ち上げ制御トランジスタと、
    　　前記第１内部ノードに接続された制御端子と、第１導通端子と、前記第２入力クロック信号が与えられる第２導通端子とを有する第１の第２内部ノード立ち下げ制御トランジスタと、
    　　前記第２入力クロック信号が与えられる制御端子と、前記第２内部ノードに接続された第１導通端子と、前記第１の第２内部ノード立ち下げ制御トランジスタの第１導通端子に接続された第２導通端子とを有する第２の第２内部ノード立ち下げ制御トランジスタと、
    　　前記第３内部ノードに接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、前記第２内部ノードに接続された第２導通端子とを有する第２内部ノード立ち上げ制御トランジスタと、
    　　一端に前記第２入力クロック信号が与えられ、他端が前記第３内部ノードに接続された初期化信号立ち下げ制御キャパシタと、
    　　一端が前記初期化信号立ち上げ制御トランジスタの制御端子に接続され、他端が前記初期化信号立ち上げ制御トランジスタの第１導通端子に接続された初期化信号立ち上げ制御キャパシタと、
    　　一端が前記第１の第２内部ノード立ち下げ制御トランジスタの制御端子に接続され、他端が前記第１の第２内部ノード立ち下げ制御トランジスタの第１導通端子に接続された第２内部ノード立ち下げ制御キャパシタと
    を含むことを特徴とする、請求項１２に記載の表示装置。
  14. 　前記第２単位回路は、
    　　前記第３内部ノードに接続された制御端子と、前記第１入力クロック信号が与えられる第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有する第１内部ノード立ち上げ制御トランジスタと、
    　　前記第１入力クロック信号が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第２のローレベル電源線に接続された第２導通端子とを有する第１内部ノード立ち下げ制御トランジスタと、
    　　前記第１内部ノードに接続された制御端子と、前記第２のハイレベル電源線に接続された第１導通端子と、第２導通端子とを有する第１の第３内部ノード制御トランジスタと、
    　　前記第２入力クロック信号が与えられる制御端子と、前記第１の第３内部ノード制御トランジスタの第２導通端子に接続された第１導通端子と、前記第３内部ノードに接続された第２導通端子とを有する第２の第３内部ノード制御トランジスタと
    を更に含むことを特徴とする、請求項１３に記載の表示装置。
  15. 　前記複数相のクロック信号は、第１クロック信号と、前記第１クロック信号に対して位相が９０度遅れた第２クロック信号と、前記第１クロック信号に対して位相が１８０度遅れた第３クロック信号と、前記第１クロック信号に対して位相が２７０度遅れた第４クロック信号とからなり、
    　前記第１クロック信号と前記第３クロック信号とは、前記第１の書き込み制御回路と前記第３の書き込み制御回路と前記第１の初期化制御回路とに与えられ、
    　前記第２クロック信号と前記第４クロック信号とは、前記第２の書き込み制御回路と前記第４の書き込み制御回路と前記第２の初期化制御回路とに与えられることを特徴とする、請求項１から１４までのいずれか１項に記載の表示装置。
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