WO2019186857A1 - 表示装置およびその駆動方法 - Google Patents

表示装置およびその駆動方法 Download PDF

Info

Publication number
WO2019186857A1
WO2019186857A1 PCT/JP2018/013094 JP2018013094W WO2019186857A1 WO 2019186857 A1 WO2019186857 A1 WO 2019186857A1 JP 2018013094 W JP2018013094 W JP 2018013094W WO 2019186857 A1 WO2019186857 A1 WO 2019186857A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
electrode
voltage
transistor
conduction terminal
Prior art date
Application number
PCT/JP2018/013094
Other languages
English (en)
French (fr)
Inventor
青司 梅澤
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to PCT/JP2018/013094 priority Critical patent/WO2019186857A1/ja
Priority to US16/977,413 priority patent/US11176882B2/en
Publication of WO2019186857A1 publication Critical patent/WO2019186857A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0238—Improving the black level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Definitions

  • the following disclosure relates to a display device, and more particularly to a display device including a display element driven by a current, such as an organic EL display device, and a driving method thereof.
  • organic EL element In recent years, an organic EL display device having a pixel circuit including an organic electroluminescence element (hereinafter referred to as “organic EL element”) has been put into practical use.
  • the organic EL element is a self-luminous display element that emits light with a luminance corresponding to the amount of current flowing therethrough.
  • An organic EL display device using an organic EL element that is a self-luminous display element can be easily reduced in thickness, power consumption, and brightness as compared with a liquid crystal display device that requires a backlight, a color filter, and the like. be able to. Accordingly, in recent years, organic EL display devices have been actively developed.
  • a TFT thin film transistor
  • driving transistor which is a transistor for controlling supply of current to an organic EL element.
  • TFTs tend to vary in their characteristics. Specifically, the threshold voltage tends to vary. When threshold voltage variations occur in the drive transistors provided in the display portion, luminance variations occur and display quality deteriorates. Thus, various processes (compensation processes) for compensating for variations in threshold voltage have been proposed.
  • an internal compensation method for performing compensation processing by providing a capacitor for holding threshold voltage information of the driving transistor in the pixel circuit, and an amount of current flowing through the driving transistor under a predetermined condition for example.
  • An external compensation method is known in which compensation processing is performed by measuring a circuit provided outside a pixel circuit and correcting a video signal based on the measurement result.
  • a configuration shown in FIG. 20 is known as a configuration of a pixel circuit of an organic EL display device that employs an internal compensation method for compensation processing.
  • 20 is assumed to be a pixel circuit located in the nth row.
  • the pixel circuit 90 includes one organic EL element OLED, seven transistors T91 to T97 (a driving transistor T91, a write control transistor T92, a power supply control transistor T93, a light emission control transistor T94, a threshold voltage compensation transistor T95, 1 initialization transistor T96, second initialization transistor T97) and one data holding capacitor C9.
  • the pixel circuit 90 is applied to the scanning signal line in the nth row.
  • a scanning signal G (n) is applied to the scanning signal line of the (n-1) th row, a light emission control signal EM (n) applied to the light emission control line of the nth row, And a data signal D is applied.
  • the write control transistor T92 and the threshold voltage compensation transistor T95 are turned on, and the power supply control transistor T93, the light emission control transistor T94, and the first initialization are performed.
  • Data writing (charging of the data holding capacitor C9 based on the data signal D) is performed by turning off the transistor T96 and the second initialization transistor T97.
  • a data voltage (voltage of the data signal D) is applied to one electrode of the data holding capacitor C9 through the driving transistor T91 as indicated by an arrow denoted by reference numeral 91 in FIG.
  • a high-level power supply voltage ELVDD is applied to the other electrode of C9, as shown by the arrow labeled 92 in FIG.
  • Vg Vdata ⁇ Vth (1)
  • Vdata is a data voltage
  • Vth is a threshold voltage (absolute value) of the drive transistor T91.
  • the write control transistor T92 and the threshold voltage compensation transistor T95 are changed to an off state, and the power supply control transistor T93 and the light emission control transistor T94 are changed to an on state, whereby a drive current is supplied to the organic EL element OLED. Ioled is supplied. Thereby, the organic EL element OLED emits light according to the magnitude of the drive current Ioled.
  • ⁇ is a constant
  • Vgs is a source-gate voltage of the driving transistor T91 (a value obtained by subtracting the gate voltage from the source voltage).
  • the source-gate voltage Vgs of the drive transistor T91 is expressed by the following equation (3).
  • Ioled ⁇ / 2 ⁇ (ELVDD ⁇ Vdata) 2 (4)
  • the above equation (4) does not include the term of the threshold voltage Vth. That is, regardless of the magnitude of the threshold voltage Vth of the drive transistor T91, the drive current Ioled corresponding to the magnitude of the data voltage Vdata is supplied to the organic EL element OLED. In this way, variations in the threshold voltage Vth of the drive transistor T91 are compensated.
  • Japanese Unexamined Patent Publication No. 2013-44847 discloses a compensation accuracy by changing the length of a mobility compensation period (a period for performing a process for compensating for the mobility of a driving transistor) according to a gradation level.
  • An invention of an organic EL display device with an improved display is disclosed.
  • a conventional organic EL display device an organic EL display device having the pixel circuit 90 configured as shown in FIG. 20
  • data is written at a high level at one end of the data holding capacitor C9. This is performed with the power supply voltage ELVDD being applied.
  • the magnitude of the high-level power supply voltage ELVDD varies depending on the display pattern and the pixel position. This is because the magnitude of the IR drop (voltage drop due to the product of the current I and the wiring resistance R) that affects the high-level power supply voltage ELVDD differs depending on the display pattern and pixel position. More specifically, since the amount of current I changes when the display pattern changes, the magnitude of the high-level power supply voltage ELVDD changes depending on the display pattern.
  • the magnitude of the wiring resistance R differs depending on the position of the pixel
  • the magnitude of the high-level power supply voltage ELVDD changes depending on the position of the pixel.
  • the luminance may be different even though the data voltage Vdata is the same.
  • the following disclosure aims to realize a current-driven display device that can compensate for variations in threshold voltage of drive transistors without causing variations in luminance.
  • Display devices include pixel circuits arranged in a matrix, first power supply lines to which a first power supply voltage is applied, and a voltage level lower than the first power supply voltage.
  • a display device comprising: The pixel circuit includes: A display element which is provided between the first power supply wiring and the second power supply wiring and emits light with a luminance corresponding to the amount of current supplied; A first capacitive element having a first electrode to which the third power supply voltage is applied during a data writing period and a second electrode to which the data voltage is applied during a data writing period; A control terminal provided in series with the display element between the first power supply line and the second power supply line, and connected to the second electrode of the first capacitor element, and the first power supply voltage is applied during a light emission period.
  • a drive transistor having a first conduction terminal and a second conduction terminal provided;
  • a second capacitive element having a first electrode connected to the first electrode of the first capacitive element and a second electrode connected to a first conduction terminal of the drive transistor;
  • a control terminal to which an active signal is given during the light emission period a first conduction terminal connected to the first electrode of the first capacitor element, and a second conduction terminal connected to the second electrode of the first capacitor element
  • a short-circuit control transistor
  • the driving method (of the display device) includes pixel circuits arranged in a matrix, first power supply wiring to which a first power supply voltage is applied, and the first power supply.
  • a display device comprising a data signal line
  • the pixel circuit includes: A display element which is provided between the first power supply wiring and the second power supply wiring and emits light with a luminance corresponding to the amount of current supplied; A first capacitive element having a first electrode and a second electrode; A control terminal provided in series with the display element between the first power supply line and the second power supply line, connected to the second electrode of the first capacitive element, a first conduction terminal, and a second conduction A drive transistor having a terminal; A second capacitive element having a first electrode connected to the first electrode of the first capacitive element and a second electrode connected to a first conduction terminal of the drive transistor; A short-circuit control transistor having a control terminal, a first conduction terminal connected to the first electrode of the first capacitance element, and a second conduction terminal connected to the second electrode of the first capacitance element;
  • the driving method is: A data writing step of applying the third power supply voltage to the first electrode of the first capacitive element and applying the data
  • the driving method (of the display device) includes pixel circuits arranged in a matrix, first power supply wiring to which a first power supply voltage is applied, and the first power supply.
  • a display device comprising a data signal line
  • the pixel circuit includes: A display element which is provided between the first power supply wiring and the second power supply wiring and emits light with a luminance corresponding to the amount of current supplied; A first capacitive element having a first electrode and a second electrode; A control terminal provided in series with the display element between the first power supply line and the second power supply line, connected to the second electrode of the first capacitive element, a first conduction terminal, and a second conduction A drive transistor having a terminal; A second capacitor having a first electrode connected to the first electrode of the first capacitor and a second electrode connected to a first conduction terminal of the drive transistor;
  • the driving method is: In a state where the first electrode and the second electrode of the first capacitor element are electrically disconnected and the first conduction terminal of the driving transistor and the first power supply wiring are electrically disconnected, A data writing step of electrically connecting the first electrode of one capacitive element and the third power supply wiring and electrically connecting the second electrode of the first capacitive element and the data signal line
  • the pixel circuit is provided with two capacitive elements (a first capacitive element and a second capacitive element).
  • a voltage corresponding to the data voltage and the threshold voltage of the driving transistor is held in the second capacitor element. That is, information on the threshold voltage of the driving transistor is retained.
  • the first electrode and the second electrode of the first capacitor element are short-circuited, and the first electrode of the second capacitor element that holds information on the threshold voltage of the drive transistor as described above is driven.
  • the control terminal of the transistor is electrically connected.
  • the display element when the display element emits light, the influence of the threshold voltage of the drive transistor is canceled, and a drive current having a magnitude corresponding to the data voltage is supplied to the display element. That is, variations in the threshold voltage of the driving transistor are compensated.
  • Data writing (charging of the first capacitor element and the second capacitor element) is performed based on the data voltage and the third power supply voltage.
  • the third power supply voltage does not contribute to the supply of the drive current to the display element, and therefore is hardly affected by the IR drop. Therefore, stable data can be written. As a result, the occurrence of variations in luminance when data is written based on the same data voltage is prevented.
  • a current-driven display device that can compensate for variations in threshold voltage of a driving transistor without causing variations in luminance is realized.
  • FIG. 2 is a circuit diagram illustrating a configuration of a pixel circuit in the first embodiment.
  • FIG. 4 is a diagram illustrating an arrangement example of reference voltage generation circuits in the first embodiment.
  • FIG. 6 is a diagram illustrating another arrangement example of the reference voltage generation circuit in the first embodiment.
  • 5 is a timing chart for explaining a driving method of the pixel circuit in the first embodiment.
  • FIG. 6 is a diagram for explaining an operation during a light emission period in the first embodiment.
  • FIG. 6 is a diagram for explaining an operation during a data writing period in the first embodiment.
  • FIG. 6 is a diagram for describing an operation during a light emission preparation period in the first embodiment.
  • FIG. 10 is a diagram for describing an operation during a light emission period in the second embodiment.
  • FIG. 10 is a diagram for describing an operation during an initialization period in the second embodiment.
  • FIG. 10 is a diagram for explaining an operation in a data writing period in the second embodiment.
  • it is a figure for demonstrating the operation
  • It is a figure for demonstrating presence of a parasitic capacitance.
  • FIG. 10 is a timing chart for explaining a driving method of a pixel circuit in the third embodiment.
  • FIG. 10 is a diagram for describing a state of a pixel circuit immediately after a scanning signal changes from a low level to a high level in the third embodiment.
  • it is a figure for demonstrating the state of the pixel circuit immediately after a control signal changes from a low level to a high level.
  • It is a circuit diagram which shows the structure of the conventional pixel circuit. It is a figure for demonstrating operation
  • i and j are integers of 2 or more, and n is an integer of 1 to i.
  • FIG. 2 is a block diagram showing the overall configuration of the organic EL display device according to the first embodiment.
  • the organic EL display device includes a display unit 100, a display control circuit 200, a gate driver 300, an emission driver 400, and a source driver 500.
  • the gate driver 300 and the emission driver 400 are provided in the organic EL panel, and the display control circuit 200 and the source driver 500 are provided on a substrate outside the organic EL panel.
  • the display unit 100 is provided with i scanning signal lines GL (1) to GL (i) and j data signal lines DL (1) to DL (j) orthogonal thereto.
  • the display unit 100 is provided with i light emission control lines EML (1) to EML (i) so as to correspond to the i scanning signal lines GL (1) to GL (i) on a one-to-one basis. It is installed.
  • the scanning signal lines GL (1) to GL (i) and the light emission control lines EML (1) to EML (i) are typically parallel to each other.
  • the display unit 100 further includes i ⁇ x so as to correspond to the intersections of the i scanning signal lines GL (1) to GL (i) and the j data signal lines DL (1) to DL (i).
  • j pixel circuits 10 are provided in a matrix. By providing i ⁇ j pixel circuits 10 in this way, a pixel matrix of i rows ⁇ j columns is formed in the display unit 100. A detailed configuration of the pixel circuit 10 will be described later.
  • Each pixel circuit 10 is fixedly supplied with three types of voltages (high level power supply voltage ELVDD, low level power supply voltage ELVSS, and reference voltage Vref) using a wiring (not shown).
  • the voltage level of the reference voltage Vref may be not less than the voltage level of the low level power supply voltage ELVSS and not more than the voltage level of the high level power supply voltage ELVDD.
  • first power supply wiring the wiring that transmits the high level power supply voltage ELVDD
  • the wiring that transmits the low level power supply voltage ELVSS is referred to as “second power supply wiring”
  • the wiring that transmits the reference voltage Vref is referred to as “reference”. This is called “power supply wiring”.
  • the high level power supply voltage ELVDD corresponds to the first power supply voltage
  • the low level power supply voltage ELVSS corresponds to the second power supply voltage
  • the reference voltage Vref corresponds to the third power supply voltage.
  • the reference voltage generation circuit 700 that generates the reference voltage Vref may be provided in the vicinity of the gate driver 300 in the organic EL panel 6 (provided in the vicinity of the emission driver 400). Is also good). Further, for example, as shown in FIG. 4, a reference voltage generation circuit 800 is provided on a substrate different from the substrate constituting the organic EL panel 6, and the reference voltage Vref is supplied into the pixel circuit via the terminal unit 60. You may do it.
  • the display control circuit 200 receives an input image signal DIN and a timing signal group (horizontal synchronization signal, vertical synchronization signal, etc.) TG sent from the outside, and controls a digital video signal DV and a gate control signal for controlling the operation of the gate driver 300.
  • GCTL an emission driver control signal EMCTL for controlling the operation of the emission driver 400
  • a source control signal SCTL for controlling the operation of the source driver 500 are output.
  • the gate control signal GCTL and the emission driver control signal EMCTL include a start pulse signal and a clock signal, respectively.
  • the source control signal SCTL includes a start pulse signal (source start pulse signal), a clock signal (source clock signal), a latch strobe signal, and the like.
  • the gate driver 300 is connected to i scanning signal lines GL (1) to GL (i).
  • the gate driver 300 includes a shift register and a logic circuit.
  • the gate driver 300 drives i scanning signal lines GL (1) to GL (i) based on the gate control signal GCTL output from the display control circuit 200. More specifically, the gate driver 300 sequentially selects one scanning signal line from among the i scanning signal lines GL (1) to GL (i), and an active scanning signal with respect to the selected scanning signal line. (In this embodiment, a low-level scanning signal) is applied.
  • the emission driver 400 is connected to i emission control lines EML (1) to EML (i).
  • the emission driver 400 includes a shift register and a logic circuit.
  • the emission driver 400 drives i emission control lines EML (1) to EML (i) based on the emission driver control signal EMCTL output from the display control circuit 200. More specifically, the emission driver 400 sequentially selects one light emission control line from among the i light emission control lines EML (1) to EML (i), and performs active light emission control with respect to the selected light emission control line.
  • a signal in this embodiment, a low-level light emission control signal
  • the source driver 500 is connected to j data signal lines DL (1) to DL (j).
  • the source driver 500 receives the digital video signal DV and the source control signal SCTL output from the display control circuit 200, and applies data signals to the j data signal lines DL (1) to DL (j).
  • the source driver 500 includes a j-bit shift register (not shown), a sampling circuit, a latch circuit, and j D / A converters.
  • the shift register has j registers connected in cascade. The shift register sequentially transfers pulses of the source start pulse signal supplied to the first stage register from the input end to the output end based on the source clock signal. In response to this pulse transfer, sampling pulses are output from each stage of the shift register. Based on the sampling pulse, the sampling circuit stores the digital video signal DV.
  • the latch circuit captures and holds the digital video signal DV for one row stored in the sampling circuit in accordance with the latch strobe signal.
  • the D / A converter is provided to correspond to each data signal line DL (1) to DL (j).
  • the D / A converter converts the digital video signal DV held in the latch circuit into an analog voltage.
  • the converted analog voltage is applied simultaneously to all the data signal lines DL (1) to DL (j) as data signals.
  • the scanning signal applied to the scanning signal line GL (n) in the nth row is denoted by the reference symbol G (n), and the emission control signal applied to the emission control line EML (n) in the nth row. Is denoted by a symbol EM (n).
  • This pixel circuit 10 includes one organic EL element OLED as a display element and six transistors (a first write control transistor T1, a second write control transistor T2, a drive transistor T3, a light emission control transistor T4, a short circuit).
  • the control transistor T5 and the discharge control transistor T6) and two capacitive elements (first capacitor C1 and second capacitor C2) are included.
  • Each of the six transistors is a p-channel thin film transistor.
  • the higher one of the drain and the source is called a source.
  • the potentials of two terminals other than the gate terminal are included. In some cases, the height relationship between the two is switched depending on the state. Therefore, regarding the transistor in the pixel circuit 10, in the following description, one of the two terminals other than the gate terminal is referred to as a “first conduction terminal” and the other is referred to as a “second conduction terminal”.
  • the second conduction terminal of the second write control transistor T2, the first conduction terminal of the short-circuit control transistor T5, the first electrode of the first capacitor C1, and the first electrode of the second capacitor C2 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “first node”.
  • the first node is denoted by reference numeral N1.
  • the second conduction terminal of the first write control transistor T1, the gate terminal of the drive transistor T3, the second conduction terminal of the short-circuit control transistor T5, and the second electrode of the first capacitor C1 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “second node”.
  • the second node is denoted by reference numeral N2.
  • the first conduction terminal of the drive transistor T3, the second conduction terminal of the light emission control transistor T4, and the second electrode of the second capacitor C2 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “third node”.
  • the third node is denoted by reference numeral N3.
  • the gate terminal is connected to the scanning signal line GL (n) and the gate terminal of the second write control transistor T2, and the first conduction terminal is a data signal line for transmitting the data signal D.
  • the second conduction terminal is connected to the second node N2.
  • the gate terminal is connected to the scanning signal line GL (n) and the gate terminal of the first write control transistor T1
  • the first conduction terminal is connected to the reference power supply line
  • the second The conduction terminal is connected to the first node N1.
  • the gate terminal is connected to the second node N2
  • the first conduction terminal is connected to the third node N3
  • the second conduction terminal is the first conduction terminal of the discharge control transistor T6 and the organic EL element OLED. Connected to the anode terminal.
  • the gate terminal is connected to the light emission control line EML (n), the first conduction terminal is connected to the first power supply wiring, and the second conduction terminal is connected to the third node N3.
  • the gate terminal is connected to the light emission control line EML (n)
  • the first conduction terminal is connected to the first node N1
  • the second conduction terminal is connected to the second node N2.
  • the gate terminal is connected to a control line that transmits a logic inversion signal of the light emission control signal EM (n)
  • the first conduction terminal is the second conduction terminal of the drive transistor T3, and the anode of the organic EL element OLED.
  • the second conduction terminal is connected to the cathode terminal of the organic EL element OLED and the second power supply wiring.
  • the first electrode is connected to the first node N1, and the second electrode is connected to the second node N2.
  • the first electrode is connected to the first node N1, and the second electrode is connected to the third node N3.
  • the first capacitor C1 and the second capacitor C2 are provided in series between the gate terminal and the first conduction terminal of the drive transistor T3.
  • the anode terminal is connected to the second conduction terminal of the drive transistor T3 and the first conduction terminal of the discharge control transistor T6, and the cathode terminal is connected to the second conduction terminal of the discharge control transistor T6 and the second power supply wiring. And connected to.
  • the capacitance value of the first capacitor C1 is also represented by the symbol C1
  • the capacitance value of the second capacitor C2 is also represented by the symbol C2.
  • the scanning signal line in the n-th row is connected to the gate terminal of the first writing control transistor T1 and the gate terminal of the second writing control transistor T2.
  • a scanning signal G (n) to be applied to GL (n) is given and applied to the light emission control line EML (n) of the nth row at the gate terminal of the light emission control transistor T4 and the gate terminal of the short circuit control transistor T5.
  • the light emission control signal EM (n) is given, and the logic inversion signal of the light emission control signal EM (n) is given to the gate terminal of the discharge control transistor T6.
  • a data voltage (voltage of the data signal D) Vdata is applied to the first conduction terminal of the first write control transistor T1, and a reference voltage Vref is applied to the first conduction terminal of the second write control transistor T2.
  • a high level power supply voltage ELVDD is applied to the first conduction terminal of the light emission control transistor T4
  • a low level power supply voltage ELVSS is applied to the second conduction terminal of the discharge control transistor T6 and the cathode terminal of the organic EL element OLED.
  • a first capacitor element is realized by the first capacitor C1
  • a second capacitor element is realized by the second capacitor C2.
  • FIG. 5 is a timing chart for explaining a driving method of the pixel circuit (pixel circuit shown in FIG. 1) 10 located in the n-th row.
  • V1 represents the potential of the first node N1
  • V2 represents the potential of the second node N2
  • V3 represents the potential of the third node N3.
  • the period before time t11 and the period after time t14 are light emission periods for the pixel circuit 10 located in the nth row
  • the period from time t11 to time t14 is a non-light emission period for the pixel circuit 10 located in the nth row. It is.
  • a period during which the first capacitor C1 and the second capacitor C2 are charged based on the data voltage Vdata in the non-light emitting period is referred to as a “data writing period”.
  • the period other than the data writing period (period from time t12 to time t14) in the period is referred to as “light emission preparation period”.
  • light emission preparation period For the data voltage Vdata in FIG. 5, a period during which a desired voltage for the pixel circuit 10 located in the nth row is applied to the data signal line DL is indicated by a shaded portion.
  • the light emission control signal EM (n) is at a low level
  • the scanning signal G (n) is at a high level.
  • the light emission control transistor T4 and the short-circuit control transistor T5 are in the on state
  • the first write control transistor T1, the second write control transistor T2, and the discharge control transistor T6 are off. It is in a state.
  • a drive current having a magnitude corresponding to the voltage between the first conduction terminal and the gate terminal of the drive transistor T3 is supplied to the organic EL element OLED, and the organic EL element OLED emits light.
  • the potential V1 of the first node N1 and the potential V2 of the second node N2 are potentials corresponding to the data voltage Vdata in the data writing period of the previous frame
  • the potential V3 of the third node N3 is the high level power supply voltage ELVDD. The potential is based on.
  • the voltage level of the data voltage Vdata becomes a desired voltage level for the pixel circuit 10 located in the nth row.
  • the voltage level of the light emission control signal EM (n) and the voltage level of the scanning signal G (n) do not change.
  • the reason why the voltage level of the data voltage Vdata is changed slightly before the time t11 when the voltage level of the light emission control signal EM (n) and the voltage level of the scanning signal G (n) change is the first in the data writing period. This is to increase the charging rate of the capacitor C1 and the second capacitor C2.
  • the light emission control signal EM (n) changes from the low level to the high level.
  • the light emission control transistor T4 and the short circuit control transistor T5 are turned off, and the discharge control transistor T6 is turned on.
  • the light emission control transistor T4 is turned off, the supply of the drive current to the organic EL element OLED is cut off, and the organic EL element OLED enters a non-light emitting state (light-off state).
  • the short-circuit control transistor T5 is turned off, the first node N1 and the second node N2 are electrically disconnected.
  • the scanning signal G (n) changes from the high level to the low level.
  • the first write control transistor T1 and the second write control transistor T2 are turned on.
  • the data voltage Vdata is applied to the second node N2
  • the reference voltage Vref is applied to the first node N1. It is done.
  • the potential of the first node N1 changes toward the potential based on the reference voltage Vref
  • the potential of the second node N2 changes toward the potential based on the data voltage Vdata.
  • the drive transistor T3 and the discharge control transistor T6 from the third node N3 as indicated by an arrow denoted by reference numeral 11 in FIG.
  • the potential of the third node N3 decreases. Specifically, until the difference between the potential V2 of the second node N2 and the potential V3 of the third node N3 becomes equal to the threshold voltage Vth of the drive transistor T3 (provided that “V2 ⁇ V3”), the third node N3 The potential V3 decreases. As a result, the potential V3 of the third node N3 becomes “Vdata + Vth”.
  • the scanning signal G (n) changes from the low level to the high level.
  • the first write control transistor T1 and the second write control transistor T2 are turned off.
  • the state in which the charge Q (N1) a represented by the above equation (8) is accumulated in the first node N1 is maintained and the charge represented by the above equation (9) is maintained at the second node N2.
  • the state in which Q (N2) a is accumulated is maintained.
  • the voltage level of the data voltage Vdata becomes a desired voltage level for the pixel circuit 10 located in the (n + 1) th row.
  • the light emission control signal EM (n) changes from the high level to the low level.
  • the light emission control transistor T4 and the short-circuit control transistor T5 are turned on, and the discharge control transistor T6 is turned off.
  • the short-circuit control transistor T5 is turned on, the first node N1 and the second node N2 are short-circuited.
  • the potential V1 of the first node N1 is equal to the potential V2 of the second node N2. Accordingly, the charge Q (C1) 1b accumulated on the first electrode side (first node N1 side) of the first capacitor C1 and the charge accumulated on the second electrode side (second node N2 side) of the first capacitor C1.
  • Q (C1) 2b is all zero. Further, when the gate voltage of the driving transistor T3 (the potential V2 of the second node N2) in the light emission period is expressed as Vout, the charge Q (C2) accumulated on the first electrode side (first node N1 side) of the second capacitor C2. ) 1b has the size indicated by the following equation (10).
  • the charge Q (N1) b stored in the first node N1 has a magnitude indicated by the following equation (11), and the charge Q (N2) b stored in the second node N2 is It becomes a size shown by Formula (12).
  • the expression (17) does not include a term of the threshold voltage Vth. That is, regardless of the magnitude of the threshold voltage Vth of the drive transistor T3, the drive current Ioled corresponding to the magnitude of the data voltage Vdata is supplied to the organic EL element OLED. Therefore, variations in the threshold voltage Vth of the drive transistor T3 are compensated.
  • the second capacitor C2 has the data voltage Vdata and the driving transistor T3. It functions to hold a voltage corresponding to the threshold voltage Vth. In order to compensate for the variation in the threshold voltage Vth of the driving transistor T3, it is necessary to reliably hold the voltage written in the second capacitor C2. Therefore, it is preferable to make the capacitance value of the second capacitor C2 larger than the capacitance value of the first capacitor C1 so that the discharge of the electric charge accumulated in the second capacitor C2 is prevented.
  • the operation performed during the period from time t11 to time t12 corresponds to the data writing step
  • the operation performed during the period before time t11 and the period after time t14 corresponds to the light emission step.
  • the pixel circuit 10 is provided with two capacitors (a first capacitor C1 and a second capacitor C2).
  • a voltage corresponding to the data voltage Vdata and the threshold voltage Vth of the driving transistor T3 is held in the second capacitor C2. That is, information on the threshold voltage Vth of the driving transistor T3 is held.
  • the first electrode and the second electrode of the first capacitor C1 are short-circuited, and the first electrode of the second capacitor C2 that retains the information on the threshold voltage Vth of the drive transistor T3 as described above. Are electrically connected to the gate terminal of the drive transistor T3.
  • the organic EL element OLED emits light
  • the influence of the threshold voltage Vth is canceled, and a driving current having a magnitude corresponding to the data voltage Vdata is supplied to the organic EL element OLED. That is, the variation in the threshold voltage Vth of the drive transistor T3 is compensated.
  • Data writing (charging of the first capacitor C1 and the second capacitor C2) is performed based on the data voltage Vdata and the reference voltage Vref.
  • the reference voltage Vref does not contribute to the supply of the drive current to the organic EL element OLED, and is hardly affected by the IR drop. Therefore, stable data can be written.
  • an organic EL display device that can compensate for variations in the threshold voltage Vth of the drive transistor T3 without causing variations in luminance is realized.
  • the first capacitor C1 (see FIG. 1) is provided between the first node N1 and the second node N2 in the pixel circuit 10.
  • the first capacitor C1 is not necessarily provided. Accordingly, it is possible to employ the pixel circuit 10 having a configuration in which the first capacitor C1 is removed from the configuration shown in FIG. In this case, only one capacitor (second capacitor C2) is provided in the pixel circuit 10 as a capacitive element.
  • Second Embodiment> Overall configuration> The overall configuration in the present embodiment is substantially the same as the overall configuration in the first embodiment (see FIG. 2).
  • the initialization voltage Vini is a pixel having a fixed voltage level in addition to the above three types of voltages (high level power supply voltage ELVDD, low level power supply voltage ELVSS, and reference voltage Vref). It is supplied to the circuit 10.
  • the initialization voltage Vini is a voltage for initializing the internal state of the pixel circuit 10.
  • the wiring for transmitting the initialization voltage Vini is referred to as “initialization power supply wiring”.
  • the initialization voltage Vini can be used as the reference voltage Vref.
  • the pixel circuit 10 includes one organic EL element OLED as a display element and nine transistors (first write control transistor T1, second write control transistor T2, and drive transistor T3. , A light emission control transistor T4, a short-circuit control transistor T5, a discharge control transistor T6, a first initialization transistor T7, a second initialization transistor T8, and an initialization control transistor T9), and two capacitance elements (first capacitor) C1 and a second capacitor C2).
  • the pixel circuit 10 in the present embodiment is provided with a first initialization transistor T7, a second initialization transistor T8, and an initialization control transistor T9 in addition to the components in the first embodiment. Yes.
  • differences from the first embodiment will be mainly described.
  • the gate terminal is connected to the scanning signal line GL (n ⁇ 1), the first conduction terminal is connected to the second node N2, and the second conduction terminal is the second initialization transistor. It is connected to the second conduction terminal of T8 and the initialization power supply wiring.
  • the gate terminal is connected to the scanning signal line GL (n)
  • the first conduction terminal is connected to the second conduction terminal of the initialization control transistor T9 and the anode terminal of the organic EL element OLED.
  • the second conduction terminal is connected to the second conduction terminal of the first initialization transistor T7 and the initialization power supply wiring.
  • the gate terminal is connected to the light emission control line EML (n ⁇ 1), and the first conduction terminal is connected to the second conduction terminal of the drive transistor T3 and the first conduction terminal of the discharge control transistor T6.
  • the second conduction terminal is connected to the first conduction terminal of the second initialization transistor T8 and the anode terminal of the organic EL element OLED.
  • the gate terminal of the initialization control transistor T9 may be connected to the scanning signal line GL (n ⁇ 1).
  • the second conduction terminal of the drive transistor T3 is connected to the first conduction terminal of the discharge control transistor T6 and the first conduction terminal of the initialization control transistor T9, and the first conduction terminal of the discharge control transistor T6 is driven.
  • the second conduction terminal of the transistor T3 is connected to the first conduction terminal of the initialization control transistor T9, and the anode terminal of the organic EL element OLED is the first conduction terminal of the second initialization transistor T8 and the first conduction terminal of the initialization control transistor T9. It is connected to 2 conduction terminals.
  • the gate terminal of the first initialization transistor T7 is connected to the scanning signal line GL (n ⁇ 1) in the (n ⁇ 1) th row.
  • An applied scanning signal G (n ⁇ 1) is given, and the gate terminal of the first write control transistor T1, the gate terminal of the second write control transistor T2, and the gate terminal of the second initialization transistor T8 are supplied to A scanning signal G (n) applied to the scanning signal line GL (n) in the n-th row is given, and the emission control line EML (n ⁇ ) in the (n ⁇ 1) -th row is connected to the gate terminal of the initialization control transistor T9.
  • An applied light emission control signal EM (n ⁇ 1) is given, and the light emission control transistor E4 (n) is applied to the gate terminal of the light emission control transistor T4 and the gate terminal of the short circuit control transistor T5.
  • Departure Control signal EM (n) is given, the logic inversion signal of the light emission control signal EM (n) is applied to a gate terminal of the discharge control transistor T6.
  • a data voltage (voltage of the data signal D) Vdata is applied to the first conduction terminal of the first write control transistor T1, and a reference voltage Vref is applied to the first conduction terminal of the second write control transistor T2. .
  • a high level power supply voltage ELVDD is applied to the first conduction terminal of the light emission control transistor T4, and a low level power supply voltage ELVSS is applied to the second conduction terminal of the discharge control transistor T6 and the cathode terminal of the organic EL element OLED.
  • the initialization voltage Vini is applied to the second conduction terminal of the first initialization transistor T7 and the second conduction terminal of the second initialization transistor T8.
  • FIG. 10 is a timing chart for explaining a driving method of the pixel circuit (pixel circuit shown in FIG. 9) 10 located in the n-th row.
  • a period before time t20 and a period after time t26 are light emission periods for the pixel circuit 10 located in the nth row, and a period from time t20 to time t26 is a non-light emission period for the pixel circuit 10 located in the nth row. It is.
  • the non-light emission period the period from time t20 to time t21 is an initialization period
  • the period from time t23 to time t24 is data writing
  • the period from time t24 to time t26 is a light emission preparation period.
  • the initialization period here refers to a period in which the gate voltage of the drive transistor T3 (the potential V2 of the second node N2) is initialized.
  • the light emission control signal EM (n-1) is low level
  • the light emission control signal EM (n) is low level
  • the scanning signal G (n-1) is high level
  • the scanning signal G (n) Is at a high level.
  • the light emission control transistor T4, the short-circuit control transistor T5, and the initialization control transistor T9 are in the on state
  • the discharge control transistor T6, the first initialization transistor T7, and the second initialization transistor T8 are in an off state.
  • a drive current having a magnitude corresponding to the voltage between the first conduction terminal and the gate terminal of the drive transistor T3 is supplied to the organic EL element OLED, and the organic EL element OLED emits light.
  • the potential V1 of the first node N1 and the potential V2 of the second node N2 are potentials corresponding to the data voltage Vdata in the data writing period of the previous frame
  • the potential V3 of the third node N3 is the high level power supply voltage ELVDD. The potential is based on.
  • the initialization control transistor T9 is turned off, and the first initialization transistor T7 is turned on.
  • the initialization control transistor T9 is turned off, the supply of drive current to the organic EL element OLED is cut off, and the organic EL element OLED enters a non-light emitting state (light-off state).
  • the first initialization transistor T7 is turned on, the initialization voltage Vini is applied to the second node N2.
  • the short circuit control transistor T5 since the short circuit control transistor T5 is in an on state, the first node N1 and the second node N2 are in a short circuit state. Therefore, the initialization voltage Vini is also applied to the first node N1. As described above, in the initialization period, the potential V1 of the first node N1 and the potential V2 of the second node N2 change toward the potential based on the initialization voltage Vini. In this way, the gate voltage of the drive transistor T3 is initialized in the initialization period.
  • the scanning signal G (n-1) changes from the low level to the high level.
  • the first initialization transistor T7 is turned off, and the supply of the initialization voltage Vini to the first node N1 and the second node N2 is completed.
  • the voltage level of the data voltage Vdata becomes a desired voltage level for the pixel circuit 10 located in the nth row.
  • the light emission control signal EM (n) changes from the low level to the high level.
  • the light emission control transistor T4 and the short-circuit control transistor T5 are turned off, and the discharge control transistor T6 is turned on. Since the light emission control transistor T4 is turned off, the state where the supply of the drive current to the organic EL element OLED is cut off is maintained. Further, when the short-circuit control transistor T5 is turned off, the first node N1 and the second node N2 are electrically disconnected.
  • the scanning signal G (n) changes from the high level to the low level.
  • the first write control transistor T1, the second write control transistor T2, and the second initialization transistor T8 are turned on.
  • the second initialization transistor T8 is turned on, the initialization voltage Vini is applied to the anode terminal of the organic EL element OLED.
  • the anode voltage of the organic EL element OLED is initialized in the data writing period.
  • the first write control transistor T1 is turned on, the data voltage Vdata is applied to the second node N2, and when the second write control transistor T2 is turned on, the reference voltage Vref is applied to the first node N1. Is given.
  • the potential of the first node N1 changes toward the potential based on the reference voltage Vref
  • the potential of the second node N2 changes toward the potential based on the data voltage Vdata.
  • the charge Q (C1) 1a shown in the above equation (5) is accumulated on the first electrode side (first node N1 side) of the first capacitor C1, and the second electrode side (second second) of the first capacitor C1.
  • Charge Q (C1) 2a expressed by the above equation (6) is accumulated on the node N2 side.
  • the drive transistor T3 and the discharge control transistor T6 from the third node N3 as indicated by an arrow denoted by reference numeral 12 in FIG.
  • the potential of the third node N3 decreases. Specifically, until the difference between the potential V2 of the second node N2 and the potential V3 of the third node N3 becomes equal to the threshold voltage Vth of the drive transistor T3 (provided that “V2 ⁇ V3”), the third node N3 The potential V3 decreases. As a result, the potential V3 of the third node N3 becomes “Vdata + Vth”.
  • the charge Q (C2) 1a expressed by the above equation (7) is accumulated on the first electrode side (first node N1 side) of the second capacitor C2.
  • the charge Q (N1) a expressed by the above equation (8) is accumulated in the first node N1, and the charge Q expressed by the above equation (9) is stored in the second node N2.
  • (N2) a is accumulated.
  • the scanning signal G (n) changes from the low level to the high level.
  • the first write control transistor T1, the second write control transistor T2, and the second initialization transistor T8 are turned off.
  • the second initialization transistor T8 is turned off, the supply of the initialization voltage Vini to the anode terminal of the organic EL element OLED is completed.
  • the charge accumulated in the first capacitor C1 does not change. Therefore, in the light emission preparation period, the state in which the charge Q (N1) a represented by the above equation (8) is accumulated in the first node N1 is maintained and the charge represented by the above equation (9) is maintained at the second node N2.
  • the light emission control signal EM (n) changes from the high level to the low level.
  • the light emission control transistor T4 and the short-circuit control transistor T5 are turned on, and the discharge control transistor T6 is turned off.
  • the short-circuit control transistor T5 is turned on, the first node N1 and the second node N2 are short-circuited.
  • the potential V1 of the first node N1 is equal to the potential V2 of the second node N2.
  • Q (C1) 2b is all zero.
  • the charge Q (C2) 1b accumulated on the first electrode side (first node N1 side) of the second capacitor C2 has a magnitude represented by the above equation (10).
  • the first write control transistor T1 and the second write control transistor T2 are in the off state. Therefore, similarly to the first embodiment, the drive current Ioled in the light emission period is obtained by the above equation (17).
  • the expression (17) does not include a term of the threshold voltage Vth. That is, regardless of the magnitude of the threshold voltage Vth of the drive transistor T3, the drive current Ioled corresponding to the magnitude of the data voltage Vdata is supplied to the organic EL element OLED. Therefore, variations in the threshold voltage Vth of the drive transistor T3 are compensated.
  • the operation performed during the period from time t20 to time t21 corresponds to the initialization step
  • the operation performed during the period from time t23 to time t24 corresponds to the data writing step, and before time t20.
  • the operation performed in the period and the period after time t26 corresponds to the light emission step.
  • this embodiment also realizes an organic EL display device that can compensate for variations in the threshold voltage Vth of the drive transistor T3 without causing variations in luminance.
  • the gate voltage of the drive transistor T3 (the potential V2 of the second node N2) is initialized before data is written, and the anode voltage is initialized before the light emission of the organic EL element OLED. It becomes. Thereby, the influence of the data voltage Vdata of the previous frame is canceled, and the display quality is improved.
  • the pixel circuit 10 having a configuration in which the first capacitor C1 is removed from the configuration illustrated in FIG. 9 may be employed.
  • the overall configuration in the present embodiment is substantially the same as the overall configuration in the first embodiment (see FIG. 2).
  • i control lines are arranged on the display unit 100 so as to correspond to the i scanning signal lines GL (1) to GL (i) on a one-to-one basis.
  • a control line driver for driving the control lines is provided in the vicinity of the gate driver 300.
  • a control signal is given to the i control lines from the control line driver.
  • the control signal given to the control line in the nth row is denoted by reference symbol G ′ (n).
  • FIG. 16 is a circuit diagram showing a configuration of the pixel circuit 10 in the present embodiment.
  • the gate terminal of the second write control transistor T2 is connected to a control line to which a control signal G ′ (n) is applied. Therefore, in this embodiment, the scanning signal G (n) is given to the gate terminal of the first write control transistor T1, and the control signal G ′ (n) is given to the gate terminal of the second write control transistor T2. Given.
  • FIG. 17 is a timing chart for explaining a driving method of the pixel circuit (pixel circuit shown in FIG. 16) 10 located in the n-th row.
  • the period before time t31 and the period after time t35 are light emission periods for the pixel circuit 10 located in the nth row, and the period from time t31 to time t35 is a non-light emission period for the pixel circuit 10 located in the nth row. It is.
  • the scanning signal G (n) changes from the low level to the high level.
  • the first write control transistor T1 is turned off.
  • the second write control transistor T2 is maintained in the ON state.
  • the potential V2 of the second node N2 tends to rise as described above due to the presence of the parasitic capacitance Cpara (see FIG. 15) of the first write control transistor T1, but the second write control transistor T2 Is in the ON state, the potential V1 of the first node N1 is fixed to a potential based on the reference voltage Vref, and charge can be released to the reference power supply wiring via the first capacitor C1. Therefore, during the light emission preparation period, the potential V2 of the second node N2 is maintained at a potential based on the data voltage Vdata.
  • the voltage level of the data voltage Vdata becomes a desired voltage level for the pixel circuit 10 located in the (n + 1) th row.
  • the control signal G ′ (n) changes from the low level to the high level.
  • the second write control transistor T2 is turned off.
  • the first electrode of the first capacitor C1 and the reference power supply wiring are connected. It is in an electrically disconnected state.
  • an operation similar to that at time t14 (see FIG. 5) in the first embodiment is performed.
  • the operation performed during the period from time t31 to time t32 corresponds to the data writing step
  • the operation performed during the period before time t31 and the period after time t35 corresponds to the light emission step.
  • this embodiment also realizes an organic EL display device that can compensate for variations in the threshold voltage Vth of the drive transistor T3 without causing variations in luminance.
  • the second write control transistor T2 is turned off after a predetermined period from the time when the first write control transistor T1 is turned off. For this reason, even if the potential V2 of the second node N2 rises due to the presence of the parasitic capacitance when the first write control transistor T1 changes from the on state to the off state, the charge is passed through the first capacitor C1. Therefore, the potential V2 of the second node N2 is maintained at a potential based on the data voltage Vdata. Thereby, the deterioration of display quality is prevented.
  • the organic EL display device has been described as an example, but the type of the display device is not particularly limited.
  • a display device current-driven display device
  • an inorganic EL display device including an inorganic light emitting diode or a QLED (Quantum dot Light Emitting Diode) is provided.
  • the present invention can also be applied to a QLED display device.
  • DESCRIPTION OF SYMBOLS 10 ... Pixel circuit 100 ... Display part 200 ... Display control circuit 300 ... Gate driver 400 ... Emission driver 500 ... Source driver DL (1) -DL (j) ... Data signal line GL (1) -GL (i) ... Scan signal Lines EML (1) to EML (i) ... light emission control line T1 ... first write control transistor T2 ... second write control transistor T3 ... drive transistor T4 ... light emission control transistor T5 ... short circuit control transistor T6 ... discharge control transistor T7 ... first initialization transistor T8 ... second initialization transistor T9 ... initialization control transistor D ... data signals G (1) to G (i) ... scan signals EM (1) to EM (i) ... light emission control signals Vdata ... data voltage Vini ... initialization voltage Vref ... reference voltage ELVDD ... high level power supply voltage ELVSS Low-level power supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本発明は、輝度のばらつきを引き起こすことなく駆動トランジスタの閾値電圧のばらつきを補償することのできる電流駆動型の表示装置を実現することを目的とする。　画素回路（１０）は、有機ＥＬ素子（ＯＬＥＤ）と、駆動トランジスタ（Ｔ３）と、データ書き込み期間に参照電圧（Ｖｒｅｆ）が与えられる第１電極とデータ書き込み期間にデータ電圧（Ｖｄａｔａ）が与えられる第２電極とを有する第１コンデンサ（Ｃ１）と、第１コンデンサ（Ｃ１）の第１電極に接続された第１電極と駆動トランジスタ（Ｔ３）の第１導通端子に接続された第２電極とを有する第２コンデンサ（Ｃ２）と、発光期間にアクティブとなる発光制御信号（ＥＭ（ｎ））が与えられるゲート端子と第１コンデンサ（Ｃ１）の第１電極に接続された第１導通端子と第１コンデンサ（Ｃ１）の第２電極に接続された第２導通端子とを有する短絡制御トランジスタ（Ｔ５）とを含む。

Description

表示装置およびその駆動方法
　以下の開示は、表示装置に関し、より詳しくは、有機ＥＬ表示装置等の電流で駆動される表示素子を備えた表示装置およびその駆動方法に関する。
　近年、有機エレクトロルミネッセンス（Electro Luminescence）素子（以下「有機ＥＬ素子」という）を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、それに流れる電流の量に応じた輝度で発光する自発光型表示素子である。自発光型表示素子である有機ＥＬ素子を使用した有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。従って、近年、積極的に有機ＥＬ表示装置の開発が進められている。
　有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するためのトランジスタである駆動トランジスタには、典型的には、ＴＦＴ（薄膜トランジスタ）が採用される。しかしながら、ＴＦＴについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。
　補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのコンデンサを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の量を画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
　補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路の構成としては、例えば図２０に示す構成が知られている。なお、図２０に示す画素回路９０はｎ行目に位置する画素回路であると仮定する。この画素回路９０は、１個の有機ＥＬ素子ＯＬＥＤと、７個のトランジスタＴ９１～Ｔ９７（駆動トランジスタＴ９１、書き込み制御トランジスタＴ９２、電源供給制御トランジスタＴ９３、発光制御トランジスタＴ９４、閾値電圧補償トランジスタＴ９５、第１の初期化トランジスタＴ９６、第２の初期化トランジスタＴ９７）と、１個のデータ保持コンデンサＣ９とを含んでいる。この画素回路９０には、大きさが固定された３種類の電圧（ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉ）の他、ｎ行目の走査信号線に印加される走査信号Ｇ（ｎ）、（ｎ－１）行目の走査信号線に印加される走査信号Ｇ（ｎ－１）、ｎ行目の発光制御線に印加される発光制御信号ＥＭ（ｎ）、およびデータ信号Ｄが与えられる。
　図２０に示す画素回路９０では、初期化が行われた後、書き込み制御トランジスタＴ９２および閾値電圧補償トランジスタＴ９５をオン状態にし、かつ、電源供給制御トランジスタＴ９３、発光制御トランジスタＴ９４、第１の初期化トランジスタＴ９６、および第２の初期化トランジスタＴ９７をオフ状態にすることによって、データの書き込み（データ信号Ｄに基づくデータ保持コンデンサＣ９の充電）が行われる。このとき、データ保持コンデンサＣ９の一方の電極には、図２１で符号９１を付した矢印で示すように、駆動トランジスタＴ９１を介してデータ電圧（データ信号Ｄの電圧）が印加され、データ保持コンデンサＣ９の他方の電極には、図２１で符号９２を付した矢印で示すように、ハイレベル電源電圧ＥＬＶＤＤが印加される。このようにしてデータの書き込みが行われることにより、駆動トランジスタＴ９１のゲート電圧Ｖｇは、次式（１）に示す大きさとなる。
　Ｖｇ＝Ｖｄａｔａ－Ｖｔｈ　・・・（１）
ここで、Ｖｄａｔａはデータ電圧であり、Ｖｔｈは駆動トランジスタＴ９１の閾値電圧（絶対値）である。
　データの書き込み後、書き込み制御トランジスタＴ９２および閾値電圧補償トランジスタＴ９５をオフ状態に変化させ、かつ、電源供給制御トランジスタＴ９３および発光制御トランジスタＴ９４をオン状態に変化させることにより、有機ＥＬ素子ＯＬＥＤに駆動電流Ｉｏｌｅｄが供給される。これにより、駆動電流Ｉｏｌｅｄの大きさに応じて有機ＥＬ素子ＯＬＥＤが発光する。このとき、駆動電流Ｉｏｌｅｄは、次式（２）に示す大きさとなる。
　Ｉｏｌｅｄ＝（β／２）・（Ｖｇｓ－Ｖｔｈ）2　・・・（２）
ここで、βは定数であり、Ｖｇｓは駆動トランジスタＴ９１のソース－ゲート間電圧（ソース電圧からゲート電圧を減ずることによって得られる値）である。
　ところで、上式（１）を考慮すると、駆動トランジスタＴ９１のソース－ゲート間電圧Ｖｇｓは、次式（３）で表される。
　Ｖｇｓ＝ＥＬＶＤＤ－Ｖｇ
　　　　＝ＥＬＶＤＤ－Ｖｄａｔａ＋Ｖｔｈ　・・・（３）
上式（３）を上式（２）に代入すると、次式（４）が得られる。
　Ｉｏｌｅｄ＝β／２・（ＥＬＶＤＤ－Ｖｄａｔａ）2　・・・（４）
上式（４）には、閾値電圧Ｖｔｈの項が含まれていない。すなわち、駆動トランジスタＴ９１の閾値電圧Ｖｔｈの大きさに関わらず、データ電圧Ｖｄａｔａの大きさに応じた駆動電流Ｉｏｌｅｄが有機ＥＬ素子ＯＬＥＤに供給される。このようにして、駆動トランジスタＴ９１の閾値電圧Ｖｔｈのばらつきが補償されている。
　なお、日本の特開２０１３－４４８４７号公報には、階調レベルに応じて移動度補償期間（駆動トランジスタの移動度を補償するための処理を行う期間）の長さを変化させることにより補償精度を高めた有機ＥＬ表示装置の発明が開示されている。
日本の特開２０１３－４４８４７号公報
　補償処理に内部補償方式を採用した従来の有機ＥＬ表示装置（図２０に示した構成の画素回路９０を有する有機ＥＬ表示装置）によれば、データの書き込みはデータ保持コンデンサＣ９の一端にハイレベル電源電圧ＥＬＶＤＤが印加されている状態で行われる。ところが、ハイレベル電源電圧ＥＬＶＤＤの大きさは、表示パターンや画素の位置によって変化する。何故ならば、ハイレベル電源電圧ＥＬＶＤＤに影響を及ぼすＩＲドロップ（電流Ｉと配線抵抗Ｒとの積による電圧降下）の大きさが表示パターンや画素の位置によって異なるからである。より詳しくは、表示パターンが変化すると電流Ｉの量が変化するので、表示パターンによってハイレベル電源電圧ＥＬＶＤＤの大きさは変化する。また、画素の位置によって配線抵抗Ｒの大きさが異なるので、画素の位置によってハイレベル電源電圧ＥＬＶＤＤの大きさは変化する。以上のようなことから、データ電圧Ｖｄａｔａが同じであるにも関わらず輝度が異なることがある。
　そこで、以下の開示は、輝度のばらつきを引き起こすことなく駆動トランジスタの閾値電圧のばらつきを補償することのできる電流駆動型の表示装置を実現することを目的とする。
　本発明のいくつかの実施形態に係る表示装置は、マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置であって、
　前記画素回路は、
　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
　　データ書き込み期間に前記第３電源電圧が与えられる第１電極と、データ書き込み期間に前記データ電圧が与えられる第２電極とを有する第１容量素子と、
　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、発光期間に前記第１電源電圧が与えられる第１導通端子と、第２導通端子とを有する駆動トランジスタと、
　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と、
　　発光期間にアクティブとなる信号が与えられる制御端子と、前記第１容量素子の第１電極に接続された第１導通端子と、前記第１容量素子の第２電極に接続された第２導通端子とを有する短絡制御トランジスタと
を含む。
　また、本発明のいくつかの実施形態に係る（表示装置の）駆動方法は、マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置の駆動方法であって、
　前記画素回路は、
　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
　　第１電極と第２電極とを有する第１容量素子と、
　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、第１導通端子と、第２導通端子とを有する駆動トランジスタと、
　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と、
　　制御端子と、前記第１容量素子の第１電極に接続された第１導通端子と、前記第１容量素子の第２電極に接続された第２導通端子とを有する短絡制御トランジスタと
を含み、
　前記駆動方法は、
　　前記第１容量素子の第１電極に前記第３電源電圧を与えるとともに前記第１容量素子の第２電極に前記データ電圧を与えるデータ書き込みステップと、
　　前記駆動トランジスタの第１導通端子に前記第１電源電圧を与えるとともに前記短絡制御トランジスタの制御端子にアクティブな信号を与える発光ステップと
を含む。
　さらに、本発明のいくつかの実施形態に係る（表示装置の）駆動方法は、マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置の駆動方法であって、
　前記画素回路は、
　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
　　第１電極と第２電極とを有する第１容量素子と、
　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、第１導通端子と、第２導通端子とを有する駆動トランジスタと、
　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と
を含み、
　前記駆動方法は、
　　前記第１容量素子の第１電極－第２電極間が電気的に切り離され、かつ、前記駆動トランジスタの第１導通端子と前記第１電源配線とが電気的に切り離された状態で、前記第１容量素子の第１電極と前記第３電源配線とを電気的に接続するとともに前記第１容量素子の第２電極と前記データ信号線とを電気的に接続するデータ書き込みステップと、
　　前記第１容量素子の第１電極と前記第３電源配線とが電気的に切り離され、かつ、前記第１容量素子の第２電極と前記データ信号線とが電気的に切り離された状態で、前記第１容量素子の第１電極－第２電極間を電気的に接続するとともに前記駆動トランジスタの第１導通端子と前記第１電源配線とを電気的に接続する発光ステップと
を含む。
　本発明のいくつかの実施形態によれば、画素回路には２つの容量素子（第１容量素子および第２容量素子）が設けられる。データ書き込み期間には、データ電圧と駆動トランジスタの閾値電圧とに応じた電圧が第２容量素子に保持される。すなわち、駆動トランジスタの閾値電圧の情報が保持される。そして、発光期間になると、第１容量素子の第１電極－第２電極間が短絡状態とされ、上述のように駆動トランジスタの閾値電圧の情報を保持した第２容量素子の第１電極と駆動トランジスタの制御端子とが電気的に接続される。これにより、表示素子が発光する際に、駆動トランジスタの閾値電圧の影響がキャンセルされ、データ電圧に応じた大きさの駆動電流が表示素子に供給される。すなわち、駆動トランジスタの閾値電圧のばらつきが補償される。また、データの書き込み（第１容量素子および第２容量素子の充電）はデータ電圧と第３電源電圧とに基づいて行われる。ここで、第３電源電圧については、第１電源電圧とは異なり、表示素子への駆動電流の供給には寄与しないので、ＩＲドロップの影響をほとんど受けない。それ故、安定したデータの書き込みが可能となる。これにより、同じ大きさのデータ電圧に基づくデータの書き込みが行われたときの輝度のばらつきの発生が防止される。以上より、輝度のばらつきを引き起こすことなく駆動トランジスタの閾値電圧のばらつきを補償することのできる電流駆動型の表示装置が実現される。
第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、参照電圧生成回路の一配置例を示す図である。 上記第１の実施形態において、参照電圧生成回路の別の配置例を示す図である。 上記第１の実施形態において、画素回路の駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態において、発光期間の動作について説明するための図である。 上記第１の実施形態において、データ書き込み期間の動作について説明するための図である。 上記第１の実施形態において、発光準備期間の動作について説明するための図である。 第２の実施形態における画素回路の構成を示す回路図である。 上記第２の実施形態において、画素回路の駆動方法について説明するためのタイミングチャートである。 上記第２の実施形態において、発光期間の動作について説明するための図である。 上記第２の実施形態において、初期化期間の動作について説明するための図である。 上記第２の実施形態において、データ書き込み期間の動作について説明するための図である。 上記第２の実施形態において、発光準備期間の動作について説明するための図である。 寄生容量の存在について説明するための図である。 第３の実施形態における画素回路の構成を示す回路図である。 上記第３の実施形態において、画素回路の駆動方法について説明するためのタイミングチャートである。 上記第３の実施形態において、走査信号がローレベルからハイレベルに変化した直後の画素回路の状態について説明するための図である。 上記第３の実施形態において、制御信号がローレベルからハイレベルに変化した直後の画素回路の状態について説明するための図である。 従来の画素回路の構成を示す回路図である。 従来の画素回路の動作について説明するための図である。
　以下、添付図面を参照しつつ、実施形態について説明する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定し、ｎは１以上ｉ以下の整数であると仮定する。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。この有機ＥＬ表示装置は、表示部１００、表示制御回路２００、ゲートドライバ３００、エミッションドライバ４００、およびソースドライバ５００を備えている。なお、例えば、表示部１００に加えてゲートドライバ３００およびエミッションドライバ４００は有機ＥＬパネル内に設けられ、表示制御回路２００およびソースドライバ５００は有機ＥＬパネル外の基板上に設けられる。
　表示部１００には、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）およびこれらに直交するｊ本のデータ信号線ＤＬ（１）～ＤＬ（ｊ）が配設されている。また、表示部１００には、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）と１対１で対応するように、ｉ本の発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）が配設されている。表示部１００内において、走査信号線ＧＬ（１）～ＧＬ（ｉ）と発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）とは典型的には互いに平行になっている。表示部１００には、また、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）とｊ本のデータ信号線ＤＬ（１）～ＤＬ（ｉ）との交差点に対応するように、ｉ×ｊ個の画素回路１０がマトリクス状に設けられている。このようにｉ×ｊ個の画素回路１０が設けられることによって、ｉ行×ｊ列の画素マトリクスが表示部１００に形成されている。画素回路１０の詳しい構成については後述する。
　各画素回路１０には、図示しない配線を用いて３種類の電圧（ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および参照電圧Ｖｒｅｆ）が固定的に供給される。参照電圧Ｖｒｅｆの電圧レベルについては、ローレベル電源電圧ＥＬＶＳＳの電圧レベル以上かつハイレベル電源電圧ＥＬＶＤＤの電圧レベル以下であれば良い。以下、ハイレベル電源電圧ＥＬＶＤＤを伝達する配線を「第１電源配線」といい、ローレベル電源電圧ＥＬＶＳＳを伝達する配線を「第２電源配線」といい、参照電圧Ｖｒｅｆを伝達する配線を「参照電源配線」という。なお、ハイレベル電源電圧ＥＬＶＤＤは第１電源電圧に相当し、ローレベル電源電圧ＥＬＶＳＳは第２電源電圧に相当し、参照電圧Ｖｒｅｆは第３電源電圧に相当する。
　参照電圧Ｖｒｅｆを生成する参照電圧生成回路７００については、例えば、図３に示すように、有機ＥＬパネル６内においてゲートドライバ３００の近傍に設けるようにすれば良い（エミッションドライバ４００の近傍に設けても良い）。また、例えば、図４に示すように、有機ＥＬパネル６を構成する基板とは別の基板上に参照電圧生成回路８００を設けて端子部６０を介して画素回路内に参照電圧Ｖｒｅｆを供給するようにしても良い。
　以下、図２に示す各構成要素の動作について説明する。表示制御回路２００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ４００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬおよびエミッションドライバ制御信号ＥＭＣＴＬには、それぞれ、スタートパルス信号およびクロック信号が含まれている。ソース制御信号ＳＣＴＬには、スタートパルス信号（ソーススタートパルス信号）、クロック信号（ソースクロック信号）、ラッチストローブ信号などが含まれている。
　ゲートドライバ３００は、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）に接続されている。ゲートドライバ３００は、シフトレジスタおよび論理回路などによって構成されている。ゲートドライバ３００は、表示制御回路２００から出力されたゲート制御信号ＧＣＴＬに基づいて、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）を駆動する。より詳しくは、ゲートドライバ３００は、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）の中から１本の走査信号線を順に選択し、選択した走査信号線に対してアクティブな走査信号（本実施形態では、ローレベルの走査信号）を印加する。
　エミッションドライバ４００は、ｉ本の発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）に接続されている。エミッションドライバ４００は、シフトレジスタおよび論理回路などによって構成されている。エミッションドライバ４００は、表示制御回路２００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、ｉ本の発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）を駆動する。より詳しくは、エミッションドライバ４００は、ｉ本の発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）の中から１本の発光制御線を順に選択し、選択した発光制御線に対してアクティブな発光制御信号（本実施形態では、ローレベルの発光制御信号）を印加する。
　ソースドライバ５００は、ｊ本のデータ信号線ＤＬ（１）～ＤＬ（ｊ）に接続されている。ソースドライバ５００は、表示制御回路２００から出力されたデジタル映像信号ＤＶおよびソース制御信号ＳＣＴＬを受け取り、ｊ本のデータ信号線ＤＬ（１）～ＤＬ（ｊ）にデータ信号を印加する。ソースドライバ５００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線ＤＬ（１）～ＤＬ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線ＤＬ（１）～ＤＬ（ｊ）に一斉に印加される。
　以上のようにして、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）、ｉ本の発光制御線ＥＭＬ（１）～ＥＭＬ（ｉ）、およびｊ本のデータ信号線ＤＬ（１）～ＤＬ（ｊ）が駆動されることによって、入力画像信号ＤＩＮに基づく画像が表示部１００に表示される。
　なお、以下においては、ｎ行目の走査信号線ＧＬ（ｎ）に与えられる走査信号には符号Ｇ（ｎ）を付し、ｎ行目の発光制御線ＥＭＬ（ｎ）に与えられる発光制御信号には符号ＥＭ（ｎ）を付す。
　＜１．２　画素回路の構成＞
　次に、図１を参照しつつ、本実施形態における画素回路１０の構成について説明する。なお、ここでは、ｎ行目に位置する画素回路１０に着目する。この画素回路１０は、表示素子としての１個の有機ＥＬ素子ＯＬＥＤと、６個のトランジスタ（第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、駆動トランジスタＴ３、発光制御トランジスタＴ４、短絡制御トランジスタＴ５、および放電制御トランジスタＴ６）と、２個の容量素子（第１コンデンサＣ１および第２コンデンサＣ２）とを含んでいる。上記６個のトランジスタはいずれもｐチャネル型の薄膜トランジスタである。
　なお、ｐチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がソースと呼ばれているが、画素回路１０内のトランジスタの中には、ゲート端子（制御端子）以外の２つの端子の電位の高低関係が状態によって入れ替わるものもある。従って、画素回路１０内のトランジスタに関し、以下の説明では、ゲート端子以外の２つの端子のうちの一方を「第１導通端子」といい、他方を「第２導通端子」という。
　第２の書き込み制御トランジスタＴ２の第２導通端子、短絡制御トランジスタＴ５の第１導通端子、第１コンデンサＣ１の第１電極、および第２コンデンサＣ２の第１電極は互いに接続されている。これらが互いに接続されている領域（配線）のことを「第１ノード」という。第１ノードには符号Ｎ１を付す。第１の書き込み制御トランジスタＴ１の第２導通端子、駆動トランジスタＴ３のゲート端子、短絡制御トランジスタＴ５の第２導通端子、および第１コンデンサＣ１の第２電極は互いに接続されている。これらが互いに接続されている領域（配線）のことを「第２ノード」という。第２ノードには符号Ｎ２を付す。駆動トランジスタＴ３の第１導通端子、発光制御トランジスタＴ４の第２導通端子、および第２コンデンサＣ２の第２電極は互いに接続されている。これらが互いに接続されている領域（配線）のことを「第３ノード」という。第３ノードには符号Ｎ３を付す。
　第１の書き込み制御トランジスタＴ１については、ゲート端子は走査信号線ＧＬ（ｎ）と第２の書き込み制御トランジスタＴ２のゲート端子とに接続され、第１導通端子はデータ信号Ｄを伝達するデータ信号線ＤＬに接続され、第２導通端子は第２ノードＮ２に接続されている。第２の書き込み制御トランジスタＴ２については、ゲート端子は走査信号線ＧＬ（ｎ）と第１の書き込み制御トランジスタＴ１のゲート端子とに接続され、第１導通端子は参照電源配線に接続され、第２導通端子は第１ノードＮ１に接続されている。駆動トランジスタＴ３については、ゲート端子は第２ノードＮ２に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は放電制御トランジスタＴ６の第１導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とに接続されている。
　発光制御トランジスタＴ４については、ゲート端子は発光制御線ＥＭＬ（ｎ）に接続され、第１導通端子は第１電源配線に接続され、第２導通端子は第３ノードＮ３に接続されている。短絡制御トランジスタＴ５については、ゲート端子は発光制御線ＥＭＬ（ｎ）に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は第２ノードＮ２に接続されている。放電制御トランジスタＴ６については、ゲート端子は発光制御信号ＥＭ（ｎ）の論理反転信号を伝達する制御線に接続され、第１導通端子は駆動トランジスタＴ３の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とに接続され、第２導通端子は有機ＥＬ素子ＯＬＥＤのカソード端子と第２電源配線とに接続されている。
　第１コンデンサＣ１については、第１電極は第１ノードＮ１に接続され、第２電極は第２ノードＮ２に接続されている。第２コンデンサＣ２については、第１電極は第１ノードＮ１に接続され、第２電極は第３ノードＮ３に接続されている。第１コンデンサＣ１と第２コンデンサＣ２とは、図１から把握されるように、駆動トランジスタＴ３のゲート端子－第１導通端子間に直列に設けられている。有機ＥＬ素子ＯＬＥＤについては、アノード端子は駆動トランジスタＴ３の第２導通端子と放電制御トランジスタＴ６の第１導通端子とに接続され、カソード端子は放電制御トランジスタＴ６の第２導通端子と第２電源配線とに接続されている。なお、以下において、第１コンデンサＣ１についてはその容量値も符号Ｃ１で表し、第２コンデンサＣ２についてはその容量値も符号Ｃ２で表す。
　以上のような接続関係により、ｎ行目に位置する画素回路１０に関しては、第１の書き込み制御トランジスタＴ１のゲート端子および第２の書き込み制御トランジスタＴ２のゲート端子にはｎ行目の走査信号線ＧＬ（ｎ）に印加される走査信号Ｇ（ｎ）が与えられ、発光制御トランジスタＴ４のゲート端子および短絡制御トランジスタＴ５のゲート端子にはｎ行目の発光制御線ＥＭＬ（ｎ）に印加される発光制御信号ＥＭ（ｎ）が与えられ、放電制御トランジスタＴ６のゲート端子には発光制御信号ＥＭ（ｎ）の論理反転信号が与えられる。また、第１の書き込み制御トランジスタＴ１の第１導通端子にはデータ電圧（データ信号Ｄの電圧）Ｖｄａｔａが与えられ、第２の書き込み制御トランジスタＴ２の第１導通端子には参照電圧Ｖｒｅｆが与えられる。さらに、発光制御トランジスタＴ４の第１導通端子にはハイレベル電源電圧ＥＬＶＤＤが与えられ、放電制御トランジスタＴ６の第２導通端子および有機ＥＬ素子ＯＬＥＤのカソード端子にはローレベル電源電圧ＥＬＶＳＳが与えられる。
　本実施形態においては、第１コンデンサＣ１によって第１容量素子が実現され、第２コンデンサＣ２によって第２容量素子が実現される。
　＜１．３　駆動方法＞
　次に、駆動方法について説明する。図５は、ｎ行目に位置する画素回路（図１に示した画素回路）１０の駆動方法について説明するためのタイミングチャートである。図５において、Ｖ１は第１ノードＮ１の電位を表し、Ｖ２は第２ノードＮ２の電位を表し、Ｖ３は第３ノードＮ３の電位を表している。時刻ｔ１１以前の期間および時刻ｔ１４以降の期間はｎ行目に位置する画素回路１０についての発光期間であり、時刻ｔ１１～時刻ｔ１４の期間はｎ行目に位置する画素回路１０についての非発光期間である。ここでは、非発光期間のうちデータ電圧Ｖｄａｔａに基づいて第１コンデンサＣ１および第２コンデンサＣ２の充電を行う期間（時刻ｔ１１～時刻ｔ１２の期間）のことを「データ書き込み期間」といい、非発光期間のうちデータ書き込み期間以外の期間（時刻ｔ１２～時刻ｔ１４の期間）のことを「発光準備期間」という。なお、図５のデータ電圧Ｖｄａｔａに関しては、ｎ行目に位置する画素回路１０についての所望の電圧がデータ信号線ＤＬに印加されている期間を網掛け部分で表している。
　時刻ｔ１０以前の期間には、発光制御信号ＥＭ（ｎ）はローレベルとなっており、走査信号Ｇ（ｎ）はハイレベルとなっている。このとき、図６に示すように、発光制御トランジスタＴ４および短絡制御トランジスタＴ５はオン状態となっていて、第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、および放電制御トランジスタＴ６はオフ状態となっている。これにより駆動トランジスタＴ３の第１導通端子－ゲート端子間の電圧に応じた大きさの駆動電流が有機ＥＬ素子ＯＬＥＤに供給されており、有機ＥＬ素子ＯＬＥＤは発光している。なお、第１ノードＮ１の電位Ｖ１および第２ノードＮ２の電位Ｖ２は前フレームのデータ書き込み期間におけるデータ電圧Ｖｄａｔａに応じた電位となっており、第３ノードＮ３の電位Ｖ３はハイレベル電源電圧ＥＬＶＤＤに基づく電位となっている。
　時刻ｔ１０になると、データ電圧Ｖｄａｔａの電圧レベルが、ｎ行目に位置する画素回路１０についての所望の電圧レベルとなる。このとき、発光制御信号ＥＭ（ｎ）の電圧レベルおよび走査信号Ｇ（ｎ）の電圧レベルは変化しない。なお、発光制御信号ＥＭ（ｎ）の電圧レベルおよび走査信号Ｇ（ｎ）の電圧レベルが変化する時刻ｔ１１よりも少し前にデータ電圧Ｖｄａｔａの電圧レベルを変化させる理由は、データ書き込み期間における第１コンデンサＣ１および第２コンデンサＣ２の充電率を高めるためである。
　時刻ｔ１１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、図７に示すように、発光制御トランジスタＴ４および短絡制御トランジスタＴ５がオフ状態となり、放電制御トランジスタＴ６がオン状態となる。発光制御トランジスタＴ４がオフ状態となることによって、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が遮断され、有機ＥＬ素子ＯＬＥＤは非発光状態（消灯状態）となる。また、短絡制御トランジスタＴ５がオフ状態となることによって、第１ノードＮ１と第２ノードＮ２とが電気的に切り離された状態となる。
　また、時刻ｔ１１には、走査信号Ｇ（ｎ）がハイレベルからローレベルに変化する。これにより、図７に示すように、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２がオン状態となる。第１の書き込み制御トランジスタＴ１がオン状態となることによって第２ノードＮ２にデータ電圧Ｖｄａｔａが与えられ、第２の書き込み制御トランジスタＴ２がオン状態となることによって第１ノードＮ１に参照電圧Ｖｒｅｆが与えられる。これにより、第１ノードＮ１の電位は参照電圧Ｖｒｅｆに基づく電位に向けて変化し、第２ノードＮ２の電位はデータ電圧Ｖｄａｔａに基づく電位に向けて変化する。その結果、第１コンデンサＣ１の第１電極側（第１ノードＮ１側）には次式（５）で示す電荷Ｑ（Ｃ１）１ａが蓄積され、第１コンデンサＣ１の第２電極側（第２ノードＮ２側）には次式（６）で示す電荷Ｑ（Ｃ１）２ａが蓄積される。
　Ｑ（Ｃ１）１ａ＝Ｃ１（Ｖ１－Ｖ２）
　　　　　　　　＝Ｃ１（Ｖｒｅｆ－Ｖｄａｔａ）　・・・（５）
　Ｑ（Ｃ１）２ａ＝Ｃ１（Ｖ２－Ｖ１）
　　　　　　　　＝Ｃ１（Ｖｄａｔａ－Ｖｒｅｆ）　・・・（６）
　また、発光制御トランジスタＴ４がオフ状態かつ放電制御トランジスタＴ６がオン状態となっていることから、図７で符号１１を付した矢印で示すように第３ノードＮ３から駆動トランジスタＴ３および放電制御トランジスタＴ６を介して電荷が流出することによって、第３ノードＮ３の電位は低下する。詳しくは、第２ノードＮ２の電位Ｖ２と第３ノードＮ３の電位Ｖ３との差が駆動トランジスタＴ３の閾値電圧Ｖｔｈに等しくなるまで（但し、“Ｖ２＜Ｖ３”とする）、第３ノードＮ３の電位Ｖ３は低下する。これにより、第３ノードＮ３の電位Ｖ３は“Ｖｄａｔａ＋Ｖｔｈ”となる。その結果、第２コンデンサＣ２の第１電極側（第１ノードＮ１側）には次式（７）で示す電荷Ｑ（Ｃ２）１ａが蓄積される。
　Ｑ（Ｃ２）１ａ＝Ｃ２（Ｖ１－Ｖ３）
　　　　　　　　＝Ｃ２（Ｖｒｅｆ－（Ｖｄａｔａ＋Ｖｔｈ））
　　　　　　　　＝Ｃ２（Ｖｒｅｆ－Ｖｄａｔａ－Ｖｔｈ）　・・・（７）
　以上より、データ書き込み期間の終了時点には、第１ノードＮ１には次式（８）で示す電荷Ｑ（Ｎ１）ａが蓄積され、第２ノードＮ２には次式（９）で示す電荷Ｑ（Ｎ２）ａが蓄積される。
　Ｑ（Ｎ１）ａ＝Ｑ（Ｃ１）１ａ＋Ｑ（Ｃ２）１ａ
　　　　      ＝Ｃ１（Ｖｒｅｆ－Ｖｄａｔａ）＋Ｃ２（Ｖｒｅｆ－Ｖｄａｔａ－Ｖｔｈ）　・・・（８）
　Ｑ（Ｎ２）ａ＝Ｑ（Ｃ１）２ａ
　　　　      ＝Ｃ１（Ｖｄａｔａ－Ｖｒｅｆ）　・・・（９）
　時刻ｔ１２になると、走査信号Ｇ（ｎ）がローレベルからハイレベルに変化する。これにより、図８に示すように、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２がオフ状態となる。このとき、第１コンデンサＣ１に蓄積されている電荷および第２コンデンサＣ２に蓄積されている電荷に変化はない。それ故、発光準備期間には、第１ノードＮ１に上式（８）で示す電荷Ｑ（Ｎ１）ａが蓄積された状態が維持されるとともに第２ノードＮ２に上式（９）で示す電荷Ｑ（Ｎ２）ａが蓄積された状態が維持される。時刻ｔ１３になると、データ電圧Ｖｄａｔａの電圧レベルが、（ｎ＋１）行目に位置する画素回路１０についての所望の電圧レベルとなる。
　時刻ｔ１４になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、図６に示すように、発光制御トランジスタＴ４および短絡制御トランジスタＴ５がオン状態となり、放電制御トランジスタＴ６はオフ状態となる。短絡制御トランジスタＴ５がオン状態となることにより、第１ノードＮ１－第２ノードＮ２間が短絡状態となる。その結果、第１ノードＮ１の電位Ｖ１と第２ノードＮ２の電位Ｖ２とは等しくなる。従って、第１コンデンサＣ１の第１電極側（第１ノードＮ１側）に蓄積される電荷Ｑ（Ｃ１）１ｂおよび第１コンデンサＣ１の第２電極側（第２ノードＮ２側）に蓄積される電荷Ｑ（Ｃ１）２ｂはいずれも０となる。また、発光期間における駆動トランジスタＴ３のゲート電圧（第２ノードＮ２の電位Ｖ２）をＶｏｕｔと表すと、第２コンデンサＣ２の第１電極側（第１ノードＮ１側）に蓄積される電荷Ｑ（Ｃ２）１ｂは次式（１０）で示す大きさとなる。
　Ｑ（Ｃ２）１ｂ＝Ｃ２（Ｖ１－Ｖ３）
　　　　　　　　＝Ｃ２（Ｖ２－Ｖ３）
　　　　　　　　＝Ｃ２（Ｖｏｕｔ－ＥＬＶＤＤ）　・・・（１０）
　以上より、発光期間には、第１ノードＮ１に蓄積される電荷Ｑ（Ｎ１）ｂは次式（１１）で示す大きさとなり、第２ノードＮ２に蓄積される電荷Ｑ（Ｎ２）ｂは次式（１２）で示す大きさとなる。
　Ｑ（Ｎ１）ｂ＝Ｑ（Ｃ１）１ｂ＋Ｑ（Ｃ２）１ｂ
　　　　　　　＝０＋Ｃ２（Ｖｏｕｔ－ＥＬＶＤＤ）
　　　　　　　＝Ｃ２（Ｖｏｕｔ－ＥＬＶＤＤ）　・・・（１１）
　Ｑ（Ｎ２）ｂ＝Ｑ（Ｃ１）２ａ
　　　　　　　＝０　・・・（１２）
　ここで、発光準備期間（図８参照）においても発光期間（図６参照）においても、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２はオフ状態となっている。すなわち、時刻ｔ１４の前後の期間において、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２はいずれもオフ状態で維持されている。従って、電荷保存の法則により、第１ノードＮ１の電荷および第２ノードＮ２の電荷の総量は時刻ｔ１４の前後の期間で変化しない。すなわち、次式（１３）が成立する。
　Ｑ（Ｎ１）ａ＋Ｑ（Ｎ２）ａ＝Ｑ（Ｎ１）ｂ＋Ｑ（Ｎ２）ｂ　・・・（１３）
　上式（８）、（９）、（１１）、および（１２）を上式（１３）に代入すると、次式（１４）が得られる。
　Ｃ２（Ｖｒｅｆ－Ｖｄａｔａ－Ｖｔｈ）＝Ｃ２（Ｖｏｕｔ－ＥＬＶＤＤ）　・・・（１４）
上式（１４）より、次式（１５）が得られる。
　Ｖｏｕｔ＝－Ｖｄａｔａ－Ｖｔｈ＋ＥＬＶＤＤ＋Ｖｒｅｆ　・・・（１５）
このとき、駆動トランジスタＴ３の第１導通端子－ゲート端子間の電圧Ｖｇｓは、次式（１６）で表される。
　Ｖｇｓ＝ＥＬＶＤＤ－Ｖｏｕｔ
　　　　＝Ｖｄａｔａ＋Ｖｔｈ－Ｖｒｅｆ　・・・（１６）
また、駆動電流Ｉｏｌｅｄは、上式（２）で求められる。上式（１６）を上式（２）に代入すると、次式（１７）が得られる。
　Ｉｏｌｅｄ＝β／２・（Ｖｄａｔａ－Ｖｒｅｆ）2　・・・（１７）
上式（１７）には、閾値電圧Ｖｔｈの項が含まれていない。すなわち、駆動トランジスタＴ３の閾値電圧Ｖｔｈの大きさに関わらず、データ電圧Ｖｄａｔａの大きさに応じた駆動電流Ｉｏｌｅｄが有機ＥＬ素子ＯＬＥＤに供給される。従って、駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきが補償される。
　ところで、第１コンデンサＣ１の容量値と第２コンデンサＣ２の容量値との関係については特に限定されないが、上述の動作から把握されるように、第２コンデンサＣ２は、データ電圧Ｖｄａｔａと駆動トランジスタＴ３の閾値電圧Ｖｔｈとに応じた電圧を保持するよう機能する。駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきを補償するためには、第２コンデンサＣ２に書き込まれた電圧が確実に保持される必要がある。それ故、第２コンデンサＣ２に蓄積された電荷の放電が防止されるよう、第２コンデンサＣ２の容量値を第１コンデンサＣ１の容量値よりも大きくすることが好ましい。
　なお、本実施形態においては、時刻ｔ１１～時刻ｔ１２の期間に行われる動作がデータ書き込みステップに相当し、時刻ｔ１１以前の期間および時刻ｔ１４以降の期間に行われる動作が発光ステップに相当する。
　＜１．４　効果＞
　本実施形態によれば、画素回路１０には２つのコンデンサ（第１コンデンサＣ１および第２コンデンサＣ２）が設けられる。データ書き込み期間には、データ電圧Ｖｄａｔａと駆動トランジスタＴ３の閾値電圧Ｖｔｈとに応じた電圧が第２コンデンサＣ２に保持される。すなわち、駆動トランジスタＴ３の閾値電圧Ｖｔｈの情報が保持される。そして、発光期間になると、第１コンデンサＣ１の第１電極－第２電極間が短絡状態とされ、上述のように駆動トランジスタＴ３の閾値電圧Ｖｔｈの情報を保持した第２コンデンサＣ２の第１電極と駆動トランジスタＴ３のゲート端子とが電気的に接続される。これにより、有機ＥＬ素子ＯＬＥＤが発光する際に、閾値電圧Ｖｔｈの影響がキャンセルされ、データ電圧Ｖｄａｔａに応じた大きさの駆動電流が有機ＥＬ素子ＯＬＥＤに供給される。すなわち、駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきが補償される。また、データの書き込み（第１コンデンサＣ１および第２コンデンサＣ２の充電）はデータ電圧Ｖｄａｔａと参照電圧Ｖｒｅｆとに基づいて行われる。ここで、参照電圧Ｖｒｅｆについては、ハイレベル電源電圧ＥＬＶＤＤとは異なり、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給には寄与しないので、ＩＲドロップの影響をほとんど受けない。それ故、安定したデータの書き込みが可能となる。これにより、同じ大きさのデータ電圧Ｖｄａｔａに基づくデータの書き込みが行われたときの輝度のばらつきの発生が防止される。以上より、本実施形態によれば、輝度のばらつきを引き起こすことなく駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきを補償することのできる有機ＥＬ表示装置が実現される。
　＜１．５　変形例＞
　上記第１の実施形態においては、画素回路１０内の第１ノードＮ１－第２ノードＮ２間に第１コンデンサＣ１（図１参照）が設けられていた。しかしながら、上式（５）、（６）、（８）、および（９）で“Ｃ１＝０”とおいても同様の結果が得られる。すなわち、第１コンデンサＣ１は必ずしも設けられる必要はない。従って、図１に示した構成から第１コンデンサＣ１を取り除いた構成の画素回路１０を採用することもできる。この場合、画素回路１０内には、容量素子として１つのコンデンサ（第２コンデンサＣ２）のみが設けられることになる。
　＜２．第２の実施形態＞
　＜２．１　全体構成＞
　本実施形態における全体構成は、第１の実施形態における全体構成（図２参照）とほぼ同様である。但し、本実施形態においては、固定された電圧レベルを有する電圧として、上記３種類の電圧（ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および参照電圧Ｖｒｅｆ）に加えて初期化電圧Ｖｉｎｉが画素回路１０に供給される。初期化電圧Ｖｉｎｉは、画素回路１０の内部の状態を初期化するための電圧である。以下、初期化電圧Ｖｉｎｉを伝達する配線を「初期化電源配線」という。なお、本実施形態においては、初期化電圧Ｖｉｎｉを参照電圧Ｖｒｅｆとして用いるようにすることもできる。
　＜２．２　画素回路の構成＞
　次に、図９を参照しつつ、本実施形態における画素回路１０の構成について説明する。この画素回路１０は、図９に示すように、表示素子としての１個の有機ＥＬ素子ＯＬＥＤと、９個のトランジスタ（第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、駆動トランジスタＴ３、発光制御トランジスタＴ４、短絡制御トランジスタＴ５、放電制御トランジスタＴ６、第１の初期化トランジスタＴ７、第２の初期化トランジスタＴ８、および初期化制御トランジスタＴ９）と、２個の容量素子（第１コンデンサＣ１および第２コンデンサＣ２）とを含んでいる。すなわち、本実施形態における画素回路１０には、第１の実施形態における構成要素に加えて、第１の初期化トランジスタＴ７、第２の初期化トランジスタＴ８、および初期化制御トランジスタＴ９が設けられている。以下、主に第１の実施形態と異なる点について説明を行う。
　第１の初期化トランジスタＴ７については、ゲート端子は走査信号線ＧＬ（ｎ－１）に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は第２の初期化トランジスタＴ８の第２導通端子と初期化電源配線に接続されている。第２の初期化トランジスタＴ８については、ゲート端子は走査信号線ＧＬ（ｎ）に接続され、第１導通端子は初期化制御トランジスタＴ９の第２導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とに接続され、第２導通端子は第１の初期化トランジスタＴ７の第２導通端子と初期化電源配線とに接続されている。初期化制御トランジスタＴ９については、ゲート端子は発光制御線ＥＭＬ（ｎ－１）に接続され、第１導通端子は駆動トランジスタＴ３の第２導通端子と放電制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第２の初期化トランジスタＴ８の第１導通端子と有機ＥＬ素子ＯＬＥＤのアノード端子とに接続されている。なお、初期化制御トランジスタＴ９のゲート端子は走査信号線ＧＬ（ｎ－１）に接続されていても良い。
　本実施形態においては、駆動トランジスタＴ３の第２導通端子は放電制御トランジスタＴ６の第１導通端子と初期化制御トランジスタＴ９の第１導通端子に接続され、放電制御トランジスタＴ６の第１導通端子は駆動トランジスタＴ３の第２導通端子と初期化制御トランジスタＴ９の第１導通端子に接続され、有機ＥＬ素子ＯＬＥＤのアノード端子は第２の初期化トランジスタＴ８の第１導通端子と初期化制御トランジスタＴ９の第２導通端子とに接続されている。
　以上のような接続関係により、ｎ行目に位置する画素回路１０に関しては、第１の初期化トランジスタＴ７のゲート端子には（ｎ－１）行目の走査信号線ＧＬ（ｎ－１）に印加される走査信号Ｇ（ｎ－１）が与えられ、第１の書き込み制御トランジスタＴ１のゲート端子と第２の書き込み制御トランジスタＴ２のゲート端子と第２の初期化トランジスタＴ８のゲート端子とにはｎ行目の走査信号線ＧＬ（ｎ）に印加される走査信号Ｇ（ｎ）が与えられ、初期化制御トランジスタＴ９のゲート端子には（ｎ－１）行目の発光制御線ＥＭＬ（ｎ－１）印加される発光制御信号ＥＭ（ｎ－１）が与えられ、発光制御トランジスタＴ４のゲート端子および短絡制御トランジスタＴ５のゲート端子にはｎ行目の発光制御線ＥＭＬ（ｎ）に印加される発光制御信号ＥＭ（ｎ）が与えられ、放電制御トランジスタＴ６のゲート端子には発光制御信号ＥＭ（ｎ）の論理反転信号が与えられる。また、第１の書き込み制御トランジスタＴ１の第１導通端子にはデータ電圧（データ信号Ｄの電圧）Ｖｄａｔａが与えられ、第２の書き込み制御トランジスタＴ２の第１導通端子には参照電圧Ｖｒｅｆが与えられる。さらに、発光制御トランジスタＴ４の第１導通端子にはハイレベル電源電圧ＥＬＶＤＤが与えられ、放電制御トランジスタＴ６の第２導通端子および有機ＥＬ素子ＯＬＥＤのカソード端子にはローレベル電源電圧ＥＬＶＳＳが与えられ、第１の初期化トランジスタＴ７の第２導通端子および第２の初期化トランジスタＴ８の第２導通端子には初期化電圧Ｖｉｎｉが与えられる。
　＜２．３　駆動方法＞
　次に、駆動方法について説明する。図１０は、ｎ行目に位置する画素回路（図９に示した画素回路）１０の駆動方法について説明するためのタイミングチャートである。時刻ｔ２０以前の期間および時刻ｔ２６以降の期間はｎ行目に位置する画素回路１０についての発光期間であり、時刻ｔ２０～時刻ｔ２６の期間はｎ行目に位置する画素回路１０についての非発光期間である。非発光期間に関し、時刻ｔ２０～時刻ｔ２１の期間は初期化期間であり、時刻ｔ２３～時刻ｔ２４の期間はデータ書き込みであり、時刻ｔ２４～時刻ｔ２６の期間は発光準備期間である。なお、ここでの初期化期間とは、駆動トランジスタＴ３のゲート電圧（第２ノードＮ２の電位Ｖ２）の初期化が行われる期間のことをいう。
　時刻ｔ２０以前の期間には、発光制御信号ＥＭ（ｎ－１）はローレベル、発光制御信号ＥＭ（ｎ）はローレベル、走査信号Ｇ（ｎ－１）はハイレベル、走査信号Ｇ（ｎ）はハイレベルとなっている。このとき、図１１に示すように、発光制御トランジスタＴ４、短絡制御トランジスタＴ５、および初期化制御トランジスタＴ９はオン状態となっていて、第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、放電制御トランジスタＴ６、第１の初期化トランジスタＴ７、および第２の初期化トランジスタＴ８はオフ状態となっている。これにより駆動トランジスタＴ３の第１導通端子－ゲート端子間の電圧に応じた大きさの駆動電流が有機ＥＬ素子ＯＬＥＤに供給されており、有機ＥＬ素子ＯＬＥＤは発光している。なお、第１ノードＮ１の電位Ｖ１および第２ノードＮ２の電位Ｖ２は前フレームのデータ書き込み期間におけるデータ電圧Ｖｄａｔａに応じた電位となっており、第３ノードＮ３の電位Ｖ３はハイレベル電源電圧ＥＬＶＤＤに基づく電位となっている。
　時刻ｔ２０になると、発光制御信号ＥＭ（ｎ－１）がローレベルからハイレベルに変化し、走査信号Ｇ（ｎ－１）がハイレベルからローレベルに変化する。これにより、図１２に示すように、初期化制御トランジスタＴ９がオフ状態となり、第１の初期化トランジスタＴ７がオン状態となる。初期化制御トランジスタＴ９がオフ状態となることによって、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が遮断され、有機ＥＬ素子ＯＬＥＤは非発光状態（消灯状態）となる。また、第１の初期化トランジスタＴ７がオン状態となることによって、第２ノードＮ２に初期化電圧Ｖｉｎｉが与えられる。このとき、短絡制御トランジスタＴ５はオン状態となっているので、第１ノードＮ１－第２ノードＮ２間は短絡状態となっている。従って、第１ノードＮ１にも初期化電圧Ｖｉｎｉが与えられる。以上より、初期化期間には、第１ノードＮ１の電位Ｖ１および第２ノードＮ２の電位Ｖ２は初期化電圧Ｖｉｎｉに基づく電位に向けて変化する。このようにして、初期化期間には駆動トランジスタＴ３のゲート電圧が初期化される。
　時刻ｔ２１になると、走査信号Ｇ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１の初期化トランジスタＴ７がオフ状態となり、第１ノードＮ１および第２ノードＮ２への初期化電圧Ｖｉｎｉの供給が終了する。時刻ｔ２２になると、データ電圧Ｖｄａｔａの電圧レベルが、ｎ行目に位置する画素回路１０についての所望の電圧レベルとなる。
　時刻ｔ２３になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、図１３に示すように、発光制御トランジスタＴ４および短絡制御トランジスタＴ５がオフ状態となり、放電制御トランジスタＴ６がオン状態となる。発光制御トランジスタＴ４がオフ状態となるので、有機ＥＬ素子ＯＬＥＤへの駆動電流の供給が遮断された状態が維持される。また、短絡制御トランジスタＴ５がオフ状態となることによって、第１ノードＮ１と第２ノードＮ２とが電気的に切り離された状態となる。
　また、時刻ｔ２３には、走査信号Ｇ（ｎ）がハイレベルからローレベルに変化する。これにより、図１３に示すように、第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、および第２の初期化トランジスタＴ８がオン状態となる。第２の初期化トランジスタＴ８がオン状態となることによって有機ＥＬ素子ＯＬＥＤのアノード端子に初期化電圧Ｖｉｎｉが与えられる。このようにして、有機ＥＬ素子ＯＬＥＤのアノード電圧についてはデータ書き込み期間に初期化される。また、第１の書き込み制御トランジスタＴ１がオン状態となることによって第２ノードＮ２にデータ電圧Ｖｄａｔａが与えられ、第２の書き込み制御トランジスタＴ２がオン状態となることによって第１ノードＮ１に参照電圧Ｖｒｅｆが与えられる。これにより、第１ノードＮ１の電位は参照電圧Ｖｒｅｆに基づく電位に向けて変化し、第２ノードＮ２の電位はデータ電圧Ｖｄａｔａに基づく電位に向けて変化する。その結果、第１コンデンサＣ１の第１電極側（第１ノードＮ１側）には上式（５）で示す電荷Ｑ（Ｃ１）１ａが蓄積され、第１コンデンサＣ１の第２電極側（第２ノードＮ２側）には上式（６）で示す電荷Ｑ（Ｃ１）２ａが蓄積される。
　また、発光制御トランジスタＴ４がオフ状態かつ放電制御トランジスタＴ６がオン状態となっていることから、図１３で符号１２を付した矢印で示すように第３ノードＮ３から駆動トランジスタＴ３および放電制御トランジスタＴ６を介して電荷が流出することによって、第３ノードＮ３の電位は低下する。詳しくは、第２ノードＮ２の電位Ｖ２と第３ノードＮ３の電位Ｖ３との差が駆動トランジスタＴ３の閾値電圧Ｖｔｈに等しくなるまで（但し、“Ｖ２＜Ｖ３”とする）、第３ノードＮ３の電位Ｖ３は低下する。これにより、第３ノードＮ３の電位Ｖ３は“Ｖｄａｔａ＋Ｖｔｈ”となる。その結果、第２コンデンサＣ２の第１電極側（第１ノードＮ１側）には上式（７）で示す電荷Ｑ（Ｃ２）１ａが蓄積される。
　以上より、データ書き込み期間の終了時点には、第１ノードＮ１には上式（８）で示す電荷Ｑ（Ｎ１）ａが蓄積され、第２ノードＮ２には上式（９）で示す電荷Ｑ（Ｎ２）ａが蓄積される。
　時刻ｔ２４になると、走査信号Ｇ（ｎ）がローレベルからハイレベルに変化する。これにより、図１４に示すように、第１の書き込み制御トランジスタＴ１、第２の書き込み制御トランジスタＴ２、および第２の初期化トランジスタＴ８がオフ状態となる。第２の初期化トランジスタＴ８がオフ状態となることによって有機ＥＬ素子ＯＬＥＤのアノード端子への初期化電圧Ｖｉｎｉの供給が終了する。また、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２がオフ状態となっても、第１コンデンサＣ１に蓄積されている電荷に変化はない。それ故、発光準備期間には、第１ノードＮ１に上式（８）で示す電荷Ｑ（Ｎ１）ａが蓄積された状態が維持されるとともに第２ノードＮ２に上式（９）で示す電荷Ｑ（Ｎ２）ａが蓄積された状態が維持される。また、時刻ｔ２４には、発光制御信号ＥＭ（ｎ－１）がハイレベルからローレベルに変化する。これにより、図１４に示すように、初期化制御トランジスタＴ９がオン状態となる。時刻ｔ２５になると、データ電圧Ｖｄａｔａの電圧レベルが、（ｎ＋１）行目に位置する画素回路１０についての所望の電圧レベルとなる。
　時刻ｔ２６になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、図１１に示すように、発光制御トランジスタＴ４および短絡制御トランジスタＴ５がオン状態となり、放電制御トランジスタＴ６がオフ状態となる。短絡制御トランジスタＴ５がオン状態となることにより、第１ノードＮ１－第２ノードＮ２間が短絡状態となる。その結果、第１ノードＮ１の電位Ｖ１と第２ノードＮ２の電位Ｖ２とは等しくなる。従って、第１コンデンサＣ１の第１電極側（第１ノードＮ１側）に蓄積される電荷Ｑ（Ｃ１）１ｂおよび第１コンデンサＣ１の第２電極側（第２ノードＮ２側）に蓄積される電荷Ｑ（Ｃ１）２ｂはいずれも０となる。また、第２コンデンサＣ２の第１電極側（第１ノードＮ１側）に蓄積される電荷Ｑ（Ｃ２）１ｂは上式（１０）で示す大きさとなる。
　以上より、発光期間には、第１ノードＮ１に蓄積される電荷Ｑ（Ｎ１）ｂは上式（１１）で示す大きさとなり、第２ノードＮ２に蓄積される電荷Ｑ（Ｎ２）ｂは上式（１２）で示す大きさとなる。
　ここで、発光準備期間（図１４参照）においても発光期間（図１１参照）においても、第１の書き込み制御トランジスタＴ１および第２の書き込み制御トランジスタＴ２はオフ状態となっている。従って、第１の実施形態と同様にして、発光期間における駆動電流Ｉｏｌｅｄは上式（１７）で求められる。上式（１７）には、閾値電圧Ｖｔｈの項が含まれていない。すなわち、駆動トランジスタＴ３の閾値電圧Ｖｔｈの大きさに関わらず、データ電圧Ｖｄａｔａの大きさに応じた駆動電流Ｉｏｌｅｄが有機ＥＬ素子ＯＬＥＤに供給される。従って、駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきが補償される。
　なお、本実施形態においては、時刻ｔ２０～時刻ｔ２１の期間に行われる動作が初期化ステップに相当し、時刻ｔ２３～時刻ｔ２４の期間に行われる動作がデータ書き込みステップに相当し、時刻ｔ２０以前の期間および時刻ｔ２６以降の期間に行われる動作が発光ステップに相当する。
　＜２．４　効果＞
　第１の実施形態と同様、本実施形態においても、輝度のばらつきを引き起こすことなく駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきを補償することのできる有機ＥＬ表示装置が実現される。また、本実施形態によれば、データの書き込みが行われる前に駆動トランジスタＴ３のゲート電圧（第２ノードＮ２の電位Ｖ２）が初期化され、有機ＥＬ素子ＯＬＥＤの発光前にそのアノード電圧が初期化される。これにより、前フレームのデータ電圧Ｖｄａｔａの影響がキャンセルされ、表示品位が向上する。
　＜２．５　変形例＞
　第１の実施形態の変形例と同様、図９に示した構成から第１コンデンサＣ１を取り除いた構成の画素回路１０を採用することもできる。
　＜３．第３の実施形態＞
　図１や図９に示した構成の画素回路１０に関し、通常、第１の書き込み制御トランジスタＴ１のゲート端子－第２導通端子間には図１５に示すように寄生容量Ｃｐａｒａが形成される。このため、第１の書き込み制御トランジスタＴ１がオン状態からオフ状態に変化する際、当該第１の書き込み制御トランジスタＴ１のゲート電位の上昇に伴って第２ノードＮ２の電位も幾分上昇する。これに関し、第１の実施形態、第２の実施形態、およびそれらの変形例の構成によれば、データ書き込み期間が終了すると第１ノードＮ１も第２ノードＮ２も浮遊ノードとなるため、発光準備期間に第２ノードＮ２の電位は変動しやすい。第２ノードＮ２の電位がデータ書き込み期間の終了時点以降に変化すると、有機ＥＬ素子ＯＬＥＤに供給される駆動電流Ｉｏｌｅｄの大きさが本来の大きさからずれてしまう。その結果、表示品位が低下する。そこで、そのような現象の発生を防止することのできる実施態様を第３の実施形態として説明する。以下、主に第１の実施形態と異なる点について説明を行う。
　＜３．１　全体構成＞
　本実施形態における全体構成は、第１の実施形態における全体構成（図２参照）とほぼ同様である。但し、本実施形態においては、ｉ本の走査信号線ＧＬ（１）～ＧＬ（ｉ）と１対１で対応するようにｉ本の制御線が表示部１００に配設されるとともに、当該ｉ本の制御線を駆動するための制御線用ドライバが例えばゲートドライバ３００の近傍に設けられる。ｉ本の制御線には制御線用ドライバから制御信号が与えられる。なお、以下においては、ｎ行目の制御線に与えられる制御信号には符号Ｇ’（ｎ）を付す。
　＜３．２　画素回路の構成＞
　図１６は、本実施形態における画素回路１０の構成を示す回路図である。第１の実施形態とは異なり、第２の書き込み制御トランジスタＴ２のゲート端子は、制御信号Ｇ’（ｎ）が与えられる制御線に接続されている。従って、本実施形態においては、第１の書き込み制御トランジスタＴ１のゲート端子には走査信号Ｇ（ｎ）が与えられ、第２の書き込み制御トランジスタＴ２のゲート端子には制御信号Ｇ’（ｎ）が与えられる。
　＜３．３　駆動方法＞
　次に、駆動方法について説明する。図１７は、ｎ行目に位置する画素回路（図１６に示した画素回路）１０の駆動方法について説明するためのタイミングチャートである。時刻ｔ３１以前の期間および時刻ｔ３５以降の期間はｎ行目に位置する画素回路１０についての発光期間であり、時刻ｔ３１～時刻ｔ３５の期間はｎ行目に位置する画素回路１０についての非発光期間である。
　時刻ｔ３２の直前の時点までは、走査信号Ｇ（ｎ）の電圧レベルと制御信号Ｇ’（ｎ）の電圧レベルとは同じように変化するので、第１の実施形態における時刻ｔ１２（図５参照）の直前の時点までと同様の動作が行われる。
　時刻ｔ３２になると、走査信号Ｇ（ｎ）がローレベルからハイレベルに変化する。これにより、図１８に示すように、第１の書き込み制御トランジスタＴ１がオフ状態となる。このとき、制御信号Ｇ’（ｎ）はローレベルで維持されるので、第２の書き込み制御トランジスタＴ２はオン状態で維持される。
　ここで、第１の書き込み制御トランジスタＴ１の寄生容量Ｃｐａｒａ（図１５参照）の存在に起因して上述したように第２ノードＮ２の電位Ｖ２が上昇しようとするが、第２の書き込み制御トランジスタＴ２がオン状態となっていることから第１ノードＮ１の電位Ｖ１が参照電圧Ｖｒｅｆに基づく電位に固定され、第１コンデンサＣ１を介して電荷を参照電源配線に逃がすことができる。従って、発光準備期間中、第２ノードＮ２の電位Ｖ２はデータ電圧Ｖｄａｔａに基づく電位で維持される。
　時刻ｔ３３になると、データ電圧Ｖｄａｔａの電圧レベルが、（ｎ＋１）行目に位置する画素回路１０についての所望の電圧レベルとなる。時刻ｔ３４になると、制御信号Ｇ’（ｎ）がローレベルからハイレベルに変化する。これにより、図１９に示すように、第２の書き込み制御トランジスタＴ２がオフ状態となる。このように、本実施形態においては、第１コンデンサＣ１の第２電極とデータ信号線とが電気的に切り離された状態となった後に、第１コンデンサＣ１の第１電極と参照電源配線とが電気的に切り離された状態となる。時刻ｔ３５には、第１の実施形態における時刻ｔ１４（図５参照）と同様の動作が行われる。
　なお、本実施形態においては、時刻ｔ３１～時刻ｔ３２の期間に行われる動作がデータ書き込みステップに相当し、時刻ｔ３１以前の期間および時刻ｔ３５以降の期間に行われる動作が発光ステップに相当する。
　＜３．４　効果＞
　第１の実施形態と同様、本実施形態においても、輝度のばらつきを引き起こすことなく駆動トランジスタＴ３の閾値電圧Ｖｔｈのばらつきを補償することのできる有機ＥＬ表示装置が実現される。また、本実施形態によれば、データ書き込み期間の終了後、第１の書き込み制御トランジスタＴ１がオフ状態となった時点から所定期間経過後に第２の書き込み制御トランジスタＴ２がオフ状態となる。このため、第１の書き込み制御トランジスタＴ１がオン状態からオフ状態に変化する際に寄生容量の存在に起因して第２ノードＮ２の電位Ｖ２が上昇しようとしても、第１コンデンサＣ１を介して電荷を参照電源配線に逃がすことができるので、第２ノードＮ２の電位Ｖ２はデータ電圧Ｖｄａｔａに基づく電位で維持される。これにより、表示品位の低下が防止される。
　＜４．その他＞
　上記各実施形態（変形例を含む）では有機ＥＬ表示装置を例に挙げて説明したが、表示装置の種類については特に限定されない。電流によって輝度が制御される表示素子を備えた表示装置（電流駆動型の表示装置）として、無機発光ダイオードを備えた無機ＥＬ表示装置やＱＬＥＤ（Quantum dot Light Emitting Diode：量子ドット発光ダイオード）を備えたＱＬＥＤ表示装置などにも本発明を適用することができる。
１０…画素回路
１００…表示部
２００…表示制御回路
３００…ゲートドライバ
４００…エミッションドライバ
５００…ソースドライバ
ＤＬ（１）～ＤＬ（ｊ）…データ信号線
ＧＬ（１）～ＧＬ（ｉ）…走査信号線
ＥＭＬ（１）～ＥＭＬ（ｉ）…発光制御線
Ｔ１…第１の書き込み制御トランジスタ
Ｔ２…第２の書き込み制御トランジスタ
Ｔ３…駆動トランジスタ
Ｔ４…発光制御トランジスタ
Ｔ５…短絡制御トランジスタ
Ｔ６…放電制御トランジスタ
Ｔ７…第１の初期化トランジスタ
Ｔ８…第２の初期化トランジスタ
Ｔ９…初期化制御トランジスタ
Ｄ…データ信号
Ｇ（１）～Ｇ（ｉ）…走査信号
ＥＭ（１）～ＥＭ（ｉ）…発光制御信号
Ｖｄａｔａ…データ電圧
Ｖｉｎｉ…初期化電圧
Ｖｒｅｆ…参照電圧
ＥＬＶＤＤ…ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源電圧

Claims (17)

  1. 　マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置であって、
    　前記画素回路は、
    　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
    　　データ書き込み期間に前記第３電源電圧が与えられる第１電極と、データ書き込み期間に前記データ電圧が与えられる第２電極とを有する第１容量素子と、
    　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、発光期間に前記第１電源電圧が与えられる第１導通端子と、第２導通端子とを有する駆動トランジスタと、
    　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と、
    　　発光期間にアクティブとなる信号が与えられる制御端子と、前記第１容量素子の第１電極に接続された第１導通端子と、前記第１容量素子の第２電極に接続された第２導通端子とを有する短絡制御トランジスタと
    を含むことを特徴とする、表示装置。
  2. 　前記第３電源電圧は、固定電圧であることを特徴とする、請求項１に記載の表示装置。
  3. 　前記第３電源電圧の電圧レベルは、前記第２電源電圧の電圧レベル以上かつ前記第１電源電圧の電圧レベル以下であることを特徴とする、請求項２に記載の表示装置。
  4. 　前記画素回路は、発光期間以外の期間にアクティブとなる信号が与えられる制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記第２電源配線に接続された第２導通端子とを有する放電制御トランジスタを更に含むことを特徴とする、請求項１に記載の表示装置。
  5. 　前記画素回路は、
    　　データ書き込み期間にアクティブとなる信号が与えられる制御端子と、前記データ電圧が与えられる第１導通端子と、前記第１容量素子の第２電極に接続された第２導通端子とを有する第１の書き込み制御トランジスタと、
    　　データ書き込み期間にアクティブとなる信号が与えられる制御端子と、前記第３電源配線に接続された第１導通端子と、前記第１容量素子の第１電極に接続された第２導通端子とを有する第２の書き込み制御トランジスタと、
    　　発光期間にアクティブとなる信号が与えられる制御端子と、前記第１電源配線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する発光制御トランジスタと
    を更に含むことを特徴とする、請求項１に記載の表示装置。
  6. 　前記画素回路を初期化するための初期化電圧が与えられている初期化電源配線を更に備え、
    　前記表示素子は、電気的に前記第１電源配線側に設けられた第１電極と、電気的に前記第２電源配線側に設けられた第２電極とを有し、
    　前記画素回路は、
    　　データ書き込み期間よりも前に設けられた初期化期間にアクティブとなる信号が与えられる制御端子と、前記第１容量素子の第２電極に接続された第１導通端子と、前記初期化電源配線に接続された第２導通端子とを有する第１の初期化トランジスタと、
    　　データ書き込み期間にアクティブとなる信号が与えられる制御端子と、前記表示素子の第１電極に接続された第１導通端子と、前記初期化電源配線に接続された第２導通端子とを有する第２の初期化トランジスタと、
    　　初期化期間にアクティブとなる信号が与えられる制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１電極に接続された第２導通端子とを有する初期化制御トランジスタと
    を更に含むことを特徴とする、請求項１に記載の表示装置。
  7. 　前記第３電源電圧は、前記初期化電圧であることを特徴とする、請求項６に記載の表示装置。
  8. 　前記第２容量素子の容量値は、前記第１容量素子の容量値よりも大きいことを特徴とする、請求項１に記載の表示装置。
  9. 　前記表示素子は、有機ＥＬ素子であることを特徴とする、請求項１に記載の表示装置。
  10. 　マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置であって、
    　前記画素回路は、
    　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
    　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、データ書き込み期間に前記データ電圧が与えられる制御端子と、発光期間に前記第１電源電圧が与えられる第１導通端子と、第２導通端子とを有する駆動トランジスタと、
    　　データ書き込み期間に前記第３電源電圧が与えられる第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する容量素子と、
    　　発光期間にアクティブとなる信号が与えられる制御端子と、前記容量素子の第１電極に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する短絡制御トランジスタと
    を含むことを特徴とする、表示装置。
  11. 　マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置の駆動方法であって、
    　前記画素回路は、
    　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
    　　第１電極と第２電極とを有する第１容量素子と、
    　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、第１導通端子と、第２導通端子とを有する駆動トランジスタと、
    　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と、
    　　制御端子と、前記第１容量素子の第１電極に接続された第１導通端子と、前記第１容量素子の第２電極に接続された第２導通端子とを有する短絡制御トランジスタと
    を含み、
    　前記駆動方法は、
    　　前記第１容量素子の第１電極に前記第３電源電圧を与えるとともに前記第１容量素子の第２電極に前記データ電圧を与えるデータ書き込みステップと、
    　　前記駆動トランジスタの第１導通端子に前記第１電源電圧を与えるとともに前記短絡制御トランジスタの制御端子にアクティブな信号を与える発光ステップと
    を含むことを特徴とする、駆動方法。
  12. 　マトリクス状に配置された画素回路と、第１電源電圧が与えられている第１電源配線と、前記第１電源電圧の電圧レベルよりも小さい電圧レベルの第２電源電圧が与えられている第２電源配線と、第３電源電圧が与えられている第３電源配線と、列毎に設けられデータ電圧が与えられているデータ信号線とを備えた表示装置の駆動方法であって、
    　前記画素回路は、
    　　前記第１電源配線と前記第２電源配線との間に設けられ、供給される電流の量に応じた輝度で発光する表示素子と、
    　　第１電極と第２電極とを有する第１容量素子と、
    　　前記第１電源配線と前記第２電源配線との間に前記表示素子と直列に設けられ、前記第１容量素子の第２電極に接続された制御端子と、第１導通端子と、第２導通端子とを有する駆動トランジスタと、
    　　前記第１容量素子の第１電極に接続された第１電極と、前記駆動トランジスタの第１導通端子に接続された第２電極とを有する第２容量素子と
    を含み、
    　前記駆動方法は、
    　　前記第１容量素子の第１電極－第２電極間が電気的に切り離され、かつ、前記駆動トランジスタの第１導通端子と前記第１電源配線とが電気的に切り離された状態で、前記第１容量素子の第１電極と前記第３電源配線とを電気的に接続するとともに前記第１容量素子の第２電極と前記データ信号線とを電気的に接続するデータ書き込みステップと、
    　　前記第１容量素子の第１電極と前記第３電源配線とが電気的に切り離され、かつ、前記第１容量素子の第２電極と前記データ信号線とが電気的に切り離された状態で、前記第１容量素子の第１電極－第２電極間を電気的に接続するとともに前記駆動トランジスタの第１導通端子と前記第１電源配線とを電気的に接続する発光ステップと
    を含むことを特徴とする、駆動方法。
  13. 　前記表示装置は、前記画素回路を初期化するための初期化電圧が与えられている初期化電源配線を更に備え、
    　前記駆動方法は、前記表示素子への電流の供給が遮断され、かつ、前記第１容量素子の第１電極－第２電極間が電気的に接続された状態で、前記第１容量素子の第２電極と前記初期化電源配線とを電気的に接続する初期化ステップを更に含むことを特徴とする、請求項１２に記載の駆動方法。
  14. 　前記表示素子は、電気的に前記第１電源配線側に設けられた第１電極と、電気的に前記第２電源配線側に設けられた第２電極とを有し、
    　前記データ書き込みステップでは、前記表示素子の第１電極と初期化電圧が与えられている初期化電源配線とが電気的に接続されることを特徴とする、請求項１２に記載の駆動方法。
  15. 　前記駆動方法は、前記画素回路の状態を、前記第１容量素子の第１電極－第２電極間が電気的に切り離され、かつ、前記駆動トランジスタの第１導通端子と前記第１電源配線とが電気的に切り離され、かつ、前記第１容量素子の第１電極と前記第３電源配線とが電気的に切り離され、かつ、前記第１容量素子の第２電極と前記データ信号線とが電気的に切り離された状態にする発光準備ステップを更に含むことを特徴とする、請求項１２に記載の駆動方法。
  16. 　前記発光準備ステップでは、前記第１容量素子の第２電極と前記データ信号線とが電気的に切り離された状態にされた後に、前記第１容量素子の第１電極と前記第３電源配線とが電気的に切り離された状態にされることを特徴とする、請求項１５に記載の駆動方法。
  17. 　前記データ書き込みステップでは、前記表示素子への電流の供給が遮断された状態で、前記駆動トランジスタの第２導通端子と前記第２電源配線とが電気的に接続されることを特徴とする、請求項１２に記載の駆動方法。
PCT/JP2018/013094 2018-03-29 2018-03-29 表示装置およびその駆動方法 WO2019186857A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2018/013094 WO2019186857A1 (ja) 2018-03-29 2018-03-29 表示装置およびその駆動方法
US16/977,413 US11176882B2 (en) 2018-03-29 2018-03-29 Display device and method for driving same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/013094 WO2019186857A1 (ja) 2018-03-29 2018-03-29 表示装置およびその駆動方法

Publications (1)

Publication Number Publication Date
WO2019186857A1 true WO2019186857A1 (ja) 2019-10-03

Family

ID=68059731

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/013094 WO2019186857A1 (ja) 2018-03-29 2018-03-29 表示装置およびその駆動方法

Country Status (2)

Country Link
US (1) US11176882B2 (ja)
WO (1) WO2019186857A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115101011A (zh) * 2021-07-21 2022-09-23 武汉天马微电子有限公司 配置成控制发光元件的像素电路
CN117854434A (zh) * 2024-02-08 2024-04-09 惠科股份有限公司 像素补偿电路、像素电路、显示装置及像素补偿方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111402782B (zh) * 2018-12-14 2021-09-03 成都辰显光电有限公司 一种数字驱动像素电路及数字驱动像素的方法
WO2021012182A1 (zh) * 2019-07-23 2021-01-28 京东方科技集团股份有限公司 Oled像素补偿电路及驱动方法、显示装置
CN111710300B (zh) * 2020-06-30 2021-11-23 厦门天马微电子有限公司 一种显示面板、驱动方法及显示装置
US11322087B1 (en) * 2021-04-22 2022-05-03 Sharp Kabushiki Kaisha Pixel circuit with threshold voltage compensation
CN114999368A (zh) * 2022-05-31 2022-09-02 Tcl华星光电技术有限公司 像素驱动电路和显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013076774A1 (ja) * 2011-11-24 2013-05-30 パナソニック株式会社 表示装置及びその制御方法
JP2016027364A (ja) * 2014-06-27 2016-02-18 Ｎｌｔテクノロジー株式会社 画素回路及びその駆動方法
US20170365213A1 (en) * 2016-06-15 2017-12-21 Apple Inc. Light-Emitting Diode Display With Reduced Leakage

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101054327B1 (ko) * 2004-04-30 2011-08-04 엘지디스플레이 주식회사 화질 개선을 위한 화소구조를 가지는 전류구동형 능동행렬유기전계발광 디스플레이 장치
KR101432126B1 (ko) * 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
JP2013044847A (ja) 2011-08-23 2013-03-04 Seiko Epson Corp 電気光学装置、電気光学装置の駆動方法および電子機器
KR20140140272A (ko) * 2013-05-29 2014-12-09 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR102390093B1 (ko) * 2015-05-28 2022-04-26 삼성디스플레이 주식회사 게이트 구동 회로 및 표시 장치
KR102391421B1 (ko) * 2016-01-28 2022-04-28 삼성디스플레이 주식회사 표시 장치
KR102613863B1 (ko) * 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102578210B1 (ko) * 2018-03-21 2023-09-13 삼성디스플레이 주식회사 유기 발광 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013076774A1 (ja) * 2011-11-24 2013-05-30 パナソニック株式会社 表示装置及びその制御方法
JP2016027364A (ja) * 2014-06-27 2016-02-18 Ｎｌｔテクノロジー株式会社 画素回路及びその駆動方法
US20170365213A1 (en) * 2016-06-15 2017-12-21 Apple Inc. Light-Emitting Diode Display With Reduced Leakage

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115101011A (zh) * 2021-07-21 2022-09-23 武汉天马微电子有限公司 配置成控制发光元件的像素电路
CN117854434A (zh) * 2024-02-08 2024-04-09 惠科股份有限公司 像素补偿电路、像素电路、显示装置及像素补偿方法
CN117854434B (zh) * 2024-02-08 2024-05-24 惠科股份有限公司 像素补偿电路、像素电路、显示装置及像素补偿方法

Also Published As

Publication number Publication date
US11176882B2 (en) 2021-11-16
US20210005138A1 (en) 2021-01-07

Similar Documents

Publication Publication Date Title
WO2019186857A1 (ja) 表示装置およびその駆動方法
CN108091302B (zh) 显示装置
US8847939B2 (en) Method of driving and a driver for a display device including an electric current driving element
KR101424692B1 (ko) 화상표시장치
US20160217737A1 (en) Method and system for driving a light emitting device display
US11158257B2 (en) Display device and driving method for same
JP5680218B2 (ja) 表示装置およびその駆動方法
EP2200010B1 (en) Current-driven display
JP6282823B2 (ja) 駆動回路、表示装置、及び駆動方法
CN111052216B (zh) 显示装置及其驱动方法
WO2018173244A1 (ja) 表示装置、および表示装置の画素回路の駆動方法
US9466239B2 (en) Current drive type display device and drive method thereof
WO2014046029A1 (ja) データ線駆動回路、それを備える表示装置、およびデータ線駆動方法
CN109215583B (zh) 数据驱动器和有机发光显示装置
US20230351967A1 (en) Display device
US9361826B2 (en) Display device and drive method therefor
US20230206850A1 (en) Display device
JP5034208B2 (ja) 表示装置および表示装置の駆動方法
JP7357165B2 (ja) 表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18911909

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18911909

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP