KR102390093B1 - 게이트 구동 회로 및 표시 장치 - Google Patents

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Abstract

게이트 구동 회로는 복수의 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함하고, 상기 게이트 구동 유닛들 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛은 상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호를 제1 클럭 신호에 동기화하고, 동기화된 제n-1 캐리 신호에 기초하여 제n 캐리 신호를 출력하는 시프트 레지스터부, 및 상기 동기화된 제n-1 캐리 신호와 마스크 신호에 기초하여 게이트 신호를 출력하는 마스킹부를 포함할 수 있다.

Description

게이트 구동 회로 및 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 게이트 구동 회로 및 표시 장치에 관한 것이다.
표시장치는 영상을 표시하는 화소들을 포함한다. 최근, 외부보상용 화소는 표시 동작을 수행할 뿐만 아니라, 화소 내부의 TFT(thin film transistor), 유기발광다이오드(organic light emitting diode, OLED) 등에 대한 전기적 특성을 감지할 수 있다.
다만, 종래의 게이트 구동 회로는 화소 행들에 게이트 신호를 순차적으로 공급하므로, 상기 게이트 신호에 응답하여 외부보상용 화소들이 순차적으로 감지 동작을 수행하는 경우, 감지 동작을 수행하는 동안 발생되는 가로줄 현상이 시인되는 문제점을 가진다.
한편, 최근 표시장치에 사용되는 옥사이드(oxide) TFT는 LTPS TFT(low temperature poly silicon TFT)와 달리 스트레스(stress)에 따라 문턱전압의 음 또는 양의 평행이동(negative or positive shift)을 나타내어, 표시장치의 안정성을 보장하지 못하는 문제점을 가지고 있다.
본 발명의 일 목적은 게이트 신호를 순차적으로 생성할 수 있을 뿐만 아니라, 특정 화소열에 대한 게이트 신호만을 선택적으로 생성할 수 있는 게이트 구동 회로를 제공하는 것이다. 또한, 옥사이드 TFT를 이용하더라도 안정적으로 동작할 수 있는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함하고, 상기 게이트 구동 유닛들 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛은 상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호를 제1 클럭 신호에 동기화하고, 동기화된 제n-1 캐리 신호에 기초하여 제n 캐리 신호를 출력하는 시프트 레지스터부 및 상기 동기화된 제n-1 캐리 신호와 마스크 신호에 기초하여 게이트 신호를 출력하는 마스킹부를 포함할 수 있다.
일 실시예에 의하면, 상기 마스킹부는 준비 신호에 응답하여 제1 노드를 상기 동기화된 제n-1 캐리 신호로 충전하고, 상기 제1 노드의 전압에 기초하여 제2 클럭 신호를 상기 게이트 신호로서 출력하는 풀업부, 및 마스크 신호에 응답하여 제2 노드를 고전압으로 충전하고, 상기 제2 노드의 전압에 기초하여 상기 게이트 신호를 오프 전압으로 풀다운하는 풀다운부를 포함하고, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호일 수 있다.
일 실시예에 의하면, 상기 준비 신호는 상기 풀업부의 풀업 동작을 준비시키는 사전 신호에 해당할 수 있다.
일 실시예에 의하면, 상기 마스킹부는 상기 준비 신호가 하이 레벨이면, 상기 제1 노드를 상기 동기화된 제n-1 캐리 신호로 충전하고, 상기 제2 클럭 신호를 상기 게이트 신호의 온 전압으로서 출력하되, 상기 마스크 신호를 수신하면 로우 레벨의 게이트 신호를 출력 할 수 있다.
일 실시예에 의하면, 상기 풀업부는 상기 제2 클럭 신호를 수신하는 제1 전극, 상기 게이트 신호를 출력하는 제2 전극 및 상기 제1 노드와 연결되는 게이트 전극을 구비하는 제1 트랜지스터, 상기 제n-1 캐리 신호를 수신하는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 준비 신호를 수신하는 게이트 전극을 구비하는 제2 트랜지스터, 및 상기 제1 노드와 상기 제1 트랜지스터의 제2 전극 사이에 연결되어 상기 제1 노드의 전압을 충전하는 제1 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 풀업부는 상기 저전압을 수신하는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 마스크 신호를 수신하는 게이트 전극을 구비하는 제3 트랜지스터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 풀다운부는 상기 게이트 신호가 출력되는 출력 단자에 연결되는 제1 전극, 제1 저전압에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터, 고전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 마스크 신호를 수신하는 게이트 전극을 구비하는 제5 트랜지스터 및 상기 제2 노드와 상기 제4 트랜지스터의 제2 전극에 연결되어 상기 제2 노드의 전압을 충전하는 제2 커패시터를 포함 할 수 있다.
일 실시예에 의하면, 상기 풀다운부는 저전압과 상기 제2 노드 사이에 상호 직렬 연결되고, 상기 제n-1 캐리 신호와 상기 준비 신호에 각각 응답하여 다이오드 커플링되는 제6 트랜지스터와 제7 트랜지스터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 마스킹부는 제3 클럭 신호에 응답하여 상기 제n-1 캐리 신호를 상기 풀업부에 전송하는 제8 트랜지스터를 더 포함하되, 상기 제3 클럭 신호의 로우 레벨은 제1 클럭 신호의 로우 레벨보다 낮은 전위를 가질 수 있다.
일 실시예에 의하면, 상기 시프트 레지스터부는 상기 제n-1 캐리 신호에 기초하여 제3 노드를 충전하고, 상기 제3 노드의 전압에 기초하여 제2 클럭 신호를 상기 제n 캐리 신호로서 출력하는 제2 풀업부, 및 제1 클럭 신호에 기초하여 제4 노드를 충전하고, 상기 제4 노드의 전압에 기초하여 상기 제n 캐리 신호를 오프 전압으로 풀다운하는 제2 풀다운부를 포함하고, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호일 수 있다.
일 실시예에 의하면, 상기 풀업부는 상기 제2 클럭 신호를 수신하는 제1 전극, 상기 제n 캐리 신호를 출력하는 출력 단자 및 상기 제3 노드에 연결되는 게이트 전극을 구비하는 제9 트랜지스터, 및 상기 제3 노드와 상기 제9 트랜지스터의 제2 전극 사이에 연결되어 상기 제3 노드의 전압을 충전하는 제4 커패시터를 포함 할 수 있다.
일 실시예에 의하면, 상기 풀다운부는 상기 제n 캐리 신호가 출력되는 출력 단자에 연결되는 제1 전극, 저전압에 연결되는 제2 전극 및 상기 제4 노드에 연결되는 게이트 전극을 구비하는 제10 트랜지스터, 상기 고전압을 수신하는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 상기 제3 클럭 신호를 수신하는 게이트 전극을 구비하는 제11 트랜지스터, 및 상기 제4 노드와 상기 저전압 사이에 연결되어, 상기 제4 노드의 전압을 충전하는 제5 커패시터를 포함 할 수 있다.
일 실시예에 의하면, 상기 풀다운부는 상기 제4 노드와 상기 제10 트랜지스터 사이에 연결되는 제6 커패시터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 풀다운부는 제1 클럭 신호를 수신하는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 상기 제n-1 캐리 신호를 수신하는 게이트 전극을 구비하는 제12 트랜지스터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 시프트 레지스터부는 상기 제n-1 캐리 신호를 수신하는 제1 전극, 상기 제3 노드에 연결되는 제2 전극 및 제3 클럭 신호를 수신하는 게이트 전극을 구비하는 제8 트랜지스터(TR8), 및 상기 제3 노드와 상기 제12 트랜지스터의 게이트 전극 사이에 연결되는 제3 커패시터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 시프트 레지스터부는 리셋 신호에 기초하여 상기 제3 노드, 상기 제4 노드 및 상기 제n 캐리 신호를 제2 저전압으로 초기화하는 리셋부를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 리셋부는 상기 리셋 신호(RST)에 기초하여 상기 제3 노드, 상기 제4 노드 및 상기 제n 캐리 신호가 출력되는 출력 단자를 상기 제2 저전압에 각각 다이오드 커플링시키는 트랜지스터들을 포함 할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 게이트 라인들, 데이터 라인들 및 상기 데이터 라인들과 상기 게이트 라인들에 각각 연결되는 복수의 화소들을 구비하는 표시 패널, 상기 데이터 라인들과 연결되고, 상기 데이터 라인들 각각에 데이터 신호들을 제공하는 데이터 구동 회로, 제1 클럭 신호와, 상기 제1 클럭 신호의 반전 신호인 제2 클럭 신호를 각각 생성하고, 상기 데이터 구동 회로를 제어하는 타이밍 컨트롤러, 및 복수의 게이트 라인들과 각각 연결되고, 상기 클럭 신호에 기초하여 상기 게이트 라인들에 순차적으로 게이트 신호를 공급하는 복수의 게이트 구동 유닛들을 구비하는 게이트 구동 회로를 포함하고, 상기 게이트 구동 유닛들 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛은 상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호를 제1 클럭 신호에 동기화하고, 동기화된 제n-1 캐리 신호에 기초하여 제n 캐리 신호를 출력하는 시프트 레지스터부, 및 상기 동기화된 제n-1 캐리 신호와 마스크 신호에 기초하여 상기 제2 클럭 신호를 게이트 신호로서 출력하는 마스킹부를 포함 할 수 있다.
일 실시예에 의하면, 상기 표시부는 상기 게이트 신호에 기초하여 외부로부터 센싱 전압을 인가 받고, 센싱 전압에 기초하여 발생되는 화소 구동 전류를 측정 할 수 있다.
일 실시예에 의하면, 상기 타이밍 컨트롤러는 스타트 펄스 신호 및 준비 신호를 더 생성하고, 상기 게이트 구동 회로는 상기 스타트 펄스 신호가 인가되는 시점, 상기 준비 신호가 인가되는 시점 및 상기 마스크 신호에 기초하여 복수의 화소들 중 특정 화소를 선택 구동시킬 수 있다.
본 발명의 실시예들에 따른 게이트 구동 회로는 제n-1 캐리 신호와 마스크 신호에 기초하여 게이트 신호를 출력하는 게이트 구동 유닛을 포함하므로, 특정 화소열에 대한 게이트 신호만을 선택적으로 생성할 수 있다. 또한, 게이트 구동 회로는 커패시터 커플링을 이용하므로 옥사이드 TFT를 이용하더라도 안정적으로 동작할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 게이트 구동 회로를 포함하고, 상기 게이트 구동 회로를 통해 특정 화소행을 선택하여 (즉, 랜덤하게) 화소 특성을 감지 및 보상하므로, 가로줄 현상이 시인되는 문제점을 해결할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 도면이다.
도 2b는 도 1의 표시 장치에 포함된 게이트 구동 회로에서 생성하는 게이트 신호의 일 예를 나타내는 파형도이다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동 회로의 일 예를 나타내는 블록도이다.
도 4는 도 3의 게이트 구동 회로에 포함된 게이트 구동 유닛의 일 예를 나타내는 회로도이다.
도 5는 도 3의 게이트 구동 회로의 동작을 나타내는 파형도이다.
도 6은 도 3의 게이트 구동 회로의 동작을 나타내는 파형도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 데이터 구동 회로(120), 타이밍 컨트롤러(130) 및 게이트 구동 회로(140)를 포함할 수 있다.
표시 장치(100)는 외부에서 제공되는 영상 데이터에 기초하여 영상을 출력하는 장치일 수 있다. 예를 들어, 표시 장치(100)는 유기 발광 표시 장치일 수 있다.
표시 패널(110)은 복수의 게이트 라인들(S1, S2, Si, Sn), 복수의 데이터 라인들(D1, D2, Di, Dm), 및 게이트 라인들(S1, S2, Si, Sn)과 데이터 라인들(D1, D2, Di, Dm)이 서로 교차하여 형성되는 표시 영역에 배치되는 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX) 각각은 게이트 라인들(S1, S2, Si, Sn)을 통해 공급되는 게이트 신호와 데이터 라인들(D1, D2, Di, Dm)을 통해 공급되는 데이터 신호에 기초하여 발광할 수 있다. 또한, 복수의 화소들(PX) 각각은 내부 소자들의 특성을 감지할 수 있다. 다만, 내부 소자들의 특성을 감지하는 화소(111)의 구성에 대해서는 도 2a를 참조하여 후술하기로 한다.
데이터 구동 회로(120)는 표시 패널(110)에 데이터 신호를 제공할 수 있다. 데이터 구동 회로(120)는 타이밍 컨트롤러(130)로부터 수신한 영상 데이터에 기초하여 데이터 신호를 생성하고, 생성된 데이터 신호를 데이터 구동제어신호에 따라 데이터 라인들(D1, D2, Di, Dm)을 통해 표시 패널(110)(즉, 화소들(PX))에 제공할 수 있다.
타이밍 컨트롤러(130)는 표시 장치(100)의 동작을 제어할 수 있다. 타이밍 컨트롤러(130)는 영상 데이터와 데이터 구동제어신호를 생성하여 데이터 구동 회로(120)에 공급하고, 클럭 신호와 게이트 구동제어신호를 생성하여 게이트 구동 회로(140)에 공급할 수 있다.
게이트 구동 회로(140)는 타이밍 컨트롤러(130)로부터 게이트 구동제어신호를 공급받아 게이트 신호를 생성하고, 생성된 게이트 신호를 표시 패널(110)에 제공할 수 있다.
한편, 게이트 구동 회로(140)는 복수의 게이트 라인들(S1, S2, Si, Sn)에 대응하여 게이트 신호를 순차적으로 생성하거나, 게이트 신호들을 동시에 생성하거나, 또는 특정 화소행을 선택하여 게이트 신호를 생성할 수 있다. 예를 들어, 게이트 구동 회로(140)는 직렬 연결된 복수의 게이트 구동 유닛들의 시프트 레지스터 동작을 통해 게이트 신호를 순차적으로 생성할 수 있다. 다른 예를 들어, 게이트 구동 회로(140)는 마스크 신호에 기초하여 특정 화소행에 대한 게이트 신호를 생성할 수 있다. 한편, 마스크 신호는 타이밍 컨트롤러(130)로부터 제공 받을 수 있다. 게이트 구동 회로(140)의 구체적인 구성에 대해서는 도 3 내지 도 5를 참조하여 후술하기로 한다.
상기와 같이, 게이트 구동 회로(140)는 마스크 신호에 기초하여 특정 화소행을 선택하는 게이트 신호를 생성할 수 있다. 따라서, 선택된 화소행에 포함된 화소들(PX)만이 내부 소자들의 특성을 감지하는 동작을 수행할 수 있다.
도 2a는 도 1의 표시 장치(100)에 포함된 화소(111)의 일 예를 나타내는 도면이고, 도 2b는 도 1의 표시 장치(100)에 포함된 게이트 구동 회로(140)에서 생성하는 게이트 신호의 일 예를 나타내는 파형도이다.
도 2a를 참조하면, 화소(111)는 제1 게이트 신호(OUT[1])(SCAN[n], n은 양의 정수)(즉, 주사 신호)에 응답하여 데이터 신호(DATA)를 저장하고, 발광제어신호(GC)에 응답하여 저장된 데이터 신호(DATA)에 대응되는 밝기로 발광할 수 있다. 또한, 화소(111)는 제1 게이트 신호(OUT[1])(SCAN[n])에 응답하여 센싱 전압을 인가 받고, 제2 게이트 신호(OUT[2])(SENSE[n])(즉, 센싱 신호)에 응답하여 화소(111) 구동 전류(즉, 센싱 전압에 기초하여 발생되는 구동 전류)를 측정할 수 있다.
도 2a를 참조하면, 화소(111)는 구동 트랜지스터(TR_D), 스위칭 트랜지스터(TD_SC), 센싱 트랜지스터(TR_SEN), 발광제어 트랜지스터(TR_GC), 저장 커패시터(C_ST) 및 유기발광다이오드(EL)을 포함할 수 있다.
구동 트랜지스터(TR_D)는 고전원전압(ELVDD)을 수신하는 제1 전극, 유기발광다이오드(EL)의 애노드에 연결되는 제2 전극, 및 데이터 신호(DATA)를 수신하는 게이트 전극을 포함할 수 있다. 구동 트랜지스터(TR_D)는 데이터 신호(DATA)에 응답하여 구동전류를 유기발광다이오드(EL)에 공급할 수 있다.
스위칭 트랜지스터(TD_SC)는 데이터 라인에 연결되는 제1 전극, 구동 트랜지스터(TR_D)의 게이트 전극에 연결되는 제2 전극, 및 제1 게이트 신호(OUT[1])(SCAN[n])(즉, 주사 신호)를 수신하는 게이트 전극을 포함할 수 있다. 스위칭 트랜지스터(TD_SC)는 게이트 신호에 응답하여 데이터 신호(DATA)를 구동 트랜지스터(TR_D)에 전송할 수 있다.
저장 커패시터(C_ST)는 구동 트랜지스터(TR_D)의 게이트 전극과 구동 트랜지스터(TR_D)의 제2 전극 사이에 연결될 수 있다. 저장 커패시터(C_ST)는 구동 트랜지스터(TR_D)에 공급되는 데이터 신호(DATA)를 저장할 수 있다.
발광제어 트랜지스터(TR_GC)는 고전원전압(ELVDD)을 수신하는 제1 전극, 구동 트랜지스터(TR_D)의 제1 전극과 연결되는 제2 전극, 및 발광제어신호(GC)를 수신하는 게이트 전극을 포함할 수 있다. 발광제어 트랜지스터(TR_GC)는 발광제어신호(GC)에 응답하여 고전원전압(ELVDD)과 구동 트랜지스터(TR_D)를 다이오드 커플링시킬 수 있다.
유기발광다이오드(EL)는 구동 트랜지스터(TR_D)의 제2 전극과 저전원전압(ELVSS) 사이에 연결될 수 있다. 유기발광다이오드(EL)는 구동 트랜지스터(TR_D)를 통해 공급되는 구동전류에 기초하여 발광할 수 있다.
한편, 센싱 트랜지스터(TR_SEN)는 유기발광다이오드(EL)의 캐소드 전극에 연결되는 제1 전극, 데이터 라인에 연결되는 제2 전극, 및 제2 게이트 신호(OUT[2])(SENSE[n])(즉, 센싱 신호)를 수신하는 게이트 전극을 포함할 수 있다. 센싱 트랜지스터(TR_SEN)는 제2 게이트 신호(OUT[2])(SENSE[n])에 기초하여 유기발광다이오드(EL)의 캐소드 전극에 인가되는 전압을 측정할 수 있다.
도 2a의 화소(111)는 전기적 특성을 감지하는 기능을 설명하기 위해 예시적으로 도시한 것으로, 화소(111)가 상기 구조에 국한되는 것은 아니다. 예를 들어, 화소(111)는 6T1C 또는 7T1C 구조를 가질 수 있다.
도 2b는 도 1의 표시 장치(100)에 포함된 게이트 구동 회로(140)에서 생성하는 게이트 신호의 일 예를 나타내는 파형도이다. 한편, 한 프레임은 화소(111)의 동작에 기초하여 초기화 구간(T1), 문턱전압보상 구간(T2), 센싱전압인가 구간(T3), 센싱 구간(T4), 데이터기입 구간(T5) 및 발광 구간(T6)으로 구분될 수 있다.
도 2a와 도 2b를 참조하면, 초기화 구간(T1)에서, 화소행들(즉, 화소행들에 포함된 화소들(PX))에 하이 레벨의 스캔 신호들(SCAN[1], SCAN[x], SCAN[2160])과 센싱 신호들(SENSE[1], SENSE[x], SENSE[2160])이 공급될 수 있다. 이 때, 데이터 라인에는 초기화 전압(Vint)이 인가될 수 있다. 따라서, 모든 화소들(PX)에서, A노드(즉, 구동 트랜지스터(TR_D)의 제2 전극과 유기발광다이오드(EL)의 애노드가 연결되는 노드)는 초기화 전압(Vint)으로 초기화 될 수 있다.
문턱전압보상 구간(T2)에서, 화소행들에 하이 레벨의 스캔 신호들(SCAN[1], SCAN[x], SCAN[2160]), 로우 레벨의 센싱 신호들(SENSE[1], SENSE[x], SENSE[2160]) 및 하이 레벨의 발광제어신호(GC)가 공급될 수 있다. 이 때, 데이터 라인에는 기준 전압(Vref)가 인가될 수 있다. 따라서, A노드의 전압은 (기준전압 문턱전압), 즉, (Vref - Vth)으로 나타날 수 있다. 여기에서, 문턱전압(Vth)은 구동 트랜지스터(TR_D)의 문턱전압(Vth)일 수 있다.
센싱전압인가 구간(T3)에서, 특정 화소행(예를 들어, x번째 화소행)에 하이 레벨의 스캔 신호(SCAN[x])가 인가되고, 다른 화소행에 로우 레벨의 스캔 신호들(SCAN[1], SCAN[2160])이 인가될 수 있다. 이 때, 데이터 라인에는 센싱 전압(Vsen)이 인가될 수 있다. 상기 특정 화소행은 문턱전압을 측정하고자 하는 화소행일 수 있고, 상기 특정 화소행은 게이트 구동 회로(140)에서 생성된 스캔 신호(SCAN[x])에 의해 선택될 수 있다. 따라서, 특정 화소행의 G노드(즉, 구동 트랜지스터(TR_D)와 발광제어 트랜지스터(TR_GC)가 연결되는 노드)에만 센싱 전압(Vsen)이 인가될 수 있다.
센싱 구간(T4)에서, 특정 화소행(예를 들어, x번째 화소행)에 하이 레벨의 센싱 신호(SENSE[x])가 인가되고, 다른 화소행들에 로우 레벨의 센싱 신호들(SENSE[1], SENSE[2160])이 인가될 수 있다. 한편, 하이 레벨의 제어발광신호(GC)가 인가될 수 있다. 따라서, 해당 화소(예를 들어, x번째 화소행의 화소)의 구동 트랜지스터(TR_D)를 흐르는 구동전류는 센싱 트랜지스터(TR_SEN)와 데이터 라인을 통해 외부로 나갈 수 있다. 상기 구동 전류는 외부 리드아웃 집적회로(readout IC)에 의해 센싱될 수 있다. 한편, 센싱된 전류는 해당 화소에 인가되는 데이터 신호를 보상하는 데 이용될 수 있다.
데이터기입 구간(T5) 동안, 모든 화소행에 로우 레벨의 센싱 신호들(SENSE[1], SENSE[x], SENSE[2160])이 인가되고, 하이 레벨의 스캔 신호들(SCAN[1], SCAN[x], SCAN[2160])이 순차적으로 인가될 수 있다. 화소들(PX)은 상기 스캔 신호들(SCAN[1], SCAN[x], SCAN[2160])에 따라 순차적으로 데이터 신호(Vdata)를 해당 G노드에 기입할 수 있다. 한편, 상기 데이터 신호(Vdata)는 센싱 구간(T4)에서 센싱된 구동 전류에 기초하여 보상된 데이터 신호에 해당할 수 있다.
발광 구간(T6) 동안, 모든 화소행에 로우 레벨의 스캔 신호들(SCAN[1], SCAN[x], SCAN[2160]), 로우 레벨의 센싱 신호들(SENSE[1], SENSE[x], SENSE[2160]) 및 하이 레벨의 발광제어신호(GC)가 인가될 수 있다. 모든 화소들(PX)(즉, 유기발광다이오드(EL)들)은 기입된 데이터 신호(Vdata)에 기초하여 발광할 수 있다.
상술한 바와 같이, 초기화 구간(T1), 보상 구간(T2) 및 발광 구간(T6)에서는 모든 화소행들에 게이트 신호가 공급되고, 센싱전압인가 구간(T3)과 센싱 구간(T5)에서는 특정 화소행에 대해서만 선택적으로 게이트 신호가 공급될 수 있다. 또한, 데이터기입 구간(T5)에서는 화소행들에 순차적으로 게이트 신호가 공급될 수 있다.
즉, 본 발명의 실시예들에 따른 게이트 구동 회로(140)는 모든 화소행들에 게이트 신호를 공급하는 동시 구동, 특정 화소행에 대해서만 게이트 신호를 공급하는 선택 구동, 및 화소행들에 순차적으로 게이트 신호를 공급하는 순차 구동을 수행할 수 있다.
이하에서는, 게이트 구동 회로(140)의 구체적인 구성에 대해서 설명하도록 한다.
도 3은 도 1의 표시 장치에 포함된 게이트 구동 회로의 일 예를 나타내는 블록도이다.
도 1 및 도 3을 참조하면, 게이트 구동 회로(140)는 복수의 게이트 라인들(S1, S2, Si, Sn)과 각각 연결되는 복수의 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)을 포함할 수 있다. 복수의 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)은 타이밍 컨트롤러(130)로부터 스타트 신호(SSP)를 수신 받아 순차적으로 게이트 신호(OUT[1], OUT[2], OUT[3], OUT[4])를 출력할 수 있다.
먼저, 제1 게이트 구동 유닛(310-1)은 스타트 신호(SSP)를 수신 받아 제1 캐리 신호(Carry[1])와 제1 게이트 신호(OUT[1])를 생성할 수 있다. 이후, 제2 게이트 구동 유닛(310-2)은 제1 캐리 신호(Carry[1])에 기초하여 제2 캐리 신호(Carry[2])와 제2 게이트 신호(OUT[2])를 생성할 수 있다. 즉, 제n(n은 2이상의 정수) 게이트 구동 유닛(310-n)은 제n-1 캐리 신호(Carry[n-1])에 기초하여 제n 캐리 신호(Carry[n])와 제n 게이트 신호(OUT[n])를 생성할 수 있다.
한편, 제n 게이트 구동 유닛(310-n)은 준비 신호(SET), 마스크 신호(MASK) 및 제n-1 캐리 신호(Carry[n-1])에 기초하여 하이 레벨 또는 로우 레벨의 게이트 신호(OUT[n])를 출력할 수 있다. 여기에서, 준비 신호(SET)는 게이트 구동 유닛(310-n)으로 하여금 게이트 신호(OUT[n])를 출력하도록 준비시키는 사전 신호일 수 있다. 마스크 신호(MASK)는 게이트 구동 유닛(310-n)으로 하여금 게이트 신호(OUT[n])를 출력하지 못하도록 제어하는 신호일 수 있다.
예를 들어, 도 2b를 참조하여 설명한 센싱 구간(T3)동안 준비 신호(SET)가 하이 레벨에서 로우 레벨로 변화하고, 마스크 신호(MASK)가 로우 레벨을 유지하는 경우, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)은 순차적으로 하이 레벨의 게이트 신호들(OUT[1], OUT[2], OUT[3], OUT[4])를 생성하여 출력할 수 있다. 다른 예를 들어, 특정 시간 동안 마스크 신호(MASK)가 로우 레벨에 해당하는 경우, 특정 시간 동안 하이 레벨의 제n-1 캐리 신호(Carry[n-1])를 수신하는 제n 게이트 구동 유닛(310-n)만이 하이 레벨의 게이트 신호(OUT[n])를 출력할 수 있다.
또한, 출력단의 저전원전압으로서 공급되는 전원신호(GCK)에 저전원(VGL)이 아닌 고전원(VGH)이 인가되는 경우, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)은 동시에 하이 레벨의 게이트 신호들(OUT[1], OUT[2], OUT[3], OUT[n])을 출력할 수 있다.
한편, 게이트 구동 회로(140)는 제1 저전압(VGL1), 제2 저전압(VGL2), 제3 저전압(VGL3) 및 제4 저전압(VGL4)을 이용할 수 있다. 제1 저전압(VGL1)은 표시 패널(110)에 공급되는 저전위에 해당하고, 제2 저전압(VGL2)은 제1 저전압(VGL1)보다 낮은 전위를 가질 수 있다. 예를 들어, 제1 저전압(VGL1)이 0[V]인 경우, 제2 저전압(VGL2)은 제1 저전압(VGL1)보다 ΔV만큼 낮은 ΔV일 수 있다. 유사하게, 제3 저전압(VGL3)과 제4 저전압(VGL4)은 각각 제2 저전압(VGL2)과 제3 저전압(VGL3)보다 낮은 전위를 가질 수 있다. 예를 들어, 제3 저전압(VGL3)과 제4 저전압(VGL4)은 각각 2*ΔV와 3*ΔV일 수 있다.
제1 저전압(VGL1), 제2 저전압(VGL2), 제3 저전압(VGL3) 및 제4 저전압(VGL4)은, 게이트 구동 회로(140)에 포함된 트랜지스터가 옥사이드 TFT인 경우, 게이트 구동 회로(140)의 안정적인 동작을 위해 생성된 전위들일 수 있다.
유사하게, 게이트 구동 회로(140)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)뿐만 아니라, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 이용할 수 있다. 기본적으로, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 게이트 구동 유닛들의 수신된 캐리 신호들을 동기화하고, 생성하는 캐리 신호로서 이용되는 신호일 수 있다. 또한, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 반전 신호일 수 있다. 즉, 제1 클럭 신호(CLK1)의 하이 레벨 구간 동안 제2 클럭 신호(CLK2)는 로우 레벨을 가지고, 제1 클럭 신호(CLK1)의 로우 레벨 구간 동안 제2 클럭 신호(CLK2)는 하이 레벨을 가질 수 있다. 한편, 제3 클럭 신호(CLK3)와 제4 클럭 신호(CLK4) 각각은 각각 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)보다 낮은 전위의 로우 레벨을 갖는 신호일 수 있다. 예를 들어, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2) 각각의 로우 레벨이 제1 저전압(VGL1)인 경우, 제3 클럭 신호(CLK3)와 제4 클럭 신호(CLK4) 각각의 로우 레벨은 제3 저전압(VGL3)일 수 있다.
실시예들에서, 게이트 구동 회로(140)는 복수의 게이트 라인들(S1, S2, Si, Sn)과 각각 연결되는 복수의 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)을 포함하고, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4) 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛(310-n)은 제n 게이트 구동 유닛(310-n)과 인접하는 제n-1 게이트 구동 유닛(310-n-1)으로부터 수신한 제n-1 캐리 신호(Carry[n-1])와 클럭 신호들(CLK1, CLK2, CLK3, CLK4)에 기초하여 동기화하고, 동기화된 제n-1 캐리 신호(Carry[n-1])에 기초하여 제n 캐리 신호(Carry[n])를 출력하는 시프트 레지스터부(410), 및 동기화된 제n-1 캐리 신호(Carry[n-1])와 마스크 신호(MASK)에 기초하여 게이트 신호(OUT[n])를 출력하는 마스킹부(420)를 포함할 수 있다.
도 4는 도 3의 게이트 구동 회로에 포함된 게이트 구동 유닛의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 게이트 구동 유닛(310-n)은 시프트 레지스터부(410)와 마스킹부(420)를 포함할 수 있다.
시프트 레지스터부(410)는 상기 제n 게이트 구동 유닛(310-n)과 인접하는 제n-1 게이트 구동 유닛(310-n-1)으로부터 수신한 제n-1 캐리 신호(Carry[n-1])와 클럭 신호들(CLK1, CLK2, CLK3)에 기초하여 제n 캐리 신호(Carry[n])를 출력할 수 있다.
실시예에서, 시프트 레지스터부(410)는 제n-1 캐리 신호(Carry[n-1])에 기초하여 제3 노드(N3)를 충전하고, 제3 노드(N3)의 전압에 기초하여 제2 클럭 신호(CLK2)를 제n 캐리 신호(Carry[n])로서 출력하는 제2 풀업부(411)와, 제3 클럭 신호(CLK3)에 기초하여 제4 노드(N4)를 충전하고, 제4 노드(N4)의 전압에 기초하여 제n 캐리 신호(Carry[n])를 제2 저전압(VGL2)으로 풀다운하는 제2 풀다운부(412)를 포함할 수 있다.
구체적으로, 제2 풀업부(411)는 제2 클럭 신호(CLK2)를 수신하는 입력 전극, 제n 캐리 신호(Carry[n])를 출력하는 출력 전극 및 제3 노드(N3)에 연결되는 게이트 전극을 구비하는 제9 트랜지스터(TR9), 및 제3 노드(N3)와 제9 트랜지스터(TR9)의 출력 전극 사이에 연결되어 제3 노드(N3)의 전압을 충전하는 제4 커패시터(C4)를 포함할 수 있다.
예를 들어, 제2 풀업부(411)는 하이 레벨의 제n-1 캐리 신호(Carry[n-1])를 수신하면 제3 노드(N3)에 저장하고, 제3 노드(N3)의 전압(예를 들어, VGH)에 응답하여 제2 클럭 신호(CLK2)를 상기 제n 캐리 신호(Carry[n])의 온-전압으로 출력할 수 있다. 이 때, 제4 커패시터(C4)는 충전된 전압(예를 들어, VGH)에 기초하여 제3 노드(N3)를 증폭(즉, 커패시터 부스팅)시키고, 제n 캐리 신호(Carry[n])가 보다 빠르게 하이 레벨로 상승하도록 할 수 있다. 또한, 제4 커패시터(C4)는 제3 노드(N3)를 2*VGH으로 증폭시키므로, 제9 트랜지스터(TR9)의 문턱전압(Vth)이 스트레스에 의해 양의 평행이동(positive shift)하더라도, 제9 트랜지스터(TR9)는 안정적으로 동작할 수 있다.
다른 예를 들어, 제2 풀업부(411)는 로우 레벨의 제n-1 캐리 신호(Carry[n-1])를 수신하면 제3 노드(N3)를 로우 레벨에 대응되는 제2 저전압(VGL2)으로 유지시킬 수 있다.
한편, 제2 풀다운부(412)는 제n 캐리 신호(Carry[n])가 출력되는 전극에 연결되는 입력 전극, 제2 저전압(VGL2)에 연결되는 출력 전극 및 제4 노드(N4)에 연결되는 게이트 전극을 구비하는 제10 트랜지스터(TR10), 고전압(VGH)을 수신하는 입력 전극, 제4 노드(N4)에 연결되는 출력 전극 및 제3 클럭 신호(CLK3)를 수신하는 게이트 전극을 구비하는 제11 트랜지스터(TR11), 및 제4 노드와 제2 저전압(VGL2) 사이에 연결되어 제4 노드(N4)의 전압을 충전하는 제5 커패시터(C5)를 포함할 수 있다.
예를 들어, 제2 풀다운부(412)는 제3 클럭 신호(CLK3)에 응답하여 제4 노드(N4)를 고전압(VGH)으로 충전하고, 제4 노드(N4)의 전압(즉, VGH)에 응답하여 게이트 신호(OUT[n])를 전원신호(GCK)(예를 들어, 제2 저전압(VGL2))로 풀다운시킬 수 있다.
또한, 제2 풀다운부(412)는 제4 노드(N4)와 제10 트랜지스터(TR10) 사이에 연결되는 제6 커패시터(C6)를 더 포함할 수 있다. 제6 커패시터(C6)는 제4 노드(N4)와 제10 트랜지스터(TR10)를 커패시터 커플링할 수 있다. 예를 들어, 제6 커패시터(C6)는 후술하는 리셋 구간(즉, 게이트 구동 회로(140)를 초기화하는 구간)에 ΔV를 충전할 수 있고, 제4 노드(N4)의 전압을 ΔV만큼 증감(예를 들어, VGH-ΔV)시켜 제10 트랜지스터(TR10)에 공급할 수 있다. 따라서, 제10 트랜지스터(TR10)의 문턱전압이 음 또는 양의 평행이동을 나타내더라도, 제10 트랜지스터(TR10)는 안정적으로 턴온 또는 턴오프 동작을 수행할 수 있다.
또한, 제2 풀다운부(412)는 제1 클럭 신호(CLK1)를 수신하는 입력 전극, 제4 노드에 연결되는 출력 전극 및 제5 노드에 연결되는(또는 동기화된 제n-1 캐리 신호(Carry[n-1])를 수신하는) 게이트 전극을 구비하는 제12 트랜지스터(TR12)를 더 포함할 수 있다.
예를 들어, 제12 트랜지스터(TR12)는 제n-1 캐리 신호(Carry[n-1])에 응답하여 제4 노드(N4)에 제1 클럭 신호(CLK1)를 전송할 수 있다. 즉, 제12 트랜지스터(TR12)는 하이 레벨의 제n-1 캐리 신호(Carry[n-1])에 응답하여 제4 노드(N4)에 로우 레벨의 제1 클럭 신호(CLK1)를 전송할 수 있고, 제2 풀다운부(411)는 제4 노드(N4)의 전압(예를 들어, VGL2)에 응답하여 게이트 신호(OUT[n])를 풀다운하지 않을 수 있다.
한편, 시프트 레지스터부(410)는 풀링 제어부를 더 포함할 수 있다. 구체적으로, 풀링 제어부는 제n-1 캐리 신호(Carry[n-1])를 수신하는 입력 전극, 제3 노드(N3)에 연결되는 출력 전극 및 제3 클럭 신호(CLK3)를 수신하는 게이트 전극을 구비하는 제8 트랜지스터(TR8), 및 제3 노드(N3)와 제12 트랜지스터(TR12)의 게이트 전극(또는, 제5 노드(N5)) 사이에 연결되는 제3 커패시터(C3)를 더 포함할 수 있다.
즉, 풀링 제어부(413)는 제3 클럭신호(CLK3)에 기초하여 제n-1 캐리 신호(Carry[n-1])를 제2 풀업부(411) 및 제2 풀다운부(412)에 제공할 수 있다. 특히, 제3 커패시터(C3)는 제3 노드(N3)와 제12 트랜지스터(TR12)를 커패시터 커플링할 수 있다. 따라서, 제12 트랜지스터(TR12)의 문턱 전압이 음 또는 양의 평행이동을 나타내더라도, 제12 트랜지스터(TR12)는 안정적으로 턴온 또는 턴오프 동작할 수 있다.
일 실시예에서, 시프트 레지스터부(410)는 리셋 신호(RST)에 기초하여 제3 노드(N3), 제4 노드(N4) 및 제n 캐리 신호(Carry[n])(또는, 시프트 레지스터부(410)의 출력 단자)를 저전압들(VGL1, VGL2)로 초기화하는 리셋부를 더 포함할 수 있다.
예를 들어, 제13 트랜지스터(TR13)는 제3 노드(N3)와 연결되는 제1 전극, 제2 저전압(VGL2)에 연결되는 제2 전극, 및 리셋 신호(RST)를 수신하는 게이트 전극을 포함할 수 있다. 제14 트랜지스터(TR14)는 제1 클럭 신호(CLK1)(예를 들어, 제1 저전압(VGL1))에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 리셋 신호(RST)를 수신하는 게이트 전극을 포함할 수 있다. 제15 트랜지스터(TR15)는 제n 캐리 신호(Carry[n])가 출력되는 출력 단자와 연결되는 제1 전극, 제2 저전압(VGL2)에 연결되는 제2 전극, 및 리셋 신호(RST)를 수신하는 게이트 전극을 포함할 수 있다.
또한, 리셋부는 제3 커패시터(C3)와 제6 커패시터(C6)의 충전 전압을 초기화할 수 있다. 예를 들어, 리셋부는 제3 저전압(VGL3)을 수신하는 제1 전극, 제5 노드(N5)에 연결되는 제2 전극, 및 리셋 신호(RST)를 수신하는 게이트 전극을 구비하는 제16 트랜지스터(TR16)와, 제3 저전압(VGL3)을 수신하는 제1 전극, A 노드(즉, 제6 커패시터(C6)와 제10 트랜지스터(TR10)의 게이트 전극이 연결되는 노드)와 연결되는 제2 전극, 및 리셋 신호(RST)를 수신하는 게이트 전극을 구비하는 제17 트랜지스터(TR17)를 포함할 수 있다. 따라서, 리셋부는 제5 노드와 A 노드를 제3 저전압(VGL3)으로 초기화하므로, 제3 커패시터(C3)는 제3 노드와 제5 노드의 전압차(VGL2-VGL3=ΔV)로 초기화되고, 제6 커패시터(C6)는 제4 노드와 A노드의 전압차(VGL-VGL3 = 2*ΔV)로 초기화될 수 있다.
마스킹부(420)는 동기화된 제n-1 캐리 신호(Carry[n-1])(IN)와 마스크 신호(MASK)에 기초하여 게이트 신호를 출력할 수 있다.
실시예들에서, 마스킹부(420)는 준비 신호(SET)에 응답하여 제1 노드(N1)를 동기화된 제n-1 캐리 신호(Carry[n-1])로 충전하고, 상기 제1 노드(N1)의 전압에 기초하여 상기 제2 클럭 신호(CLK2)를 상기 게이트 신호로서 출력하는 제1 풀업부(421), 및 마스크 신호(MASK)에 응답하여 제2 노드(N2)를 고전압(VGH)으로 충전하여 상기 게이트 신호를 오프 전압으로 풀다운하는 제1 풀다운부(422)를 포함할 수 있다. 여기에서, 준비 신호(SET)는 게이트 구동 유닛(310-n)으로 하여금 게이트 신호(OUT[n])를 출력하도록 준비시키는 사전 신호일 수 있다. 마스크 신호(MASK)는 게이트 구동 유닛(310-n)으로 하여금 게이트 신호(OUT[n])를 출력하지 못하도록 제어하는 신호일 수 있다.
예를 들어, 제n 게이트 구동 유닛(310-n)은 하이 레벨의 준비 신호(SET)를 수신하면, 다음 구간부터 하이 레벨의 제n-1 캐리 신호(Carry[n-1])에 기초하여 하이 레벨의 게이트 신호(OUT[n])를 출력할 수 있다. 다른 예를 들어, 제n 게이트 구동 유닛(310-n)은 하이 레벨의 마스크 신호를 수신하면 준비 신호(SET) 및 제n-1 캐리 신호(Carry[n-1]) 각각의 레벨과 무관하게 로우 레벨의 게이트 신호(OUT[n])를 출력할 수 있다.
제1 풀업부(421)는 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 게이트 신호(OUT[n])를 출력하는 제2 전극, 및 제1 노드(N1)와 연결되는 게이트 전극을 구비하는 제1 트랜지스터(TR1), 동기화된 제n-1 캐리 신호(Carry[n-1])를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 준비 신호(SET)를 수신하는 게이트 전극을 구비하는 제2 트랜지스터(TR2), 및 제1 노드(N1)와 제1 트랜지스터(TR1)의 출력 전극 사이에 연결되어 제1 노드의 전압을 충전하는 제1 커패시터(C1)를 포함할 수 있다. 따라서, 제1 풀업부(421)는 준비 신호(SET)에 응답하여 제1 노드(N1)를 하이 레벨의 제n-1 캐리 신호(Carry[n-1])로 충전하고, 제1 노드(N1)의 전압(예를 들어, VGH)에 기초하여 제2 클럭 신호(CLK2)의 온 전압을 게이트 신호의 온 전압으로서 출력할 수 있다. 특히, 제1 커패시터(C1)는 충전된 전압(예를 들어, VGH)에 따라 제1 노드를 증폭(즉, 커패시터 부스팅)시킬 수 있고, 제n 캐리 신호(Carry[n])가 보다 빠르게 하이 레벨로 상승하도록 할 수 있다.
또한, 제1 풀업부(421)는 제2 저전압(VGL2)을 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 마스크 신호(MASK)를 수신하는 게이트 전극을 구비하는 제3 트랜지스터(TR3)를 더 포함할 수 있다. 따라서, 제1 풀업부(421)는 하이 레벨의 마스크 신호(MASK)를 수신하는 동안 제1 노드(N1)를 제2 저전압(VGL2)으로 유지할 수 있다.
한편, 제1 풀다운부(422)는 게이트 신호(OUT[n])가 출력되는 출력 단자에 연결되는 제1 전극, 제2 저전압(VGL2)에 연결되는 제2 전극, 및 제2 노드(N2)에 연결되는 게이트 전극을 구비하는 제4 트랜지스터(TR4), 고전압(VGH)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 마스크 신호(MASK)를 수신하는 게이트 전극을 구비하는 제5 트랜지스터(TR5), 및 제2 노드(N2)와 제4 트랜지스터(TR4)의 제2 전극에 연결되어 제2 노드(N2)의 전압을 충전하는 제2 커패시터(C2)를 포함할 수 있다. 따라서, 제1 풀다운부(422)는 하이 레벨의 마스크 신호(MASK)에 응답하여 제2 노드(N2)를 고전압(VGH)으로 충전하고, 게이트 신호(OUT[n])를 오프 전압으로 풀다운할 수 있다.
또한, 제1 풀다운부(422)는 제2 저전압(VGL2)과 제2 노드(N2) 사이에 상호 직렬 연결되고, 동기화된 제n-1 캐리 신호(Carry[n-1])와 준비 신호(SET)에 각각 응답하여 다이오드 커플링되는 제6 트랜지스터(TR6)와 제7 트랜지스터(TR7)를 더 포함할 수 있다. 따라서, 제1 풀다운부(422)는 하이 레벨의 제n-1 캐리 신호(Carry[n-1])와 하이 레벨의 준비 신호(SET)에 응답하여 제2 노드(N2)를 제2 저전압(VGL2)으로 유지할 수 있다.
한편, 상기 마스킹부(420)는 풀링 제어부를 더 포함할 수 있다. 풀링 제어부는 앞서 시프트 레지스터부(410)를 참조하여 설명한 풀링 제어부와 동일할 수 있다. 게이트 구동 유닛(310-n)은 하나의 풀링 제어부를 이용하여 시프트 레지스터부(410)와 마스킹부(420)를 제어하거나, 또는 상호 독립되어 구비된 풀링 제어부들을 이용하여 시프트 레지스터부(410)와 마스킹부(420)를 각각 제어할 수 있다.
도 4에 도시된 게이트 구동 회로(140)는 NMOS 타입의 트랜지스터를 포함하는 것으로 예시하였으나, 트랜지스터들은 이에 국한되는 것은 아니다. 예를 들어, 트랜지스터는 PMOS 타입일 수 있다.
도 5는 도 3의 게이트 구동 회로의 동작을 설명하는 파형도이다.
도 3 내지 도 5를 참조하면, 한 프레임은 제1 초기화 구간(T11), 제2 초기화 구간(T12), 스타트 펄스 인가 구간(T13), 준비 구간(T14) 및 출력 구간(T15)을 포함할 수 있다. 예를 들어, 도 2b를 참조하여 설명한 센싱전압인가 구간(T3), 센싱 구간(T4) 또는 데이터기입 구간(T5)은 제1 초기화 구간(T11), 제2 초기화 구간(T12), 스타트 펄스 인가 구간(T13), 준비 구간(T14) 및 출력 구간(T15)을 포함할 수 있다.
제1 초기화 구간(T11)에서, 리셋 신호(RST)와 마스크 신호(MASK)는 하이 레벨이고, 나머지 신호들은 로우 레벨일 수 있다.
먼저, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4) 각각의 시프트 레지스터부(410)는 리셋 신호(RST)에 응답하여 리셋부를 통해 제3 내지 제5 노드들(N3, N4, N5), A노드 및 시프트 레지스터부(410)의 출력 단자를 각각 로우 레벨들(예를 들어, VGL2, VGL3)로 초기화시킬 수 있다. 즉, 하이 레벨의 리셋 신호(RST)에 응답하여 제17 트랜지스터(TR17)가 턴온 되고, A노드는 제3 저전압(VGL3)으로 초기화될 수 있다. 제16 트랜지스터(TR16)는 턴온 되어 제5 노드(N5)를 제3 저전압(VGL3)으로 초기화할 수 있다. 제14 트랜지스터(TR14)가 턴온 되어 제4 노드는 제1 클럭 신호(CLK1)로서 입력되는 제1 저전압(VGL1)으로 충전될 수 있다. 제13 트랜지스터(TR13)가 턴온되어 제3 노드(N3)는 제2 저전압(VGL2)으로 충전될 수 있다. 또한, 제15 트랜지스터(TR15)가 턴온되어 시프트 레지스터부(410)의 출력 단자는 제2 저전압(VGL2)으로 초기화될 수 있다. 이 때, 제3 커패시터(C3)는 제3 노드와 제5 노드의 전압차(VGL2-VGL3=ΔV)로 충전되고, 제6 커패시터(C6)는 제4 노드와 A노드의 전압차(VGL-VGL3 = 2*ΔV)로 충전될 수 있다.
한편, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4) 각각의 마스킹부(420)는 하이 레벨의 마스크 신호(MASK)에 응답하여 로우 레벨의 게이트 신호(OUT[n])를 출력할 수 있다. 즉, 마스크 신호(MASK)에 응답하여 제3 트랜지스터(TR3)와 제5 트랜지스터(TR5)는 각각 턴온되고, 제1 노드(N1)는 제2 저전압(VGL2)으로 충전되며, 제2 노드(N2)는 고전압(VGH)로 충전될 수 있다. 따라서, 제1 풀다운부(422)의 동작에 따라, 게이트 구동 유닛(310-n)은 저전원전압(GCK)으로서 인가된 제1 저전압(VGL1)을 게이트 신호로서 출력할 수 있다.
한편, 저전원전압(GCK)은 게이트 구동 회로(140)의 순차 구동 및 선택 구동시에는 제1 저전압(VGL1)일 수 있고, 게이트 구동 회로(140)의 동시 구동시에는 고전압(VGH)일 수 있다. 즉, 저전원전압(GCK)으로서 고전압(VGH)이 인가되면 제1 풀다운부(422)의 동작시 고전압(VGH)이 출력되므로, 모든 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4)은 동시에 하이 레벨의 게이트 신호들(OUT[1], OUT[2], OUT[3], OUT[4])을 출력할 수 있다.
제2 초기화 구간(T12)에서, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)과 마스크 신호(MASK)는 하이 레벨이고, 나머지 신호들은 로우 레벨일 수 있다.
이 때, 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4) 각각은 시프트 레지스터부(410)를 통해 로우 레벨의 캐리 신호들(Carry[1], Carry[2], Carry[3], Carry[4])을 출력할 수 있다. 즉, 제3 및 제4 클럭 신호들(CLK3, CLK4)에 응답하여 제8 트랜지스터(TR8)는 턴온되고, 제3 노드(N3)를 제n-1 캐리 신호(Carry[n-1])의 로우 레벨로 충전할 수 있다. 또한, 제11 트랜지스터(TR11)는 턴온되어 제4 노드(N4)를 고전압(VGH)으로 충전하고, A노드는 제6 커패시터(C6)의 커패시터 커플링(즉, 제6 커패시터의 충전 전압인 ΔV)에 따라 VGH-ΔV이 될 수 있다. 따라서, 제10 트랜지스터(TR10)는 턴온되어, 제n 캐리 신호(Carry[n])를 제2 저전압(VGL2)으로 풀다운 시킬 수 있다.
한편, 각 게이트 구동 유닛들(310-1, 310-2, 310-3, 310-4) 각각의 마스킹부(420)는 하이 레벨의 마스크 신호(MASK)에 응답하여 로우 레벨의 게이트 신호들(OUT[1], OUT[2], OUT[3], OUT[4])을 출력할 수 있다. 마스킹부(420)의 동작은 앞서 제1 초기화 구간(T11)에서의 마스킹부(420)의 동작과 실질적으로 동일할 수 있다. 따라서, 제2 초기화 구간(T12)에서, 마스킹부(420)의 동작에 대한 중복되는 설명은 생략하기로 한다.
스타트 펄스 인가 구간(T13)에서, 제1 클럭 신호(CLK1), 제3 클럭 신호(CLK3), 스타트 펄스 신호(SSP) 및 마스크 신호(MASK)는 각각 하이 레벨이고, 제2 클럭 신호(CLK2)를 비롯한 나머지 신호들은 로우 레벨일 수 있다.
먼저, 제1 게이트 구동 유닛(310-1)의 시프트 레지스터부(410)는 스타트 펄스 신호(SSP)에 기초하여 하이 레벨의 제1 캐리 신호(Carry[1])의 출력을 준비할 수 있다. 구체적으로, 제8 트랜지스터(TR8)는 제1 클럭 신호(CLK1)에 응답하여 턴온 되고, 제3 노드(N3)는 제4 커패시터(C4)에 의해 수신된 스타트 펄스 신호(SSP)로 충전될 수 있다. 따라서, 제1 풀업부(421)의 제9 트랜지스터(TR9)는 턴온 될 수 있다. 다만, 시프트 레지스터부(410)는 로우 레벨의 제2 클럭 신호(CLK2)에 따라 로우 레벨의 제1 캐리 신호(Carry[1])를 출력할 수 있다.
한편, 제1 게이트 구동 유닛(310-1)의 마스킹부(420)는 로우 레벨의 게이트 신호(OUT[1])를 출력할 수 있다. 구체적으로, 제5 노드(N5)는 제3 커패시터(C3)의 커패시터 커플링에 따라 (VGH-△V)이고, 제6 트랜지스터(TR6)는 턴온 될 수 있다. 그러나, 하이 레벨의 마스크 신호(MASK)에 따라 제3 트랜지스터(TR3)와 제5 트랜지스터(TR5)는 각각 턴온 상태를 유지하므로, 제1 풀다운부(422)의 동작에 따라, 제1 게이트 구동 유닛(310-1)은 저전원전압(GCK)으로서 인가된 제1 저전압(VGL1)을 게이트 신호(OUT[1])로서 출력할 수 있다.
스타트 펄스 신호가 인가된 이후에는, 제n(n은 2이상의 정수) 게이트 구동 유닛(310-n)의 시프트 레지스터(410)는 하이 레벨의 제n-1 캐리 신호(Carry[n-1])에 기초하여 하이 레벨의 제n 캐리 신호(Carry[n])를 출력할 수 있다.
스타트 펄스 인가 구간(T13) 직후, 제1 클럭 신호(CLK1)과 제3 클럭 신호(CLK3)는 로우 레벨로 변화하고, 제2 클럭 신호(CLK2)과 제4 클럭 신호(CLK4)는 하이 레벨로 변하며, 스타트 펄스 신호(SSP)는 로우 레벨일 수 있다.
이 때, 제1 게이트 구동 유닛(310-1)의 시프트 레지스터부(410)는 이전 구간(즉, 스타트 펄스 인가 구간(T13))에서 충전된 스타트 펄스 신호(SSP)에 기초하여 하이 레벨의 제2 클럭 신호(CLK2)를 제1 캐리 신호(Carry[1])의 온 전압으로서 출력할 수 있다. 구체적으로, 로우 레벨의 제3 클럭 신호(CLK3)에 따라 제8 트랜지스터(TR8)는 턴 오프 되나, 제3 노드(N3)는 제4 커패시터(C4)에 충전된 전압에 따라 고전압(VGH)을 나타낼 수 있다. 이 때, 제9 트랜지스터(TR9)는 턴온 상태를 유지하고, 하이 레벨의 제2 클럭 신호(CLK2)를 제1 캐리 신호(Carry[1])로서 출력할 수 있다. 특히, 제4 커패시터(C4)는 하이 레벨의 제1 캐리 신호(Carry[1])와 충전된 전압(즉, VGH)에 기초하여 제3 노드를 증폭(즉, 커패시터 부스팅)시키고, 제1 캐리 신호(Carry[1])를 보다 빠르게 하이 레벨로 상승시킬 수 있다. 또한, 제4 커패시터(C4)는 제3 노드(N3)를 2*VGH로 증폭시키므로, 제9 트랜지스터(TR9)의 문턱전압이 스트레스에 의해 양의 평행이동(positive shift)하더라도, 제9 트랜지스터(TR9)는 안정적으로 턴온 될 수 있다.
한편, 제1 캐리 신호(Carry[1])는 제2 게이트 구동 유닛(310-2)의 스타트 펄스 신호로서 이용될 수 있다. 따라서, 제2 게이트 구동 유닛(310-2)은 스타트 펄스 인가 구간(T13)에서의 제1 게이트 구동 유닛(310-1)과 동일하게 동작할 수 있다. 제2 게이트 구동 유닛(310-2)의 동작에 대한 중복되는 설명은 생략하기로 한다.
반 클럭 이후에는, 제2 게이트 구동 유닛(310-2)은 하이 레벨의 제1 캐리 신호(Carry[1])에 기초하여 하이 레벨의 제2 캐리 신호(Carry[2])를 출력할 수 있다. 한편, 제3 게이트 구동 유닛(310-3)은 로우 레벨의 제2 캐리 신호(Carry[2])에 기초하여 로우 레벨의 제3 캐리 신호(Carry[3])를 출력할 수 있다.
상술한 바와 같이, 스타트 펄스 신호(SSP) 인가 이후에, n번째 게이트 구동 유닛(310-n)은 하이 레벨의 제n-1 캐리 신호(Carry[n-1])(또는, 스타트 펄스 신호)를 쉬프트 레지스트링하여 하이 레벨의 제n 캐리 신호(Carry[n])를 출력할 수 있다. 한편, n번째 게이트 구동 유닛(310-n)은 하이 레벨의 마스크 신호(MASK)에 따라 로우 레벨의 게이트 신호(OUT[n])를 출력할 수 있다. 따라서, 게이트 구동 회로(140)는 순차적으로 캐리 신호를 생성하나, 하이 레벨의 마스크 신호(MASK)에 따라 로우 레벨의 게이트 신호를 순차적으로 출력할 수 있다.
준비 구간(T14)에서, 준비 신호(SET)는 하이 레벨이고, 마스크 신호(MASK)는 로우 레벨일 수 있다. 준비 구간(T14)은 게이트 구동 유닛들이 캐리 신호를 시프트 레지스팅하는 도중, 특정 화소행에서 하이 레벨의 게이트 신호를 출력하도록 게이트 구동 유닛들을 준비시키는 구간에 해당할 수 있다. 제n 게이트 구동 유닛(310-n)는 상술한 바와 같이, 준비 신호(SET), 마스크 신호(MASK)와 무관하게, 제n-1 캐리 신호(Carry[n-1])에 기초하여 제n 캐리 신호(Carry[n])를 생성할 수 있다.
한편, 제n 게이트 구동 유닛(310-n)의 마스크부(420)에서, 제3 트랜지스터(TR3)와 제5 트랜지스터(TR5)는 마스크 신호(MASK)에 응답하여 턴오프되고, 제2 트랜지스터(TR2)와 제7 트랜지스터(TR7)는 턴 온 될 수 있다. 따라서, 제1 노드(N1)는 제3 클럭 신호(CLK)에 동기화된 제n-1 캐리 신호(Carry[n-1])로 충전될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 캐리 신호(Carry[2])가 하이 레벨이므로, 제3 게이트 구동 유닛(310-3)의 제1 노드(N1)는 고전압(VGH)으로 충전될 수 있다.
만약 제1 노드(N1)가 고전압으로 충전되면, 제1 트랜지스터(TR1)는 턴온되고, 하이 레벨의 제n 게이트 신호(OUT[n])의 출력을 준비할 수 있다. 예를 들어, 제3 게이트 구동 유닛(310-3)의 제1 트랜지스터(TR1)가 턴온 되어 제1 풀업부(421)가 동작할 수 있다. 다만, 로우 레벨의 이 시점에서의 제2 클럭 신호는 로우 레벨을 나타내므로, 제3 게이트 구동 유닛(310-3)은 로우 레벨의 제3 캐리 신호(Carry[3])를 생성할 수 있다.
한편, 제2 노드(N2)는 제3 클럭 신호(CLK3)에 동기화된 제n-1 캐리 신호(Carry[n-1])(즉, 제3 커패시터(C3)에 의해 커패시터 커플링된 제3 노드(N3)의 전압)에 응답하여 제2 저전압(VGL2)으로 충전될 수 있다. 예를 들어, 제3 게이트 구동 유닛(310-3)은 하이 레벨의 제2 캐리 신호(Carry[2])를 수신하므로, 제6 트랜지스터(TR6)는 턴 온되고, 제2 노드(N2)는 제2 저전압(VGL2)으로 충전될 수 있다. 따라서, 제4 트랜지스터(TR4)는 턴 오프될 수 있다.
상술한 바와 같이, 제n 게이트 구동 유닛(310-n)의 마스킹부(420)는 준비 신호(SET) 및 마스크 신호(MASK)에 기초하여 제n-1 캐리 신호(Carry[n-1])를 제1 노드(N1)에 충전하고, 제n 게이트 신호(OUT[n])의 출력을 준비할 수 있다.
도 5에서는 제1 클럭(CLK1) 및 제3 클럭(CLK3)이 로우 레벨이고, 제2 클럭(CLK2)과 제4 클럭(CLK4)이 하이 레벨인 경우를 예를 들어 도시하였으나, 준비 구간(T14)에서의 게이트 구동 유닛의 동작은 이에 국한되는 것은 아니다. 예를 들어, 제1 클럭(CLK1)과 제3 클럭(CLK3)이 하이 레벨이고, 제2 클럭(CLK2)과 제4 클럭(CLK4)이 로우 레벨이더라도, 게이트 구동 유닛은 준비 신호(SET)와 마스크 신호(MASK) 각각의 레벨에 따라 게이트 신호의 출력을 준비할 수 있다.
출력 구간(T15)에서, 준비 신호(SET)와 마스크 신호(MASK)는 로우 레벨일 수 있다.
제n 게이트 구동 유닛(310-n)의 마스킹부(420)에서, 제2 트랜지스터(TR2), 제7 트랜지스터(TR7), 제3 트랜지스터(TR3) 및 제5 트랜지스터(TR5)는 각각 턴오프 될 수 있다. 다만, 제1 노드(N1)는 제1 커패시터(C1)에 의해 제n-1 캐리 신호(Carry[n-1])로 충전되어 있으므로, 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압에 따라 턴온될 수 있다.
예를 들어, 제3 게이트 구동 유닛(310-3)의 제1 노드(N1)는 고전압(VGH)으로 충전된 상태를 유지하므로, 제1 트랜지스터(TR1)는 턴온 상태를 유지할 수 있다. 따라서, 제3 게이트 구동 유닛(310-3)은 하이 레벨의 제2 클럭 신호(CLK2)를 제3 게이트 신호(Carry[3])의 온 전압으로서 출력할 수 있다. 즉, 제n 게이트 구동 유닛(310-n)은 이전 구간에 인가된 하이 레벨의 제n-1 캐리 신호(Carry[n-1])에 기초하여 제n 캐리 신호(Carry[n])를 출력할 수 있다.
출력 구간(T15) 이후에는, 마스크 신호(MASK)가 하이 레벨로 변화한다. 따라서, 제n 게이트 구동 유닛(310-n)는 마스킹부(420)를 통해 로우 레벨의 제n 게이트 신호(OUT[n])를 생성할 수 있다. 출력 구간(T15) 이후에서, 마스킹부(420)의 동작은 앞서 제1 초기화 구간에서의 동작과 실질적으로 동일하므로, 마스킹부(420)의 동작에 대한 중복되는 설명은 생략하기로 한다.
상술한 바와 같이, 게이트 구동 회로(140)는 스타트 펄스 신호(SSP)가 인가된 시점 이후부터, 캐리 신호를 순차적으로 생성(또는 시프트 레지스팅)하고, 하이 레벨의 준비 신호(SET)가 인가되고 마스크 신호(MASK)가 로우 레벨인 특정 구간 동안 특정 화소행에 대한 게이트 신호를 출력할 수 있다.
즉, 게이트 구동 회로(140)는 하이 레벨의 스타트 펄스 신호(SSP)를 인가하는 제1 시점, 하이 레벨의 준비 신호(SET)를 인가하는 제2 시점 및 로우 레벨의 마스크 신호(MASK)를 인가하는 제3 시점에 기초하여 특정 화소행을 선택하여 게이트 신호를 공급할 수 있다.
도 6은 도 3의 게이트 구동 회로(140)의 동작을 나타내는 파형도이다.
도 6을 참조하면, 스타트 펄스 신호(SSP)가 인가되고 3H가 경과한 시점에서 하이 레벨의 준비 신호(SET)가 인가되는 경우, 제4 게이트 신호(SCAN[4])가 하이 레벨로 출력 될 수 있다. 여기에서, 1H는 클럭 신호의 반주기로, 각 게이트 구동 유닛이 동작하는 단위 시간에 해당할 수 있다.
다만, 준비 신호(SET)가 인가되고 1H가 경과한 시간 동안만 마스크 신호(MASK)가 로우 레벨에 해당하므로, 제4 게이트 신호(SCAN[4])만이 하이 레벨로 출력되며, 다른 게이트 신호들은 로우 레벨을 유지할 수 있다.
따라서, 게이트 구동 회로(140)는 4번째 화소행만을 선택할 수 있고, 도시되지 않았으나, 4번째 화소행에 배치된 화소들은 센싱전압 인가 또는 구동전류를 센싱할 수 있다.
한편, 스타트 펄스 신호(SSP)가 인가되고 5H가 경과한 시점에서, 하이 레벨의 준비 신호(SET)가 인가되는 경우, 제6 게이트 신호(SCAN[6])부터 하이 레벨로 출력 될 수 있다. 특히, 하이 레벨의 준비 신호(SET)가 최초로 인가된 시점부터 4H 동안 로우 레벨의 마스크 신호(MASK)가 인가되므로, 제6 게이트 신호(SCAN[6]), 제7 게이트 신호(SCAN[7]) 및 제8 게이트 신호(SCAN[8])이 순차적으로 하이 레벨로 출력될 수 있다.
따라서, 게이트 구동 회로(140)는 6번째 내지 8번째 화소행들을 순차적으로 선택할 수 있고, 도시되지 않았으나, 6번째 내지 8번째 화소행들에 배치된 화소들을 통해 데이터 신호를 출력할 수 있다.
한편, 게이트 구동 유닛들의 저전원전압(GCK)으로 고전원(VGH)이 인가된 경우, 도 3을 참조하여 설명한 바와 같이, 게이트 구동 유닛들 각각은, 다른 신호들(예를 들어, MASK, EST, SSP 등)과 무관하게, 하이 레벨의 게이트 신호를 출력할 수 있다. 즉, 게이트 구동 회로(140)는 동시에 모든 화소행을 선택할 수 있다.
따라서, 게이트 구동 회로(140)는 모든 화소행에 배치된 화소들을 동시에 발광하도록 제어할 수 있다.
상술한 바와 같이, 게이트 구동 회로(140)는 하이 레벨의 스타트 펄스 신호(SSP)를 인가하는 제1 시점, 하이 레벨의 준비 신호(SET)를 인가하는 제2 시점(또는 시간) 및 로우 레벨의 마스크 신호(MASK)를 인가하는 제3 시점(또는 시간)에 기초하여, 순차 구동 뿐만 아니라 특정 화소행에 대한 선택 구동이 가능하도록 할 수 있다. 또한, 게이트 구동 유닛들의 저전원전압을 하이 레벨(또는 고전압)로 인가하여 동시 구동이 가능하도록 할 수 있다.
이상, 본 발명의 실시예들에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 게이트 구동 회로가 NMOS 트랜지스터를 포함하는 것으로 설명하였으나, 게이트 구동 회로에 포함된 트랜지스터의 종류는 이에 한정되는 것이 아니다.
본 발명은 유기 발광 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 장치 110: 표시 패널
111: 화소 120: 데이터 구동 회로
130: 타이밍 컨트롤러 140: 게이트 구동 회로
310-1: 제1 게이트 구동 유닛 310-2: 제2 게이트 구동 유닛
310-3: 제3 게이트 구동 유닛 310-4: 제4 게이트 구동 유닛
310-n: 제n 게이트 구동 유닛 410: 시프트 레지스터부
411: 제2 풀업부 412: 제2 풀다운부
413: 풀링 제어부 421: 제1 풀업부
422: 제1 풀다운부

Claims (20)

  1. 복수의 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함하고,
    상기 게이트 구동 유닛들 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛은
    상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호를 제1 클럭 신호에 동기화하고, 동기화된 제n-1 캐리 신호에 기초하여 제n 캐리 신호를 출력하는 시프트 레지스터부; 및
    상기 동기화된 제n-1 캐리 신호와 마스크 신호에 기초하여 게이트 신호를 출력하는 마스킹부를 포함하고,
    상기 마스킹부는
    준비 신호에 응답하여 제1 노드를 상기 동기화된 제n-1 캐리 신호로 충전하고, 상기 제1 노드의 전압에 기초하여 제2 클럭 신호를 상기 게이트 신호로서 출력하는 풀업부; 및
    상기 마스크 신호에 응답하여 제2 노드를 고전압으로 충전하고, 상기 제2 노드의 전압에 기초하여 상기 게이트 신호를 오프 전압으로 풀다운하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동 회로.

  2. 제 1 항에 있어서,
    상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호인 것을 특징으로 하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 준비 신호는 상기 풀업부의 풀업 동작을 준비시키는 사전 신호에 해당하는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 2 항에 있어서, 상기 마스킹부는 상기 준비 신호가 하이 레벨이면, 상기 제1 노드를 상기 동기화된 제n-1 캐리 신호로 충전하고, 상기 제2 클럭 신호를 상기 게이트 신호의 온 전압으로서 출력하되, 상기 마스크 신호를 수신하면 로우 레벨의 게이트 신호를 출력하는 특징으로 하는 게이트 구동 회로.
  5. 제 2 항에 있어서, 상기 풀업부는
    상기 제2 클럭 신호를 수신하는 제1 전극, 상기 게이트 신호를 출력하는 제2 전극 및 상기 제1 노드와 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 제n-1 캐리 신호를 수신하는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 준비 신호를 수신하는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제1 노드와 상기 제1 트랜지스터의 제2 전극 사이에 연결되어 상기 제1 노드의 전압을 충전하는 제1 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 3 항에 있어서, 상기 풀업부는
    저전압을 수신하는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 마스크 신호를 수신하는 게이트 전극을 구비하는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제2 항에 있어서, 상기 풀다운부는
    상기 게이트 신호가 출력되는 출력 단자에 연결되는 제1 전극, 제1 저전압에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터;
    고전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 마스크 신호를 수신하는 게이트 전극을 구비하는 제5 트랜지스터; 및
    상기 제2 노드와 상기 제4 트랜지스터의 제2 전극에 연결되어 상기 제2 노드의 전압을 충전하는 제2 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제7 항에 있어서, 상기 풀다운부는
    저전압과 상기 제2 노드 사이에 상호 직렬 연결되고, 상기 제n-1 캐리 신호와 상기 준비 신호에 각각 응답하여 다이오드 커플링되는 제6 트랜지스터와 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 2 항에 있어서, 상기 마스킹부는
    제3 클럭 신호에 응답하여 상기 제n-1 캐리 신호를 상기 풀업부에 전송하는 제8 트랜지스터를 더 포함하되,
    상기 제3 클럭 신호의 로우 레벨은 제1 클럭 신호의 로우 레벨보다 낮은 전위를 가지는 것을 특징으로 하는 게이트 구동 회로.
  10. 제 1 항에 있어서, 상기 시프트 레지스터부는
    상기 제n-1 캐리 신호에 기초하여 제3 노드를 충전하고, 상기 제3 노드의 전압에 기초하여 상기 제2 클럭 신호를 상기 제n 캐리 신호로서 출력하는 제2 풀업부; 및
    상기 제1 클럭 신호에 기초하여 제4 노드를 충전하고, 상기 제4 노드의 전압에 기초하여 상기 제n 캐리 신호를 상기 오프 전압으로 풀다운하는 제2 풀다운부를 포함하고,
    상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호 인 것을 특징으로 하는 게이트 구동 회로.
  11. 제 10 항에 있어서, 상기 제2 풀업부는
    상기 제2 클럭 신호를 수신하는 제1 전극, 상기 제n 캐리 신호를 출력하는 출력 단자 및 상기 제3 노드에 연결되는 게이트 전극을 구비하는 제9 트랜지스터; 및
    상기 제3 노드와 상기 제9 트랜지스터의 제2 전극 사이에 연결되어 상기 제3 노드의 전압을 충전하는 제4 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  12. 제 10 항에 있어서, 상기 제2 풀다운부는
    상기 제n 캐리 신호가 출력되는 출력 단자에 연결되는 제1 전극, 저전압에 연결되는 제2 전극 및 상기 제4 노드에 연결되는 게이트 전극을 구비하는 제10 트랜지스터;
    고전압을 수신하는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 제3 클럭 신호를 수신하는 게이트 전극을 구비하는 제11 트랜지스터; 및
    상기 제4 노드와 상기 저전압 사이에 연결되어, 상기 제4 노드의 전압을 충전하는 제5 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제 12 항에 있어서, 상기 제2 풀다운부는
    상기 제4 노드와 상기 제10 트랜지스터 사이에 연결되는 제6 커패시터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  14. 제 11 항에 있어서, 상기 제2 풀다운부는
    제1 클럭 신호를 수신하는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 상기 제n-1 캐리 신호를 수신하는 게이트 전극을 구비하는 제12 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  15. 제 14 항에 있어서, 상기 시프트 레지스터부는
    상기 제n-1 캐리 신호를 수신하는 제1 전극, 상기 제3 노드에 연결되는 제2 전극 및 제3 클럭 신호를 수신하는 게이트 전극을 구비하는 제8 트랜지스터(TR8); 및
    상기 제3 노드와 상기 제12 트랜지스터의 게이트 전극 사이에 연결되는 제3 커패시터를 더 포함하는 게이트 구동 회로.
  16. 제 10 항에 있어서, 상기 시프트 레지스터부는
    리셋 신호에 기초하여 상기 제3 노드, 상기 제4 노드 및 상기 제n 캐리 신호를 제2 저전압으로 초기화하는 리셋부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  17. 제 16 항에 있어서, 상기 리셋부는 상기 리셋 신호(RST)에 기초하여 상기 제3 노드, 상기 제4 노드 및 상기 제n 캐리 신호가 출력되는 출력 단자를 상기 제2 저전압에 각각 다이오드 커플링시키는 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  18. 게이트 라인들, 데이터 라인들 및 상기 데이터 라인들과 상기 게이트 라인들에 각각 연결되는 복수의 화소들을 구비하는 표시 패널;
    상기 데이터 라인들과 연결되고, 상기 데이터 라인들 각각에 데이터 신호들을 제공하는 데이터 구동 회로;
    제1 클럭 신호와, 상기 제1 클럭 신호의 반전 신호인 제2 클럭 신호를 각각 생성하고, 상기 데이터 구동 회로를 제어하는 타이밍 컨트롤러; 및
    복수의 게이트 라인들과 각각 연결되고, 상기 클럭 신호에 기초하여 상기 게이트 라인들에 순차적으로 게이트 신호를 공급하는 복수의 게이트 구동 유닛들을 구비하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 유닛들 중 제n(단, n은 2이상의 정수) 게이트 구동 유닛은
    상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호를 제1 클럭 신호에 동기화하고, 동기화된 제n-1 캐리 신호에 기초하여 제n 캐리 신호를 출력하는 시프트 레지스터부; 및
    상기 동기화된 제n-1 캐리 신호와 마스크 신호에 기초하여 상기 제2 클럭 신호를 게이트 신호로서 출력하는 마스킹부를 포함하고,
    상기 마스킹부는
    준비 신호에 응답하여 제1 노드를 상기 동기화된 제n-1 캐리 신호로 충전하고, 상기 제1 노드의 전압에 기초하여 제2 클럭 신호를 상기 게이트 신호로서 출력하는 풀업부; 및
    상기 마스크 신호에 응답하여 제2 노드를 고전압으로 충전하고, 상기 제2 노드의 전압에 기초하여 상기 게이트 신호를 오프 전압으로 풀다운하는 풀다운부를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 화소들은
    상기 게이트 신호에 기초하여 외부로부터 센싱 전압을 인가 받고, 센싱 전압에 기초하여 발생되는 화소 구동 전류를 측정하는 것을 특징으로 하는 표시 장치.
  20. 제 18 항에 있어서, 상기 타이밍 컨트롤러는 스타트 펄스 신호 및 상기 준비 신호를 더 생성하고,
    상기 게이트 구동 회로는 상기 스타트 펄스 신호가 인가되는 시점, 상기 준비 신호가 인가되는 시점 및 상기 마스크 신호에 기초하여 복수의 상기 화소들 중 특정 화소를 선택 구동시키는 것을 특징으로 하는 표시 장치.
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