KR20210022217A - 표시 장치 - Google Patents

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조강문
채종철
서영완
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Abstract

실시예들에 따르면, 유기 발광 표시는 화상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 상기 표시 영역에 위치하며, 유기 발광 다이오드 및 상기 유기 발광 다이오드를 동작시키는 화소 회로부를 각각 포함하는 복수의 화소; 상기 비표시 영역에 위치하며, 상기 화소에 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 신호부를 포함하며, 상기 복수의 스테이지는 n열로 배열되어 있으며, 상기 스테이지 하나의 높이는 상기 화소 n개의 높이에 대응한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 스캔 신호부를 포함하는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 유기 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 유기 발광 다이오드(OLED)를 포함한다. 특히 하나의 유기 발광 다이오드(OLED)가 동작하여 빛을 방출하도록 하기 위해서 추가적인 박막 트랜지스터가 사용된다.
특히, 최근 고해상도의 표시 장치에 대한 수요가 증가하면서 복수의 박막 트랜지스터와 유기 발광 다이오드(OLED)를 포함하는 화소가 차지하는 면적도 감소되고 있다.
실시예들은 고해상도의 표시 장치에서 화소의 크기가 작아짐에 따라서 함께 형성하는 스캔 신호부의 스테이지의 크기가 화소보다 크더라도 적절하게 집적할 수 있는 표시 장치를 제공하기 위한 것이다.
실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 상기 표시 영역에 위치하며, 유기 발광 다이오드 및 상기 유기 발광 다이오드를 동작시키는 화소 회로부를 각각 포함하는 복수의 화소; 상기 비표시 영역에 위치하며, 상기 화소에 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 신호부를 포함하며, 상기 복수의 스테이지는 n열로 배열되어 있으며, 상기 스테이지 하나의 높이는 상기 화소 n개의 높이에 대응하며, 상기 n은 2이상의 정수이다.
상기 기판은 상기 비표시 영역에 위치하며, 클록 신호를 포함하는 제어 신호를 인가하는 배선 및 상기 스캔 신호부에서 사용되는 전압을 인가하는 배선을 더 포함하며, 상기 클록 신호를 포함하는 제어 신호를 인가하는 상기 배선 중 하나의 배선 또는 상기 스캔 신호부에서 사용되는 전압을 인가하는 상기 배선 중 하나의 배선이 상기 스테이지를 가로지르며 형성될 수 있다.
상기 클록 신호를 포함하는 제어 신호를 인가하는 상기 배선은 4개의 클록 배선 및 글로벌 클록 신호 배선을 포함하며, 상기 스캔 신호부에서 사용되는 전압을 인가하는 상기 배선은 저전압 배선을 포함할 수 있다.
상기 스테이지를 가로지르며 형성되어 있는 상기 배선은 상기 글로벌 클록 신호 배선 또는 상기 저전압 배선일 수 있다.
상기 4개의 클록 배선, 상기 글로벌 클록 신호 배선, 및 상기 저전압 배선은 n열의 스테이지마다 형성되어 각각 n개씩 형성될 수 있다.
상기 4개의 클록 배선은 상기 표시 영역에서 가장 멀리 위치하거나 상기 스테이지와 스테이지 사이에 위치할 수 있다.
상기 4개의 클록 배선, 상기 글로벌 클록 신호 배선, 및 상기 저전압 배선에 각각 클록 신호, 글로벌 클록 신호, 저전압을 제공하는 신호 제어부를 더 포함할 수 있다.
상기 기판 위에는 표시 장치를 테스트 하기 위한 테스트 배선, 및 상기 화소에 제공되는 구동 저전압을 인가하는 구동 저전압선을 더 포함하며, 상기 테스트 배선 및 상기 구동 저전압선은 상기 4개의 클록 배선보다 상기 표시 영역으로부터 더 멀리 위치할 수 있다.
상기 스테이지는 3개의 클록 입력단, 글로벌 클록 신호 입력단 및 저전압 입력단, 시작 신호 입력단, 및 출력단을 포함할 수 있다.
상기 스테이지는 상기 4개의 클록 배선 중 3개와 연결되어 있으며, 첫번째 스테이지는 제1 클록 배선, 제2 클록 배선, 제3 클록 배선과 연결되고, 두번째 스테이지는 상기 제2 클록 배선, 상기 제3 클록 배선, 제4 클록 배선과 연결되고, 세번째 스테이지는 상기 제3 클록 배선, 상기 제4 클록 배선, 상기 제1 클록 배선과 연결되고, 두번째 행에 위치하는 첫번째 열의 스테이지, 즉, 네번째 스테이지는 상기 제4 클록 배선, 상기 제1 클록 배선, 상기 제2 클록 배선과 연결될 수 있다.
상기 스캔 신호를 출력하는 상기 출력단에 연결되어 있는 두 개의 버퍼 트랜지스터를 포함하며, 상기 두 개의 버퍼 트랜지스터는 각각 단위 트랜지스터가 연결되어 있는 구조를 가질 수 있다.
상기 스테이지는 전단 스테이지의 출력을 상기 시작 신호 입력단으로 전달받을 수 있다.
상기 복수의 스테이지는 마지막 스테이지의 출력을 입력받을 더미 스테이지를 더 포함할 수 있다.
상기 복수의 화소는 적색을 표시하는 적색 화소, 청색을 표시하는 청색 화소, 녹색을 표시하는 두 개의 녹색 화소를 하나의 단위로 반복 형성될 수 있다.
상기 복수의 화소는 적색을 표시하는 적색 화소, 청색을 표시하는 청색 화소, 녹색을 표시하는 녹색 화소를 포함하며, 상기 적색 화소, 상기 청색 화소, 및 상기 녹색 화소는 1:1:1의 비율로 형성될 수 있다.
상기 복수의 스테이지는 상기 표시 영역의 양측에 위치하며, 상기 화소와 연결되어 있는 스캔선 하다마다 상기 스테이지가 두 개씩 연결되어 있으며, 상기 두 개의 스테이지는 동일한 스캔 신호를 상기 스캔선에 인가할 수 있다.
실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 상기 표시 영역에 위치하며, 유기 발광 다이오드 및 상기 유기 발광 다이오드를 동작시키는 화소 회로부를 각각 포함하는 복수의 화소; 상기 비표시 영역에 위치하며, 상기 화소에 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 신호부; 및 상시 스캔 신호부로 클록 신호를 포함하는 제어 신호 및 상기 스캔 신호부에서 사용되는 전압을 인가하는 신호 제어부를 포함하며, 상기 스캔 신호부로 인가되는 상기 제어 신호 또는 상기 전압을 인가하는 배선은 상기 스테이지를 가로지른다.
상기 기판의 상기 비표시 영역에는 4개의 클록 배선, 글로벌 클록 신호 배선 및 저전압 배선이 상기 신호 제어부 및 상기 스캔 신호부의 상기 스테이지를 연결하며, 상기 스테이지를 가로지르며 지나는 배선은 상기 글로벌 클록 신호 배선 또는 상기 저전압 배선일 수 있다.
상기 스테이지는 상기 화소 회로부에 스캔신호를 전달하는 스캔선과 연결되어 있는 출력단, 및 상기 출력단에 연결되어 있는 두 개의 버퍼 트랜지스터를 포함하며, 상기 스테이지를 가로지르며 지나는 상기 배선은 상기 두 개의 버퍼 트랜지스터의 사이를 지날 수 있다.
상기 스캔 신호부에 대응하는 상기 복수의 스테이지는 n열로 배열되어 있으며, 상기 n은 2이상의 정수일 수 있다.
실시예들에 따르면, 화소의 크기가 작은 고해상도의 표시 장치에서 n (n은 2 이상의 정수임) 개의 화소의 높이에 대응하는 높이를 가지는 스캔 신호부의 스테이지를 형성하면서 해당 스테이지를 n 열로 배열하여 작은 화소를 가지는 표시 장치에서도 스테이지를 적절하게 형성할 수 있다. 또한, 스테이지를 가로지르는 신호 배선 또는 전압 배선을 형성하여 스테이지 내에서 배선의 길이를 최대한 짧게 형성하여 스테이지가 차지하는 높이를 줄일 수 있다. 또한, 스테이지에 포함되는 트랜지스터를 듀얼 게이트 구조로 형성하여 누설 전류를 줄일 뿐만 아니라 스테이지가 차지하는 높이를 줄일 수 있다.
도 1은 실시예에 따른 표시 장치의 개략도이다.
도 2는 실시예에 따른 스캔 신호부의 블록도이다.
도 3은 실시예에 따른 스캔 신호부 중 하나의 스테이지의 회로도이다.
도 4는 도 3의 스테이지에 인가되는 신호 및 출력하는 신호를 보여주는 파형도이다.
도 5는 실시예에 따른 스캔 신호부의 개략 배치도이다.
도 6 내지 도 10은 도 5의 스캔 신호부를 분할하여 상세 도시한 배치도이다.
도 11 및 도 12는 도 5의 스캔 신호부 중 일 부분의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 개략도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 개략도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 개략도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1을 통하여 본 실시예에 따른 표시 장치를 살펴본다.
도 1은 실시예에 따른 표시 장치의 개략도이다.
본 실시예에 따른 표시 장치는 유기 발광 표시 장치로, 4K 또는 8K와 같은 고해상도를 나타내는 표시 장치이다.
유기 발광 표시 장치는 기판(100)위에 화소(111)가 형성되어 화상을 표시하는 표시 영역(110)과 표시 영역(110)이 아닌 영역인 비표시 영역을 포함한다.
화소(111)는 유기 발광 다이오드를 동작시키기 위하여 형성된 트랜지스터 및 커패시터등을 포함하는 화소 회로부를 포함한다. 본 실시예에서는 표시 영역의 화소(111)는 적색 화소(111R), 청색 화소(111B), 두 개의 녹색 화소(111G1, 111G2)를 단위로 반복 형성되어 있다. 그 결과 적색 화소(111R), 청색 화소(111B), 및 녹색 화소(111G1, 111G2)의 비율은 1:1:2이다. 하지만, 화소의 개수 및 배열은 이에 한정되지 않는다. 본 실시예와 같이 두 개의 녹색 화소(111G1, 111G2)를 사용하면, 적은 개수의 화소를 사용하여 보다 높은 해상도를 표현할 수 있는 장점이 있다. 도 1에서 사각형으로 표시된 화소(111)는 유기 발광 다이오드가 빛을 방출하는 영역을 도시한 것이 아니고, 유기 발광 다이오드에 전류를 공급하는 화소 회로부가 차지하는 면적을 개략적으로 도시한 것이다. 화소(111)의 화소 회로부가 포함하는 트랜지스터는 하나의 구동 트랜지스터 및 적어도 하나의 스위칭 트랜지스터를 포함한다. 적어도 하나의 스위칭 트랜지스터는 스캔선과 연결되어 스캔 신호에 따라서 데이터 전압을 화소(111)의 내로 전달하는 스위칭 트랜지스터를 포함할 수 있다. 그 외 초기화나 보상을 위하여 사용되는 스위칭 트랜지스터를 더 포함할 수 있으며, 스위칭 트랜지스터를 하나만 포함하는 경우 하나의 스위칭 트랜지스터가 동작하는 구간을 나누어 구간 별로 다른 동작을 수행하도록 할 수 있다. 화소 회로부는 추가적으로 커패시터를 더 포함하며, 구동 트랜지스터의 게이트 전극의 전압을 유지하는 커패시터를 포함한다. 그 외 필요한 부분에 추가 커패시터를 더 포함할 수 있다. 고해상도를 위해서는 화소 회로부가 차지하는 면적이 크지 않아 많은 수의 트랜지스터 및 커패시터를 형성하지 못할 수 있으며, 2개 또는 3개의 트랜지스터 및 1개 또는 두 개의 커패시터를 포함할 수 있다. 또한, 이러한 화소(111)는 모두 한꺼번에 발광할 수 있다.
비표시 영역에는 스캔 신호부가 형성되어 있으며, 스캔 신호부는 하나의 스캔 신호를 각각 출력하는 복수의 스테이지(150)와 각 스테이지(150)에 입출력되는 신호용 배선(FLM, CLK1, CLK2, CLK3, CLK4, GCK, VGL)을 포함한다. 각 스테이지(150)의 출력인 스캔 신호는 스캔선(S1, S2, S3, S4, ??, Sn-1, Sn)으로 전달된다.
도 1에서는 복수의 스테이지(150)가 2열로 배열되어 있으며, 하나의 스테이지(150)가 가지는 높이(Y)는 두 개의 화소(111)의 높이(P)에 대응한다. 이는 표시 장치가 고해상도로 갈수록 화소(111)가 차지하는 면적이 줄어드는 반면에 스테이지(150)가 차지하는 면적은 줄이는데 한계가 있으므로 화소(111)보다 큰 높이를 차지할 수 밖에 없어, 두 개의 화소(111) 높이에 맞추어 하나의 스테이지(150)를 형성하면서 2열로 배열한다. 즉, 2열로 배열된 스테이지(150)는 기판(100)의 일측변으로부터 동일한 거리만큼 떨어져 위치하며, 제1 방향, 즉, 스캔선의 연장 방향으로 배열되어 있다. 2열로 배열된 스테이지(150)가 높이차이를 가지는 실시예로 변형할 수 있지만, 이 경우에도 각 스테이지(150)의 높이(Y)는 두 개의 화소(111)의 높이(P)에 대응한다.
하나의 스테이지(150)를 기준으로 표시 영역(110)으로부터 먼쪽에는 클록 신호를 인가하는 배선(CLK1, CLK2, CLK3, CLK4)이 위치하고, 스테이지(150)를 가로지르면서 글로벌 클록 신호를 인가하는 배선(GCK) 및 저전압을 인가하는 배선(VGL)이 형성되어 있다. 클록 신호를 인가하는 배선(CLK1, CLK2, CLK3, CLK4)기 표시 영역(110)으로부터 가급적 멀리 배치되어 클록 신호가 변할 때마다 표시 영역(110) 내의 화소(111)가 영향을 적게 받을 수 있도록 배치하였다.
글로벌 클록 신호를 인가하는 배선(GCK) 및 저전압을 인가하는 배선(VGL)이 스테이지(150)의 중앙 부분을 가로 질러 배열된 것은 스테이지(150) 내에서 필요 부분까지 글로벌 클록 신호를 인가하는 배선(GCK) 및 저전압을 인가하는 배선(VGL)로부터 연결 배선을 형성하는 경우 스테이지(150)가 차지하는 면적이 증가할 수 있기 때문이다. 글로벌 클록 신호를 인가하는 배선(GCK) 및 저전압을 인가하는 배선(VGL)는 스테이지(150) 중 연결이 필요한 부분과 인접하게 배치될 수 있다. 2열로 배열되는 스테이지(150)의 사이에는 표시 영역(110)에 가깝게 위치하는 스테이지(150)용 클록 신호를 인가하는 배선(CLK1, CLK2, CLK3, CLK4)이 위치한다.
표시 영역(110)에서 멀게 위치하는 스테이지(150)용 클록 신호를 인가하는 배선(CLK1, CLK2, CLK3, CLK4)의 외측에는 시작신호를 전달하는 배선(FLM)이 위치한다. 시작신호를 전달하는 배선(FLM)의 외측에도 추가 배선이 위치할 수 있으며, 실시예에 따라서는 구동 저전압선이나 표시 장치를 테스트 하기 위한 테스트 배선 등이 위치할 수 있다. (도 5 참고)
도 1에서는 표시 영역(110)을 기준으로 좌측 및 우측에 각각 복수의 스테이지(150)를 포함하는 스캔 신호부가 위치하고 있다. 도면에서는 표시 영역(110)을 기준으로 좌측에 위치하는 스테이지(150)는 SL로 표현하였고, 우측에 위치하는 스테이지(150)는 SR로 표시하였다. 그 뒤에 붙은 숫자는 해당 숫자의 스캔선에 스캔 신호를 인가하는 것을 의미한다. 또한, SL1과 SR1은 모두 첫번째 스캔선(S1)에 스캔 신호를 전달하며, SL1과 SR2에서 출력되는 신호는 동일한 스캔 신호이다. 이와 같이 표시 영역(110)의 양측에 동일한 스캔 신호를 출력하는 스캔 신호부를 두 개 형성하는 것은 표시 영역(110)이 고해상도로 가면서 화소(111)의 수가 많아서 일측에서만 스캔 신호를 인가하는 경우 타측에서는 지연된 스캔 신호를 인가 받으면서 정상 표시가 되지 않는 문제가 발생할 수 있기 때문이다. 이러한 문제가 없다면 일측에만 스캔 신호부를 형성할 수도 있다.
2 열로 배열되어 있는 스테이지(150)끼리는 캐리 신호를 전달받는 구조를 가질 수 있다.
비표시 영역에는 데이터 전압을 인가하기 위한 배선, 테스트를 위한 테스트 배선, 구동 전압을 인가하는 배선, 화소 초기화 전압을 인가하는 배선 등 다양한 배선을 더 포함할 수 있다.
비표시 영역의 일측에는 신호 제어부(200)가 형성되어 있으며, 신호 제어부를 통하여 스캔 신호부에서 사용되는 클록 신호를 포함하는 제어 신호 및 스캔 신호부에서 사용되는 전압이 제공된다. 또한, 신호 제어부(200)는 화소(111)에서 사용되는 데이터 전압도 제공한다.
신호 제어부(200)는 기판(100)위에 실장되거나 플렉서블 기판을 통하여 기판(100)에 연결될 수 있다.
이하에서는 도 2 내지 도 4를 통하여 보다 구체적으로 스테이지(150)의 구조 및 연결 관계를 살펴본다.
먼저, 도 2에서는 스테이지(150)를 블록도로 살펴본다.
도 2는 실시예에 따른 스캔 신호부의 블록도이다.
하나의 스테이지(150)는 6개의 입력단(STV, INCLK1, INCLK2, INCLK3, INGCK, INVGL)과 1개의 출력단(OUT)을 가진다.
시작 신호 입력단(STV)은 시작신호를 전달하는 배선(FLM)을 통하여 시작 신호를 인가 받거나 전단 스테이지(150)로부터 스캔 신호를 인가 받는다. 즉, SR1 및 SL1 스테이지는 시작신호를 전달하는 배선(FLM)으로부터 시작 신호를 인가 받으며, 그 이후의 스테이지(150)는 전단 스테이지(150)의 스캔 신호를 인가 받는다. 실시예에 따라서는 전단 스테이지(150)의 캐리 신호를 받을 수 있는데, 이는 스캔 신호와 동일한 타이밍의 신호일 수 있다.
3개의 클록 입력단(INCLK1, INCLK2, INCLK3)은 4개의 클록 신호를 인가하는 배선(CLK1, CLK2, CLK3, CLK4) 중 3개와 연결된다. 구체적으로 SR1 및 SL1은 제1 내지 제3 클록 배선(CLK1, CLK2, CLK3)과 3개의 클록 입력단(INCLK1, INCLK2, INCLK3)이 각각 연결된다. SR2 및 SL2는 제2 내지 제4 클록 배선(CLK2, CLK3, CLK4)과 3개의 클록 입력단(INCLK1, INCLK2, INCLK3)이 각각 연결되며, SR3 및 SL3는 제3, 제4 및 제1 클록 배선(CLK3, CLK4, CLK1)이 3개의 클록 입력단(INCLK1, INCLK2, INCLK3)이 각각 연결된다. 이와 같은 방식으로 다음 스테이지와 연결되는 3개의 클록 배선이 정해진다.
글로벌 클록 신호 입력단(INGCK) 및 저전압 입력단(INVGL)은 각각 글로벌 클록 신호를 인가하는 배선(GCK) 및 저전압을 인가하는 배선(VGL)과 연결되어 글로벌 클록 신호 및 저전압을 인가 받는다.
스테이지(150)의 출력단(OUT)은 연결된 스캔선으로 스캔 신호를 출력하며, 다음 단의 스테이지(150)의 시작 신호 입력단(STV)로 스캔 신호를 전달하여 시작 신호로 사용되도록 한다. 실시예에 따라서는 스캔 신호와 동일한 타이밍을 가지는 캐리 신호를 다음 단의 스테이지(150)의 시작 신호 입력단(STV)으로 전달할 수 있다.
한편, 실시예에 따라서는 스테이지(150)가 후속하는 스테이지(150)의 스캔 신호 또는 캐리 신호를 입력 받는 입력단을 더 포함할 수 있으며, 이 때에는 후속하는 스테이지(150)의 출력이 전단에 위치하는 스테이지(150)로도 전달된다. 실시예에 따라서는 한단 전의 스테이지(150)로 전달되거나 두 단 이상의 전의 스테이지(150)로 전달될 수도 있다.
글로벌 클록 신호 배선(GCK) 및 저전압 배선(VGL)은 스테이지(150)를 가로지르면서 형성되어 스테이지(150)의 중앙 부분을 지나도록 배치되어 있는 것이 도 2에도 도시되어 있다.
이와 같은 연결 관계를 가지는 스테이지(150)의 구체적인 구조 및 동작에 대해서 도 3 및 도 4를 통하여 살펴본다.
도 3은 실시예에 따른 스캔 신호부 중 하나의 스테이지의 회로도이고, 도 4는 도 3의 스테이지에 인가되는 신호 및 출력하는 신호를 보여주는 파형도이다.
하나의 스테이지(150)는 9개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)와 2개의 커패시터(CQ, CQB)를 포함한다.
먼저, 제1 트랜지스터(T1)는 두 개의 트랜지스터(T1_1, T1_2)가 하나의 트랜지스터처럼 연결되어 있는 구조를 가진다. 즉, 두 개의 트랜지스터(T1_1, T1_2)의 게이트 전극이 동일한 신호를 인가 받으며, 일측 트랜지스터의 출력 전극과 타측 트랜지스터의 입력 전극이 연결되어 있는 구조이다.
제1 트랜지스터(T1)의 게이트 전극은 제2 클록 입력단(INCLK2)이 게이트 전극과 연결되며, 입력 전극은 제2 클록 입력단(INCLK2)과 연결되며, 출력 전극은 Q 노드와 연결되어 있다. 그 결과, 제1 트랜지스터(T1)는 제2 클록 입력단(INCLK2)으로 입력되는 클록 신호에 의하여 제어되어, 시작 신호 입력단(STV)을 통하여 시작 신호 또는 전 단 스테이지(150)의 출력 신호를 인가 받아 이를 Q 노드로 출력하거나 차단한다.
제2 트랜지스터(T2)의 게이트 전극은 시작 신호 입력단(STV)과 연결되며, 입력 전극은 제1 클록 입력단(INCLK1)과 연결되며, 출력 전극은 제3 트랜지스터(T3)의 입력 전극과 연결되어 있다. 그 결과, 제2 트랜지스터(T2)는 시작 신호 입력단(STV)을 통하여 입력되는 시작 신호 또는 전 단 스테이지(150)의 출력 신호에 의하여 제어 되어 제1 클록 입력단(INCLK1)으로 입력되는 클록 신호를 제3 트랜지스터(T3)로 출력하거나 차단한다.
제3 트랜지스터(T3)의 게이트 전극은 제2 클록 입력단(INCLK2)이 게이트 전극과 연결되며, 입력 전극은 제2 트랜지스터(T2)의 출력 전극과 연결되며, 출력 전극은 QB노드와 연결되어 있다. 그 결과, 제3 트랜지스터(T3)는 제2 클록 입력단(INCLK2)으로 입력되는 클록 신호에 의하여 제어되어, 제2 트랜지스터(T2)의 출력을 QB 노드로 전달하거나 차단한다.
제4 트랜지스터(T4)의 게이트 전극 및 입력 전극은 제1 클록 입력단(INCLK1)과 연결되며, 출력 전극은 QB노드와 연결되어 있다. 그 결과, 제4 트랜지스터(T4)는 제1 클록 입력단(INCLK1)로 입력되는 클록 신호가 제4 트랜지스터(T4)를 턴 온 시키는 전압일 때 QB 노드로 해당 전압을 전달한다. 본 실시예에서 제4 트랜지스터(T4)는 n 타입의 트랜지스터이므로 클록 신호 중 고 전압이 인가될 때 제4 트랜지스터는 해당 고전압을 QB 노드로 전달하며, 저 전압일 때에는 차단한다.
제5 트랜지스터(T5)의 게이트 전극은 글로벌 클록 신호 입력단(INGCK)과 연결되며, 입력 전극은 저전압 입력단(INVGL)과 연결되며, 출력 전극은 Q노드와 연결되어 있다. 그 결과, 글로벌 클록 신호 입력단(INGCK)로 입력되는 글로벌 클록 신호에 의하여 제어되어, 저전압을 Q 노드로 전달하거나 차단한다.
제6 트랜지스터(T6)의 게이트 전극은 제3 클록 입력단(INCLK3)과 연결되며, 입력 전극은 Q 노드와 연결되며, 출력 전극은 제7 트랜지스터(T7)의 입력 전극과 연결된다. 제 7 트랜지스터(T7)의 게이트 전극은 QB 노드에 연결되며, 입력 전극은 제6 트랜지스터의 출력 전극과 연결되며, 출력 전극은 스테이지(150)의 출력단(OUT)과 연결되어 있다.
제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 제3 클록 입력단(INCLK3)으로 입력되는 클록 신호가 고 전압을 가지며, QB 노드의 전압이 고 전압일 때, Q 노드와 스테이지(150)의 출력단(OUT)을 연결하는 역할을 한다. QB 노드의 전압은 스캔 신호로 고 전압(게이트 온 전압)이 출력되는 구간을 중심으로 일정 구간 동안은 저전압을 가지므로, 이 구간동안에는 Q 노드와 스테이지(150)의 출력단(OUT)이 연결되지 않는다. 하지만, 이를 제외한 구간, 즉, QB 노드가 고 전압을 가지는 구간에서 제3 클록 입력단(INCLK3)으로 입력되는 클록 신호가 고 전압을 가지면, Q 노드의 전압이 스테이지(150)의 출력단(OUT)으로 출력된다. Q 노드의 전압은 스캔 신호로 고 전압(게이트 온 전압)이 출력되는 구간을 중심으로 일정 구간 동안은 고전압을 가지며, 그 외 구간에서는 저전압을 가지므로 Q 노드의 저전압이 스테이지(150)의 출력단(OUT)으로 출력되어 스캔 신호가 저전압으로 유지되도록 한다.
제8 트랜지스터(T8)의 게이트 전극은 Q 노드와 연결되며, 입력 전극은 제3 클록 입력단(INCLK3)과 연결되고 출력 전극은 스테이지(150)의 출력단(OUT)과 연결되어 있다. 제8 트랜지스터(T8)는 Q 노드의 전압에 따라 턴 온되어 제3 클록 입력단(INCLK3)으로 입력되는 클록 신호를 출력하는 것이지만, 제3 클록 입력단(INCLK3)으로 입력되는 클록 신호가 고 전압을 가질 때, Q 노드의 전압이 부스트 업되면서 제8 트랜지스터가 동작하여 고전압을 스테이지(150)의 출력단(OUT)으로 출력 시킨다.
제9 트랜지스터(T9)의 게이트 전극은 QB 노드와 연결되며, 입력 전극은 글로벌 클록 신호 입력단(INGCK)과 연결되며, 출력 전극은 스테이지(150)의 출력단(OUT)과 연결되어 있다. 제 9 트랜지스터(T9)는 QB 노드의 전압에 따라 턴 온되어 글로벌 클록 신호 입력단(INGCK)으로 입력되는 글로벌 클록 신호를 출력한다.
한편, 제8 트랜지스터(T8)의 게이트 전극과 스테이지(150)의 출력단(OUT)의 사이에는 Q 노드의 전압을 저장하여 유지시키는 Q노드 커패시터(CQ)가 형성되어 있다. 또한, 제9 트랜지스터(T9)의 게이트 전극과 글로벌 클록 신호 입력단(INGCK)의 사이에는 QB 노드의 전압을 저장하여 유지시키는 QB노드 커패시터(CQB)가 형성되어 있다.
제8 트랜지스터(T8)와 제9 트랜지스터(T9)는 출력단(OUT)과 연결되어 있어 출력을 담당하는 트랜지스터들이며, 이들을 묶어 버퍼 트랜지스터라고도 부른다. 도 5 내지 도 10을 참고하면, 글로벌 클록 신호 배선(GCK) 및 저전압 배선(VGL)은 스테이지(150)를 가로지르면서 형성되는데, 스테이지(150)의 두 버퍼 트랜지스터의 사이에 위치하고 있다. 그 결과 글로벌 클록 신호 배선(GCK) 및 저전압 배선(VGL)을 연결하는 배선을 형성하면서 스테이지(150)의 높이가 증가하는 것을 막을 수 있다.
이러한 구조를 가지는 스테이지(150)에 인가되는 신호에 따른 동작은 도 4에 도시되어 있다. 도 4의 파형도는 스테이지(150)의 3개의 클록 입력단(INCLK1, INCLK2, INCLK3)에 각각 제1 클록 배선(CLK1), 제2 클록 배선(CLK2) 및 제3 클록 배선(CLK3)이 인가된 경우를 도시하고 있다.
도 3의 구조를 참고하면서 도 4의 파형도를 설명하면 아래와 같다.
도 4의 파형도에서는 크게 3개의 구간(발광(Emission) 구간, 초기화 및 보상(initial & Vth compensation) 구간, 기입(Data addressing) 구간)으로 구분하고 있으며, 가장 기본적인 기입 구간을 먼저 설명한다.
4개의 클록 배선(CLK1, CLK2, CLK3, CLK4)을 통하여 인가되는 클록 신호는 도 4에서 도시하고 있는 바와 같이 4H 구간 중 1H 구간 동안만 고 전압을 가지고 나머지는 저전압을 가지는 클록 전압이다. 제1 클록 배선(CLK1)으로 인가되는 클록 신호에서 제일 먼저 1H 동안 고 전압이 인가되면, 그 후 1H 동안에는 제2 클록 배선(CLK2)의 클록 신호가 고 전압을 가지며, 그 후 1H 동안은 제3 클록 배선(CLK3)의 클록 신호가 고 전압을 가지고, 그 후 1H 동안은 마지막으로 제4 클록 배선(CLK4)의 클록 신호가 고전압을 가진다. 그 후 다시 1 클록 배선(CLK1)으로 인가되는 클록 신호가 1H 동안 고 전압을 가지며, 이러한 관계가 초기화 및 보상 구간을 제외하고 반복 된다.
시작신호나 전단 스테이지(150)의 스캔 신호는 한 프레임 중 1H 동안만 고전압을 가지며, 그 외의 구간에는 저전압을 가진다.
먼저, 제1 클록 배선(CLK1)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제1 기입 구간)을 살펴본다.
제1 기입 구간에는 제4 트랜지스터(T4)가 턴 온 되어 클록 신호의 고 전압을 QB 노드로 전달하여 QB 노드의 전압이 고전압(VGH)으로 유지 된다.
그 후, 제2 클록 배선(CLK2)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제2 기입 구간)에는 시작신호나 전단 스테이지(150)의 스캔 신호도 고 전압이 인가된다. 그 결과, 제2 기입 구간에는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온 된다. 제1 트랜지스터(T1)에 의하여 Q 노드에 고전압이 인가되어 Q 노드의 전압이 고전압(VGH)로 변경되며, 고전압(VGH)은 Q노드 커패시터(CQ)에 저장된다. 또한, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온 되어 제1 클록 배선(CLK1)으로 인가되는 클록 신호, 즉, 저전압(VGL)이 QB 노드로 인가되어 QB 노드의 전압을 고전압(VGH)에서 저전압(VGL)으로 변경시킨다. 이 때의 저전압(VGL)은 QB노드 커패시터(CQB)에 저장된다.
그 후, 제3 클록 배선(CLK3)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제3 기입 구간)에는 제8 트랜지스터(T8)을 통하여 고전압이 스캔 신호로 출력된다. (SCAN<1> 참고) 이는 제8 트랜지스터(T8)의 입력 전극으로 입력되는 클록 신호가 저전압에서 고전압으로 변경되면서 제8 트랜지스터(T8)의 게이트 전극의 전압도 부스트되어 고전압(VGH)에서 2배의 고전압(2*VGH)가 된다. 그 결과, 제8 트랜지스터(T8)가 턴 온되고, 입력 전극으로 입력되는 클록 신호가 스캔 신호로 출력되게 된다. 이때, 출력되는 스캔 신호도 부스트되어 출력될 수도 있다.
그 후, 제4 클록 배선(CLK4)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제4 기입 구간)에는 제3 클록 배선(CLK3)으로 인가되는 클록 신호가 저전압으로 변경되면서 제8 트랜지스터(T8)의 게이트 전극의 전압이 다시 고 전압(VGH)로 변경되며, 제8 트랜지스터(T8)는 턴 오프될 수 있다.
그 후, 다시 제1 클록 배선(CLK1)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제5 기입 구간)이 되면, 제4 트랜지스터(T4)가 턴온되어 QB 노드의 전압을 고전압(VGH)으로 변경시키며, QB노드 커패시터(CQB)에 고전압(VGH)이 저장된다. QB 노드의 전압이 고전압으로 변경되면, 제9 트랜지스터(T9)가 턴 온되어 스캔 신호로 글로벌 클록 신호가 출력되며, 이 때 글로벌 클록 신호는 저전압을 가져 저전압이 출력된다.
그 후, 다시 제2 클록 배선(CLK2)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제6 기입 구간)이 되면, 이 때는 제2 기입 구간과 달리 시작신호나 전단 스테이지(150)의 스캔 신호가 저전압이 인가된다. 그 결과 제 6 기입 구간에는 제3 트랜지스터(T3)는 턴 온 되지만, 제2 트랜지스터(T2)는 턴 오프를 유지하여 QB 노드의 전압은 변하지 않는다. 또한, 제1 트랜지스터(T1)가 턴 온 되지만, 입력되는 시작신호나 전단 스테이지(150)의 스캔 신호가 저전압이므로 Q 노드의 전압이 고전압(VGH)에서 저전압(VGL)으로 변경된다.
그 후, 다시 제3 클록 배선(CLK3)으로 인가되는 클록 신호가 고전압을 가지는 1H 구간(제7 기입 구간)이 되면, 제6 트랜지스터(T6)가 턴 온 된다. 이 때, 제7 트랜지스터(T7)는 QB 노드의 전압이 고 전압으로 변경된 제5 기입 구간부터 계속 턴 온된 상태를 유지하고 있었으므로 Q 노드와 스테이지(150)의 출력단(OUT)이 연결된다. 즉, Q 노드의 전압이 스캔 신호로 출력되며, 이 때 Q 노드는 저전압(VGL)을 가지므로 저전압이 스캔 신호로 출력된다.
그 이후에는 계속 클록 배선을 흐르는 클록 신호가 변경되더라도 Q 노드의 전압은 계속 저전압(VGL)으로 유지되며, QB 노드의 전압은 계속 고전압(VGH)로 유지된다. 이는 기입 구간뿐만 아니라 발광 구간에서도 계속된다. 즉, 발광 구간에서는 클록 신호가 변경되더라도 Q 노드의 전압은 계속 저전압(VGL)으로 유지되며, QB 노드의 전압은 계속 고전압(VGH)로 유지되어 스캔 신호로는 저전압이 출력된다.
그 후, 발광 구간이 종료되고 초기화 및 보상 구간으로 진입하면, 클록 신호는 모두 저전압만이 인가되며, 글로벌 클록 신호만이 고전압으로 인가된다.
글로벌 클록 신호가 고전압이 인가되면, 제5 트랜지스터(T5)가 턴 온 되어 Q 노드의 전압을 저전압 배선(VGL)으로부터 인가되는 저전압으로 변경시켜 초기화 시킨다. 이 때, 제9 트랜지스터(T9)는 턴 온 되어 있으므로 스테이지(150)의 출력단(OUT)으로도 입력된 고전압의 글로벌 클록 신호가 출력된다.
글로벌 클록 신호는 모든 스테이지(150)에 동일하게 연결되어 있으므로 모든 스캔선에는 동일한 고전압이 인가되면서 모든 화소가 초기화 및 보상 동작을 수행한다.
이에 반하여 기입 구간에서는 모든 스테이지(150)에 연결된 3개의 클록 배선이 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4) 중 3개로 선택되어 연결되며, 시작 신호 또는 전단 스테이지(150)의 스캔 신호의 고 전압이 전달되는 시점이 달라 각 1H마다 하나의 스캔선에 고전압이 순차적으로 인가된다.
도 3 및 도 4의 실시예에서는 스테이지(150)에 포함된 9개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)가 n 타입의 트랜지스터로 형성된 실시예이다. 하지만, 실시예에 따라서는 p 타입의 트랜지스터로 형성될 수 있으며, 이때에는 저 전압이 인가되었을 때 턴 온되어 도 4에서 고전압과 저전압이 바뀌어야 한다. 또한, 도 3의 저전압 입력단(INVGL)은 고전압이 입력되는 고전압 입력단으로 변경될 수 있다.
스테이지(150)는 기판(100)위에 화소(111)와 동일한 공정을 통하여 형성되므로, 화소(111)에 포함되는 트랜지스터가 n 타입의 트랜지스터이면, n 타입의 트랜지스터로 스테이지(150)를 형성하며, 화소(111)에 포함되는 트랜지스터가 p 타입의 트랜지스터이면, p 타입의 트랜지스터로 스테이지(150)를 형성될 수 있다.
도 3과 같은 회로를 가지는 스테이지(150)는 도 1에서 도시하고 있는 바와 같이 2열로 형성되며, 실제로 구현된 2열로 배열된 스테이지(150)는 도 5 내지 도 12를 통하여 상세하게 살펴본다.
먼저, 도 5를 통하여 전체적인 구조를 살펴본다.
도 5는 실시예에 따른 스캔 신호부의 개략 배치도이다.
도 5에서는 도 1에서 비표시 영역에 위치하는 스캔 신호부 중 표시 영역(110)의 좌측에 위치하는 2열로 배치된 스테이지(150)를 도시하고 있다. 도 5에서 가장 좌측에는 테스트 배선(test line)이나 구동 저전압선(ELVSS)가 위치하며, 그 우측으로는 4개의 클록 배선(CLK 1, 2, 3, 4)이 위치하고, 그 우측에는 첫번째 열의 스테이지(150)가 위치한다. 첫번째 열의 스테이지(150 ODD)가 차지하는 영역은 도 5의 중앙에 도시된 두번째의 4개의 클록 배선(CLK 1, 2, 3, 4)이 형성되기 전까지이다. 그 우측에는 두번째의 4개의 클록 배선(CLK 1, 2, 3, 4)이 위치하고, 그 우측에는 두번째 열의 스테이지(150 EVEN)가 위치하며, 그 우측에는 표시 영역(110; 도 5에서는 도시하지 않음)이 위치한다. 여기서,
테스트 배선(test line)은 표시 장치를 테스트 하기 위한 신호를 인가하는 배선이며, 구동 저전압선(ELVSS)은 화소(111)의 동작시 필요한 구동 저전압을 인가하기 위한 배선이다.
도 5에서는 첫번째 열의 스테이지(150 ODD) 및 두번째 열의 스테이지(150 EVEN)의 중앙부분으로 두 개의 신호선(GCK, VGL)이 지나가는 것이 도시되어 있다. 이는 각 스테이지(150)와 두 신호선(GCK, VGL)은 연결하는 연결선으로 인하여 스테이지(150)가 차지하는 면적(또는 높이)을 증가시키지 않기 위한 것이다. 즉, 연결선이 차지하는 배선의 폭만큼 스테이지(150)가 차지하는 높이(Y)가 높아질 수 있기 때문에 최소한의 높이(Y)로 형성하기 위하여 연결선을 최소화하는 구조이다. 또한, 도 1을 참고하면, 스테이지(150)의 높이(Y)는 화소(111)가 차지하는 높이(P)의 두 배를 가질 수 있다. 여기서 화소(111)는 유기 발광 다이오드를 동작시키기 위하여 형성된 트랜지스터 및 커패시터 등을 포함하는 화소 회로부를 의미할 수 있다.
도 5의 구조는 너무 작게 도시되어 있어, 도 5를 도 6 내지 도 10으로 나누어 각 부분을 확대하여 살펴본다. 즉, 도 5에서 VI으로 나눈 부분은 도 6에서 상세하게 도시하였으며, 도 5의 VII 부분은 도 7에서, 도 5의 VIII 부분은 도 8에서, 도 5의 IX 부분은 도 9에서, 도 5의 X 부분은 도 10에서 확대하여 상세하게 도시한다.
도 6 내지 도 10은 도 5의 스캔 신호부를 분할하여 상세 도시한 배치도이며, 도 11 및 도 12는 도 5의 스캔 신호부 중 일 부분의 단면도이다.
도 6 내지 도 10에서 굵은 외곽선으로 도시된 부분은 반도체층을 의미하며, 빗금으로 도시된 층은 제1 도전층으로 형성되었음을 의미한다. 반도체층은 다결정 반도체층일 수 있으며, 반도체층 중 빗금으로 도시된 제1 도전층과 중첩하지 않는 부분은 도핑되어 있으며, 제1 도전층과 중첩하는 부분은 도핑되지 않을 수 있다. 그 외 커패시터를 형성하는 부분에서 사용된 제2 도전층과 나머지 배선으로 형성된 제3 도전층은 일반 굵기의 외곽선으로 도시하였다.
도 6을 살펴보면, 도 6에서는 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4)과 스테이지(150)가 연결되는 부분부터 스테이지(150) 중 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 도시하고 있다.
4개의 클록 배선(CLK1, CLK2, CLK3, CLK4) 중 제1 내지 제3 클록 배선(CLK1, CLK2, CLK3)은 각각 I1 배선, I2 배선, I3 배선을 통하여 스테이지(150)의 내부와 연결된다.
I1 배선은 확장되어 제4 트랜지스터(T4)의 게이트 전극(G4)을 구성하며, 추가 연장되어 EC2 배선을 통하여 제2 트랜지스터(T2)의 입력 전극과 연결되어 있다. 한편, I1 배선은 EC1 배선을 통하여 제4 트랜지스터(T4)의 입력 전극과도 연결되어 제4 트랜지스터(T4)는 다이오드 연결된 구조를 가진다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 두 개 형성된 구조를 가지며, 그 외 다른 트랜지스터(T1, T2, T3, T5, T6, T7)도 이러한 구조를 가진다. 이러한 트랜지스터의 단면 구조는 도 11에서 상세하게 도시하고 있다. 트랜지스터의 구조에 대해서는 후술한다.
I2 배선은 확장되어 제3 트랜지스터(T3)의 게이트 전극(G3)을 구성하며, 또한, 추가적으로 연장되어 제1 트랜지스터(T1)의 게이트 전극(G1)도 구성한다. 제1 트랜지스터(T1)는 두 개의 트랜지스터가 연속으로 형성된 구조를 가진다.
I3 배선은 확장되어 제6 트랜지스터(T6)의 게이트 전극(G6)를 구성하며, 도 7을 참고하면, 추가 연장되어 EC5 배선을 통하여 제8 트랜지스터(T8)의 입력 전극에 연결된다.
EC3 배선은 제3 트랜지스터(T3)의 출력 전극과 연결되고, 제4 트랜지스터(T4)의 출력 전극과도 연결되며, 추가 연장되어 제7 트랜지스터(T7)의 게이트 전극(G7)과 연결된다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 도 7을 참고하면, 연장되어 QBnode 배선을 구성하고, 추가 연장되어 QB노드 커패시터(CQB)의 제1 전극을 구성한다.
제2 트랜지스터(T2)의 게이트 전극(G2)는 연장되어 CR 배선과 연결되어 있다.
CR 배선은 제2 트랜지스터(T2)의 게이트 전극(G2)외에 제1 트랜지스터(T1)의 입력 전극과 연결된다. 또한, CR 배선은 도 7, 도 8 및 도 9를 참고하면, 계속 연장되어 전단 스테이지의 제8 트랜지스터(T8)의 출력 전극과 연결되어 있다. 첫번째 스테이지인 경우에는 시작 신호가 인가될 수 있다.
Qnode 배선은 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)의 중간의 반도체층과 전기적으로 연결되어, 제1 트랜지스터(T1)의 출력 전극 및 제6 트랜지스터(T6)의 입력 전극과 연결되어 있다. Qnode 배선은 연장되며, 도 7을 참고하면, Q노드 커패시터(CQ)의 제2 전극과 연결된다.
EC4 배선은 제7 트랜지스터(T7)의 출력 전극과 연결되며, 도 7을 참고하면, 연장되어 Q노드 커패시터(CQ)의 제1 전극과 전기적으로 연결되고, 추가 연장되어 제8 트랜지스터(T8)의 출력 전극을 구성한다.
도 6에서 일부 트랜지스터의 반도체층은 서로 연결되어 있는 구조를 가지며, 게이트 전극과 중첩하지 않는 부분이 도핑되어 있어 도체 특성을 가지므로 두 트랜지스터가 반도체층의 도핑된 부분인 도핑 영역을 통하여 서로 전기적으로 연결된 구조를 가진다.
이하에서는 도 7을 살펴보며, 도 6을 살펴보면서 이미 설명한 부분은 생략한다.
도 7에서 제8 트랜지스터(T8)의 게이트 전극(G8)은 좌우로 연장되어 있으며, 좌측으로 연장 및 확장되어 Q노드 커패시터(CQ)의 제1 전극을 구성한다. 또한, 우측으로 연장되어 EC6 배선을 통하여 제5 트랜지스터(T5)의 출력 전극과 연결되어 있다. 제8 트랜지스터(T8)의 게이트 전극(G8)은 가운데에 오프닝을 가지며, 반도체층과 중첩하며, 반도체층 중 일부는 EC4 배선과 전기적으로 연결되고, 나머지 일부는 EC5 배선과 전기적으로 연결되어 있다. 그 결과 EC5 배선을 입력 전극으로 하고, EC4 배선을 출력 전극으로 구성하며, 각각 반도체층의 도핑된 영역과 전기적으로 연결되어 있다. 제8 트랜지스터(T8)는 반도체층 하나를 기준으로 단위 제8 트랜지스터(T8)를 구성하며, 이러한 단위 제8 트랜지스터(T8)가 매우 많이 포함되어 있어 도 7에서는 이중 일부만을 도시하였다. 이러한 단위 제8 트랜지스터(T8)는 서로 EC4 배선 및 EC5 배선으로 전기적으로 연결된 구조를 가진다.
EC4 배선은 더 연장되어 I4 배선과 연결되며, I4 배선은 EC7 전극과 연결되며, EC7 전극은 제9 트랜지스터(T9)의 출력 전극을 구성한다. 도 8을 참고하면, EC7 전극은 계속 연장되어 I5 배선을 통하여 두번째 열에 배치되어 있는 스테이지의 제1 트랜지스터(T1)의 입력 전극 및 제2 트랜지스터(T2)의 게이트 전극(G2)과 연결되며, 그로부터 더 연장되어, 도 9 및 도 10을 참고하면, 스캔선(S1)까지 연장되어 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 연장되어 GCK-1 배선을 구성하며, GCK 배선과 전기적으로 연결된다. GCK 배선은 세로 방향으로 연장되지만, 좌측으로 연장되는 EC8 배선을 가진다. EC8 배선은 QB노드 커패시터(CQB)의 제2 전극과 전기적으로 연결되며, 더욱 연장되어 제9 트랜지스터(T9)의 입력 전극을 구성한다.
VGL 배선은 좌측으로 확장되어 제5 트랜지스터(T5)의 입력 전극과 전기적으로 연결된다.
도 7에 도시된 바와 같이, 제5 트랜지스터(T5)와 GCK 배선 및 VGL 배선이 연결되는 공간을 줄여 스테이지(150) 차지하는 높이(Y)를 줄였다. 즉, 만약에 GCK-1의 배선이 제8 트랜지스터(T8)를 지나서까지 더 연장되는 경우라면, GCK-1 배선이 지나갈 수 있도록 공간을 마련해야 하고, 이를 위하여 스테이지의 상하 높이는 더 증가할 수 밖에 없다. 하지만, 도 7에서는 GCK 배선을 제5 트랜지스터(T5)에 인접하게 위치시켜 스테이지(150)가 차지하는 높이는 최소한으로 형성하였다. 이러한 장점은 VGL 배선에도 적용된다.
제9 트랜지스터(T9)의 구조는 제8 트랜지스터(T8)의 구조와 동일하며, 단위 제9 트랜지스터(T9)의 구조가 단위 제8 트랜지스터(T8)의 구조와 동일하다. 다만, 제8 트랜지스터(T8)의 EC4 배선 및 EC5 배선 대신, 제9 트랜지스터(T9)에서는 EC7 배선 및 EC8 배선이 사용되고 있다. EC7 배선은 제9 트랜지스터(T9)의 출력 전극을 구성하며, EC8 배선은 제9 트랜지스터(T9)의 입력 전극을 구성한다.
제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 평면 구조에서 두 게이트 전극(G8, G9)의 사이에는 도핑 영역만이 형성되어 있어 트랜지스터가 차지하는 높이를 줄인다. 만약 전극을 형성하는 경우라면 그 높이가 더 높아질 것이기 때문이다. 이러한 두 개의 게이트 구조(dual gate structure)를 통하면 면적 감소(높이 감소)와 함께 누설 전류를 줄이는 역할도 수행한다. 이하에서는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)와 같이 단위 트랜지스터를 연결하는 배선(EC4, EC5, EC7, EC8)을 가지는 구조를 핑거 타입(finger type) 트랜지스터라고도 부른다.
제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 평면 구조는 다른 트랜지스터(T1, T2, T3, T4, T5, T6, T7)과 다르지만, 단면 구조는 도 11과 유사하다. 트랜지스터들의 단면 구조는 도 11에서 상세하게 설명한다.
한편, 도 7에서는 Q노드 커패시터(CQ) 및 QB노드 커패시터(CQB)가 도시되어 있다. 두 커패시터는 제1 도전층으로 구성된 제1 전극과 제2 도전층으로 구성된 제2 전극을 포함하며, 단면 구조는 동일하여 도 12에서 도시하고 있다. 도 12에서 두 커패시터의 구조에 대하여 후술한다.
도 8은 도 6과 유사하며, 도 6과 달리 제2열에 위치하는 스테이지(150)를 상세하게 도시한 도면이다. 제1열에 배치된 스테이지와 제2열에 배치된 스테이지는 내부 구조는 동일하며, 연결되는 배선 구조만 다르다. 즉, 도 6의 I1 배선에 대응하는 도 8의 I1' 배선은 제2 클록 배선(CLK2)과 연결되며, 도 6의 I2 배선에 대응하는 도 8의 I2' 배선은 제3 클록 배선(CLK3)과 연결되며, 도 6의 I3 배선에 대응하는 도 8의 I3' 배선은 제4 클록 배선(CLK4)과 연결된다.
또한, 도 9의 구조는 도 7과 유사하며, 연결되는 배선 외에는 차이가 없다.
도 10에서는 제2열에 배치된 스테이지가 끝나고 스캔선이 위치하는 부분까지 도시하고 있다. 도 6 및 도 7에 도시된 제1열의 스테이지의 출력은 홀수 스캔선과 연결되며, 도 8 및 도 9에 도시된 제2열의 스테이지의 출력은 짝수 스캔선과 연결되어 있다. 이렇게 스캔 신호를 인가받는 스캔선은 표시 영역(110)으로 연장되어 화소(111)와 연결된다.
도 11에서는 게이트 전극이 두 개 형성된 구조를 가지는 제4 트랜지스터(T4)의 구조가 도시되어 있다. 그 외의 다른 트랜지스터(T1, T2, T3, T5, T6, T7, T8, T9)의 단면 구조도 크게 다르지 않아 도 11을 통하여 설명한다. 각 트랜지스터가 다른 부분은 도핑된 반도체층이 어떻게 다른 부분과 연결되는지 부분에 있을 뿐이다.
도 11을 참고하면, 하나의 트랜지스터는 기판(Sub)의 위에 다결정 반도체층이 형성되며, 다결정 반도체층은 도핑된 부분(doped-1, doped-2, doped-3)과 그 사이에 위치하는 비도핑된 부분인 비도핑 영역(C)을 가진다. 비도핑 영역(C)은 채널이 형성되는 부분이다. 도핑된 부분(doped-1, doped-2, doped-3)은 도체에 준하는 특성을 가진다.
다결정 반도체층의 위에는 제1 층간 절연막(IL1; 게이트 절연막이라고도 함)이 위치한다. 제1 층간 절연막(IL1)의 위에는 게이트 전극(G)이 위치한다. 게이트 전극(G)은 두 개 형성되며, 두 게이트 전극(G)의 사이는 도핑된 부분(doped-3)에 대응한다.
게이트 전극(G)의 위에는 이를 덮는 층간 절연막(IL2, IL3, IL4)이 위치한다. 도 11에서는 층간 절연막이 총 4개 도시되어 있지만, 이보다 하나 또는 두개의 층간 절연막을 덜 형성할 수도 있다.
제4 층간 절연막(IL4)의 위에는 제3 도전층이 위치하며, 각각 입력 전극(TE1) 및 출력 전극(TE2)을 구성한다. 층간 절연막(IL1, IL2, IL3, IL4)에는 오프닝이 존재하여 입력 전극(TE1)은 반도체층의 제1 도핑 영역(doped-1)과 전기적으로 연결되며, 출력 전극(TE2)은 반도체층의 제2 도핑 영역(doped-2)과 전기적으로 연결된다.
게이트 전극(G)에 게이트 온 전압이 인가되면, 입력 전극(TE1)의 전압이 제1 도핑 영역(doped-1)으로 전달되면, 도체 특성을 가지는 제1 도핑 영역(doped-1)은 전압을 반도체층의 비도핑 영역(C)으로 전달한다. 반도체층의 비도핑 영역(C)에는 채널이 형성되어 있으므로 전압은 채널을 지나 제3 도핑 영역(doped-3)에 전달된다. 제3 도핑 영역(doped-3)도 도체와 같은 특성을 가지므로 전압은 이를 지나 인접하는 비도핑 영역(C)으로 전달되며, 비도핑 영역(C)에 형성된 채널을 지나 제2 도핑 영역(doped-2)을 통하여 출력 전극(TE2)로 출력된다.
이러한 트랜지스터 구조는 듀얼 게이트(dual gate)를 가지는 구조이므로 누설전류가 감소되는 장점이 있다. 또한, 제3 도핑 영역(doped-3)의 부분에 추가 형성될 수 있는 입력 전극 및 출력 전극을 생략하고 도핑된 반도체층만으로 형성하여 트랜지스터가 차지하는 면적이 감소되도록 한 구조이다. 이는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)에도 동일하며, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)에서 노출된 제3 도핑 영역(doped-3)에 대응하는 부분에 전극을 형성하였다면, 도 7에서 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 높이가 더 높아졌을 수 밖에 없어 스테이지(150)의 높이(Y)도 증가할 수 밖에 없었다. 하지만, 듀얼 게이트 구조를 사용하고, 중간에 도핑 영역(제3 도핑 영역(doped-3))을 형성하여 스테이지(150)의 높이(Y)를 줄여 두 개의 화소(111)의 높이(P)에 대응하도록 형성되어 있다.
스테이지(150)에 형성되어 있는 트랜지스터들은 기판(100)위의 화소(111)의 화소 회로부와 동일한 공정을 통하여 형성되므로, 화소(111)에 포함되는 트랜지스터가 n 타입의 트랜지스터이면, n 타입의 트랜지스터로 스테이지(150)내의 트랜지스터를 형성하며, 화소(111)에 포함되는 트랜지스터가 p 타입의 트랜지스터이면, p 타입의 트랜지스터로 스테이지(150)내의 트랜지스터를 형성될 수 있다. 여기서, n 타입 트랜지스터인 경우에는 도핑 영역과 비도핑 영역(C)의 사이에 저농도 도핑 영역(LDD)을 추가 형성할 수 있다. 저농도 도핑 영역(LDD)은 게이트 전극(G)의 측벽이 테이퍼(taper) 구조를 가져 기울어지도록 형성한 후 게이트 전극(G)을 마스크로 도핑하면, 도핑 영역과 비도핑 영역의 사이인 테이퍼 구조의 하부에는 저농도 도핑 영역(LDD)이 생긴다. 이러한 공정을 통하여 저농도 도핑 영역(LDD)을 형성할 수 있다.
한편, 스테이지(150)에 포함된 두 커패시터(Q노드 커패시터(CQ) 및 QB노드 커패시터(CQB))의 단면구조는 도 12에서 도시되어 있다.
도 12를 참고하면, 커패시터는 기판(Sub)의 위에 제1 층간 절연막(IL1)이 위치하며, 제1 층간 절연막(IL1)의 위에는 제1 전극(CE1)이 형성되어 있다.
제1 전극(CE1)의 위에는 제2 층간 절연막(IL2)의 위에는 제2 전극(CE2)이 위치한다.
제2 전극(CE2)의 위에는 제3 및 제4 층간 절연막(IL3, IL4)이 덮여 있다. 실시예에 따라서는 하나의 층간 절연막만으로 제2 전극(CE2)을 덮을 수 있다.
제4 층간 절연막(IL4)의 위에는 SD 전극이 형성되며, 제4 층간 절연막(IL4)에 형성된 오프닝을 통하여 제2 전극(CE2)과 전기적으로 연결된다.
커패시터는 제1 전극(CE1), 제2 전극(CE2)과 그 사이에 위치하는 제2 층간 절연막(IL2)으로 구성된다.
도 11 및 도 12에서는 스캔 신호부에 포함되는 트랜지스터 및 커패시터의 단면 구조를 살펴보았다. 본 실시예의 스캔 신호부는 기판 위에 화소(111)와 함께 형성되므로, 화소(111)에서 유기 발광 다이오드에 전류를 공급하는 화소 회로부에 포함되는 트랜지스터나 커패시터의 적층 구조와 동일 또는 유사할 수 있다. 한편, 실시예에 따라서는 적층 구조가 서로 다를 수도 있다. 하지만, 이와 같이 적층 구조가 다른 경우라도 화소 회로부에서 3개의 도전층을 사용하여 형성하는 경우라면 스캔 신호부에서도 3개의 도전층 또는 이보다 적은 도전층을 사용하여 형성한다.
도 11 및 도 12에서는 도전층의 사이에 위치하는 층간 절연막이 4개까지 포함되어 있는 구조로 도시하고 있어 화소 회로부에서는 4개의 도전층을 사용하여 형성하는 실시예일 수 있다.
하지만, 화소 회로부에서 3개의 도전층을 사용하는 경우에는 도 11 및 도 12에서 제4 층간 절연막(IL4)은 생략될 수 있다.
이하에서는 이상에서 살펴본 실시예의 변형된 실시예를 살펴본다.
먼저, 도 13을 통하여 더미 스테이지를 포함하는 실시예를 살펴본다.
도 13은 또 다른 실시예에 따른 표시 장치의 개략도이다.
도 13은 도 1과 달리 더미 스테이지(SL<dummy>)를 더 포함한다는 점에서 차이가 있다. 그 외에 도면상은 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4), 글로벌 클록 신호 배선(GCK) 및 저전압 배선(VGL)이 도시되어 있지 않다는 점이 다르며, 캐리 신호(CR)가 도 13에는 도시되어 있다는 점도 차이점이다. 또한, 도 13에서는 신호 제어부(200)내에 시작 신호 생성부(GW_FLM)를 더 포함한다는 점이 다르다.
도 13의 더미 스테이지(SL<dummy>)는 맨 마지막 스테이지의 다음에 형성되어 있으며, 두 열의 스테이지 중 한쪽 열에만 형성되어 하나만 포함되어 있다. 하지만, 실시예에 따라서 더미 스테이지의 수를 더 포함할 수 있으며, 두 열 모두에 형성될 수도 있다. 도 13의 더미 스테이지(SL<dummy>)는 캐리 신호(CR)를 인가받는 역할을 하며, 캐리 신호(CR)를 인가하는 배선이 형성되지 않아 마지막 스캔선(도 13에서는 S2160)에 연결된 저항값이 변경되면서 스캔 신호가 다른 스캔선과 달라지는 것을 방지하기 위한 것이다.
실시예에 따라서는 첫 스테이지보다 전에 더미 스테이지를 더 포함할 수도 있다. 이러한 실시예에서는 캐리 신호가 전단 스테이지로도 전달되는 경우일 수 있다.
도 13에서도 명확하게 스테이지의 높이(Y)가 두 화소(111)의 높이(P)와 같음을 명확하게 도시하고 있다. 여기서 화소(111)는 유기 발광 다이오드를 동작시키기 위하여 형성된 트랜지스터 및 커패시터 등을 포함하는 화소 회로부를 의미할 수 있다.
이하에서는 도 14의 실시예를 통하여 3열로 스테이지를 배열한 실시예를 살펴본다.
도 14는 또 다른 실시예에 따른 표시 장치의 개략도이다.
도 14의 실시예는 도 1의 실시예와 달리 3열로 스테이지(150)를 형성하며, 스테이지(150)의 높이(Y)는 3개의 화소(111)의 높이(P)와 동일하다. 도 14의 실시예는 도 1에 비하여 화소의 크기가 더욱 작아지게 되어 두 개 화소의 높이(P)가 스테이지(150)의 높이(Y)보다 작은 경우 화소(111) 3개의 높이(P)에 대응하도록 스테이지(150)의 높이(Y)를 맞추어 형성한 실시예이다.
또한, 도 14의 실시예에서는 화소(111)는 도 1의 실시예와 달리 적색 화소(111R), 녹색 화소(111G), 및 청색 화소(111B)가 1:1:1의 비율로 형성된 실시예로 도시되어 있다.
도 14의 실시예에서도 스테이지(150)의 중간 부분으로 글로벌 클록 신호 배선(GCK) 및 저전압 배선(VGL)이 통과하고 있다.
도 14에서는 도시되어 있지 않으나, 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4)과 스테이지(150)각각의 연결은 앞의 실시예와 동일하다. 즉, 첫번째 스테이지에서 제1 클록 배선(CLK1), 제2 클록 배선(CLK2), 제3 클록 배선(CLK3)과 연결되면, 두번째 스테이지에서는 제2 클록 배선(CLK2), 제3 클록 배선(CLK3), 제4 클록 배선(CLK4)과 연결되고, 세번째 스테이지에서는 제3 클록 배선(CLK3), 제4 클록 배선(CLK4), 제1 클록 배선(CLK1)과 연결된다. 그 후 두번째 행에 위치하는 스테이지 중 첫번째 열의 스테이지(네번째 스테이지)는 제4 클록 배선(CLK4), 제1 클록 배선(CLK1), 제2 클록 배선(CLK2)과 연결되며, 이러한 방식으로 스테이지와 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4)중 세 개의 클록 배선이 연결된다.
이하에서는 도 15를 통하여 신호 제어부(200)에서 첫번째 스테이지로 시작신호를 전달하는 배선(FLM)을 짧게 형성하는 실시예를 살펴본다.
도 15는 또 다른 실시예에 따른 표시 장치의 개략도이다.
도 15는 도 1에 대응하며, 도 1과 달리 시작신호를 전달하는 배선(FLM)을 신호 제어부(200)에 인접한 스테이지(150)로 전달하는 실시예이다.
도 15와 같은 실시예에 의하면, 4개의 클록 배선(CLK1, CLK2, CLK3, CLK4)의 외측에 형성될 시작신호 배선(FLM)을 길게 형성하지 않을 수 있다.
도 15에서는 도 1과 달리 스캔 신호 중 고전압이 아래에서 위로 순차적으로 전달된다. 이는 시작신호를 인가받는 첫번째 스테이지가 아래에 위치하기 때문이다. 이에 반하여 도 1의 실시예에서는 스캔 신호 중 고전압이 위에서 아래로 순차적으로 전달되었다.
도 1 및 도 15에서는 시작 신호를 전달하는 신호 제어부(200)가 기판(100)의 하부에 위치하는 경우를 도시하였지만, 실시예에 따라서는 기판(100)의 상부에 위치할 수도 있다.
신호 제어부(200)가 기판(100)의 상부에 위치하는 경우에는 도 1과 같은 순서로 스테이지(150)가 형성된 경우에 보다 짧은 시작신호 배선(FLM)을 형성하게 된다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100, Sub: 기판 200: 신호 제어부
110: 표시 영역 ELVSS: 구동 저전압선
FLM: 시작신호 배선 GCK: 클록 신호 배선
CLK1, CLK2, CLK3, CLK4: 클록 배선
P: 화소 높이 Y: 스테이지 높이
111, 111R, 111B, 111G, 111G1, 111G2: 화소
S1, S2, S3, S4, …, Sn-1, Sn: 스캔선
150, 150 ODD, 150 EVEN: 스테이지
SL<dummy>: 더미 스테이지
GW_FLM: 시작 신호 생성부
CQ: Q노드 커패시터 CQB: QB노드 커패시터
CR: 캐리 신호 STV: 시작 신호 입력단
INCLK1, INCLK2, INCLK3: 클록 입력단
INGCK: 글로벌 클록 신호 입력단
INVGL: 저전압 입력단 OUT: 출력단
IL1, IL2, IL3, IL4: 층간 절연막
C: 비도핑 영역
doped-1, doped-2, doped-3: 도핑 영역
CE1: 커패시터의 제1 전극 CE2: 커패시터의 제2 전극
T1, T2, T3, T4, T5, T6, T7, T8, T9: 트랜지스터
TE1: 입력 전극 TE2: 출력 전극
test line: 테스트 배선

Claims (20)

  1. 화상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 위치하며, 유기 발광 다이오드 및 상기 유기 발광 다이오드를 동작시키는 화소 회로부를 각각 포함하는 복수의 화소;
    상기 비표시 영역에 위치하며, 상기 화소에 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 신호부를 포함하며,
    상기 복수의 스테이지는 n열로 배열되어 있으며,
    상기 스테이지 하나의 높이는 상기 화소 n개의 높이에 대응하며,
    상기 n은 2이상의 정수인 표시 장치.
  2. 제1항에서,
    상기 기판은 상기 비표시 영역에 위치하며, 클록 신호를 포함하는 제어 신호를 인가하는 배선 및 상기 스캔 신호부에서 사용되는 전압을 인가하는 배선을 더 포함하며,
    상기 클록 신호를 포함하는 제어 신호를 인가하는 상기 배선 중 하나의 배선 또는 상기 스캔 신호부에서 사용되는 전압을 인가하는 상기 배선 중 하나의 배선이 상기 스테이지를 가로지르며 형성되어 있는 표시 장치.
  3. 제2항에서,
    상기 클록 신호를 포함하는 제어 신호를 인가하는 상기 배선은 4개의 클록 배선 및 글로벌 클록 신호 배선을 포함하며,
    상기 스캔 신호부에서 사용되는 전압을 인가하는 상기 배선은 저전압 배선을 포함하는 표시 장치.
  4. 제3항에서,
    상기 스테이지를 가로지르며 형성되어 있는 상기 배선은 상기 글로벌 클록 신호 배선 또는 상기 저전압 배선인 표시 장치.
  5. 제3항에서,
    상기 4개의 클록 배선, 상기 글로벌 클록 신호 배선, 및 상기 저전압 배선은 n열의 스테이지마다 형성되어 각각 n개씩 형성되어 있는 표시 장치.
  6. 제5항에서,
    상기 4개의 클록 배선은 상기 표시 영역에서 가장 멀리 위치하거나 상기 스테이지와 스테이지 사이에 위치하는 표시 장치.
  7. 제5항에서,
    상기 4개의 클록 배선, 상기 글로벌 클록 신호 배선, 및 상기 저전압 배선에 각각 클록 신호, 글로벌 클록 신호, 저전압을 제공하는 신호 제어부를 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 기판 위에는 표시 장치를 테스트 하기 위한 테스트 배선, 및
    상기 화소에 제공되는 구동 저전압을 인가하는 구동 저전압선을 더 포함하며,
    상기 테스트 배선 및 상기 구동 저전압선은 상기 4개의 클록 배선보다 상기 표시 영역으로부터 더 멀리 위치하는 표시 장치.
  9. 제7항에서,
    상기 스테이지는 3개의 클록 입력단, 글로벌 클록 신호 입력단 및 저전압 입력단, 시작 신호 입력단, 및 출력단을 포함하는 표시 장치.
  10. 제9항에서,
    상기 스테이지는 상기 4개의 클록 배선 중 3개와 연결되어 있으며,
    첫번째 스테이지는 제1 클록 배선, 제2 클록 배선, 제3 클록 배선과 연결되고, 두번째 스테이지는 상기 제2 클록 배선, 상기 제3 클록 배선, 제4 클록 배선과 연결되고, 세번째 스테이지는 상기 제3 클록 배선, 상기 제4 클록 배선, 상기 제1 클록 배선과 연결되고, 두번째 행에 위치하는 첫번째 열의 스테이지, 즉, 네번째 스테이지는 상기 제4 클록 배선, 상기 제1 클록 배선, 상기 제2 클록 배선과 연결되어 있는 표시 장치.
  11. 제9항에서,
    상기 스캔 신호를 출력하는 상기 출력단에 연결되어 있는 두 개의 버퍼 트랜지스터를 포함하며, 상기 두 개의 버퍼 트랜지스터는 각각 단위 트랜지스터가 연결되어 있는 구조를 가지는 표시 장치.
  12. 제9항에서,
    상기 스테이지는 전단 스테이지의 출력을 상기 시작 신호 입력단으로 전달받는 표시 장치.
  13. 제12항에서,
    상기 복수의 스테이지는 마지막 스테이지의 출력을 입력받을 더미 스테이지를 더 포함하는 표시 장치.
  14. 제1항에서,
    상기 복수의 화소는 적색을 표시하는 적색 화소, 청색을 표시하는 청색 화소, 녹색을 표시하는 두 개의 녹색 화소를 하나의 단위로 반복 형성되어 있는 표시 장치.
  15. 제1항에서,
    상기 복수의 화소는 적색을 표시하는 적색 화소, 청색을 표시하는 청색 화소, 녹색을 표시하는 녹색 화소를 포함하며, 상기 적색 화소, 상기 청색 화소, 및 상기 녹색 화소는 1:1:1의 비율로 형성되어 있는 표시 장치.
  16. 제1항에서,
    상기 복수의 스테이지는 상기 표시 영역의 양측에 위치하며,
    상기 화소와 연결되어 있는 스캔선 하다마다 상기 스테이지가 두 개씩 연결되어 있으며, 상기 두 개의 스테이지는 동일한 스캔 신호를 상기 스캔선에 인가하는 표시 장치.
  17. 화상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 위치하며, 유기 발광 다이오드 및 상기 유기 발광 다이오드를 동작시키는 화소 회로부를 각각 포함하는 복수의 화소;
    상기 비표시 영역에 위치하며, 상기 화소에 스캔 신호를 출력하는 복수의 스테이지를 포함하는 스캔 신호부; 및
    상시 스캔 신호부로 클록 신호를 포함하는 제어 신호 및 상기 스캔 신호부에서 사용되는 전압을 인가하는 신호 제어부를 포함하며,
    상기 스캔 신호부로 인가되는 상기 제어 신호 또는 상기 전압을 인가하는 배선은 상기 스테이지를 가로지르며 지나는 표시 장치.
  18. 제17항에서,
    상기 기판의 상기 비표시 영역에는
    4개의 클록 배선, 글로벌 클록 신호 배선 및 저전압 배선이 상기 신호 제어부 및 상기 스캔 신호부의 상기 스테이지를 연결하며,
    상기 스테이지를 가로지르며 지나는 배선은 상기 글로벌 클록 신호 배선 또는 상기 저전압 배선인 표시 장치.
  19. 제17항에서,
    상기 스테이지는
    상기 화소 회로부에 스캔신호를 전달하는 스캔선과 연결되어 있는 출력단, 및
    상기 출력단에 연결되어 있는 두 개의 버퍼 트랜지스터를 포함하며,
    상기 스테이지를 가로지르며 지나는 상기 배선은 상기 두 개의 버퍼 트랜지스터의 사이를 지나는 표시 장치.
  20. 제17항에서,
    상기 스캔 신호부에 대응하는 상기 복수의 스테이지는 n열로 배열되어 있으며,
    상기 n은 2이상의 정수인 표시 장치.
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