KR102395869B1 - 스테이지 회로 및 이를 이용한 주사 구동부 - Google Patents

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Abstract

본 발명은 스테이지 회로에 관한 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1노드 및 제 2노드의 전압에 대응하여 제 2입력단자로 공급되는 제 1클럭신호 또는 제 2전원 입력단자로 공급되는 제 2전원의 전압을 제 1출력단자로 공급하기 위한 출력부와; 상기 제 2전원 입력단자에 접속되며, 제 1입력단자로 공급되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 3입력단자로 공급되는 제 3클럭신호 및 제 4입력단자로 공급되는 제 4클럭신호에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 입력부와; 제 1전원의 전압을 공급받는 제 1전원 입력단자 및 상기 제 2전원 입력단자에 접속되며, 상기 제 3입력단자로 공급되는 상기 제 3클럭신호, 상기 제 3노드 및 상기 제 4노드의 전압에 대응하여 상기 제 1노드 및 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원 입력단자에 접속되며, 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 4노드로 상기 제 1전원의 전압을 공급하기 위한 제 2구동부와; 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 3구동부를 구비한다.

Description

스테이지 회로 및 이를 이용한 주사 구동부{Stage Circuit and Scan Driver Using The Same}
본 발명의 실시예는 스테이지 회로 및 이를 이용한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device) 및 유기전계발광 표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들 각각에 접속되는 스테이지 회로를 구비한다. 스테이지 회로는 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다.
한편, 유기전계발광 표시장치에 포함되는 화소들은 누설전류를 최소화하기 위하여 N형 트랜지스터(예를 들면, NMOS) 및/또는 P형 트랜지스터(예를 들면, PMOS)를 구비할 수 있다. 이와 같은 화소들에 적용될 수 있도록 P형 트랜지스터로 구성되며 하이레벨의 주사신호를 공급하기 위한 스테이지 회로 및/또는 N형 트랜지스터로 구성되며 로우레벨의 주사신호를 공급하기 위한 스테이지 회로가 요구되고 있다.
따라서, 본 발명은 P형 트랜지스터로 형성되며 하이레벨의 주사신호를 출력할 수 있는 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
또한, 본 발명은 N형 트랜지스터로 형성되며 로우레벨의 주사신호를 출력할 수 있는 스테이지 회로 및 이를 이용한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 스테이지 회로는 제 1노드 및 제 2노드의 전압에 대응하여 제 2입력단자로 공급되는 제 1클럭신호 또는 제 2전원 입력단자로 공급되는 제 2전원의 전압을 제 1출력단자로 공급하기 위한 출력부와; 상기 제 2전원 입력단자에 접속되며, 제 1입력단자로 공급되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 3입력단자로 공급되는 제 3클럭신호 및 제 4입력단자로 공급되는 제 4클럭신호에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 입력부와; 제 1전원의 전압을 공급받는 제 1전원 입력단자 및 상기 제 2전원 입력단자에 접속되며, 상기 제 3입력단자로 공급되는 상기 제 3클럭신호, 상기 제 3노드 및 상기 제 4노드의 전압에 대응하여 상기 제 1노드 및 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원 입력단자에 접속되며, 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 4노드로 상기 제 1전원의 전압을 공급하기 위한 제 2구동부와; 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 3구동부를 구비한다.
실시 예에 의한, 상기 제 4노드에 접속되며, 상기 제 4노드의 전압을 다음단 스테이지의 쉬프트 펄스로 공급하기 위한 제 2출력단자를 더 구비한다.
실시 예에 의한, 상기 출력부는 상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와; 상기 제 2입력단자와 상기 제 1노드 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 제 1커패시터는 상기 제 1트랜지스터의 기생 커패시터 또는 별도의 외부 커패시터이다.
실시 예에 의한, 상기 입력부는 상기 제 1입력단자와 상기 제 3노드 사이에 직렬로 접속되는 제 3트랜지스터 및 제 4트랜지스터와; 상기 제 4노드와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 5트랜지스터와; 상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비하며; 상기 제 3트랜지스터의 게이트전극은 상기 제 3입력단자에 접속되고, 상기 제 4트랜지스터의 게이트전극은 상기 제 2전원 입력단자에 접속된다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 6트랜지스터와; 상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 7트랜지스터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 8트랜지스터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 9트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 6트랜지스터와; 상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 7트랜지스터와; 상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 8트랜지스터와; 상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 9트랜지스터를 구비한다.
실시 예에 의한, 상기 제 2구동부는 상기 제 1전원 입력단자와 상기 제 4노드 사이에 접속되는 제 10트랜지스터와; 상기 제 10트랜지스터의 게이트전극과 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 11트랜지스터를 구비한다.
실시 예에 의한, 상기 제 3구동부는 상기 제 2노드에 제 1단자가 접속되는 제 3커패시터와; 상기 제 3커패시터의 제 2단자와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터를 구비한다.
실시 예에 의한, 상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부 및 상기 제 3구동부에는 P형 트랜지스터들이 포함되며, 상기 제 1전원은 상기 제 2전원보다 높은 전압으로 설정된다.
실시 예에 의한, 상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부 및 상기 제 3구동부에는 N형 트랜지스터들이 포함되며, 상기 제 1전원은 상기 제 2전원보다 낮은 전압으로 설정된다.
실시 예에 의한, 상기 제 1클럭신호 및 상기 제 2클럭신호는 동일한 주기로 설정되고, 상기 제 2클럭신호는 상기 제 1클럭신호와 1/2 주기의 위상차를 갖는다.
실시 예에 의한, 상기 제 3클럭신호의 로우레벨 기간은 상기 제 2클럭신호의 하이레벨 기간과 중첩된다.
본 발명의 실시예에 의한 주사 구동부는 주사선들 각각과 접속되는 스테이지 회로를 구비하며; i(i는 자연수)번째 스테이지 회로는 제 1노드 및 제 2노드의 전압에 대응하여 제 2입력단자로 공급되는 제 1클럭신호 또는 제 2전원 입력단자로 공급되는 제 2전원의 전압을 제 1출력단자로 공급하기 위한 출력부와; 상기 제 2전원 입력단자에 접속되며, 제 1입력단자로 공급되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 3입력단자로 공급되는 제 3클럭신호 및 제 4입력단자로 공급되는 제 4클럭신호에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 입력부와; 제 1전원의 전압을 공급받는 제 1전원 입력단자 및 상기 제 2전원 입력단자에 접속되며, 상기 제 3입력단자로 공급되는 상기 제 3클럭신호, 상기 제 3노드 및 상기 제 4노드의 전압에 대응하여 상기 제 1노드 및 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와; 상기 제 1전원 입력단자에 접속되며, 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 4노드로 상기 제 1전원의 전압을 공급하기 위한 제 2구동부와; 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 3구동부를 구비한다.
실시 예에 의한, 상기 i번째 스테이지 회로가 첫 번째 스테이지 회로인 경우 상기 제 1입력단자로 상기 게이트 스타트 펄스가 공급되고, 그 외의 경우에는 제 i-1번째 스테이지 회로로부터 상기 쉬프트 펄스가 공급된다.
실시 예에 의한, 상기 제 4노드에 접속되며, 상기 제 4노드의 전압을 쉬프트 펄스로써 제 i+1스테이지 회로로 공급하기 위한 제 2출력단자를 더 구비한다.
실시 예에 의한, 제 i+1번째 스테이지 회로의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 제 4클럭신호, 제 4입력단자로는 제 3클럭신호가 공급된다.
실시 예에 의한, 상기 제 1클럭신호 및 상기 제 2클럭신호는 동일한 주기로 설정되고, 상기 제 2클럭신호는 상기 제 1클럭신호와 1/2 주기의 위상차를 갖는다.
실시 예에 의한, 상기 제 3클럭신호의 로우레벨 기간은 상기 제 2클럭신호의 하이레벨 기간과 중첩된다.
실시 예에 의한, 상기 제 4클럭신호의 로우레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩된다.
본 발명의 실시예에 의한 스테이지 회로 및 이를 이용한 주사 구동부에 의하면 P형 트랜지스터로 구성된 스테이지 회로를 이용하여 하이레벨의 주사신호를 출력할 수 있다. 또한, 본 발명의 실시예에서는 N형 트랜지스터로 구성된 스테이지 회로를 이용하여 로우레벨의 주사신호를 출력할 수 있다. 또한, 본 발명의 스테이지 회로에 포함된 적어도 하나의 노드들을 주기적으로 초기화시킴으로써 구동의 안정성을 확보할 수 있다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 스테이지 회로의 연결단자 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 제 i스테이지 회로의 실시예를 나타내는 회로도이다.
도 5는 도 4에 도시된 스테이지 회로의 동작과정을 나타내는 파형도이다.
도 6은 도 3에 도시된 제 i스테이지 회로의 다른 실시예를 나타내는 회로도이다.
도 7은 도 3에 도시된 제 i스테이지 회로의 또 다른 실시예를 나타내는 회로도이다.
도 8은 도 7에 도시된 스테이지 회로의 동작과정을 나타내는 파형도이다.
도 9는 도 3에 도시된 제 i스테이지 회로의 또 다른 실시예를 나타내는 회로도이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 화소부(120), 주사 구동부(110), 발광 구동부(130), 데이터 구동부(140), 타이밍 제어부(150) 및 호스트 시스템(160)을 구비한다.
화소부(120)는 데이터선(D)들, 주사선(S)들 및 발광 제어선(E)들과 접속되도록 위치되는 복수의 화소(PXL)들을 구비한다. 화소(PXL)들은 데이터신호에 대응하여 소정 휘도의 빛을 외부로 공급한다.
데이터 구동부(140)는 타이밍 제어부(150)로부터 입력되는 영상 데이터(RGB)를 이용하여 데이터신호를 생성한다. 데이터 구동부(140)에서 생성된 데이터신호는 데이터선(D)들로 공급된다. 이와 같은 데이터 구동부(140)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 여기서, 주사신호는 화소(PXL)들에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압으로 설정될 수 있다. 일례로, 주사 구동부(110)에서 공급되는 주사신호는 로우레벨 또는 하이레벨로 설정될 수 있다. 이와 같은 주사 구동부(110)의 구조와 관련하여 상세한 설명은 후술하기로 한다.
발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 공급한다. 일례로, 발광 구동부(130)는 발광 제어선(E)들로 발광 제어신호를 순차적으로 공급할 수 있다. 발광 제어신호가 순차적으로 공급되면 화소(PXL)들이 순차적으로 비발광 상태로 설정된다. 이를 위하여, 발광 제어신호는 화소(PXL)들에 포함된 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압으로 설정될 수 있다. 이와 같은 발광 구동부(130)는 현재 공지된 다양한 형태의 회로로 구현될 수 있다.
타이밍 제어부(150)는 호스트 시스템(160)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(140)로 공급한다. 또한, 타이밍 제어부(150)는 발광 제어신호를 발광 구동부(130)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC)이 포함된다.
게이트 스타트 펄스(GSP)는 주사 구동부(110)로부터 공급되는 주사신호의 시작 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
발광 제어신호는 발광 스타트 펄스(Emission Start Pulse : ESP) 및 하나 이상의 발광 쉬프트 클럭(Emission Shift Clock : ESC)을 포함한다. 발광 스타트 펄스(ESP)는 발광 제어신호의 시작 타이밍을 제어한다. 발광 쉬프트 클럭(ESC)은 발광 스타트 펄스(ESP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC) 및 소스 출력 인에이블신호(Source Output Enable : SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(140)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(140)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(140)의 출력 타이밍을 제어한다.
호스트 시스템(160)은 소정의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(150)로 공급한다. 또한, 호스트 시스템(160)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(150)로 공급한다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다. 도 2에서는 주사 구동부(110)에 n(n은 2이상의 자연수)개의 스테이지 회로(ST)가 포함되는 것으로 가정하기로 한다.
도 2를 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 스테이지 회로들(ST1 내지 STn)을 구비한다. 스테이지 회로들(ST1 내지 STn) 각각은 주사선(S)들 중 어느 하나에 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 주사선(S)들로 주사신호를 공급한다. 여기서, i(i는 1이상 n이하의 자연수)번째 스테이지 회로(STi)는 i번째 주사선(Si)으로 주사신호를 공급할 수 있다.
첫 번째 스테이지 회로(ST1)는 게이트 스타트 펄스(GSP)에 대응하여 첫 번째 주사선(S1)으로 주사신호를 공급한다. 나머지 스테이지 회로들(ST2 내지 STn)은 이전단 스테이지로부터 공급되는 쉬프트 펄스(SHP)에 대응하여 자신과 접속된 주사선(S2 내지 Sn 중 어느 하나)으로 주사신호를 공급한다.
스테이지 회로들(ST1 내지 STn) 각각은 주사 구동부(110)로 공급되는 4개의 클럭신호들(CLK1 내지 CLK4) 중 세 개의 클럭신호를 공급받는다.
일례로, 홀수번째 스테이지 회로들(ST1, ST3,...)은 제 1클럭신호(CLK1), 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)를 공급받고, 짝수번째 스테이지 회로들(ST2, ST4,...)은 제 2클럭신호(CLK2), 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)를 공급받는다. 즉, 제 1클럭신호(CLK1)는 홀수번째 스테이지 회로들(ST1, ST3,...)로 공급되고, 제 2클럭신호(CLK2)는 짝수번째 스테이지 회로들(ST2, ST4,...)로 공급된다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 도 5에 도시된 바와 같이 하이레벨 및 로우레벨을 반복하는 구형파 신호이며, 서로 동일한 주기로 설정된다. 일례로, 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 2 수평기간(2H)의 주기로 설정될 수 있다.
제 2클럭신호(CLK2)는 제 1클럭신호(CLK1)와 동일한 하이레벨 및 로우레벨 기간을 가지며, 1/2주기 위상차를 갖도록 공급된다. 여기서, 로우레벨 기간은 하이레벨 기간보다 넓게 설정될 수 있다.
제 3클럭신호(CLK3)의 로우레벨 기간은 제 2클럭신호(CLK2)의 하이레벨 기간과 중첩된다. 여기서, 제 2클럭신호(CLK2)의 하이레벨 기간은 제 3클럭신호(CLK3)의 로우레벨 기간보다 넓게 설정될 수 있다. 제 4클럭신호(CLK4)는 제 3클럭신호(CLK3)와 동일한 하이레벨 및 로우레벨 기간을 가지며, 1/2주기 위상차를 갖도록 공급된다. 이 경우, 제 4클럭신호(CLK4)의 로우레벨 기간은 제 1클럭신호(CLK1)의 하이레벨 기간과 중첩된다.
도 3은 도 2에 도시된 스테이지 회로의 연결단자 실시예를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i스테이지 회로(STi)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 실시예에 의한 스테이지 회로(STi)는 제 1입력단자(101), 제 2입력단자(102), 제 3입력단자(103), 제 4입력단자(104), 제 1출력단자(105), 제 2출력단자(106), 제 1전원 입력단자(107) 및 제 2전원 입력단자(108)를 구비한다.
제 1입력단자(101)는 제 i-1스테이지 회로(STi-1)로부터 쉬프트 펄스(SHP(i-1))를 공급받을 수 있다. 여기서, 제 i스테이지 회로(STi)가 첫 번째 스테이지 회로(ST1)로 설정되는 경우, 제 1입력단자(101)는 게이트 스타트 펄스(GSP)를 공급받을 수 있다.
제 2입력단자(102)는 제 1클럭신호(CLK1)를 공급받는다. 이 경우, 제 i-1스테이지 회로(STi-1)의 제 2입력단자(102)로는 제 2클럭신호(CLK2)가 공급된다.
즉, 홀수번째 스테이지 회로들(ST1, ST3,...)의 제 2입력단자(102)로는 제 1클럭신호(CLK1)가 공급되고, 짝수번째 스테이지 회로들(ST2, ST4,...)의 제 2입력단자(102)로는 제 2클럭신호(CLK2)가 공급된다.
제 3입력단자(103)는 제 3클럭신호(CLK3)를 공급받는다. 이 경우, 제 i-1스테이지 회로(STi-1)의 제 3입력단자(103)로는 제 4클럭신호(CLK4)가 공급된다.
제 4입력단자(104)는 제 4클럭신호(CLK4)를 공급받는다. 이 경우, 제 i-1스테이지 회로(STi-1)의 제 4입력단자(104)로는 제 3클럭신호(CLK3)가 공급된다.
즉, 홀수번째 스테이지 회로들(ST1, ST3,...)의 제 3입력단자(103)로는 제 3클럭신호(CLK3), 제 4입력단자(104)로는 제 4클럭신호(CLK4)가 공급되고, 짝수번째 스테이지 회로들(ST2, ST4,...)의 제 3입력단자(103)로는 제 4클럭신호(CLK4), 제 4입력단자(104)로는 제 3클럭신호(CLK3)가 공급된다.
제 1출력단자(105)는 제 i스테이지 회로(STi)의 주사신호(SSi)를 출력한다. 제 1출력단자(105)로 출력된 주사신호(SSi)는 i번째 주사선(Si)으로 공급될 수 있다.
제 2출력단자(106)는 제 i스테이지 회로(STi)의 쉬프트 펄스(SHP(i))를 출력한다. 제 2출력단자(106)로 출력된 쉬프트 펄스(SHP(i))는 제 i+1스테이지 회로(STi+1)의 제 1입력단자(101)로 공급된다.
제 1전원 입력단자(107)는 제 1전원(VGH)에 접속되고, 제 2전원 입력단자(108)는 제 2전원(VGL)에 접속된다. 한편, 스테이지 회로(STi)에 포함되는 트랜지스터의 도전형(P형 또는 N형)에 대응하여 제 1전원 입력단자(107)는 제 2전원(VGL)에 접속되고, 제 2전원 입력단자(108)는 제 1전원(VGH)에 접속될 수도 있다.
여기서, 제 1전원(VGH)은 제 2전원(VGL)보다 높은 전압으로 설정된다. 일례로, 스테이지 회로(ST)가 P형 트랜지스터로 구성되는 경우, 제 1전원(VGH)은 스테이지 회로(ST)에 포함된 P형 트랜지스터가 턴-오프되도록 게이트 오프 전압으로 설정되고, 제 2전원(VGL)은 게이트 온 전압으로 설정된다. 또한, 스테이지 회로(ST)가 N형 트랜지스터로 구성되는 경우, 제 1전원(VGH)은 스테이지 회로(ST)에 포함된 N형 트랜지스터가 턴-온되도록 게이트 온 전압으로 설정되고, 제 2전원(VGL)은 게이트 오프 전압으로 설정된다.
도 4는 도 3에 도시된 제 i스테이지 회로의 실시예를 나타내는 회로도이다. 도 4에서는 스테이지 회로가 P형 트랜지스터로 형성되는 경우를 나타낸다. 또한, 이후 설명이 편의성을 위하여 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 하이레벨로 설정될 때 공급된다고 설명하며, 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)는 로우레벨로 설정될 때 공급된다고 설명하기로 한다. 그리고, 게이트 스타트 펄스(GSP) 및 쉬프트 펄스(SHP)도 로우레벨로 설정될 때 공급되는 것으로 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 스테이지 회로(STi)는 입력부(210), 제 1구동부(220), 제 2구동부(230), 제 3구동부(240) 및 출력부(250)를 구비한다.
출력부(250)는 제 1노드(N1), 제 2노드(N2), 제 2입력단자(102) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 출력부(250)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 제 1출력단자(105)를 제 2입력단자(102) 또는 제 2전원 입력단자(108)에 접속시킨다. 이를 위하여, 출력부(250)는 제 1트랜지스터(M1), 제 2트랜지스터(M2) 및 제 1커패시터(C1)를 구비한다.
제 1트랜지스터(M1)의 제 1전극은 제 2입력단자(102)에 접속되고, 제 2전극은 제 1출력단자(105)에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 1노드(N1)의 전압에 대응하여 제 2입력단자(102)와 제 1출력단자(105)의 전기적 접속을 제어한다.
제 2트랜지스터(M2)의 제 1전극은 제 1출력단자(105)에 접속되고, 제 2전극은 제 2전원 입력단자(108)에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 2노드(N2)의 전압에 대응하여 제 1출력단자(105)와 제 2전원 입력단자(108)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 1노드(N1)와 제 2입력단자(102) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 외부 커패시터 또는 제 1트랜지스터(M1)의 기생 커패시터 중 어느 하나로 선택될 수 있다.
입력부(210)는 제 1입력단자(101), 제 3입력단자(103), 제 4입력단자(104) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 입력부(210)는 제 1입력단자(101)로 공급되는 쉬프트 펄스(SHP(i-1)), 제 3입력단자(103)로 공급되는 제 3클럭신호(CLK3), 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4)에 대응하여 제 3노드(N3) 및 제 4노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(210)는 제 3트랜지스터(M3), 제 4트랜지스터(M4), 제 5트랜지스터(M5) 및 제 2커패시터(C2)를 구비한다.
제 3트랜지스터(M3) 및 제 4트랜지스터(M4)는 제 1입력단자(101)와 제 3노드(N3) 사이에 직렬로 접속된다. 제 3트랜지스터(M3)의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 3입력단자(103)로 제 3클럭신호(CLK3)가 공급(로우레벨)될 때 턴-온되어 제 4트랜지스터(M4)와 제 1입력단자(101)를 전기적으로 접속시킨다.
제 4트랜지스터(M4)의 게이트전극은 제 2전원 입력단자(108)에 접속된다. 즉, 제 4트랜지스터(M4)의 게이트전극으로는 제 2전원(VGL)이 공급되고, 이에 따라 제 4트랜지스터(M4)는 턴-온 상태를 유지한다. 이와 같은 제 4트랜지스터(M4)는 제 3노드(N3)와 제 3트랜지스터(M3) 사이의 전압차를 최소화하기 위하여 사용된다. 이와 관련하여 상세한 설명은 파형도와 결부하여 후술하기로 한다.
제 5트랜지스터(M5)는 제 4노드(N4)와 제 4입력단자(104) 사이에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 3노드(N3)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 3노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 4노드(N4)와 제 4입력단자(104)의 전기적 접속을 제어한다.
제 2커패시터(C2)는 제 3노드(N3)와 제 4노드(N4) 사이에 접속된다.
제 1구동부(220)는 제 3입력단자(103), 제 1전원 입력단자(107) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 제 1구동부(220)는 제 3노드(N3)의 전압, 제 4노드(N4)의 전압 및 제 3입력단자(103)로 공급되는 제 3클럭신호(CLK3)에 대응하여 제 1노드(N1) 및 제 2노드(N2)의 전압을 제어한다. 이를 위하여, 제 1구동부(220)는 제 6트랜지스터(M6), 제 7트랜지스터(M7), 제 8트랜지스터(M8) 및 제 9트랜지스터(M9)를 구비한다.
제 6트랜지스터(M6)는 제 1전원 입력단자(107)와 제 1노드(N1) 사이에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 2노드(N2)의 전압에 대응하여 제 1전원 입력단자(107)와 제 1노드(N1)의 전기적 접속을 제어한다.
제 7트랜지스터(M7)는 제 1노드(N1)와 제 2전원 입력단자(108) 사이에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 제 3노드(N3)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 3노드(N3)의 전압에 대응하여 제 1노드(N1)와 제 2전원 입력단자(108)의 전기적 접속을 제어한다.
제 8트랜지스터(M8)는 제 1전원 입력단자(107)와 제 2노드(N2) 사이에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 4노드(N4)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 4노드(N4)의 전압에 대응하여 제 1전원 입력단자(107)와 제 2노드(N2)의 전기적 접속을 제어한다.
제 9트랜지스터(M9)는 제 2노드(N2)와 제 2전원 입력단자(108) 사이에 접속된다. 그리고, 제 9트랜지스터(M9)의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 3입력단자(103)로 제 3클럭신호(CLK3)가 공급될 때 턴-온되어 제 2노드(N2)로 제 2전원(VGL)의 전압을 공급한다.
제 2구동부(230)는 제 1전원 입력단자(107) 및 제 4입력단자(104)에 접속된다. 이와 같은 제 2구동부(230)는 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4) 및 제 2노드(N2)의 전압에 대응하여 제 1전원(VGH)의 전압을 제 4노드(N4)로 공급한다. 이 경우, 제 4노드(N4)는 반복적으로 제 1전원(VGH)의 전압을 공급받고, 이에 따라 구동의 안정성을 확보할 수 있다. 이를 위하여, 제 2구동부(230)는 제 10트랜지스터(M10) 및 제 11트랜지스터(M11)를 구비한다.
제 10트랜지스터(M10)는 제 1전원 입력단자(107)와 제 4노드(N4) 사이에 접속된다. 그리고, 제 10트랜지스터(M10)의 게이트전극은 제 11트랜지스터(M11)의 제 1전극에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 11트랜지스터(M11)를 경유하여 제 4클럭신호(CLK4)가 공급될 때 턴-온되어 제 1전원(VGH)의 전압을 제 4노드(N4)로 공급한다.
제 11트랜지스터(M11)는 제 10트랜지스터(M10)의 게이트전극과 제 4입력단자(104) 사이에 접속된다. 그리고, 제 11트랜지스터(M11)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 2노드(N2)의 전압에 대응하여 제 10트랜지스터(M10)의 게이트전극과 제 4입력단자(104)의 전기적 접속을 제어한다.
제 3구동부(240)는 제 4입력단자(104)에 접속된다. 이와 같은 제 3구동부(240)는 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4) 및 제 2노드(N2)의 전압에 대응하여 제 2노드(N2)의 전압을 주기적으로 하강시킨다. 이를 위하여, 제 3구동부(240)는 제 12트랜지스터(M12) 및 제 3커패시터(C3)를 구비한다.
제 12트랜지스터(M12)는 제 3커패시터(C3)와 제 4입력단자(104) 사이에 접속된다. 그리고, 제 12트랜지스터(M12)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 12트랜지스터(M12)는 제 2노드(N2)의 전압에 대응하여 제 3커패시터(C3)와 제 4입력단자(104)의 전기적 접속을 제어한다.
제 3커패시터(C3)는 제 12트랜지스터(M12)와 제 2노드(N2) 사이에 접속된다. 이와 같은 제 3커패시터(C3)는 제 12트랜지스터(M12)를 경유하여 공급되는 제 4클럭신호(CLK4)에 대응하여 제 2노드(N2)의 전압을 제어한다.
한편, 본 발명의 실시예에서 제 2출력단자(106)는 제 4노드(N4)에 접속된다. 즉, 제 4노드(N4)의 전압이 쉬프트 펄스(SHP(i))로서 다음단 스테이지 회로(STi+1)로 공급된다.
도 5는 도 4에 도시된 스테이지 회로의 동작과정을 나타내는 파형도이다.
도 5를 참조하면, 먼저 제 1시점(t1)에 제 1입력단자(101)로 쉬프트 펄스(SHP(i-1))가 공급된다. 여기서, 쉬프트 펄스(SHP(i-1))는 제 3입력단자(103)로 공급되는 클럭신호, 즉 제 3클럭신호(CLK3)와 동기되도록 공급된다. 제 3입력단자(103)로 제 3클럭신호(CLK3)가 공급되면 제 3트랜지스터(M3) 및 제 9트랜지스터(M9)가 턴-온된다.
제 9트랜지스터(M9)가 턴-온되면 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급된다. 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급되면 제 2트랜지스터(M2) 및 제 6트랜지스터(M6)가 턴-온된다.
제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(105)와 제 2전원 입력단자(108)가 전기적으로 접속되고, 이에 따라 제 2전원(VGL)의 전압이 제 1출력단자(105)로 공급된다.
제 3트랜지스터(M3)가 턴-온되면 제 1입력단자(101)로 공급된 쉬프트 펄스(SHP(i-1))가 제 4트랜지스터(M4)를 경유하여 제 3노드(N3)로 공급된다. 제 3노드(N3)로 쉬프트 펄스(SHP(i-1))가 공급되면 제 3노드(N3)가 로우전압으로 하강되고, 이에 따라 제 7트랜지스터(M7)가 턴-온된다.
이때, 제 6트랜지스터(M6) 및 제 7트랜지스터(M7)가 턴-온 상태로 설정되기 때문에 제 1노드(N1)는 제 1전원(VGH)과 제 2전원(VGL)의 사이의 전압으로 하강된다. 다시 말하여, 턴-온 상태로 설정된 제 6트랜지스터(M6) 및 제 7트랜지스터(M7)는 등가적으로 저항으로 치환될 수 있고, 이 경우 제 1노드(N1)는 제 1전원(VGH)과 제 2전원(VGL)의 사이의 전압으로 설정될 수 있다. 예를 들어, 제 1전원(VGH)이 6V로 설정되고, 제 2전원(VGL)이 -6V로 설정되는 경우 제 1노드(N1)의 전압은 대략 0V로 설정될 수 있다.
한편, 제 1시점(t1)에 제 2입력단자(102) 및 제 1출력단자(105)는 로우전압(일례로, 제 2전원(VGL)의 전압)으로 설정된다. 따라서, 제 1노드(N1)의 전압이 하강하더라도 제 1트랜지스터(M1)는 턴-오프 상태를 유지한다.
추가적으로, 제 1노드(N1)의 전압은 설계자의 의도에 의하여 다양하게 제어될 수 있다. 일례로, 제 3커패시터(C3)의 용량을 증가시키는 경우, 제 2노드(N2)의 전압 하강시간이 증가된다. 이 경우, 제 6트랜지스터(M6)는 일정기간 턴-오프 상태로 유지될 수 있고, 이에 대응하여 제 1노드(N1)의 전압을 제어할 수 있다.
또한, 제 9트랜지스터(M9)의 W/L을 제 8트랜지스터(M8)의 W/L보다 작게 설정하는 경우, 제 2노드(N2)의 전압 하강시간이 증가된다. 이 경우, 이 경우, 제 6트랜지스터(M6)는 일정기간 턴-오프 상태로 유지될 수 있고, 이에 대응하여 제 1노드(N1)의 전압을 제어할 수 있다.
한편, 제 3노드(N3)가 로우전압으로 하강되면 제 5트랜지스터(M5)가 턴-온된다. 제 5트랜지스터(M5)가 턴-온되면 제 4노드(N4)와 제 4입력단자(104)가 전기적으로 접속된다. 이때, 제 4입력단자(104)로 제 4클럭신호(CLK4)가 공급되지 않기 때문에 제 4입력단자(104)는 하이전압으로 설정되고, 이에 따라 제 8트랜지스터(M8)는 턴-오프 상태를 유지한다.
제 2시점(t2)에는 제 2입력단자(102)로 제 1클럭신호(CLK1)가 공급되고, 제 4입력단자(104)로 제 4클럭신호(CLK4)가 공급된다.
제 4입력단자(104)로 제 4클럭신호(CLK4)가 공급되면 제 4노드(N4)가 로우전압으로 하강된다. 제 4노드(N4)가 로우전압으로 하강되면 제 8트랜지스터(M8)가 턴-온된다. 제 8트랜지스터(M8)가 턴-온되면 제 2노드(N2)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 6트랜지스터(M6) 및 제 2트랜지스터(M2)가 턴-오프된다.
또한, 제 4노드(N4)가 로우전압으로 하강되면 제 2커패시터(C2)의 커플링에 의하여 제 3노드(N3)의 전압이 추가로 하강된다. 일례로, 제 3노드(N3)의 전압은 제 2전원(VGL)보다 낮은 전압으로 하강될 수 있다. 제 3노드(N3)의 전압이 하강되면 제 7트랜지스터(M7)가 완전히 턴-온된다. 제 4노드(N4)로 공급된 제 4클럭신호(CLK4)의 전압은 제 2출력단자(106)를 경유하여 다음단 스테이지 회로(STi+1)의 쉬프트 펄스(SHP(i))로 공급된다.
제 7트랜지스터(M7)가 턴-온되면 제 1노드(N1)의 전압은 제 2전원(VGL)의 전압으로 하강된다. 제 1노드(N1)의 전압이 제 2전원(VGL)의 전압으로 하강되면 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 2입력단자(102)와 제 1출력단자(105)가 전기적으로 접속된다.
그러면, 제 2입력단자(102)로 공급되는 제 1클럭신호(CLK1)가 제 1출력단자(105)로 공급된다. 제 1출력단자(105)로 공급된 제 1클럭신호(CLK1)는 주사신호(SSi)로서 주사선으로 공급된다.
상술한 바와 같이 본 발명의 실시예에서는 P형 트랜지스터들을 이용하여 하이레벨의 주사신호(SSi)를 공급할 수 있다. 추가적으로, 제 3노드(N3)의 전압이 제 2전원(VGL)보다 낮은 전압으로 하강되면 제 7트랜지스터(M7)의 특성이 안정적으로 유지될 수 있고, 이에 따라 구동의 안정성을 확보할 수 있다.
한편, 제 2커패시터(C2)의 커플링에 의하여 제 3노드(N3)의 전압이 추가로 하강될 때 제 4트랜지스터(M4)에 의하여 제 3트랜지스터(M3)의 제 1전극은 제 2전원(VGL) 이하의 전압으로 하강되지 않는다. 따라서, 제 3노드(N3)의 전압이 하강될 때 제 4트랜지스터(M4)는 제 3노드(N3)와 대략 제 2전원(VGL)의 전압차로 설정되고, 이에 따라 높은 전압차에 의한 구동 불량을 방지할 수 있다. 마찬가지로, 제 3트랜지스터(M3)도 제 2전원(VGL)과 제 1입력단자(101) 사이의 전압으로 설정되기 때문에 높은 전압차에 의한 구동 불량을 방지할 수 있다.
제 3시점(t3)에는 제 4클럭신호(CLK4)의 공급이 중단된다. 제 4클럭신호(CLK4)의 공급이 중단되면 제 4입력단자(104)가 하이전압으로 상승되고, 이에 따라 제 4노드(N4)의 전압이 하이전압으로 설정된다.
제 4노드(N4)가 하이전압으로 설정되면 제 8트랜지스터(M8)가 턴-오프된다. 이때, 제 2노드(N2)는 제 3커패시터(C3) 등에 의하여 이전 기간의 전압을 유지한다. 또한, 제 4노드(N4)가 하이전압으로 설정되면 제 2커패시터(C2)의 커플링에 의하여 제 3노드(N3)의 전압이 상승된다.
제 4시점(t4)에는 제 1클럭신호(CLK1)의 공급이 중단된다. 제 1클럭신호(CLK1)의 공급이 중단되면 제 2입력단자(102)의 전압이 하이전압에서 로우전압으로 하강된다. 그러면, 제 1출력단자(105)로 로우전압이 공급되고, 이에 따라 주사신호(SSi)의 공급이 중단된다.
그리고, 제 2입력단자(102)의 전압이 하이전압에서 로우전압으로 하강되면 제 1커패시터(C1)의 커플링에 의하여 제 1노드(N1)의 전압이 하강된다. 제 1노드(N1)의 전압이 하강되면 제 1트랜지스터(M1)는 턴-온 상태를 유지하고, 이에 따라 제 1출력단자(105)로 로우전압이 공급된다.
제 5시점(t5)에는 제 3입력단자(103)로 제 3클럭신호(CLK3)가 공급된다. 제 3입력단자(103)로 제 3클럭신호(CLK3)가 공급되면 제 3트랜지스터(M3) 및 제 9트랜지스터(M9)가 턴-온된다.
제 9트랜지스터(M9)가 턴-온되면 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급된다. 제 2노드(N2)로 제 2전원(VGL)의 전압이 공급되면 제 2트랜지스터(M2) 및 제 6트랜지스터(M6)가 턴-온된다.
제 2트랜지스터(M2)가 턴-온되면 제 1출력단자(105)와 제 2전원 입력단자(108)가 전기적으로 접속되고, 이에 따라 제 2전원(VGL)의 전압이 제 1출력단자(105)로 공급된다.
제 6트랜지스터(M6)가 턴-온되면 제 1노드(N1)로 제 1전원(VGH)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다.
제 3트랜지스터(M3)가 턴-온되면 제 1입력단자(101)의 하이전압이 제 3노드(N3)로 공급된다. 제 3노드(N3)로 하이전압이 공급되면 제 7트랜지스터(M7)가 턴-오프 상태로 설정된다. 그러면, 제 5시점(t5) 이후에 제 1트랜지스터(M1)는 턴-오프 상태로 설정되고, 제 2트랜지스터(M2)는 턴-온 상태로 설정된다. 이에 따라, 제 1출력단자(105)는 안정적으로 제 2전원(VGL)의 전압을 유지한다.
한편, 제 2노드(N2)의 전압이 로우전압으로 설정되면 제 11트랜지스터(M11)가 턴-온된다. 제 11트랜지스터(M11)가 턴-온되면 제 4입력단자(104)와 제 10트랜지스터(M10)의 게이트전극이 전기적으로 접속된다.
그러면, 제 10트랜지스터(M10)는 제 4입력단자(104)로 제 4클럭신호(CLK4)가 공급될 때마다 턴-온된다. 제 10트랜지스터(M10)가 턴-온되면 제 4노드(N4)로 제 1전원(VGH)의 전압이 공급된다. 즉, 본 발명의 실시예에서 제 4노드(N4)는 주기적으로 제 1전원(VGH)의 전압을 공급받고, 이에 따라 제 4노드(N4)에서 리플(ripple)이 발생되는 것을 방지하여 구동의 안정성을 확보할 수 있다.
또한, 제 2노드(N2)의 전압이 로우전압으로 설정되면 제 12트랜지스터(M12)가 턴-온된다. 제 12트랜지스터(M12)가 턴-온되면 제 3커패시터(C3)가 제 4입력단자(104)와 전기적으로 접속된다. 그러면, 제 4입력단자(104)로 제 4클럭신호(CLK4)가 공급될 때 제 3커패시터(C3)의 커플링에 의하여 제 2노드(N2)의 전압이 하강되고, 이에 따라 제 2트랜지스터(M2)를 안정적으로 턴-온 상태로 설정할 수 있다.
한편, 제 2출력단자(106)로 공급되는 쉬프트 펄스(SHP(i))는 제 4클럭신호(CLK4)와 동기되도록 제 i+1스테이지 회로(STi+1)로 공급된다. 쉬프트 펄스(SHP(i)) 를 공급받은 제 i+1스테이지 회로(STi+1)는 제 3입력단자(103)로 공급되는 제 4클럭신호(CLK4)에 대응하여 출력단자(105)로 주사신호(SSi+1)를 공급한다. 즉, 본 발명의 실시예에 의한 스테이지 회로들(ST)은 상술한 과정을 반복하면서 주사선(S)들로 주사신호(SS)를 공급한다.
도 6은 도 3에 도시된 제 i스테이지 회로의 다른 실시예를 나타내는 회로도이다. 도 6을 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 제 7트랜지스터(M7')의 게이트전극은 제 4노드(N4)에 접속된다. 그러면, 제 7트랜지스터(M7')는 제 4노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 7트랜지스터(M7')가 턴-온되면 제 2전원(VGL)의 전압이 제 1노드(N1)로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 2입력단자(102)로 공급된 제 1클럭신호(CLK1)가 제 1출력단자(105)로 공급된다. 제 1출력단자(105)로 공급된 제 1클럭신호(CLK1)는 주사신호(SSi)로서 주사선(Si)으로 공급된다.
본 발명의 다른 실시예에 의한 스테이지 회로(STi)는 도 4와 실질적으로 동일 또는 유사하게 구동되며, 이에 따라 상세한 설명은 생략하기로 한다.
도 7은 도 3에 도시된 제 i스테이지 회로의 또 다른 실시예를 나타내는 회로도이다. 도 7에서는 스테이지 회로(STi)가 N형 트랜지스터로 형성되는 경우를 나타낸다. 이와 같은 스테이지 회로(STi)는 도 4의 P형 트랜지스터를 N형 트랜지스터로 치환하여 구성될 수 있다. 이 경우 도 8에 도시된 바와 같이 클럭신호들(CLK1' 내지 CLK4')은 도 5의 클럭신호들(CLK1 내지 CLK4)이 반전되도록 설정된다.
따라서, 설명의 편의성을 위하여 제 1클럭신호(CLK1') 및 제 2클럭신호(CLK2')는 로우레벨로 설정될 때 공급된다고 설명하며, 제 3클럭신호(CLK3') 및 제 4클럭신호(CLK4')는 하이레벨로 설정될 때 공급된다고 설명하기로 한다. 그리고, 쉬프트 펄스(SHP')도 하이레벨로 설정될 때 공급되는 것으로 설명하기로 한다.
도 7을 참조하면, 본 발명의 실시예에 의한 스테이지 회로(STi)는 입력부(210'), 제 1구동부(220'), 제 2구동부(230'), 제 3구동부(240') 및 출력부(250')를 구비한다.
출력부(250')는 제 1노드(N1'), 제 2노드(N2'), 제 2입력단자(102) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 출력부(250')는 제 1노드(N1') 및 제 2노드(N2')의 전압에 대응하여 제 1출력단자(105)를 제 2입력단자(102) 또는 제 2전원 입력단자(108)에 접속시킨다. 이를 위하여, 출력부(250')는 제 1트랜지스터(M1'), 제 2트랜지스터(M2') 및 제 1커패시터(C1')를 구비한다.
제 1트랜지스터(M1')의 제 1전극은 제 2입력단자(102)에 접속되고, 제 2전극은 제 1출력단자(105)에 접속된다. 그리고, 제 1트랜지스터(M1')의 게이트전극은 제 1노드(N1')에 접속된다. 이와 같은 제 1트랜지스터(M1')는 제 1노드(N1')의 전압에 대응하여 제 2입력단자(102)와 제 1출력단자(105)의 전기적 접속을 제어한다.
제 2트랜지스터(M2')의 제 1전극은 제 1출력단자(105)에 접속되고, 제 2전극은 제 2전원 입력단자(108)에 접속된다. 그리고, 제 2트랜지스터(M2')의 게이트전극은 제 2노드(N2')에 접속된다. 이와 같은 제 2트랜지스터(M2')는 제 2노드(N2')의 전압에 대응하여 제 1출력단자(105)와 제 2전원 입력단자(108)의 전기적 접속을 제어한다.
제 1커패시터(C1')는 제 1노드(N1')와 제 2입력단자(102) 사이에 접속된다. 이와 같은 제 1커패시터(C1')는 제 1트랜지스터(M1')의 턴-온 또는 턴-오프에 대응하여 소정의 전압을 저장한다. 여기서, 제 1커패시터(C1')는 외부 커패시터 또는 제 1트랜지스터(M1')의 기생 커패시터 중 어느 하나로 선택될 수 있다.
입력부(210')는 제 1입력단자(101), 제 3입력단자(103), 제 4입력단자(104) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 입력부(201')는 제 1입력단자(101)로 공급되는 쉬프트 펄스(SHP(i-1)'), 제 3입력단자(103)로 공급되는 제 3클럭신호(CLK3'), 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4')에 대응하여 제 3노드(N3') 및 제 4노드(N4')의 전압을 제어한다. 이를 위하여, 입력부(210')는 제 3트랜지스터(M3'), 제 4트랜지스터(M4'), 제 5트랜지스터(M5') 및 제 2커패시터(C2')를 구비한다.
제 3트랜지스터(M3') 및 제 4트랜지스터(M4')는 제 1입력단자(101)와 제 3노드(N3') 사이에 직렬로 접속된다. 제 3트랜지스터(M3')의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 3트랜지스터(M3')는 제 3입력단자(103)로 제 3클럭신호(CLK3')가 공급(하이레벨)될 때 턴-온되어 제 4트랜지스터(M4')와 제 1입력단자(101)를 전기적으로 접속시킨다.
제 4트랜지스터(M4')의 게이트전극은 제 2전원 입력단자(108)에 접속된다. 즉, 제 4트랜지스터(M4')의 게이트전극으로는 제 1전원(VGH)이 공급되고, 이에 따라 턴-온 상태를 유지한다. 이와 같은 제 4트랜지스터(M4')는 제 3노드(N3')와 제 3트랜지스터(M3') 사이의 전압차를 최소화한다.
제 5트랜지스터(M5')는 제 4노드(N4')와 제 4입력단자(104) 사이에 접속된다. 그리고, 제 5트랜지스터(M5')의 게이트전극은 제 3노드(N3')에 접속된다. 이와 같은 제 5트랜지스터(M5')는 제 3노드(N3')의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 4노드(N4')와 제 4입력단자(104)의 전기적 접속을 제어한다.
제 2커패시터(C2')는 제 3노드(N3')와 제 4노드(N4') 사이에 접속된다.
제 1구동부(220')는 제 3입력단자(103), 제 1전원 입력단자(107) 및 제 2전원 입력단자(108)에 접속된다. 이와 같은 제 1구동부(220')는 제 3노드(N3')의 전압, 제 4노드(N4')의 전압 및 제 3입력단자(103)로 공급되는 제 3클럭신호(CLK3')에 대응하여 제 1노드(N1') 및 제 2노드(N2')의 전압을 제어한다. 이를 위하여, 제 1구동부(220')는 제 6트랜지스터(M6'), 제 7트랜지스터(M7"), 제 8트랜지스터(M8') 및 제 9트랜지스터(M9')를 구비한다.
제 6트랜지스터(M6')는 제 1전원 입력단자(107)와 제 1노드(N1') 사이에 접속된다. 그리고, 제 6트랜지스터(M6')의 게이트전극은 제 2노드(N2')에 접속된다. 이와 같은 제 6트랜지스터(M6')는 제 2노드(N2')의 전압에 대응하여 제 1전원 입력단자(107)와 제 1노드(N1')의 전기적 접속을 제어한다.
제 7트랜지스터(M7")는 제 1노드(N1')와 제 2전원 입력단자(108) 사이에 접속된다. 그리고, 제 7트랜지스터(M7")의 게이트전극은 제 3노드(N3')에 접속된다. 이와 같은 제 7트랜지스터(M7")는 제 3노드(N3')의 전압에 대응하여 제 1노드(N1')와 제 2전원 입력단자(108)의 전기적 접속을 제어한다.
제 8트랜지스터(M8')는 제 1전원 입력단자(107)와 제 2노드(N2') 사이에 접속된다. 그리고, 제 8트랜지스터(M8')의 게이트전극은 제 4노드(N4')에 접속된다. 이와 같은 제 8트랜지스터(M8')는 제 4노드(N4')의 전압에 대응하여 제 1전원 입력단자(107)와 제 2노드(N2')의 전기적 접속을 제어한다.
제 9트랜지스터(M9')는 제 2노드(N2')와 제 2전원 입력단자(108) 사이에 접속된다. 그리고, 제 9트랜지스터(M9')의 게이트전극은 제 3입력단자(103)에 접속된다. 이와 같은 제 9트랜지스터(M9')는 제 3입력단자(103)로 제 3클럭신호(CLK3')가 공급될 때 턴-온되어 제 2노드(N2')로 제 1전원(VGH)의 전압을 공급한다.
제 2구동부(230')는 제 1전원 입력단자(107) 및 제 4입력단자(104)에 접속된다. 이와 같은 제 2구동부(230')는 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4') 및 제 2노드(N2')의 전압에 대응하여 제 2전원(VGL)의 전압을 제 4노드(N4')로 공급한다. 이 경우, 제 4노드(N4')는 반복적으로 제 2전원(VGL)의 전압을 공급받고, 이에 따라 구동의 안정성을 확보할 수 있다. 이를 위하여, 제 2구동부(230')는 제 10트랜지스터(M10') 및 제 11트랜지스터(M11')를 구비한다.
제 10트랜지스터(M10')는 제 1전원 입력단자(107)와 제 4노드(N4') 사이에 접속된다. 그리고, 제 10트랜지스터(M10')의 게이트전극은 제 11트랜지스터(M11')의 제 1전극에 접속된다. 이와 같은 제 10트랜지스터(M10')는 제 11트랜지스터(M11')를 경유하여 제 4클럭신호(CLK4')가 공급될 때 턴-온되어 제 2전원(VGL)의 전압을 제 4노드(N4')로 공급한다.
제 11트랜지스터(M11')는 제 10트랜지스터(M10')의 게이트전극과 제 4입력단자(104) 사이에 접속된다. 그리고, 제 11트랜지스터(M11')의 게이트전극은 제 2노드(N2')에 접속된다. 이와 같은 제 11트랜지스터(M11')는 제 2노드(N2')의 전압에 대응하여 제 10트랜지스터(M10')의 게이트전극과 제 4입력단자(104')의 전기적 접속을 제어한다.
제 3구동부(240')는 제 4입력단자(104)에 접속된다. 이와 같은 제 3구동부(240')는 제 4입력단자(104)로 공급되는 제 4클럭신호(CLK4') 및 제 2노드(N2')의 전압에 대응하여 제 2노드(N2')의 전압을 주기적으로 상승시키고, 이에 따라 구동의 안정성을 확보할 수 있다. 이를 위하여, 제 3구동부(240')는 제 12트랜지스터(M12') 및 제 3커패시터(C3')를 구비한다.
제 12트랜지스터(M12')는 제 3커패시터(C3')와 제 4입력단자(104) 사이에 접속된다. 그리고, 제 12트랜지스터(M12')의 게이트전극은 제 2노드(N2')에 접속된다. 이와 같은 제 12트랜지스터(M12')는 제 2노드(N2')의 전압에 대응하여 제 3커패시터(C3')와 제 4입력단자(104)의 전기적 접속을 제어한다.
제 3커패시터(C3')는 제 12트랜지스터(M12')와 제 2노드(N2') 사이에 접속된다. 이와 같은 제 3커패시터(C3')는 제 12트랜지스터(M12')를 경유하여 공급되는 제 4클럭신호(CLK4')에 대응하여 제 2노드(N2')의 전압을 제어한다.
한편, 본 발명의 실시예에서 제 2출력단자(106)는 제 4노드(N4')에 접속된다. 즉, 제 4노드(N4')의 전압이 쉬프트 펄스(SHP(i)')로서 다음단 스테이지 회로(STi+1)로 공급된다.
도 8은 도 7에 도시된 스테이지 회로의 동작과정을 나타내는 파형도이다.
도 8을 참조하면, 먼저 제 1시점(t1)에 제 1입력단자(101)로 쉬프트 펄스(SHP(i-1)')가 공급된다. 여기서, 쉬프트 펄스(SHP(i-1)')는 제 3입력단자(103)로 공급되는 클럭신호, 즉 제 3클럭신호(CLK3')와 동기되도록 공급된다. 제 3입력단자(103)로 제 3클럭신호(CLK3')가 공급되면 제 3트랜지스터(M3') 및 제 9트랜지스터(M9')가 턴-온된다.
제 9트랜지스터(M9')가 턴-온되면 제 2노드(N2')로 제 1전원(VGH)의 전압이 공급된다. 제 2노드(N2')로 제 1전원(VGH)의 전압이 공급되면 제 2트랜지스터(M2') 및 제 6트랜지스터(M6')가 턴-온된다.
제 2트랜지스터(M2')가 턴-온되면 제 1출력단자(105)와 제 2전원 입력단자(108)가 전기적으로 접속되고, 이에 따라 제 1전원(VGH)의 전압이 제 1출력단자(105)로 공급된다.
제 3트랜지스터(M3')가 턴-온되면 제 1입력단자(101)로 공급된 쉬프트 펄스(SHP(i-1)')가 제 4트랜지스터(M4')를 경유하여 제 3노드(N3')로 공급된다. 제 3노드(N3')로 쉬프트 펄스(SHP(i-1)')가 공급되면 제 3노드(N3')가 하이전압으로 상승되고, 이에 따라 제 7트랜지스터(M7")가 턴-온된다.
이때, 제 6트랜지스터(M6') 및 제 7트랜지스터(M7")가 턴-온 상태로 설정되기 때문에 제 1노드(N1')는 제 1전원(VGH)과 제 2전원(VGL)의 사이의 전압으로 하강된다. 다시 말하여, 턴-온 상태로 설정된 제 6트랜지스터(M6') 및 제 7트랜지스터(M7")는 등가적으로 저항으로 치환될 수 있고, 이 경우 제 1노드(N1')는 제 1전원(VGH)과 제 2전원(VGL)의 사이의 전압으로 설정될 수 있다.
한편, 제 1시점(t1)에 제 2입력단자(102) 및 제 1출력단자(105)는 하이전압(일례로, 제 1전원(VGH)의 전압)으로 설정된다. 따라서, 제 1노드(N1)의 전압이 상승되더라도 제 1트랜지스터(M1')는 턴-오프 상태를 유지한다.
추가적으로, 제 3노드(N3')가 하이전압으로 상승되면 제 5트랜지스터(M5')가 턴-온된다. 제 5트랜지스터(M5')가 턴-온되면 제 4노드(N4')와 제 4입력단자(104)가 전기적으로 접속된다. 이때, 제 4입력단자(104)로 제 4클럭신호(CLK4')가 공급되지 않기 때문에 제 4입력단자(104)는 로우전압으로 설정되고, 이에 따라 제 8트랜지스터(M8')는 턴-오프 상태를 유지한다.
제 2시점(t2)에는 제 2입력단자(102)로 제 1클럭신호(CLK1')가 공급되고, 제 4입력단자(104)로 제 4클럭신호(CLK4')가 공급된다.
제 4입력단자(104)로 제 4클럭신호(CLK4')가 공급되면 제 4노드(N4')가 하이전압으로 상승된다. 제 4노드(N4')가 하이전압으로 상승되면 제 8트랜지스터(M8')가 턴-온된다. 제 8트랜지스터(M8')가 턴-온되면 제 2노드(N2')로 제 2전원(VGL)의 전압이 공급되고, 이에 따라 제 6트랜지스터(M6') 및 제 2트랜지스터(M2')가 턴-오프된다.
또한, 제 4노드(N4')가 하이전압으로 상승되면 제 2커패시터(C2')의 커플링에 의하여 제 3노드(N3')의 전압이 추가로 상승된다. 일례로, 제 3노드(N3')의 전압은 제 1전원(VGH)보다 높은 전압으로 상승될 수 있다. 제 3노드(N3)의 전압이 상승되면 제 7트랜지스터(M7")가 완전히 턴-온된다.
제 7트랜지스터(M7")가 턴-온되면 제 1노드(N1')의 전압은 제 1전원(VGH)의 전압으로 상승된다. 제 1노드(N1')의 전압이 제 1전원(VGH)의 전압으로 상승되면 제 1트랜지스터(M1')가 턴-온된다. 제 1트랜지스터(M1')가 턴-온되면 제 2입력단자(102)와 제 1출력단자(105)가 전기적으로 접속된다.
그러면, 제 2입력단자(102)로 공급되는 제 1클럭신호(CLK1')가 제 1출력단자(105)로 공급된다. 제 1출력단자(105)로 공급된 제 1클럭신호(CLK1')는 주사신호(SSi)로서 주사선으로 공급된다.
상술한 바와 같이 본 발명의 실시예에서는 N형 트랜지스터들을 이용하여 로우레벨의 주사신호(SSi)를 공급할 수 있다. 추가적으로, 제 3노드(N3')의 전압이 제 1전원(VGH)보다 높은 전압으로 상승되면 제 7트랜지스터(M7")의 특성이 안정적으로 유지될 수 있다.
제 3시점(t3)에는 제 4클럭신호(CLK4')의 공급이 중단된다. 제 4클럭신호(CLK4')의 공급이 중단되면 제 4입력단자(104)가 로우전압으로 하강되고, 이에 따라 제 4노드(N4')가 로우전압으로 설정된다. 제 4노드(N4')가 로우전압으로 설정되면 제 8트랜지스터(M8')가 턴-오프된다. 이때, 제 2노드(N2')는 제 3커패시터(C3') 등에 의하여 이전 기간의 전압을 유지한다. 또한, 제 4노드(N4')가 로우전압으로 설정되면 제 2커패시터(C2')의 커플링에 의하여 제 3노드(N3')의 전압이 하강된다.
제 4시점(t4)에는 제 1클럭신호(CLK1')의 공급이 중단된다. 제 1클럭신호(CLK1')의 공급이 중단되면 제 2입력단자(102)의 전압이 로우전압에서 하이전압으로 상승된다. 그러면, 제 1출력단자(105)로 하이전압이 공급되고, 이에 따라 주사신호(SSi)의 공급이 중단된다.
그리고, 제 2입력단자(102)의 전압이 로우전압에서 하이전압으로 상승되면 제 1커패시터(C1')의 커플링에 의하여 제 1노드(N1')의 전압이 상승된다. 제 1노드(N1')의 전압이 상승되면 제 1트랜지스터(M1')는 턴-온 상태를 유지하고, 이에 따라 제 1출력단자(105)로 하이전압을 안정적으로 공급할 수 있다.
제 5시점(t5)에는 제 3입력단자(103)로 제 3클럭신호(CLK3')가 공급된다. 제 3입력단자(103)로 제 3클럭신호(CLK3')가 공급되면 제 3트랜지스터(M3') 및 제 9트랜지스터(M9')가 턴-온된다.
제 9트랜지스터(M9')가 턴-온되면 제 2노드(N2')로 제 1전원(VGH)의 전압이 공급된다. 제 2노드(N2')로 제 1전원(VGH)의 전압이 공급되면 제 2트랜지스터(M2') 및 제 6트랜지스터(M6')가 턴-온된다.
제 2트랜지스터(M2')가 턴-온되면 제 1출력단자(105)와 제 2전원 입력단자(108)가 전기적으로 접속되고, 이에 따라 제 1전원(VGH)의 전압이 제 1출력단자(105)로 공급된다.
제 6트랜지스터(M6')가 턴-온되면 제 1노드(N1')로 제 2전원(VGL)의 전압이 공급되고, 이에 따라 제 1트랜지스터(M1')가 턴-오프된다.
제 3트랜지스터(M3')가 턴-온되면 제 1입력단자(101)의 로우전압이 제 3노드(N3')로 공급된다. 제 3노드(N3')로 로우전압이 공급되면 제 7트랜지스터(M7")가 턴-오프 상태로 설정된다. 그러면, 제 5시점(t5) 이후에 제 1트랜지스터(M1')는 턴-오프 상태로 설정되고, 제 2트랜지스터(M2')는 턴-온 상태로 설정된다. 이에 따라, 제 1출력단자(105)는 안정적으로 제 1전원(VGH)의 전압을 유지한다.
한편, 제 2노드(N2')의 전압이 로우전압으로 설정되면 제 11트랜지스터(M11')가 턴-온된다. 제 11트랜지스터(M11')가 턴-온되면 제 4입력단자(104)와 제 10트랜지스터(M10')의 게이트전극이 전기적으로 접속된다.
그러면, 제 10트랜지스터(M10')는 제 4입력단자(104)로 제 4클럭신호(CLK4')가 공급될 때마다 턴-온된다. 제 10트랜지스터(M10')가 턴-온되면 제 4노드(N4')로 제 2전원(VGL)의 전압이 공급된다. 즉, 본 발명의 실시예에서 제 4노드(N4')는 주기적으로 제 2전원(VGL)의 전압을 공급받고, 이에 따라 제 4노드(N4')에서 리플(ripple)이 발생되는 것을 방지하여 구동의 안정성을 확보할 수 있다.
또한, 제 2노드(N2')의 전압이 로우전압으로 설정되면 제 12트랜지스터(M12')가 턴-온된다. 제 12트랜지스터(M12')가 턴-온되면 제 3커패시터(C3')가 제 4입력단자(104)와 전기적으로 접속된다. 그러면, 제 4입력단자(104)로 제 4클럭신호(CLK4')가 공급될 때 제 3커패시터(C3')의 커플링에 의하여 제 2노드(N2')의 전압이 상승되고, 이에 따라 제 2트랜지스터(M2')를 안정적으로 턴-온 상태로 설정할 수 있다.
추가적으로, 본 발명의 또 다른 실시예에서는 도 9에 도시된 바와 같이 제 7트랜지스터(M7")의 게이트전극이 제 4노드(N4')에 접속될 수 있다. 이 경우, 제 7트랜지스터(M7")가 제 4노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프될 뿐 실질적 동작과정은 도 7의 스테이지 회로(STi)와 동일하게 설정되고, 이에 따라 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
101,102,103,104 : 입력단자 105,106 : 출력단자
107,108 : 전원 입력단자 110 : 주사 구동부
120 : 화소부 130 : 발광 구동부
140 : 데이터 구동부 150 : 타이밍 제어부
160 : 호스트 시스템 210 : 입력부
220,230,240 : 구동부 250 : 출력부

Claims (18)

  1. 제 1노드 및 제 2노드의 전압에 대응하여 제 2입력단자로 공급되는 제 1클럭신호 또는 제 2전원 입력단자로 공급되는 제 2전원의 전압을 제 1출력단자로 공급하기 위한 출력부와;
    상기 제 2전원 입력단자에 접속되며, 제 1입력단자로 공급되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 3입력단자로 공급되는 제 3클럭신호 및 제 4입력단자로 공급되는 제 4클럭신호에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 입력부와;
    제 1전원의 전압을 공급받는 제 1전원 입력단자 및 상기 제 2전원 입력단자에 접속되며, 상기 제 3입력단자로 공급되는 상기 제 3클럭신호, 상기 제 3노드 및 상기 제 4노드의 전압에 대응하여 상기 제 1노드 및 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 1전원 입력단자에 접속되며, 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 4노드로 상기 제 1전원의 전압을 공급하기 위한 제 2구동부와;
    상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 3구동부를 구비하는 스테이지 회로.
  2. 제 1항에 있어서,
    상기 제 4노드에 접속되며, 상기 제 4노드의 전압을 다음단 스테이지의 쉬프트 펄스로 공급하기 위한 제 2출력단자를 더 구비하는 스테이지 회로.
  3. 제 1항에 있어서,
    상기 출력부는
    상기 제 2입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 1트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 2트랜지스터와;
    상기 제 2입력단자와 상기 제 1노드 사이에 접속되는 제 1커패시터를 구비하는 스테이지 회로.
  4. 제 3항에 있어서,
    상기 제 1커패시터는 상기 제 1트랜지스터의 기생 커패시터 또는 별도의 외부 커패시터인 스테이지 회로.
  5. 제 1항에 있어서,
    상기 입력부는
    상기 제 1입력단자와 상기 제 3노드 사이에 직렬로 접속되는 제 3트랜지스터 및 제 4트랜지스터와;
    상기 제 4노드와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 5트랜지스터와;
    상기 제 3노드와 상기 제 4노드 사이에 접속되는 제 2커패시터를 구비하며;
    상기 제 3트랜지스터의 게이트전극은 상기 제 3입력단자에 접속되고, 상기 제 4트랜지스터의 게이트전극은 상기 제 2전원 입력단자에 접속되는 스테이지 회로.
  6. 제 1항에 있어서,
    상기 제 1구동부는
    상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 6트랜지스터와;
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3노드에 접속되는 제 7트랜지스터와;
    상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 8트랜지스터와;
    상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 9트랜지스터를 구비하는 스테이지 회로.
  7. 제 1항에 있어서,
    상기 제 1구동부는
    상기 제 1전원 입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 6트랜지스터와;
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 7트랜지스터와;
    상기 제 1전원 입력단자와 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 4노드에 접속되는 제 8트랜지스터와;
    상기 제 2노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 9트랜지스터를 구비하는 스테이지 회로.
  8. 제 1항에 있어서,
    상기 제 2구동부는
    상기 제 1전원 입력단자와 상기 제 4노드 사이에 접속되는 제 10트랜지스터와;
    상기 제 10트랜지스터의 게이트전극과 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 11트랜지스터를 구비하는 스테이지 회로.
  9. 제 1항에 있어서,
    상기 제 3구동부는
    상기 제 2노드에 제 1단자가 접속되는 제 3커패시터와;
    상기 제 3커패시터의 제 2단자와 상기 제 4입력단자 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터를 구비하는 스테이지 회로.
  10. 제 1항에 있어서,
    상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부 및 상기 제 3구동부에는 P형 트랜지스터들이 포함되며, 상기 제 1전원은 상기 제 2전원보다 높은 전압으로 설정되는 스테이지 회로.
  11. 제 1항에 있어서,
    상기 출력부, 상기 입력부, 상기 제 1구동부, 상기 제 2구동부 및 상기 제 3구동부에는 N형 트랜지스터들이 포함되며, 상기 제 1전원은 상기 제 2전원보다 낮은 전압으로 설정되는 스테이지 회로.
  12. 주사선들 각각과 접속되는 스테이지 회로를 구비하며;
    i(i는 자연수)번째 스테이지 회로는
    제 1노드 및 제 2노드의 전압에 대응하여 제 2입력단자로 공급되는 제 1클럭신호 또는 제 2전원 입력단자로 공급되는 제 2전원의 전압을 제 1출력단자로 공급하기 위한 출력부와;
    상기 제 2전원 입력단자에 접속되며, 제 1입력단자로 공급되는 쉬프트 펄스 또는 게이트 스타트 펄스, 제 3입력단자로 공급되는 제 3클럭신호 및 제 4입력단자로 공급되는 제 4클럭신호에 대응하여 제 3노드 및 제 4노드의 전압을 제어하기 위한 입력부와;
    제 1전원의 전압을 공급받는 제 1전원 입력단자 및 상기 제 2전원 입력단자에 접속되며, 상기 제 3입력단자로 공급되는 상기 제 3클럭신호, 상기 제 3노드 및 상기 제 4노드의 전압에 대응하여 상기 제 1노드 및 상기 제 2노드의 전압을 제어하기 위한 제 1구동부와;
    상기 제 1전원 입력단자에 접속되며, 상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 4노드로 상기 제 1전원의 전압을 공급하기 위한 제 2구동부와;
    상기 제 4입력단자로 공급되는 상기 제 4클럭신호 및 상기 제 2노드의 전압에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 3구동부를 구비하는 주사 구동부.
  13. 제 12항에 있어서,
    상기 i번째 스테이지 회로가 첫 번째 스테이지 회로인 경우 상기 제 1입력단자로 상기 게이트 스타트 펄스가 공급되고, 그 외의 경우에는 제 i-1번째 스테이지 회로로부터 상기 쉬프트 펄스가 공급되는 주사 구동부.
  14. 제 12항에 있어서,
    상기 제 4노드에 접속되며, 상기 제 4노드의 전압을 쉬프트 펄스로서 제 i+1스테이지 회로로 공급하기 위한 제 2출력단자를 더 구비하는 주사 구동부.
  15. 제 12항에 있어서,
    제 i+1번째 스테이지 회로의 제 2입력단자로는 제 2클럭신호, 제 3입력단자로는 상기 제 4클럭신호, 제 4입력단자로는 상기 제 3클럭신호가 공급되는 주사 구동부.
  16. 제 15항에 있어서,
    상기 제 1클럭신호 및 상기 제 2클럭신호는 동일한 주기로 설정되고, 상기 제 2클럭신호는 상기 제 1클럭신호와 1/2 주기의 위상차를 갖는 주사 구동부.
  17. 제 16항에 있어서,
    상기 제 3클럭신호의 로우레벨 기간은 상기 제 2클럭신호의 하이레벨 기간과 중첩되는 주사 구동부.
  18. 제 16항에 있어서,
    상기 제 4클럭신호의 로우레벨 기간은 상기 제 1클럭신호의 하이레벨 기간과 중첩되는 주사 구동부.
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