CN112634812A - 显示面板和显示装置 - Google Patents

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袁永
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Abstract

本发明提供了一种显示面板和显示装置，包括：第一控制单元，用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；第二控制单元，用于接收第一电压信号，并响应于输入信号和第一时钟信号而控制第二节点的信号；第三控制单元，用于接收第一电压信号和第二电压信号，并响应于第二节点的信号和第三节点的信号，控制第四节点的信号；第四控制单元，用于接收第三电压信号和第四电压信号，并响应于第二节点的信号和第四节点的信号，产生输出信号，从而可以分开设置第四控制单元的电压信号以及第一控制单元、第二控制单元和第三控制单元的电压信号，使得移位寄存器输出信号的电压满足像素电路对于不同信号的不同电压需求。

Description

显示面板和显示装置
技术领域
本发明涉及显示技术领域，更具体地说，涉及一种显示面板和显示装置。
背景技术
随着显示技术的不断发展，越来越多具有显示功能的电子设备被广泛应用于人们的日常生活及工作当中，为人们的日常生活及工作带来了巨大的便利。
电子设备实现显示功能的主要部件是显示面板。其中，通过显示面板中的扫描驱动电路输出驱动信号，并利用栅极线等信号线将驱动信号传输至像素阵列中的像素电路，可以控制像素阵列进行画面的显示。但是，现有的扫描驱动电路不能满足像素电路对于不同信号的不同电压需求。
发明内容
有鉴于此，本发明提供了一种显示面板和显示装置，以解决显示面板中移位寄存器不能满足像素电路对于不同信号的不同电压需求的问题。
为实现上述目的，本发明提供如下技术方案：
一种显示面板，包括
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制单元，所述第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；
第二控制单元，所述第二控制单元用于接收第一电压信号，并响应于所述输入信号和所述第一时钟信号而控制第二节点的信号；
第三控制单元，所述第三控制单元用于接收所述第一电压信号和第二电压信号，并响应于所述第二节点的信号和第三节点的信号，控制第四节点的信号，其中，所述第三节点与所述第一节点连接，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；
第四控制单元，所述第四控制单元用于接收第三电压信号和第四电压信号，并响应于所述第二节点的信号和所述第四节点的信号，产生输出信号；其中，
所述第三电压信号为高电平信号，所述第四电压信号为低电平信号；
所述第一电压信号的电位高于所述第三电压信号的电位，和/或，
所述第二电压信号的电位低于所述第四电压信号的电位。
一种显示装置，包括如上任意一项所述的显示面板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的显示面板和显示装置，向第一控制单元、第二控制单元和第三控制单元提供第一电压信号和第二电压信号，来保证第一控制单元、第二控制单元和第三控制单元的正常工作，向第四控制单元提供第三电压信号和第四电压信号，来使得第四控制单元生成输出信号，从而可以分开设置第四控制单元的电压信号以及第一控制单元、第二控制单元和第三控制单元的电压信号，进而可以通过改变第三电压信号和第四电压信号，改变输出信号的电压，使得移位寄存器输出信号的电压满足像素电路对于不同信号的不同电压需求，进而提高了驱动电路输出信号的电压的灵活性。
并且，由于所述第一电压信号的电位高于所述第三电压信号的电位，和/或，所述第二电压信号的电位低于所述第四电压信号的电位，因此，可以提高第四控制单元生成的输出信号的波形稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一个实施例提供的显示面板的俯视结构示意图；
图2为本发明一个实施例提供的移位寄存器的结构示意图；
图3为本发明另一个实施例提供的移位寄存器的结构示意图；
图4为本发明另一个实施例提供的移位寄存器的结构示意图；
图5为本发明另一个实施例提供的移位寄存器的结构示意图；
图6为本发明另一个实施例提供的移位寄存器的结构示意图；
图7为本发明一个实施例提供的移位寄存器中各节点信号的时序图；
图8为本发明另一个实施例提供的移位寄存器中各节点信号的时序图；
图9为本发明一个实施例提供的驱动电路的结构示意图；
图10为本发明另一个实施例提供的驱动电路的结构示意图；
图11为本发明另一个实施例提供的驱动电路的结构示意图；
图12为本发明一个实施例提供的像素电路的结构示意图；
图13为本发明另一个实施例提供的像素电路的结构示意图；
图14为本发明另一实施例提供的显示面板的俯视结构示意图；
图15为本发明另一个实施例提供的显示面板的俯视结构示意图；
图16为本发明另一个实施例提供的驱动电路的内部结构示意图；
图17为本发明一个实施例提供的第一子时钟信号与第二子时钟信号的时序图；
图18为本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种显示面板，如图1所示，图1为本发明一个实施例提供的显示面板的俯视结构示意图，该显示面板包括驱动电路11、驱动芯片12和多个像素13，每个像素13中都具有一个像素电路130。驱动电路11通过信号线与像素电路130相连，来向像素电路130提供驱动信号，以使像素电路130驱动像素13发光，进行画面的显示。
需要说明的是，图1中仅以一种显示面板的结构为例进行说明并不仅限于此，在其他实施例中，驱动电路11不仅可以位于显示面板一侧，还可以位于显示面板的两侧，如位于显示面板左右两侧，在此不再赘述。
本发明实施例中，驱动电路11包括相互级联的N级移位寄存器，N≥2，如图2所示，图2为本发明一个实施例提供的移位寄存器的结构示意图，驱动电路11中的移位寄存器包括第一控制单元10、第二控制单元20、第三控制单元30和第四控制单元40。
其中，第一控制单元10用于接收输入信号IN并响应于第一时钟信号CK而控制第一节点N1的信号。第二控制单元20用于接收第一电压信号VGH1，并响应于输入信号IN和第一时钟信号CK而控制第二节点N2的信号。第三控制单元用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第二节点N2的信号和第三节点N3的信号，控制第四节点N4的信号。其中，第三节点N3与第一节点N1连接，第一电压信号VGH1为高电平信号，第二电压信号VGL1为低电平信号。
第四控制单元40用于接收第三电压信号VGH2和第四电压信号VGL2，并响应于第二节点N2的信号和第四节点N4的信号，产生输出信号OUT。其中，第三电压信号VGH2为高电平信号，第四电压信号VGL2为低电平信号；第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位。
本发明实施例中，向第一控制单元10、第二控制单元20和第三控制单元30提供第一电压信号VGH1和第二电压信号VGL1，来保证第一控制单元10、第二控制单元20和第三控制单元30的正常工作，向第四控制单元40提供第三电压信号VGH2和第四电压信号VGL2，来使得第四控制单元40生成输出信号OUT，从而可以分开设置第四控制单元40的电压信号以及第一控制单元10、第二控制单元20和第三控制单元30的电压信号，进而可以通过改变第三电压信号VGH2和第四电压信号VGL2，改变输出信号OUT的电压，使得移位寄存器输出信号OUT的电压满足像素电路对于不同信号的不同电压需求，进而提高了驱动电路11输出信号OUT的电压的灵活性。
并且，由于第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位，因此，可以提高第四控制单元40生成的输出信号OUT的波形稳定性。
本发明一些实施例中，如图3所示，图3为本发明另一个实施例提供的移位寄存器的结构示意图，第四控制单元40包括第一晶体管M1和第二晶体管M2。其中，第一晶体管M1和第二晶体管M2中的一个晶体管响应于第四节点N4的信号、另一个晶体管响应于第二节点N2的信号，而控制输出信号OUT。即，第一晶体管M1响应于第四节点N4的信号，第二晶体管M2响应于第二节点N2的信号，而控制输出信号OUT；或者，第一晶体管M1响应于第二节点N2的信号，第二晶体管M2响应于第四节点N4的信号，而控制输出信号OUT。
本发明一些实施例中，如图3所示，第一晶体管M1与第二晶体管M2均为PMOS晶体管。第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第四节点N4。第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第二节点N2。
其中，当第四节点N4为低电平时，第一晶体管M1导通，将第三电压信号VGH2传输至漏极，生成输出信号OUT。当第四节点N4为高电平时，第一晶体管M1关断。当第二节点N2为低电平时，第二晶体管M2导通，将第四电压信号VGL2传输至漏极，生成输出信号OUT。当第二节点N2为高电平时，第二晶体管M2关断。即，输出信号OUT的高电平由第四节点N4决定，输出信号OUT的低电平由第二节点N2决定。
当然，本发明并不仅限于此，在另一些实施例中，如图4所示，图4为本发明另一个实施例提供的移位寄存器的结构示意图，第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第二节点N2；第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第四节点N4。
其中，当第四节点N4为低电平时，第二晶体管M2导通，将第四电压信号VGL2传输至漏极，生成输出信号OUT。当第四节点N4为高电平时，第二晶体管M2关断。当第二节点N2为低电平时，第一晶体管M1导通，将第三电压信号VGH2传输至漏极，生成输出信号OUT。当第二节点N2为高电平时，第一晶体管M1关断。即，输出信号OUT的低电平由第四节点N4决定，输出信号OUT的高电平由第二节点N2决定。
在本发明的另一些实施例中，如图5所示，图5为本发明另一个实施例提供的移位寄存器的结构示意图，第一晶体管M1与第二晶体管M2还可以均为NMOS晶体管。其中，第一晶体管M1的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第四节点N4；第二晶体管M2的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第二节点N2。
其中，当第四节点N4为低电平时，第一晶体管M1关断。若第四节点N4为高电平，则第一晶体管M1导通，将第四电压信号VGL2传输至漏极，生成输出信号OUT。若第二节点N2为低电平，则第二晶体管M2关断。若第二节点N2为高电平，则第二晶体管M2导通，将第三电压信号VGH2传输至漏极，生成输出信号OUT。即，输出信号OUT的低电平由第四节点N4决定，输出信号OUT的高电平由第二节点N2决定。
在另一些实施例中，如图6所示，图6为本发明另一个实施例提供的移位寄存器的结构示意图，第一晶体管M1与第二晶体管M2还可以均为NMOS晶体管。其中，第一晶体管M1的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第二节点N2；第二晶体管M2的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第四节点N4。
其中，当第四节点N4为低电平时，第二晶体管M2关断。若第四节点N4为高电平，则第二晶体管M2导通，将第三电压信号VGH2传输至漏极，生成输出信号OUT。若第二节点N2为低电平，则第一晶体管M1关断。若第二节点N2为高电平，则第一晶体管M1导通，将第四电压信号VGL2传输至漏极，生成输出信号OUT。即，输出信号OUT的高电平由第四节点N4决定，输出信号OUT的低电平由第二节点N2决定。
在上述任一实施例的基础上，本发明一些实施例中，为了保证第二节点N2和第四节点N4的电位的稳定性，保证输出信号OUT的稳定性，第四控制单元40还包括第一电容C1和第二电容C2。
如图3和图5所示，第一电容C1的第一极板连接第三电压信号VGH2，第一电容C1的第二极板连接于第四节点N4。第二电容C2的第一极板连接第四电压信号VGL2，第二电容C2的第二极板连接于第二节点N2。或者，如图4和图6所示，第一电容C1的第一极板连接第三电压信号VGH2，第一电容C1的第二极板连接于第二节点N2。第二电容C2的第一极板连接第四电压信号VGL2，第二电容C2的第二极板连接于第四节点N4。
在本申请的其他实施方式中，第一电容C1的第二极板连接于第四节点N4，第一极板的连接方式可以调节，第一极板可以连接于第一电压信号VGH1、第二电压信号VGL1、第三电压信号VGH2，第四电压信号VGL2以及输出信号OUT中的任意一者，主要是通过固定电位或者输出信号来稳定第四节点N4的电位；第二电容C2的第二极板连接于第二节点N2，第一极板的连接方式可以调节，第一极板可以连接于第一电压信号VGH1、第二电压信号VGL1、第三电压信号VGH2，第四电压信号VGL2以及输出信号OUT中的任意一者，主要是通过固定电位或者输出信号来稳定第二节点N2的电位。
在上述任一实施例的基础上，本发明一些实施例中，如图3至图6所示，第一控制单元10包括第七晶体管M7，第七晶体管M7的源极连接输入信号IN，漏极连接于第一节点N1，栅极连接第一时钟信号CK。
第二控制单元20包括第八晶体管M8、第九晶体管M9、第十晶体管M10和第五电容C5，其中，第八晶体管M8的源极连接第一时钟信号CK，漏极连接于第二节点N2，栅极连接于第五节点N5；第九晶体管M9的源极连接第一电压信号VGH1，漏极连接于第五节点N5，栅极连接输入信号IN；第十晶体管M10的源极连接第一电压信号VGH1，漏极连接于第二节点N2，栅极连接于第一节点N1；第五电容C5的第一极板连接第一时钟信号CK，第五电容C5的第二极板连接于第五节点N5。
在上述任一实施例的基础上，本发明一些实施例中，如图3至图6所示，第三控制单元30包括第三晶体管M3和第四晶体管M4，其中，第三晶体管M3的源极连接第二电压信号VGL1，漏极连接于第四节点N4，栅极连接于第三节点N3；第四晶体管M4的源极连接至第一电压信号VGH1，漏极连接于第四节点N4，栅极连接于第二节点N2。
由于第一晶体管M1和第二晶体管M2为输出晶体管，为了保证输出信号OUT的稳定性，对第一晶体管M1和第二晶体管M2输出性能的要求更高，因此，本发明一些实施例中，为了提高第一晶体管M1和第二晶体管M2的输出性能，令第一晶体管M1的沟道区的宽长比大于第四晶体管M4的沟道区的宽长比，和/或，第二晶体管M2的沟道区的宽长比大于第三晶体管M3的沟道区的宽长比。
在上述任一实施例的基础上，本发明一些实施例中，如图3至图6所示，第三控制单元30还包括第三电容C3和第四电容C4，其中，第三电容C3的第一极板连接于第三节点N3，第三电容C3的第二极板连接于第四节点N4；第四电容C4的第一极板连接于第二节点N2，第四电容C4的第二极板连接第一电压信号VGH1。
由于第一电容C1和第二电容C2的作用是稳定第二节点N2和第四节点N4的电位，进而稳定输出信号OUT，因此，第一电容C1和第二电容C2的电容需要足够大，才能保证第二节点N2和第四节点N4的电位不会轻易产生波动。
基于此，本发明一些实施例中，第二电容C2的电容值大于第三电容C3的电容值；和/或，第一电容C1的电容值大于第四电容C4的电容值。当然，本发明并不仅限于此，在另一些实施例中，为了简化制作工艺，也可以令第二电容C2的电容值等于第三电容C3的电容值；和/或，第一电容C1的电容值等于第四电容C4的电容值。
本发明的另一些实施例中，为了保证第二节点N2和第四节点N4的电位的稳定性，也可以令第一电容C1的电容值大于第五电容C5的电容值，第二电容C2的电容值大于第五电容C5的电容值。同样，在另一些实施例中，为了简化制作工艺，也可以令第一电容C1的电容值等于第五电容C5的电容值，第二电容C2的电容值等于第五电容C5的电容值。
本发明另一些实施例中，为了保证第二节点N2和第四节点N4的电位的稳定性，也可以令第一电容C1的电容值大于第四电容C4的电容值，第二电容C2的电容值大于第三电容C3的电容值。同样，在另一些实施例中，为了简化制作工艺，也可以令第一电容C1的电容值等于第四电容C4的电容值，第二电容C2的电容值等于第三电容C3的电容值。
由于第二节点N2和第四节点N4的稳定性也会影响输出信号OUT的稳定性，而第五节点N5的稳定性对输出信号OUT的稳定性影响不大，因此，第五电容C5可以设置的小一些，以节省空间。
基于此，本发明一些实施例中，第四电容C4的电容值大于第五电容C5的电容值；第三电容C3的电容值大于第五电容C5的电容值。同样，在另一些实施例中，为了简化制作工艺，也可以令述第四电容C4的电容值等于第五电容C5的电容值，第三电容C3的电容值等于第五电容C5的电容值。
在上述任一实施例的基础上，本发明一些实施例中，如图3至图6所示，移位寄存器还包括第五晶体管M5和第六晶体管M6。其中，第五晶体管M5的源极连接第一电压信号VGH1，漏极连接于第四晶体管M4的源极，栅极连接于第二节点N2；第六晶体管M6的源极连接第二电压信号VGL1，漏极连接于第四晶体管M4的源极，栅极连接于第四节点N4。
由于第一晶体管M1和第二晶体管M2为输出晶体管，为了保证输出信号OUT的稳定性，对第一晶体管M1和第二晶体管M2输出性能的要求更高，且晶体管沟道区的宽长比越大，晶体管的输出能力越强，因此，本发明一些实施例中，为了提高第一晶体管M1和第二晶体管M2的输出性能，令第一晶体管M1的沟道区的宽长比大于第五晶体管M5的沟道区的宽长比，和/或，第一晶体管M1的沟道区的宽长比大于第六晶体管M6的沟道区的宽长比。
下面结合移位寄存器中各信号的时序图，对图3所示的移位寄存器的工作过程进行说明。
如图7所示，图7为本发明一个实施例提供的移位寄存器中各节点信号的时序图，在T1时段：输入信号IN为高电平，第一时钟信号CK为高电平，第七晶体管M7和第九晶体管M5关断，第五节点N5保持高电平，第一节点N1保持低电平，第十晶体管M10导通，将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第四晶体管M4、第五晶体管M5和第二晶体管M2关断。由于M11常开，第三节点N3和第一节点N1的电平相同，都为低电平，使得第三晶体管M3导通，第二电压信号VGL1传输至第四节点N4，使得第四节点N4为低电平，使得第一晶体管M1导通，第三电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
在T2阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，将输入信号IN传输至第一节点N1，使得第一节点N1为高电平，使得第三节点N3为高电平，第三晶体管M3关断，在第五电容C5的作用下，第五节点N5为低电平，第八晶体管M8导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2为低电平，第四晶体管M4、第五晶体管M5和第二晶体管M2导通，将第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平，使得第一晶体管M1关断，导通的第二晶体管M2将第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T3阶段：输入信号IN为高电平，第一时钟信号CK为高电平，在第五电容C5的作用下，第五节点N5为高电平，第七晶体管M7关断，第一节点N1保持高电平，第三节点N3保持高电平，第八晶体管M8和第十晶体管M10关断，第二节点N2保持低电平，第四节点N4保持高电平，第一晶体管M1持续关断，第二晶体管M2持续导通，输出信号OUT为低电平。
在T4阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第七晶体管M7导通，将输入信号IN传输至第一节点N1，使得第一节点N1保持高电平，第三节点N3保持高电平，在第五电容C5的作用下，第五节点N5为低电平，第八晶体管M8导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2保持低电平，第四节点N4保持高电平，输出信号OUT保持低电平。
在T5阶段：输入信号IN为低电平，第一时钟信号CK为高电平，第七晶体管M7关断，第一节点N1保持高电平，第三节点N3保持高电平，第九晶体管M9导通，将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，使得第二节点N2保持低电平，第四节点N4保持高电平，输出信号OUT保持低电平。
在T6阶段：输入信号IN为低电平，第一时钟信号CK为低电平，第七晶体管M7和第九晶体管M9导通，将导通的第七晶体管M7输入信号IN传输至第一节点N1，使得第一节点N1为低电平，第三节点N3为低电平，导通的第九晶体管M9将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，第八晶体管M8关断，导通的第十晶体管M10将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第四晶体管M4、第五晶体管M5和第二晶体管M2关断，第三晶体管M3导通，将第二电压信号VGL1传输至第四节点N4，使得第四节点N4为低电平。导通的第一晶体管M1将第三电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
需要说明的是，图4所示结构中仅第一晶体管M1和第二晶体管M2的连接节点与图3所示的连接节点不同，因此，在T1阶段至T6阶段，第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5的电平都与上述过程相同，其不同之处仅在于输出信号OUT的电平。如图7所示，输出信号OUT的电平变化状态与第二节点N2的电平变化状态相同，如图8所示，图8为本发明另一个实施例提供的移位寄存器中各节点信号的时序图，输出信号OUT的电平变化状态与第四节点N4的电平变化状态相同。
图5所示结构中，虽然第一晶体管M1和第二晶体管M2的类型与图3所示的第一晶体管M1和第二晶体管M2的类型不同，但是，图5中第一晶体管M1输入的电压信号与图3中第一晶体管M1输入的电压信号也不同，图5中第二晶体管M2输入的电压信号与图3中第二晶体管M2输入的电压信号也不同，因此，图5中输出信号OUT的电平与图3中输出信号OUT的电平相同。即图5所示结构中各节点的信号的时序图也如图7所示。
图6所示的结构中，第一晶体管M1和第二晶体管M2的连接节点与图5所示的连接节点不同，同样，在T1阶段至T6阶段，仅输出信号OUT的电平不同。图6所示结构中各节点的信号的时序图也如图8所示。
需要说明的是，由于第一晶体管M1和第二晶体管M2分别在第四节点N4和第二节点N2的控制下产生输出信号OUT，而第二节点N2和第四节点N4的高电平信号和低电平信号，分别为第一电压信号VGH1和第二电压信号VGL1，即第四控制单元40的而控制信号为第一电压信号VGH1和第二电压信号VGL1，而第四控制单元40的接收信号为第三电压信号VGH2和第四电压信号VGL2，因此，当第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位时，可以使得第四控制单元40的控制信号具有比接收信号更高的电平或者更低的电平。
对于PMOS的第一晶体管M1和第二晶体管M2来说，当接收低电平时，控制信号的电平比接收的低电平信号还低时，能够保证PMOS晶体管工作于较饱和状态，从而保证输出信号OUT的稳定性，减弱信号输出的拖尾现象。另外，当控制信号为更高的高电平时，若PMOS晶体管接收的电平也为高电平时，能够充分保证PMOS的晶体管关闭，充分减小漏电的风险，因此，本发明实施例中，能够充分提升输出波形的稳定性，避免拖尾以及漏电流等问题的发生。
同样，对于NMOS的第一晶体管M1和第二晶体管M2来说，当接收高电平时，控制信号的电平比接收的高电平信号还高时，能够保证NMOS晶体管工作于较饱和状态，从而保证输出信号OUT的稳定性，减弱信号输出的拖尾现象。另外，当控制信号为更低的低电平时，若NMOS晶体管接收的电平也为低电平时，能够充分保证NMOS晶体管关闭，充分减小漏电的风险，因此，本发明实施例中，能够充分提升输出波形的稳定性，避免拖尾以及漏电流等问题的发生。
在图3和图4所示结构的基础上，本发明的一些实施例中，第二晶体管M2的沟道区的宽长比大于或者等于第一晶体管M1的沟道区的宽长比。
由于第二晶体管M2为连接第四电压信号VGL2的晶体管，当将第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平时，第二节点N2的电位为低电位，对于PMOS晶体管而言，当源极与栅极同为低电位时，为了保证PMOS晶体管输出的低电平信号即输出信号OUT的稳定性，需要尽可能地提升PMOS晶体管的输出能力，而由于PMOS晶体管沟道区的宽长比越大，PMOS晶体管的输出能力越强，因此，需要适当增大PMOS晶体管沟道区的宽长比。
而对于第一晶体管M1而言，其连接的第三电压信号VGH2为高电平信号，当第四节点N4为低电平时，PMOS晶体管工作于较为饱和的状态，充分开启，因此，对于其输出能力的要求小于第二晶体管M2，其宽长比可以适当设置得小一些。
基于此，本发明一些实施例中，可以令第二晶体管M2的沟道区的宽长比大于第一晶体管M1的沟道区的宽长比，同样，为了简化制作工艺，也可以令第二晶体管M2的沟道区的宽长比等于第一晶体管M1的沟道区的宽长比。
当然，在图5和图6所示的结构的基础上，本发明的一些实施例中，第二晶体管M2的沟道区的宽长比也可以大于或者等于第一晶体管M1的沟道区的宽长比，原因与上述原因类似，在此不再赘述。
在图3和图4所示结构的基础上，本发明的一些实施例中，第一电容C1的电容值小于或者等于第二电容C2的电容值。
由于第二电容C2连接的是第四电压信号VGL2，第一电容C1连接的是第三电压信号VGH2，对于第四电压信号VGL2而言，其传输到输出端形成输出信号OUT时，第二晶体管M2的栅极连接的第二节点N2为低电平信号，对于PMOS晶体管而言，当栅极与源极均为低电平信号时，PMOS晶体管的输出容易不稳定，因此，需要足够大的第二电容C2，来保证第二节点N2电位的稳定性。对于第一晶体管M1而言，当其栅极为低电平时，其源极为第三电压信号为VGH2，是高电平信号，因此，其不容易出现输出不稳定的问题，即不需要足够大的第一电容C1来保证第四节点N4的稳定性。
基于此，本发明的一些实施例中，令第一电容C1的电容值小于第二电容C2的电容值。同样，为了简化制作工艺，在另一些实施例中，也可以令第一电容C1的电容值等于第二电容C2的电容值。
在图5和图6所示的结构的基础上，本发明的一些实施例中，第一电容C1的电容值也可以小于或者等于第二电容C2的电容值，在此不再赘述。
如图9所示，图9为本发明一个实施例提供的驱动电路的结构示意图，该驱动电路包括N级移位寄存器，即包括N个级联的移位寄存器ASG1至ASGN，本发明一些实施例中，第M级移位寄存器的第四节点N4的信号，连接至第M+1级移位寄存器的输入信号端，作为第M+1级移位寄存器的输入信号，1≤M≤M+1≤N，N≥2。
即，上一级移位寄存器的第四节点N4的信号Next作为下一级移位寄存器的输入信号IN，将每一级移位寄存器的输出信号OUT作为驱动信号输入到像素电路中。但是，本发明并不仅限于此，在另一些实施例中，如图8所示，当输出信号OUT与第四节点N4的变化状态相同时，也可以将第M级移位寄存器的输出信号OUT，作为第M+1级移位寄存器的输入信号IN，将第四节点N4的信号Next作为驱动信号输入到像素电路中。
本发明一些实施例中，如图9所示，显示面板还包括：
第一电压信号线XVGH1，为驱动电路提供第一电压信号VGH1；
第二电压信号线XVGL1，为驱动电路提供第二电压信号VGL1；
第三电压信号线XVGH2，为驱动电路提供第三电压信号VGH2；
第四电压信号线XVGL2，为驱动电路提供第四电压信号VGL2。
由于第三电压信号VGH2与第四电压信号VGL2用于产生输出信号OUT，而输出信号OUT是用于为显示面板的显示区AA的像素电路130提供驱动信号，因此，为了尽量节省驱动电路11的空间，避免走线过长，可以设置第三电压信号VGH2与第四电压信号VGL2位于靠近显示区AA的一侧。
基于此，本发明一些实施例中，第三电压信号线XVGH2与第四电压信号线XVGL2中的至少一者位于第一电压信号线XVGH1与第二电压信号线XVGL1中的至少一者朝向显示面板的显示区的一侧。
本发明一些实施例中，如图9所示，第一电压信号线XVGH1、第二电压信号线XVGL1、第三电压信号线XVGH2和第四电压信号线XVGL2均位于驱动电路背离显示面板的显示区AA的一侧。并且，第三电压信号线XVGH2与第四电压信号线XVGL2均位于第一电压信号线XVGH1与第二电压信号线XVGL1靠近显示区AA的一侧或者说朝向显示面板的显示区AA的一侧，以最大化地节省驱动电路11的空间，缩短走线长度。
当然，本发明并不仅限于此，在另一些实施例中，如图10所示，图10为本发明另一个实施例提供的驱动电路的结构示意图，第一电压信号线XVGH1与第二电压信号线XVGL1位于驱动电路背离显示面板的显示区AA的一侧；第三电压信号线XVGH2与第四电压信号线XVGL2位于驱动电路朝向显示面板的显示区AA的一侧，以进一步节省驱动电路11的空间，缩短走线长度。
由于第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位，因此，第一电压信号线XVGH1与第二电压信号线XVGL1上承载的电压值更大，若其线宽较小，则电阻较大，其上电压的损失会更大，因此，本发明一些实施例中，第一电压信号线XVGH1与第二电压信号线XVGL1中的至少一者的线宽大于第三电压信号线XVGH2与第四电压信号线XVGL2中的至少一者的线宽。
由于第一晶体管M1与第二晶体管M2生成输出信号OUT，并且，第一晶体管M1与第二晶体管M2一般为宽长比较大的晶体管，因此，为了进一步减小显示面板的边框，缩小驱动电路11的空间，本发明一些实施例中，如图11所示，图11为本发明另一个实施例提供的驱动电路的结构示意图，移位寄存器沿第一方向Y1相互级联，第一晶体管M1与第二晶体管M2沿第二方向Y2排列，其中，第一方向Y1平行于第二方向Y2。
本发明一些实施例中，如图1所示，显示面板包括像素电路130，驱动电路11通过第一驱动信号线110为像素电路130提供第一驱动信号，第一驱动信号为输出信号OUT。
如图12和图13所示，图12为本发明一个实施例提供的像素电路的结构示意图，图13为本发明另一个实施例提供的像素电路的结构示意图，像素电路130包括驱动晶体管T0。
其中，图12中的驱动晶体管T0为PMOS晶体管，图13中的驱动晶体管T0为NMOS晶体管。当然，像素驱动电路还包括其他晶体管T1至T6以及其他信号输入端，在此不再赘述。
其中，驱动晶体管T0的栅极耦接至第一驱动信号线110，第一驱动信号即移位寄存器的输出信号OUT用于选择性地对驱动晶体管T0的栅极进行复位，使得驱动晶体管T0的栅极初始化。
移位寄存器的输出信号OUT为图12中的V0(Vref/Vbias)，T5和T2晶体管导通时，移位寄存器的输出信号OUT即V0(Vref/Vbias)被传输到驱动晶体管T0的栅极，对驱动晶体管T0的栅极进行复位。
移位寄存器的输出信号OUT为图13中的Vobs/Vini，T4和T2晶体管导通时，移位寄存器的输出信号OUT即Vobs/Vini被传输到驱动晶体管T0的栅极，对驱动晶体管T0的栅极进行复位。
当驱动晶体管T0为PMOS晶体管时，栅极复位主要是给栅极一个低电平信号。但是，为了实现显示面板的高频刷新，栅极复位信号不宜过低，以缩短图12和图13中N1节点在数据写入阶段的充电时间，因此，第四电压信号VGL2的电压绝对值VGL2需要设置得更小一些。而第三电压信号VGH2的电压绝对值VGH2对应的是非复位阶段，要求其为相对较高的电平，以保证在非复位阶段，驱动晶体管T0的栅极免受该信号的影响，因此，对于PMOS晶体管而言，VGH2可以适当设置得更高一些，对于NMOS晶体管而言，电平情况恰好相反，但原理相同。
基于此，本发明一些实施例中，驱动晶体管T0为PMOS晶体管，则∣VGH1-VGH2|≤|VGL1-VGL2|；驱动晶体管T0为NMOS晶体管，则∣VGH1-VGH2|≥|VGL1-VGL2|。其中，第一电压信号VGH1的电压绝对值为VGH1，第二电压信号VGL1的电压绝对值为VGL1，第三电压信号VGH2的电压绝对值为VGH2，第四电压信号VGL2的电压绝对值为VGL2。
进一步地，对于PMOS晶体管而言，若|VGL1-VGL2|≥VGL2，比如VGL1为7V，VGL2仅为3V，则|VGL1-VGL2|比VGL2还大，则可以使得复位阶段，驱动晶体管T0栅极的电位不至于为太低的电位，保证了驱动晶体管T0平稳运行。对于NMOS晶体管而言，电平情况恰好相反，但原理相同。
基于此，本发明的一些实施例中，驱动晶体管为PMOS晶体管，则
|VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2；驱动晶体管为NMOS晶体管，则|VGH1-VGH2|≥VGH2，且|VGL1-VGL2|≤VGL2。
如图12和图13所示，像素电路包括数据写入模块11、补偿模块13、复位模块16。其中，
数据写入模块11连接于驱动晶体管T0的源极；
补偿模块13连接于驱动晶体管T0的栅极和漏极之间；
复位模块16连接于驱动晶体管T0的漏极；
像素电路的工作过程包括复位阶段和偏置阶段，在复位阶段，复位模块16与补偿模块13均开启，驱动晶体管T0的栅极接收复位信号；在偏置阶段，复位模块16开启，且补偿模块13关断，驱动晶体管T0的漏极接收偏置信号。
当移位寄存器的输出信号OUT为图12中的V0(Vref/Vbias)时，在复位阶段，输出信号OUT即复位信号用于对驱动晶体管T0的栅极进行复位；在偏置阶段，复位模块16开启，输出信号OUT即偏置信号用于对图12中的N3节点充电，使得图12中的N3节点的电位高于图12中N1节点的电位，以免驱动晶体管T0中存在从N1节点流向N3节点的漏电流，使得N1节点的电位下降，影响显示面板的显示。
当移位寄存器的输出信号OUT为图13中的Vobs/Vini时，在复位阶段，输出信号OUT即复位信号用于对驱动晶体管T0的栅极进行复位；在偏置阶段，输出信号OUT即偏置信号用于对图13中的调节N3节点的电位，以使图13中的N3节点的电位低于图13中N1节点的电位。与图12不同之处在于，复位信号和偏置信号的电平不同。
在此基础上，本发明的一些实施例中，驱动晶体管为PMOS晶体管，如图12所示，复位信号为第四电压信号VGL2，偏置信号为第三电压信号VGH2，或者说，复位信号为第四电压信号VGL2生成的输出信号OUT，偏置信号为第三电压信号VGH2生成的输出信号OUT。
因在图12所示的像素电路的发光阶段，可能存在驱动晶体管T0的栅极N1节点的电位高于漏极N3节点的电位的情形，比如N2节点为4.6V，N1节点为3V，N3节点有可能为1V，对于PMOS晶体管，如此时间较长之后，会影响PMOS晶体管的稳定性，因此，需要在非发光阶段设置偏置阶段，通过偏置信号将N3节点的电位抬高，从而消除发光阶段的上述影响，为了充分实现这一过程，偏置信号的高电平信号VGH2需要尽量高一些，而复位信号的低电平信号VGL2可以不需要设置得过低，因此，可以设置∣VGH1-VGH2|≤|VGL1-VGL2|。
或者，驱动晶体管为NMOS晶体管，如图13所示，复位信号为第三电压信号VGH2，偏置信号为第四电压信号VGL2。或者说，复位信号为第三电压信号VGH2生成的输出信号OUT，偏置信号为第四电压信号VGL2生成的输出信号OUT。
因在图13所示的像素电路的发光阶段，可能存在驱动晶体管T0的栅极N1节点的电位低于漏极N3节点的电位的情形，比如N3节点为4.6V，N1节点为3V，对于NMOS晶体管，如此时间较长之后，会影响NMOS晶体管的稳定性，因此，需要在非发光阶段设置偏置阶段，通过偏置信号将N3节点的电位拉低，从而消除发光阶段的上述影响，为了充分实现这一过程，偏置信号的低电平信号VGL2需要尽量低一些，而复位信号的高电平信号VGH2可以不需要设置得过低，因此，可以设置∣VGH1-VGH2|≥|VGL1-VGL2|。
本发明实施例中，如图14所示，图14为本发明另一实施例提供的显示面板的俯视结构示意图，显示面板还包括发光元件131，驱动电路11通过第二驱动信号线111为发光元件131提供第二驱动信号，第二驱动信号为输出信号OUT。
其中，发光元件131包括阴极、阳极以及位于阴极和阳极之间的发光层，通过阴极和阳极驱动发光层发光。本发明一些实施例中，发光元件131的阳极耦接至第二驱动信号线111，第二驱动信号线111用于选择性地为发光元件131进行复位，使得发光元件131初始化。
由于发光元件131阳极的复位信号一般为低电平，因此，本发明的一些实施例中，∣VGH1-VGH2|≤|VGL1-VGL2|。并且，由于一些应用场景中，复位信号不能为太低的电平，因此，本发明一些实施例中，∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2。
其中，第一电压信号VGH1的电压绝对值为VGH1，第二电压信号VGL1的电压绝对值为VGL1，第三电压信号VGH2的电压绝对值为VGH2，第四电压信号VGL2的电压绝对值为VGL2。
上述实施例中，仅以显示面板包括一个驱动电路为例进行说明，本发明并不仅限于此，在另一些实施例中，如图15所示，图15为本发明另一个实施例提供的显示面板的俯视结构示意图，显示面板包括第一驱动电路14和第二驱动电路15，第一驱动电路14中包括相互级联的N1级移位寄存器，第二驱动电路15中包括相互级联的N2级移位寄存器，N1≥2，N2≥2。
本发明一些实施例中，第一驱动电路14中的第三电压信号VGH2与第二驱动电路15中的第三电压信号VGH2中的至少一者的电位高于另一者的电位；和/或，第一驱动电路14中的第四电压信号VGL2与第二驱动电路中的第四电压信号VGL2中的至少一者的电位低于另一者的电位，以使第一驱动电路14的输出信号OUT和第二驱动电路15的输出信号OUT的电压不同，以满足像素电路130中不同信号的不同电压需求。
本发明的一些实施例中，显示面板还包括像素电路130，第一驱动电路14为像素电路130提供第三驱动信号，第二驱动电路15为像素电路130提供第四驱动信号，即第一驱动电路14的输出信号OUT为像素电路130的第三驱动信号，第二驱动电路15的输出信号OUT为像素电路130的第四驱动信号。其中，第三驱动信号与第四驱动信号为不同的驱动信号，如为电压不同的复位信号，以满足像素电路130中不同信号的不同电压需求。当然，本发明并不仅限于此，在另一些实施例中，第三驱动信号与第四驱动信号还可以为时序不同的信号，以向像素电路130提供时序不同的两个信号。如，第三驱动信号与第四驱动信号中一个为复位信号，另一个为扫描信号。
在本发明的另一些实施例中，如图16所示，图16为本发明另一个实施例提供的驱动电路的内部结构示意图，移位寄存器包括第一移位寄存器和第二移位寄存器，第一时钟信号包括第一子时钟信号和第二子时钟信号。
其中，第一子时钟信号由第一时钟信号线XCK1提供，第二子时钟信号由第二时钟信号线XCK2提供。即第一移位寄存器的时钟信号输入端CK与第一时钟信号线XCK1相连，以接收第一时钟信号线XCK1提供的第一子时钟信号。并且，第一移位寄存器响应于第一子时钟信号控制第一节点N1和第二节点N2的电位。第二移位寄存器的时钟信号输入端CK与第二时钟信号线XCK2相连，以接收第二时钟信号线XCK2提供的第二子时钟信号。第二移位寄存器响应于第二子时钟信号控制第一节点N1和第二节点N2的电位。
并且，如图17所示，图17为本发明一个实施例提供的第一子时钟信号与第二子时钟信号的时序图，第一子时钟信号与第二子时钟信号的有效脉冲的时间长度为T1，第一子时钟信号的有效脉冲时序比第二子时钟信号的有效脉冲时序滞后T2时间长度，或者说，第一子时钟信号的有效脉冲时序与第二子时钟信号的有效脉冲时序的间隔时间长度为T2，其中，T2＞T1，以便通过第一子时钟信号与第二子时钟信号依次控制第一移位寄存器和第二移位寄存器输出信号。
本发明一些实施例中，第一移位寄存器控制奇数级移位寄存器的输出信号；第二移位寄存器控制偶数级移位寄存器的输出信号。如，第一移位寄存器为第一级移位寄存器ASG1至第N级移位寄存器ASGN中的奇数级移位寄存器，第二移位寄存器为第一级移位寄存器ASG1至第N级移位寄存器ASGN中的偶数级移位寄存器。
当然，本发明并不仅限于此，在另一些实施例中，第一移位寄存器也可以控制偶数级移位寄存器的输出信号；第二移位寄存器也可以控制奇数级移位寄存器的输出信号。如，第一移位寄存器为第一级移位寄存器ASG1至第N级移位寄存器ASGN中的偶数级移位寄存器，第二移位寄存器为第一级移位寄存器ASG1至第N级移位寄存器ASGN中的奇数级移位寄存器。
本发明实施例还提供了一种显示装置，该显示装置包括如上任一实施例提供的显示面板。如图18所示，图18为本申请实施例提供的一种显示装置的结构示意图，该显示装置P包括但不仅限于全面屏手机、平板电脑和数码相机等。并且，该显示装置P可以为液晶显示装置、LED显示装置、OLED显示装置以及柔性显示装置等。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (31)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制单元，所述第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；
第二控制单元，所述第二控制单元用于接收第一电压信号，并响应于所述输入信号和所述第一时钟信号而控制第二节点的信号；
第三控制单元，所述第三控制单元用于接收所述第一电压信号和第二电压信号，并响应于所述第二节点的信号和第三节点的信号，控制第四节点的信号，其中，所述第三节点与所述第一节点连接，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；
第四控制单元，所述第四控制单元用于接收第三电压信号和第四电压信号，并响应于所述第二节点的信号和所述第四节点的信号，产生输出信号；其中，
所述第三电压信号为高电平信号，所述第四电压信号为低电平信号；
所述第一电压信号的电位高于所述第三电压信号的电位，和/或，
所述第二电压信号的电位低于所述第四电压信号的电位。
2.根据权利要求1所述的显示面板，其特征在于，
所述第四控制单元包括第一晶体管和第二晶体管；
所述第一晶体管和所述第二晶体管中的一个晶体管响应于所述第四节点的信号、另一个晶体管响应于所述第二节点的信号，而控制所述输出信号。
3.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为PMOS晶体管；
所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第四节点；所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；或者，所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第四节点。
4.根据权利要求3所述的显示面板，其特征在于，
所述第四控制单元还包括第一电容和第二电容；
所述第一电容的第一极板连接所述第三电压信号，所述第一电容的第二极板连接于所述第四节点；所述第二电容的第一极板连接所述第四电压信号，所述第二电容的第二极板连接于所述第二节点；
或者，所述第一电容的第一极板连接所述第三电压信号，所述第一电容的第二极板连接于所述第二节点；所述第二电容的第一极板连接所述第四电压信号，所述第二电容的第二极板连接于所述第四节点。
5.根据权利要求3所述的显示面板，其特征在于，
所述第二晶体管的沟道区的宽长比大于或者等于所述第一晶体管的沟道区的宽长比。
6.根据权利要求4所述的显示面板，其特征在于，
所述第一电容的电容值小于或者等于所述第二电容的电容值。
7.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为NMOS晶体管；
所述第一晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第四节点；所述第二晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；
或者，所述第一晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；所述第二晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第四节点。
8.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路的N级所述移位寄存器中，第M级所述移位寄存器的所述第四节点的信号，连接至第M+1级所述移位寄存器的输入信号端，作为所述第M+1级所述移位寄存器的所述输入信号，1≤M≤M+1≤N。
9.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括像素电路，所述驱动电路通过第一驱动信号线为所述像素电路提供第一驱动信号，所述第一驱动信号为所述输出信号；其中，
所述像素电路包括驱动晶体管，所述驱动晶体管的栅极耦接至所述第一驱动信号线，所述第一驱动信号用于选择性地对所述驱动晶体管的栅极进行复位。
10.根据权利要求9所述的显示面板，其特征在于，
所述第一电压信号的电压绝对值为VGH1，所述第二电压信号的电压绝对值为VGL1，所述第三电压信号的电压绝对值为VGH2，所述第四电压信号的电压绝对值为VGL2；其中，
所述驱动晶体管为PMOS晶体管，则∣VGH1-VGH2|≤|VGL1-VGL2|；或者，
所述驱动晶体管为NMOS晶体管，则∣VGH1-VGH2|≥|VGL1-VGL2|。
11.根据权利要求10所述的显示面板，其特征在于，
所述驱动晶体管为PMOS晶体管，则
∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2；或者，
所述驱动晶体管为NMOS晶体管，则
∣VGH1-VGH2|≥VGH2，且|VGL1-VGL2|≤VGL2。
12.根据权利要求9所述的显示面板，其特征在于，
所述像素电路包括数据写入模块、补偿模块、复位模块；
所述数据写入模块连接于所述驱动晶体管的源极；
所述补偿模块连接于所述驱动晶体管的栅极和漏极之间；
所述复位模块连接于所述驱动晶体管的漏极；
所述像素电路的工作过程包括复位阶段和偏置阶段，在所述复位阶段，所述复位模块与所述补偿模块均开启，所述驱动晶体管的栅极接收复位信号；在所述偏置阶段，所述复位模块开启，且所述补偿模块关断，所述驱动晶体管的漏极接收所述偏置信号。
13.根据权利要求12所述的显示面板，其特征在于，
所述驱动晶体管为PMOS晶体管，所述复位信号为所述第四电压信号，所述偏置信号为所述第三电压信号；或者，
所述驱动晶体管为NMOS晶体管，所述复位信号为所述第三电压信号，所述偏置信号为所述第四电压信号。
14.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括发光元件，所述驱动电路通过第二驱动信号线为所述发光元件提供第二驱动信号，所述第二驱动信号为所述输出信号；其中，
所述发光元件的阳极耦接至所述第二驱动信号线，所述第二驱动信号线用于选择性地为所述发光元件进行复位。
15.根据权利要求14所述的显示面板，其特征在于，
所述第一电压信号的电压绝对值为VGH1，所述第二电压信号的电压绝对值为VGL1，所述第三电压信号的电压绝对值为VGH2，所述第四电压信号的电压绝对值为VGL2；其中，
∣VGH1-VGH2|≤|VGL1-VGL2|。
16.根据权利要求13所述的显示面板，其特征在于，
∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2。
17.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括第一驱动电路和第二驱动电路，所述第一驱动电路中包括相互级联的N1级所述移位寄存器，所述第二驱动电路中包括相互级联的N2级所述移位寄存器，N1≥2，N2≥2；其中，
所述第一驱动电路中的所述第三电压信号与所述第二驱动电路中的所述第三电压信号中的至少一者的电位高于另一者的电位；和/或，
所述第一驱动电路中的所述第四电压信号与所述第二驱动电路中的所述第四电压信号中的至少一者的电位低于另一者的电位。
18.根据权利要求17所述的显示面板，其特征在于，
所述显示面板还包括像素电路，所述第一驱动电路为所述像素电路提供第三驱动信号，所述第二驱动电路为所述像素电路提供第四驱动信号，所述第三驱动信号与所述第四驱动信号为不同的驱动信号。
19.根据权利要求1所述的显示面板，其特征在于，
所述移位寄存器沿第一方向相互级联，所述第一晶体管与所述第二晶体管沿第二方向排列，其中，所述第一方向平行于所述第二方向。
20.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括：
第一电压信号线，为所述驱动电路提供第一电压信号；
第二电压信号线，为所述驱动电路提供第二电压信号；
第三电压信号线，为所述驱动电路提供第三电压信号；
第四电压信号线，为所述驱动电路提供第四电压信号；其中，
所述第三电压信号线与所述第四电压信号线中的至少一者位于所述第一电压信号线与所述第二电压信号线中的至少一者朝向所述显示面板的显示区的一侧。
21.根据权利要求20所述的显示面板，其特征在于，
所述第三电压信号线与所述第四电压信号线均位于所述第一电压信号线与所述第二电压信号线朝向所述显示面板的显示区的一侧。
22.根据权利要求20所述的显示面板，其特征在于，
所述第一电压信号线与所述第二电压信号线位于所述驱动电路背离所述显示面板的显示区的一侧；
所述第三电压信号线与所述第四电压信号线位于所述驱动电路朝向所述显示面板的显示区的一侧。
23.根据权利要求20所述的显示面板，其特征在于，
所述第一电压信号线、第二电压信号线、第三电压信号线和第四电压信号线均位于所述驱动电路背离所述显示面板的显示区的一侧。
24.根据权利要求20所述的显示面板，其特征在于，
所述第一电压信号线与所述第二电压信号线中的至少一者的线宽大于所述第三电压信号线与所述第四电压信号线中的至少一者的线宽。
25.根据权利要求6所述的显示面板，其特征在于，
所述第三控制单元包括：
第三晶体管，所述第三晶体管的源极连接所述第二电压信号，漏极连接于所述第四节点，栅极连接于所述第三节点；
第四晶体管，所述第四晶体管的源极连接至所述第一电压信号，漏极连接于所述第四节点，栅极连接于所述第二节点；其中，
所述第一晶体管的沟道区的宽长比大于所述第四晶体管的沟道区的宽长比，和/或，所述第二晶体管的沟道区的宽长比大于所述第三晶体管的沟道区的宽长比。
26.根据权利要求25所述的显示面板，其特征在于，
所述第三控制单元还包括：
第三电容，所述第三电容的第一极板连接于所述第三节点，所述第三电容的第二极板连接于所述第四节点；
第四电容，所述第四电容的第一极板连接于所述第二节点，所述第四电容的第二极板连接所述第一电压信号；其中，
所述第二电容的电容值大于所述第三电容的电容值；和/或，
所述第一电容的电容值大于所述第四电容的电容值。
27.根据权利要求26所述的显示面板，其特征在于，
所述移位寄存器还包括：
第五晶体管，所述第五晶体管的源极连接所述第一电压信号，漏极连接于所述第四晶体管的源极，栅极连接于所述第二节点；
第六晶体管，所述第六晶体管的源极连接所述第二电压信号，漏极连接于所述第四晶体管的源极，栅极连接于所述第四节点；其中，
所述第一晶体管的沟道区的宽长比大于所述第五晶体管的沟道区的宽长比，和/或，所述第一晶体管的沟道区的宽长比大于所述第六晶体管的沟道区的宽长比。
28.根据权利要求26所述的显示面板，其特征在于，
所述第一控制单元包括：
第七晶体管，所述第七晶体管的源极连接所述输入信号，漏极连接于所述第一节点，栅极连接所述第一时钟信号；
所述第二控制单元包括：
第八晶体管，所述第八晶体管的源极连接所述第一时钟信号，漏极连接于所述第二节点，栅极连接于第五节点；
第九晶体管，所述第九晶体管的源极连接所述第一电压信号，漏极连接于所述第五节点，栅极连接所述输入信号；
第十晶体管，所述第十晶体管的源极连接所述第一电压信号，漏极连接于所述第二节点，栅极连接于所述第一节点；
第五电容，所述第五电容的第一极板连接所述第一时钟信号，所述第五电容的第二极板连接于所述第五节点。
29.根据权利要求28所述的显示面板，其特征在于，
所述第一电容的电容值大于所述第五电容的电容值；
所述第二电容的电容值大于所述第五电容的电容值。
30.根据权利要求28所述的显示面板，其特征在于，
所述第一电容的电容值大于所述第四电容的电容值；
所述第四电容的电容值大于所述第五电容的电容值；
所述第二电容的电容值大于所述第三电容的电容值；
所述第三电容的电容值大于所述第五电容的电容值。
31.一种显示装置，其特征在于，包括权利要求1-30任意一项所述的显示面板。
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