CN112154497B - 移位寄存器单元、驱动电路、显示装置以及驱动方法 - Google Patents

移位寄存器单元、驱动电路、显示装置以及驱动方法 Download PDF

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Abstract

一种移位寄存器单元(100)、驱动电路、显示装置以及驱动方法。该移位寄存器单元(100)包括第一输入电路(110)、第二输入电路(120)、输出电路(130)、第一控制电路(140)和第二控制电路(150)。第一输入电路(110)和第一节点(N1)电连接，且被配置为在第一时钟信号(CK1)的控制下将输入信号(IN)传输至第一节点(N1)；第二输入电路(120)和第一节点(N1)以及第二节点(N2)电连接，且被配置为在第一节点(N1)的电平或第一时钟信号(CK1)的控制下，对第二节点(N2)的电平进行控制；第一控制电路(140)和第二节点(N2)以及第三节点(N3)电连接，且被配置为在第二节点(N2)的电平以及第二时钟信号(CK2)的控制下，对第三节点(N3)的电平进行控制；输出电路(130)和第三节点(N3)以及输出端(OUT)电连接，且被配置为在第三节点(N3)的电平的控制下，将输出信号输出至输出端(OUT)。该移位寄存器单元(100)的输出信号的脉冲宽度可调节。

Description

移位寄存器单元、驱动电路、显示装置以及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、驱动电路、显示装置以及驱动方法。
背景技术
在显示技术领域，为了改善显示画面的质量，提高用户体验，高PPI(Pixels PerInch，每英寸像素数量)和窄边框的实现逐渐成为研究的方向。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，可以将驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对显示面板进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路。所述第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至所述第一节点；所述第二输入电路和所述第一节点以及第二节点电连接，且被配置为在所述第一节点的电平或所述第一时钟信号的控制下，对所述第二节点的电平进行控制；所述第一控制电路和所述第二节点以及第三节点电连接，且被配置为在所述第二节点的电平以及第二时钟信号的控制下，对所述第三节点的电平进行控制；所述输出电路和所述第三节点以及输出端电连接，且被配置为在所述第三节点的电平的控制下，将输出信号输出至所述输出端；以及所述第二控制电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制。
例如，本公开一实施例提供的移位寄存器单元，还包括输出复位电路，所述输出复位电路和所述第一节点以及所述输出端电连接，且被配置为在所述第一节点的电平的控制下，对所述输出端进行复位。
例如，本公开一实施例提供的移位寄存器单元，还包括第三控制电路，所述第三控制电路和所述第一节点电连接，且被配置为在所述第一节点的电平的控制下，耦合调整所述第一节点的电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一晶体管；所述第一晶体管的栅极被配置为接收所述第一时钟信号，所述第一晶体管的第一极被配置为接收所述输入信号，所述第一晶体管的第二极和所述第一节点电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第二晶体管和第三晶体管；所述第二晶体管的栅极和所述第一节点电连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第二节点电连接；所述第三晶体管的栅极被配置为接收所述第一时钟信号，所述第三晶体管的第一极被配置为接收第一低电压，所述第三晶体管的第二极和所述第二节点电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一控制电路包括第四晶体管、第五晶体管和第一电容；所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极被配置为接收所述第二时钟信号，所述第四晶体管的第二极和第四节点电连接；所述第五晶体管的栅极被配置为接收所述第二时钟信号，所述第五晶体管的第一极和所述第四节点电连接，所述第五晶体管的第二极和所述第三节点电连接；所述第一电容的第一极和所述第二节点电连接，所述第一电容的第二极和所述第四节点电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二控制电路包括第六晶体管；所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极被配置为接收第一高电压，所述第六晶体管的第二极和所述第三节点电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和第二电容；所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极被配置为接收第二高电压，所述第七晶体管的第二极和所述输出端电连接；所述第二电容的第一极和所述第三节点电连接，所述第二电容的第二极和所述第七晶体管的第一极电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括第八晶体管；所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的第一极被配置为接收第二低电压，所述第八晶体管的第二极和所述输出端电连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第三控制电路包括第九晶体管和第三电容；所述第九晶体管的栅极和所述第一节点电连接，所述第九晶体管的第一极被配置为接收所述第二时钟信号，所述第九晶体管的第二极和所述第三电容的第一极电连接，所述第三电容的第二极和所述第一节点电连接。
本公开至少一实施例还提供一种驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元，除第一级移位寄存器单元外，其余各级移位寄存器单元和上一级移位寄存器单元的输出端电连接。
例如，本公开一实施例提供的驱动电路还包括第一时钟信号线和第二时钟信号线。第2n-1级移位寄存器单元和所述第一时钟信号线电连接以接收所述第一时钟信号，第2n-1级移位寄存器单元和所述第二时钟信号线电连接以接收所述第二时钟信号；第2n级移位寄存器单元和所述第二时钟信号线电连接以接收所述第一时钟信号，第2n级移位寄存器单元和所述第一时钟信号线电连接以接收所述第二时钟信号；n为大于零的整数。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一驱动电路。
例如，本公开一实施例提供的显示装置还包括呈阵列排布的多个像素单元，所述多个像素单元中的每一个包括像素电路，所述像素电路包括数据写入子电路、驱动子电路以及发光控制子电路；所述驱动电路中的第n级移位寄存器单元的输出端和第n行像素单元中的像素电路中的发光控制子电路的控制端电连接；n为大于零的整数。
本公开至少一实施例提供一种移位寄存器单元的驱动方法，包括包括预备阶段、上拉阶段、高电位维持阶段、下拉阶段以及低电位维持阶段。在所述预备阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述输入信号由低电平变为高电平，使得所述第一节点的电平被拉高；在所述上拉阶段中，使得所述第二时钟信号由高电平变为低电平，使得所述第三节点的电平被拉低，使得所述输出信号的电平被拉高；在所述高电位维持阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述第一节点的电平维持在高电平，使得所述输出信号的电平维持在高电平，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度；在所述下拉阶段中，使得所述第一时钟信号由高电平变为低电平，使得所述第一节点的电平被拉低，使得所述第三节点的电平被拉高，使得所述输出信号的电平被拉低；以及在所述低电位维持阶段中，使得所述第一节点的电平维持在低电平，使得所述第三节点的电平维持在高电平，使得所述输出信号的电平维持在低电平。例如，在本公开一实施例提供的驱动方法中，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度包括：当需要使得所述输出信号的脉冲宽度变大时，使得所述输入信号的高电平维持到所述第一时钟信号的下一个周期中位于高电平的阶段，从而使得所述输出信号的脉冲宽度延迟一个所述第一时钟信号的周期。
例如，在本公开一实施例提供的驱动方法中，所述第一时钟信号和所述第二时钟信号的占空比均大于50％。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种像素电路的电路示意图；
图2为对应于图1所示的像素电路工作时的信号时序图；
图3为本公开一些实施例提供的一种移位寄存器单元的示意框图；
图4为本公开一些实施例提供的另一种移位寄存器单元的示意框图；
图5为本公开一些实施例提供的又一种移位寄存器单元的示意框图；
图6为图3所示的移位寄存器单元的一种实现示例的电路示意图；
图7为图4所示的移位寄存器单元的一种实现示例的电路示意图；
图8为图5所示的移位寄存器单元的一种实现示例的电路示意图；
图9为本公开的一些实施例提供的一种移位寄存器单元的电路示意图；
图10为对应于图8所示的移位寄存器单元工作时的信号时序图；
图11为本公开一些实施例提供的一种驱动电路的示意图；以及
图12为本公开一些实施例提供的一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低成本等优势。
图1为一种用于显示装置的像素电路的电路示意图，该显示装置包括呈阵列排布的多个像素单元，每个像素单元包括如图1所示的像素电路。如图1所示，该像素电路包括数据写入子电路11、驱动子电路12、发光控制子电路13、开关子电路14、初始化子电路16、发光元件EL和补偿子电路15。
例如，数据写入子电路11配置为响应于第一扫描信号SN[n]向驱动子电路12写入数据信号VDATAm；驱动子电路12配置为控制驱动发光元件EL发光的驱动电流；发光控制子电路13配置为响应于发光控制信号EMI[n]将驱动子电路12提供的驱动电流传输至发光元件EL；发光元件EL配置为响应于驱动电流发出相应强度的光；补偿子电路15配置为存储数据写入子电路11写入的数据信号并响应于第一扫描信号SN[n]对驱动子电路12进行补偿；开关子电路14配置为响应于发光控制信号EMI[n]向驱动子电路12提供第一电源电压VDD；初始化子电路16配置为响应于第二扫描信号SN[n-1]初始化驱动子电路12和补偿子电路15。
例如，提供第一扫描信号SN[n]的栅线可以与第n行像素单元的像素电路的数据写入子电路11和补偿子电路15电连接；提供第二扫描信号SN[n-1]的栅线可以与第n-1行像素单元的像素电路的数据写入子电路11和补偿子电路15电连接，还可以与第n行像素单元的像素电路的初始化子电路16电连接。
如图1所示，数据写入子电路11可以实现为数据写入晶体管M11；驱动子电路12可以实现为驱动晶体管M12；发光控制子电路13可以实现为发光控制晶体管M13；补偿子电路15可以实现为补偿晶体管M15和存储电容C11；开关子电路14可以实现为开关晶体管M14；初始化子电路16可以实现为初始化晶体管M16。需要注意的是，图1中示出的各晶体管均为P型晶体管。
下面结合图2所示的控制信号时序图，对图1中所示的像素电路10的工作原理进行说明。例如，该像素电路10的工作原理包括如下阶段。
在初始化阶段1，第二扫描信号SN[n-1]为低电平，第一扫描信号SN[n]和发光控制信号EMI[n]为高电平。例如，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的高电平截止，初始化晶体管M16被第二扫描信号SN[n-1]的低电平导通，使得控制节点CN与初始电压端Vinit电连接以接收初始电压，因此，在初始化阶段，可以初始化存储在存储电容C11中的数据信号以及驱动晶体管M12的栅极电压。
在编程阶段2，第二扫描信号SN[n-1]为高电平，第一扫描信号SN[n]为低电平，发光控制信号EMI[n]为高电平。例如，初始化晶体管M16被第二扫描信号SN[n-1]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的高电平截止，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的低电平导通，使得数据信号VDATAm通过数据写入晶体管M11、驱动晶体管M12和补偿晶体管M15对驱动晶体管M12的栅极进行充电。根据驱动晶体管M12自身的特性，当驱动晶体管M12的栅极的电压被充电至VDATAm-Vth时(Vth为驱动晶体管M12的阈值电压)，驱动晶体管M12截止，充电过程结束。
在发光阶段3，第二扫描信号SN[n-1]和第一扫描信号SN[n]为高电平，发光控制信号EMI[n]为低电平。初始化晶体管M16被第一扫描信号SN[n-1]的高电平截止，数据写入晶体管M11和补偿晶体管M15被第一扫描信号SN[n]的高电平截止，发光控制晶体管M13和开关晶体管M14被发光控制信号EMI[n]的低电平导通。此时，通过驱动晶体管M12向发光元件EL提供响应于施加到驱动晶体管M12的栅极的电压信号VDATAm-Vth而生成的驱动电流，使发光元件EL发光。
例如，一个OLED显示面板中设置有呈阵列排布的多个像素单元，每一个像素单元中设置有像素电路，该像素电路例如可以采用图1中所示的像素电路。为了驱动OLED显示面板进行显示操作，不仅需要提供扫描信号(例如第一扫描信号或第二扫描信号)的栅极驱动电路，还需要用于提供发光控制信号EMI[n]的发光控制电路。例如，和栅极驱动电路类似地，发光控制电路也可以采用GOA技术集成在上述显示面板上。例如，该发光控制电路可以包括多个级联的移位寄存器单元，多个移位寄存器单元和显示面板中的多行像素单元一一对应电连接；例如，第n级移位寄存器单元的输出信号可以作为发光控制信号提供至第n行像素单元，以用于控制第n行像素单元中的像素电路进行发光。例如，通过控制发光控制信号处于有效电平的时间，可以控制像素单元的发光亮度。
为了实现高PPI和窄边框，需要减小上述发光控制电路在显示面板上所占用的面积，所以就需要简化发光控制电路(即移位寄存器单元)的电路结构。
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路。第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至第一节点；第二输入电路和第一节点以及第二节点电连接，且被配置为在第一节点的电平或第一时钟信号的控制下，对第二节点的电平进行控制；第一控制电路和第二节点以及第三节点电连接，且被配置为在第二节点的电平以及第二时钟信号的控制下，对第三节点的电平进行控制；输出电路和第三节点以及输出端电连接，且被配置为在第三节点的电平的控制下，将输出信号输出至输出端；以及第二控制电路和第一节点以及第三节点电连接，且被配置为在第一节点的电平的控制下，对第三节点的电平进行控制。
本公开至少一实施例还提供对应于上述移位寄存器单元的驱动电路、显示装置以及驱动方法。
本公开一些实施例提供的移位寄存器单元、驱动电路、显示装置以及驱动方法，可以简化电路结构，从而可以实现窄边框和降低成本；另外，一些实施例提供的移位寄存器单元的输出信号的脉冲宽度可以调节。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的一些实施例提供一种移位寄存器单元100，如图3所示，该移位寄存器单元100包括第一输入电路110、第二输入电路120、输出电路130、第一控制电路140和第二控制电路150。多个移位寄存器单元100可以级联构成驱动电路，用于驱动显示装置，例如OLED显示面板。
该第一输入电路110和第一节点N1电连接，且被配置为在第一时钟信号CK1的控制下将输入信号IN传输至第一节点N1。例如，第一输入电路110被配置为接收第一时钟信号CK1和输入信号IN，从而当第一输入电路110在第一时钟信号CK1的控制下导通时，可以将接收的输入信号IN传输至第一节点N1。例如，当多个移位寄存器单元100级联构成驱动电路时，本级移位寄存器单元可以接收其它级移位寄存器单元的输出信号并作为本级的输入信号IN。
该第二输入电路120和第一节点N1以及第二节点N2电连接，且被配置为在第一节点N1的电平或第一时钟信号CK1的控制下，对第二节点N2的电平进行控制。例如，第二输入电路120被配置为接收第一时钟信号CK1，当第二输入电路120在第一节点N1的电平的控制下导通时，可以将第一时钟信号CK1传输至第二节点N2，从而对第二节点N2的电平进行控制。又例如，第二输入电路120还被配置为接收第一低电压VGL1，当第二输入电路120在第一时钟信号CK1的控制下导通时，可以使得第二节点N2电电连接至第一低电压VGL1，从而对第二节点N2的电平进行控制。
需要说明的是，第一低电压VGL1例如可以为直流低电平，以下各实施例与此相同，不再赘述。
该第一控制电路140和第二节点N2以及第三节点N3电连接，且被配置为在第二节点N2的电平以及第二时钟信号CK2的控制下，对第三节点N3的电平进行控制。例如，第一控制电路140被配置为接收第二时钟信号CK2，当第一控制电路140在第二节点N2的电平以及第二时钟信号CK2的控制下导通时，可以将第二时钟信号CK2传输至第三节点N3，从而对第三节点N3的电平进行控制。
该输出电路130和第三节点N3以及输出端OUT电连接，且被配置为在第三节点N3的电平的控制下，将输出信号输出至输出端OUT。例如，输出电路130被配置为接收第二高电压VGH2，当输出电路130在第三节点N3的电平的控制下导通时，可以将第二高电压VGH2作为输出信号输出至输出端OUT。
需要说明的是，第二高电压VGH2例如可以为直流高电平，以下各实施例与此相同，不再赘述。
该第二控制电路150和第一节点N1以及第三节点N3电连接，且被配置为在第一节点N1的电平的控制下，对第三节点N3的电平进行控制。例如，第二控制电路150被配置为接收第一高电压VGH1，当第二控制电路150在第一节点N1的电平的控制下导通时，可以将第一高电压VGH1传输至第三节点N3，从而对第三节点N3的电平进行控制。
需要说明的是，第一高电压VGH1例如可以为直流高电平，以下各实施例与此相同，不再赘述。
本公开的一些实施例提供的移位寄存器单元的输出信号可以作为发光控制信号提供至显示装置的像素单元，以用于控制像素单元中的像素电路进行发光。例如，更进一步地，本公开的一些实施例提供的移位寄存器单元还可以通过调节输入信号IN来调整输出信号的脉冲宽度，从而控制像素单元的发光亮度。关于如何调整输出信号的脉冲宽度将在下文中进行描述，这里不再赘述。
如图3所示，本公开的一些实施例提供的移位寄存器单元100还包括输出复位电路160。该输出复位电路160和第一节点N1以及输出端OUT电连接，且被配置为在第一节点N1的电平的控制下，对输出端OUT进行复位。例如，输出复位电路160被配置为接收第二低电压VGL2，当输出复位电路160在第一节点N1的电平的控制下导通时，可以将第二低电压VGL2传输至输出端OUT，即低电平的第二低电压VGL2可以拉低输出端OUT的电平，从而实现对输出端OUT的复位操作。
需要说明的是，第二低电压VGL2例如可以为直流低电平，以下各实施例与此相同，不再赘述。
如图4所示，本公开的一些实施例提供的移位寄存器单元100还包括第三控制电路170。该第三控制电路170和第一节点N1电连接，且被配置为在第一节点N1的电平的控制下，耦合调整第一节点N1的电平。例如，第三控制电路170被配置为接收第二时钟信号CK2。例如，第三控制电路170可以包括电容，当第二时钟信号CK2变化时，第二时钟信号CK2的电平的变化值可以通过该电容耦合调整第一节点N1的电平。例如，当第二时钟信号CK2由高电平变为低电平时，通过第三控制电路170可以耦合拉低第一节点N1的电平，使得第一节点N1的电平变得更低，从而可以使得输出复位电路160在第一节点N1的电平的控制下对输出端OUT实现更好的复位操作。
在本公开的一些实施例提供的移位寄存器单元中，通过设置第三控制电路170可以耦合拉低第一节点N1的电平，提高输出复位电路160的驱动复位能力，从而可以使输出端OUT在不需要输出高电平时可以输出无阈值损失的低电平，进而可以提高显示面板的对比度，从而改善显示面板的显示效果。
需要说明的是，在本公开的一些实施例中，第一低电压VGL1和第二低电压VGL2均为直流低电平，例如，第一低电压VGL1和第二低电压VGL2的电平值可以相同也可以不同；第一高电压VGH1和第二高电压VGH2均为直流高电平，例如，第一高电压VGH1和第二高电压VGH2的电平值可以相同也可以不同。
例如，如图5所示，在本公开的一些实施例提供的移位寄存器单元100中，第二输入电路120和输出复位电路160可以被配置为接收相同的第一电压VGL，例如，第一电压VGL为直流低电平。输出电路130和第二控制电路150可以被配置为接收相同的第二电压VGH，例如，第二电压VGH为直流高电平。需要说明的是，关于图5和图4中相同的部分可以参考上述实施例中的相应描述，这里不再赘述。
在本公开的一些实施例中，图3中所示的移位寄存器单元100可以实现为图6所示的电路结构。需要说明的是，图6中所示的晶体管均以P型晶体管为例进行说明，P型晶体管的有效电平为低电平，无效电平为高电平。
需要说明的是，本公开的实施例中的“有效电平”指的是能够使得被操作晶体管导通的电平，相应地“无效电平”指的是不能使得被操作晶体管导通(即，该晶体管被截止)的电平。例如，在本公开的一些实施例中，当晶体管为P型晶体管时，有效电平为低电平，无效电平为高电平，无效电平高于有效电平；当晶体管为N型晶体管时，有效电平为高电平，无效电平为低电平，无效电平低于有效电平。
另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
如图6所示，第一输入电路110可以实现为第一晶体管T1。第一晶体管T1的栅极被配置为接收第一时钟信号CK1，第一晶体管的T1第一极被配置为接收输入信号IN，第一晶体管的第二极和第一节点N1电连接。例如，当第一时钟信号CK1为低电平时，第一晶体管T1导通，从而使得输入信号IN可以传输至第一节点N1。
如图6所示，第二输入电路120可以实现为包括第二晶体管T2和第三晶体管T3。第二晶体管T2的栅极和第一节点N1电连接，第二晶体管T2的第一极被配置为接收第一时钟信号CK1，第二晶体管T2的第二极和第二节点N2电连接。例如，当第一节点N1为低电平时，第二晶体管T2导通，从而使得第一时钟信号CK1可以传输至第二节点N2。
第三晶体管T3的栅极被配置为接收第一时钟信号CK1，第三晶体管T3的第一极被配置为接收第一低电压VGL1，第三晶体管T3的第二极和第二节点N2电连接。例如，当第一时钟信号CK1为低电平时，第三晶体管T3导通，使得第二节点N2电电连接至第一低电压VGL1，从而可以拉低第二节点N2的电平。通过第二晶体管T2和第三晶体管T3的共同作用可以控制第二节点N2的电平，进而控制第一控制电路140。
如图6所示，第一控制电路140可以实现为包括第四晶体管T4、第五晶体管T5和第一电容C1。
第四晶体管T4的栅极和第二节点N2电连接，第四晶体管T4的第一极被配置为接收第二时钟信号CK2，第四晶体管T4的第二极和第四节点N4电连接。第五晶体管T5的栅极被配置为接收第二时钟信号CK2，第五晶体管T5的第一极和第四节点N4电连接，第五晶体管T5的第二极和第三节点N3电连接。第一电容C1的第一极和第二节点N2电连接，第一电容C1的第二极和第四节点N4电连接。
例如，当第二节点N2的电平为低电平且第二时钟信号CK2为低电平时，第四晶体管T4和第五晶体管T5均导通，从而使得第二时钟信号CK2可以传输至第三节点N3，从而实现对第三节点N3的电平的控制。在本公开的实施例提供的移位寄存器单元100中，第一电容C1可以用于存储第二节点N2的电平。
如图6所示，第二控制电路150可以实现为第六晶体管T6。第六晶体管T6的栅极和第一节点N1电连接，第六晶体管T6的第一极被配置为接收第一高电压VGH1，第六晶体管T6的第二极和第三节点N3电连接。例如，当第一节点N1的电平为低电平时，第六晶体管T6导通，从而使得高电平的第一高电压VGH1传输至第三节点N3，从而可以拉高第三节点N3的电平。
如图6所示，输出电路130可以实现为包括第七晶体管T7和第二电容C2。第七晶体管T7的栅极和第三节点N3电连接，第七晶体管T7的第一极被配置为接收第二高电压VGH2，第七晶体管T7的第二极和输出端OUT电连接。第二电容C2的第一极和第三节点N3电连接，第二电容C2的第二极和第七晶体管T7的第一极电连接，也就是说，第二电容C2的第二极被配置为接收第二高电压VGH2。
例如，当第三节点N3的电平为低电平时，第七晶体管T7导通，从而第七晶体管T7可以将接收的第二高电压VGH2作为输出信号从输出端OUT输出。例如，该输出信号可以提供至像素单元中的像素电路中作为发光控制信号，以用于控制像素电路中的例如发光控制晶体管。在本公开的实施例提供的移位寄存器单元100中，第二电容C2可以用于存储第三节点N3的电平。
如图6所示，输出复位电路160可以实现为第八晶体管T8。第八晶体管T8的栅极和第一节点N1电连接，第八晶体管T8的第一极被配置为接收第二低电压VGL2，第八晶体管T8的第二极和输出端OUT电连接。例如，当第一节点N1的电平为低电平时，第八晶体管T8导通，从而使得低电平的第二低电压VGL2可以拉低输出端OUT的电平，从而可以实现对输出端OUT的复位操作。
在本公开的一些实施例中，图4中所示的移位寄存器单元100可以实现为图7所示的电路结构。需要说明的是，图7中所示的晶体管均以P型晶体管为例进行说明，P型晶体管的有效电平为低电平，无效电平为高电平。
如图7所示，第三控制电路170可以实现为包括第九晶体管T9和第三电容C3。第九晶体管T9的栅极和第一节点N1电连接，第九晶体管T9的第一极被配置为接收第二时钟信号CK2，第九晶体管T9的第二极和第三电容C3的第一极电连接，第三电容C3的第二极和第一节点N1电连接。
例如，当第一节点N1为低电平时，第九晶体管T9导通，此时如果第二时钟信号CK2由高电平变为低电平，即第三电容C3的第一极由高电平变为低电平，则根据电容自身的特性(电容的两极的差值不会发生突变)，第三电容C3的第一极的电平变化会通过第三电容C3耦合调整第三电容C3的第二极的电平，从而使得第三电容C3的第二极即第一节点N1的电平降低。
在本公开的实施例提供的移位寄存器单元100中，通过设置第九晶体管T9和第三电容C3，使得当第一节点N1为低电平时，可以进一步耦合调整第一节点N1的电平，使得第一节点N1的电平在原来的低电平的基础上进一步降低，从而可以使得第八晶体管T8导通的更充分(即提高输出复位电路160的驱动复位能力)，使得第八晶体管T8可以无阈值损失的将低电平的第二低电压VGL2提供至输出端OUT，从而使得输出端OUT在不需要输出高电平时可以输出无阈值损失的低电平，进而可以提高显示面板的对比度，从而改善显示面板的显示效果。
需要说明的是，图7中的其它部分可以参考图6所示的实施例中的相应描述，这里不再赘述。
在本公开的一些实施例中，图5中所示的移位寄存器单元100可以实现为图8所示的电路结构。需要说明的是，图8中所示的晶体管均以P型晶体管为例进行说明，P型晶体管的有效电平为低电平，无效电平为高电平。
如图8所示，第三晶体管T3的第一极被配置为接收第一电压VGL，第八晶体管T8的第一极被配置为接收第一电压VGL，第六晶体管T6的第一极被配置为接收第二电压VGH，第七晶体管T7的第一极被配置为接收第二电压VGH。需要说明的是，关于图8中的其它部分可以参考图6和图7所示的实施例中的相应描述，这里不再赘述。
本公开的一些实施例还提供一种移位寄存器单元100，如图9所示，和其它实施例提供的移位寄存器单元不同的是，图9所示的移位寄存器单元中的晶体管均采用N型晶体管。下面只描述图9所示的移位寄存器单元和图8中所示的移位寄存器单元不同的部分。
如图9所示，第三晶体管T3的第一极被配置为接收第二电压VGH，第八晶体管T8的第一极被配置为接收第二电压VGH，第六晶体管T6的第一极被配置为接收第一电压VGL，第七晶体管T7的第一极被配置为接收第一电压VGL。需要说明的是，在图9所示的实施例中，第三晶体管T3和第八晶体管T8也可以被配置为接收不同的高电平电压，例如其中一个接收第一高电压VGH1，另一个接收第二高电压VGH2；第六晶体管T6和第七晶体管T7也可以被配置为接收不同的低电平电压，例如其中一个接收第一低电压VGL1，另一个接收第二低电压VGL2。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
下面结合图10所示的信号时序图，对图8所示的移位寄存器单元100的工作原理进行说明。需要说明的是，图10中示出的各个信号的电平值均是示意性的，不代表真实电平值。在图10所示的预备阶段P1、上拉阶段P2、高电位维持阶段P3、下拉阶段P4以及低电位维持阶段P5中，图8所示的移位寄存器单元100进行如下操作。
在预备阶段P1中，第二时钟信号CK2由低电平变为高电平，由于在预备阶段P1前第一节点N1为低电平，所以第九晶体管T9导通，第二时钟信号CK2的电平值变化可以通过第三电容C3耦合至第一节点N1，所以在预备阶段P1开始时第一节点N1的电平会有一个小幅度的上升。然后输入信号IN由低电平变为高电平，第一时钟信号CK1由高电平变为低电平，第一晶体管T1被低电平的第一时钟信号CK1导通，从而可以将高电平的输入信号IN传输至第一节点N1，使得第一节点N1的电平进一步上升变为高电平。
另外，第三晶体管T3被低电平的第一时钟信号CK1导通，第三晶体管T3将低电平的第一电压VGL传输至第二节点N2。由于P型晶体管T3在传输第一电压VGL时会有阈值损失，所以第二节点N2的电平被拉低至VGL+|Vth|，其中VGL表示第一电压VGL的电平值，Vth表示第三晶体管T3的阈值电压。第四晶体管T4被第二节点N2的低电平导通，第四晶体管T4将高电平的第二时钟信号CK2传输至第四节点N4，例如，第二时钟信号CK2的高电平为VGH，所以使得第一电容C1两端的电位差为VGH-VGL-|Vth|。在预备阶段P1的最后时段，第一时钟信号CK1由低电平变为高电平，从而使得第一晶体管T1和第三晶体管T3截止。
在上拉阶段P2中，第二时钟信号CK2由高电平变为低电平，第一时钟信号CK1为高电平。由于第一电容C1的存储作用，第四晶体管T4保持导通状态，所以第四节点N4的电平会被低电平的第二时钟信号CK2拉低，由于第一电容C1的两极的电位差不能突变，所以和预备阶段P1相比，在上拉阶段P2中第二节点N2的电平会被耦合拉低至一个更低的电平，从而使得第四晶体管T4被导通的更充分。同时第五晶体管T5被低电平的第二时钟信号CK2导通，从而使得低电平的第二时钟信号CK2可以拉低第三节点N3的电平，第七晶体管T7被第三节点N3的低电平导通，从而第七晶体管T7可以将高电平的第二电压VGH输出至输出端OUT，即输出端OUT的电平被拉高至第二电压VGH。
在高电位维持阶段P3中，由于第二节点N2保持在低电平，所以第四晶体管T4保持导通，当第二时钟信号CK2变化时，这种变化会通过第一电容C1的耦合作用传递至第二节点N2，所以在高电位维持阶段P3中，第二节点N2的电平随着第二时钟信号CK2的变化而变化，例如当第二时钟信号CK2由低电平变为高电平时，第二节点N2的电平会升高，当第二时钟信号CK2由高电平变为低电平时，第二节点N2的电平会降低。
另外，在高电位维持阶段P3中，当第一时钟信号CK1为低电平时，输入信号IN保持高电平，此时第一晶体管T1被第一时钟信号CK1的低电平导通，所以第一节点N1保持高电平不变。需要说明的是，在P3阶段中，只要当第一时钟信号CK1为低电平时输入信号IN保持高电平，则第一节点N1就会维持高电平，第八晶体管T8保持截止，从而使得输出端OUT保持高电位而不被拉低。另外，需要说明的是，在下拉阶段P4之前，使得输入信号IN由高电平变为低电平。
在下拉阶段P4中，第一时钟信号CK1由高电平变为低电平时输入信号IN为低电平，第一晶体管T1导通，低电平的输入信号IN传输至第一节点N1，所以第一节点N1的电平下降变为低电平。第八晶体管T8被第一节点N1的低电平导通，从而使得输出端OUT输出的输出信号被低电平的第一电压VGL拉低。同时第六晶体管也被第一节点N1的低电平导通，从而使得第三节点N3的电平被高电平的第二电压VGH拉高，第七晶体管T7截止。
另外，在下拉阶段P4中，第九晶体管T9被第一节点N1的低电平导通，当第二时钟信号CK2由高电平变为低电平时，通过第三电容C3的耦合作用，使得第一节点N1的电平在低电平的基础上进一步被拉低，从而使得第八晶体管T8导通的更充分，第八晶体管T8可以无阈值损失的将低电平的第一电压VGL提供至输出端OUT，从而使得输出端OUT在不需要输出高电平时可以输出无阈值损失的低电平，进而可以提高显示面板的对比度，从而改善该显示面板的显示效果。
在低电位维持阶段P5中，输入信号IN保持低电平，第一节点N1维持在低电平，第三节点N3维持在高电平，从而使得输出端OUT输出的输出信号可以很好的维持在低电平。
同时，在低电位维持阶段P5中，由于第九晶体管T9和第三电容C3的作用，第一节点N1的电平会随着第二时钟信号CK2的变化而变化，例如，当第二时钟信号CK2由低电平变为高电平时，第一节点N1的电平被小幅度的拉高(仍然保持低电平)，当第二时钟信号CK2由高电平变为低电平时，第一节点N1的电平被拉低。
另外，在下拉阶段P4和低电位维持阶段P5中，第二晶体管T2也被第一节点N1的低电平导通，从而可以将第一时钟信号CK1传输至第二节点N2，从而使得第二节点N2的电平会随着第一时钟信号CK1的变化而变化，例如，当第一时钟信号CK1由低电平变为高电平时，第二节点N2的电平被拉高至高电平，当第一时钟信号CK1由高电平变为低电平时，第二节点N2的电平被拉低至低电平。
在本公开的一些实施例提供的移位寄存器单元中，通过设置第二晶体管T2可以使得在下拉阶段P4和低电位维持阶段P5中，可以使得第四晶体管T4在第二时钟信号CK2为低电平时保持截止，从而可以避免低电平的第二时钟信号CK2被传输至第三节点N3，从而可以避免第三节点N3的电平被拉低，进而避免第七晶体管T7被导通而使得输出端OUT发生输出异常。
在本公开的一些实施例提供的移位寄存器单元中，通过设置第一控制电路140可以对第三节点N3的电平进行很好地控制。第一控制电路140例如包括第四晶体管T4、第五晶体管T5以及第一电容C1，第一控制电路140通过采用两个晶体管以及一个电容即可以实现控制第三节点N3的电平的功能，从而可以简化该移位寄存器单元的电路结构，节省晶体管的数量。例如，当该移位寄存器单元的输出端OUT需要提供输出信号时，需要使得第三节点N3的电平维持在低电平而不能被拉高，这样才能使得第七晶体管T7被导通的更充分，从而保证输出端OUT能正常的提供输出信号。而在高电位维持阶段P3中，即使第四晶体管T4导通，当第二时钟信号CK2为高电平时，因为第五晶体管T5被第二时钟信号CK2的高电平而截至，所以第二时钟信号CK2的高电平也不能通过第四晶体管T4以及第五晶体管T5对第三节点N3产生影响，从而可以使得第三节点N3维持在低电平。
例如，如图10所示，第一时钟信号CK1和第二时钟信号CK2的占空比均大于50％。采用这种方式可以使得第一时钟信号CK1和第二时钟信号CK2不会同时为低电平，从而可以避免移位寄存器单元发生输出异常。例如，当第一时钟信号CK1和第二时钟信号CK2都为低电平时，则第一晶体管T1和第三晶体管T3导通，第二节点N2被拉低至低电平，第四晶体管T4导通，同时第五晶体管T5被第二时钟信号CK2的低电平导通，所以第三节点N3被拉低至低电平，从而第七晶体管导通。如果此时输入信号IN为低电平，则第一节点N1被拉低至低电平，从而使得第八晶体管T8导通。当第七晶体管T7和第八晶体管T8同时导通时，输出端OUT输出的输出信号无法确定，即会发生输出异常。
在本公开的一些实施例中，通过调节输入信号IN的脉冲宽度，可以调整输出端OUT输出的输出信号的脉冲宽度。例如，在一些实施例中，如图10所示，第一时钟信号CK1和第二时钟信号CK2的占空比均大于50％，且第一时钟信号CK1和第二时钟信号CK2的周期相同。例如，如图10所示，第一时钟信号CK1和第二时钟信号CK2的周期均为预备阶段P1和上拉阶段P2的持续时间之和。
例如，如图10所示，输出端OUT输出的输出信号的脉冲宽度为上拉阶段P2和高电位维持阶段P3的持续的时间之和。例如，在高电位维持阶段P3中，如果需要使得输出信号的脉冲宽度变大时，则可以使得输入信号IN的高电平维持到第一时钟信号CK1的下一个周期中位于高电平的阶段，这样可以使得输出信号的脉冲宽度延长一个第一时钟信号CK1的周期。例如，当需要使得输出端OUT输出低电平时，则将输入信号IN调整为低电平，则在此后的时序中当第一时钟信号CK1变为低电平时，输出端OUT输出的输出信号被拉低至低电平，从而可以调整输出信号的脉冲宽度。
本公开的一些实施例还提供一种驱动电路10，如图11所示，该驱动电路10包括多个级联的移位寄存器单元100，例如该移位寄存器单元100可以采用上述实施例中提供的任一一种移位寄存器单元。该驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上。需要说明的是，图11中的移位寄存器单元100是以图8中所示的移位寄存器单元为例进行示意的。
例如，如图11所示，除第一级移位寄存器单元外，其余各级移位寄存器单元和上一级移位寄存器单元的输出端OUT电连接，从而可以将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号IN。例如，第一级移位寄存器单元可以被配置为接收触发信号STV，并将该触发信号STV作为输入信号IN。
例如，本公开的一些实施例提供的驱动电路10可以用于驱动显示面板中的像素单元中的像素电路，例如参考图1所示的像素电路，但是本公开的实施例对此不作限制。例如，每个像素电路包括发光控制晶体管，同一行像素单元中的像素电路中的发光控制晶体管的控制端(例如栅极)电电连接至同一条发光控制线。如图11所示，第一级移位寄存器单元的输出端OUT和用于第1行像素单元的发光控制线CL<1>电连接，第二级移位寄存器单元的输出端OUT和用于第2行像素单元的发光控制线CL<2>电连接，第N-1级移位寄存器单元的输出端OUT和用于第N-1行像素单元的发光控制线CL<N-1>电连接，第N级移位寄存器单元的输出端OUT和用于第N行像素单元的发光控制线CL<N>电连接，驱动电路10中的各级移位寄存器单元100的输出信号通过发光控制线传输至像素电路中的发光控制晶体管的控制端，从而实现对发光控制晶体管的控制。例如，通过调节移位寄存器单元的输出信号的脉冲宽度，从而可以控制发光控制晶体管被导通的时间，从而可以控制对应的像素单元的发光亮度。
需要说明的是，本公开的实施例提供的驱动电路不限于用于驱动显示面板中的像素电路，还可以用于其它任何需要控制信号的场景，且根据本公开的实施例提供的方法还可以调节该控制信号的脉冲宽度，从而可以满足各种需求。
例如，如图11所示，该驱动电路10还可以包括第一时钟信号线CLK1和第二时钟信号线CLK2，第一时钟信号线CLK1和第二时钟信号线CLK2例如分别与时序控制器(T-con)电连接。例如，第2n-1级移位寄存器单元和第一时钟信号线CLK1电连接以接收第一时钟信号CK1，第2n-1级移位寄存器单元和第二时钟信号线CLK2电连接以接收第二时钟信号CK2；第2n级移位寄存器单元和第二时钟信号线CLK2电连接以接收第一时钟信号CK1，第2n级移位寄存器单元和第一时钟信号线CLK1电连接以接收第二时钟信号CK2。这里n为大于零的整数。
例如，如图11所示，该驱动电路10还可以包括第一电压信号线VL1和第二电压信号线VL2，第一电压信号线VL1和第二电压信号线VL2例如分别与电源管理电路电连接，以分别接收第一电压VGL和第二电压VGH。例如，第一电压信号线VL1和每一级移位寄存器单元电连接以提供第一电压VGL；第二电压信号线VL2和每一级移位寄存器单元电连接以提供第二电压VGH。需要说明的是，在不同的示例中，根据不同的配置，还可以采用更多条电压信号线以提供更多电压信号，例如，当驱动电路10中的移位寄存器单元100被配置为接收第一低电压VGL1、第二低电压VGL2、第一高电压VGH1以及第二高电压VGH2时，需要设置四条电压信号线以提供四种电压信号。
本公开的实施例提供的驱动电路10的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种显示装置1，如图12所示，该显示装置1包括本公开的实施例提供的任一驱动电路10。
在一些实施例中，如图12所示，该显示装置1还可以包括呈阵列排布的多个像素单元20，该多个像素单元20构成一像素阵列，该多个像素单元20中每一个包括像素电路，例如，如图1所示的像素电路。如图1所示，在一个示例中，该像素电路可以包括数据写入子电路11、驱动子电路12以及发光控制子电路13。例如，驱动电路10中的第n级移位寄存器单元的输出端和第n行像素单元中的像素电路中的发光控制子电路的控制端电连接，n为大于零的整数。例如，该显示装置1还包括多条发光控制线CL，驱动电路10通过该多条发光控制线CL和像素电路中的发光控制子电路的控制端(例如发光控制晶体管的栅极)电连接。
例如，如图12所示，该显示装置1还可以包括栅极驱动电路30和数据驱动电路40。栅极驱动电路30用于提供栅极扫描信号给像素阵列，例如，栅极驱动电路30通过多条栅线GL分别与多行像素单元电电连接。数据驱动电路40用于提供数据信号给像素阵列，例如，数据驱动电路40通过多条数据线DL与多列像素单元电电连接。
在图12所示的实施例中，栅极驱动电路30和驱动电路10是设置在显示装置1的不同侧的，本公开的实施例包括但不限于此，例如，栅极驱动电路30还可以和驱动电路10设置在显示装置1的同一侧。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。
本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元100和驱动电路10的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元100，该驱动方法包括：通过调节输入信号IN的脉冲宽度来调整输出信号的脉冲宽度。
例如，在本公开的实施例提供的驱动方法中，第一时钟信号CK1和第二时钟信号CK2的占空比均大于50％。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，包括：第一输入电路、第二输入电路、输出电路、第一控制电路和第二控制电路；其中，
所述第一输入电路和第一节点电连接，且被配置为在第一时钟信号的控制下将输入信号传输至所述第一节点；
所述第二输入电路和所述第一节点以及第二节点电连接，且被配置为在所述第一节点的电平或所述第一时钟信号的控制下，对所述第二节点的电平进行控制；
所述第一控制电路和所述第二节点以及第三节点电连接，且被配置为在所述第二节点的电平以及第二时钟信号的控制下，对所述第三节点的电平进行控制；
所述输出电路和所述第三节点以及输出端电连接，且被配置为在所述第三节点的电平的控制下，将输出信号输出至所述输出端；以及
所述第二控制电路和所述第一节点以及所述第三节点电连接，且被配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一控制电路包括第四晶体管、第五晶体管和第一电容；
所述第四晶体管的栅极和所述第二节点电连接，所述第四晶体管的第一极被配置为接收所述第二时钟信号，所述第四晶体管的第二极和第四节点电连接；
所述第五晶体管的栅极被配置为接收所述第二时钟信号，所述第五晶体管的第一极和所述第四节点电连接，所述第五晶体管的第二极和所述第三节点电连接；
所述第一电容的第一极和所述第二节点电连接，所述第一电容的第二极和所述第四节点电连接。
3.根据权利要求1或2所述的移位寄存器单元，还包括输出复位电路，其中，
所述输出复位电路和所述第一节点以及所述输出端电连接，且被配置为在所述第一节点的电平的控制下，对所述输出端进行复位。
4.根据权利要求3所述的移位寄存器单元，还包括第三控制电路，其中，
所述第三控制电路和所述第一节点电连接，且被配置为在所述第一节点的电平的控制下，耦合调整所述第一节点的电平。
5.根据权利要求1所述的移位寄存器单元，其中，所述第一输入电路包括第一晶体管；
所述第一晶体管的栅极被配置为接收所述第一时钟信号，所述第一晶体管的第一极被配置为接收所述输入信号，所述第一晶体管的第二极和所述第一节点电连接。
6.根据权利要求1所述的移位寄存器单元，其中，所述第二输入电路包括第二晶体管和第三晶体管；
所述第二晶体管的栅极和所述第一节点电连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第二节点电连接；
所述第三晶体管的栅极被配置为接收所述第一时钟信号，所述第三晶体管的第一极被配置为接收第一低电压，所述第三晶体管的第二极和所述第二节点电连接。
7.根据权利要求1所述的移位寄存器单元，其中，所述第二控制电路包括第六晶体管；
所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极被配置为接收第一高电压，所述第六晶体管的第二极和所述第三节点电连接。
8.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括第七晶体管和第二电容；
所述第七晶体管的栅极和所述第三节点电连接，所述第七晶体管的第一极被配置为接收第二高电压，所述第七晶体管的第二极和所述输出端电连接；
所述第二电容的第一极和所述第三节点电连接，所述第二电容的第二极和所述第七晶体管的第一极电连接。
9.根据权利要求3所述的移位寄存器单元，其中，所述输出复位电路包括第八晶体管；
所述第八晶体管的栅极和所述第一节点电连接，所述第八晶体管的第一极被配置为接收第二低电压，所述第八晶体管的第二极和所述输出端电连接。
10.根据权利要求4所述的移位寄存器单元，其中，所述第三控制电路包括第九晶体管和第三电容；
所述第九晶体管的栅极和所述第一节点电连接，所述第九晶体管的第一极被配置为接收所述第二时钟信号，所述第九晶体管的第二极和所述第三电容的第一极电连接，所述第三电容的第二极和所述第一节点电连接。
11.一种驱动电路，包括多个级联的如权利要求1-10任一所述的移位寄存器单元，其中，
除第一级移位寄存器单元外，其余各级移位寄存器单元和上一级移位寄存器单元的输出端电连接。
12.根据权利要求11所述的驱动电路，还包括第一时钟信号线和第二时钟信号线，其中，
第2n-1级移位寄存器单元和所述第一时钟信号线电连接以接收所述第一时钟信号，第2n-1级移位寄存器单元和所述第二时钟信号线电连接以接收所述第二时钟信号；
第2n级移位寄存器单元和所述第二时钟信号线电连接以接收所述第一时钟信号，第2n级移位寄存器单元和所述第一时钟信号线电连接以接收所述第二时钟信号；
n为大于零的整数。
13.一种显示装置，包括权利要求11或12所述的驱动电路。
14.根据权利要求13所述的显示装置，还包括呈阵列排布的多个像素单元，所述多个像素单元中的每一个包括像素电路，所述像素电路包括数据写入子电路、驱动子电路以及发光控制子电路；其中，
所述驱动电路中的第n级移位寄存器单元的输出端和第n行像素单元中的像素电路中的发光控制子电路的控制端电连接；
n为大于零的整数。
15.一种如权利要求1-10任一所述的移位寄存器单元的驱动方法，包括预备阶段、上拉阶段、高电位维持阶段、下拉阶段以及低电位维持阶段，其中，
在所述预备阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述输入信号由低电平变为高电平，使得所述第一节点的电平被拉高；
在所述上拉阶段中，使得所述第二时钟信号由高电平变为低电平，使得所述第三节点的电平被拉低，使得所述输出信号的电平被拉高；
在所述高电位维持阶段中，使得所述第二时钟信号由低电平变为高电平，使得所述第一节点的电平维持在高电平，使得所述输出信号的电平维持在高电平，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度；
在所述下拉阶段中，使得所述第一时钟信号由高电平变为低电平，使得所述第一节点的电平被拉低，使得所述第三节点的电平被拉高，使得所述输出信号的电平被拉低；以及
在所述低电位维持阶段中，使得所述第一节点的电平维持在低电平，使得所述第三节点的电平维持在高电平，使得所述输出信号的电平维持在低电平。
16.根据权利要求15所述的驱动方法，其中，通过调节所述输入信号的脉冲宽度来调整所述输出信号的脉冲宽度包括：
当需要使得所述输出信号的脉冲宽度变大时，使得所述输入信号的高电平维持到所述第一时钟信号的下一个周期中位于高电平的阶段，从而使得所述输出信号的脉冲宽度延迟一个所述第一时钟信号的周期。
17.根据权利要求15或16所述的驱动方法，其中，所述第一时钟信号和所述第二时钟信号的占空比均大于50％。
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