CN116913200B - 一种移位寄存电路、硅基显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存电路、硅基显示面板及显示装置，该移位寄存电路中，锁存模块响应第一时钟端的第一时钟信号和第二时钟端的第二时钟信号，锁存上级移位信号，并输出下级移位信号；脉宽控制模块响应下级移位信号、第三时钟端的第三时钟信号和第四时钟端的第四时钟信号，向信号转换模块提供脉宽控制信号；信号转换模块响应下级移位信号和脉宽控制信号，控制向信号输出模块提供的栅极驱动信号的电压和有效脉冲的宽度；信号输出模块控制栅极驱动信号的极性，并输出栅极驱动信号至一行像素电路中开关晶体管的栅极。以上技术方案，以解决现有的移位寄存电路输出信号的脉宽调节不灵活准确，而导致显示面板调光操作不够灵活问题，以提高显示效果。

Description

一种移位寄存电路、硅基显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存电路、硅基显示面板及显示装置。

背景技术

目前，硅基显示面板的像素电路包括发光元件和驱动模块，驱动模块可以向发光元件提供驱动电流，驱动发光元件进行发光，且向发光元件所提供的驱动电流的大小和/或时长，可以控制发光元件所呈现亮度的等级。

现有技术中，像素电路中还可以包括开关晶体管，通过移位寄存器向开关晶体管提供具有不同占空比的栅极驱动信号，使得开关晶体管具有不同的导通时间，以控制向发光元件提供的驱动电流的时长。

但是，受限于现有技术中移位寄存器的结构及其工作过程，使得开关晶体管的导通时长无法精细控制，从而无法准确控制向发光元件提供的驱动电流的时长，导致发光元件进行亮度调节时有顿挫敢，不够平滑，甚至在进行亮度调节时出现闪烁，进而无法对发光元件的亮度进行准确且灵活地调节，使得硅基显示面板的应用受限制。

发明内容

本发明提供一种移位寄存电路、硅基显示面板及显示装置，以解决现有的移位寄存电路输出信号的脉宽调节不灵活准确，而导致显示面板调光操作不够灵活问题，以提高显示面板的显示效果。

第一方面，本发明实施例提供了一种移位寄存电路，应用于显示面板，所述显示面板包括阵列排布的多个像素电路，所述像素电路包括至少一个开关晶体管，所述移位寄存电路包括：锁存模块、脉宽控制模块、信号转换模块、信号输出模块、上级移位信号输入端、第一时钟端、第二时钟端、第三时钟端、第四时钟端、下级移位信号输出端和驱动信号输出端；

所述锁存模块分别与所述第一时钟端、所述第二时钟端、所述上级移位信号输入端和所述下级移位信号输出端电连接；所述锁存模块用于响应所述第一时钟端的第一时钟信号和所述第二时钟端的第二时钟信号，锁存所述上级移位信号，并通过所述下级移位信号输出端输出下级移位信号；

所述脉宽控制模块分别与所述下级移位信号输出端、所述第三时钟端、所述第四时钟端和所述信号转换模块电连接；所述脉宽控制模块用于响应所述下级移位信号、所述第三时钟端的第三时钟信号和所述第四时钟端的第四时钟信号，向所述信号转换模块提供脉宽控制信号；

所述信号转换模块还分别与所述下级移位信号输出端和所述信号输出模块电连接；所述信号转换模块用于响应所述下级移位信号和所述脉宽控制信号，控制向所述信号输出模块提供的栅极驱动信号的电压和有效脉冲的宽度；

所述信号输出模块还与所述驱动信号输出端电连接；所述信号输出模块用于控制所述栅极驱动信号的极性，并通过所述驱动信号输出端输出所述栅极驱动信号至一行所述像素电路中所述开关晶体管的栅极。

第二方面，本发明实施例提供了一种硅基显示面板，包括：阵列排布的多个像素电路、移位寄存器、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、启动信号线和多条栅极信号线；

所述像素电路包括开关晶体管；位于同一行的所述像素电路的所述开关晶体管的栅极与同一条所述栅极信号线电连接；

所述移位寄存器包括级联设置的多个上述移位寄存电路；第一级所述移位寄存电路的上级移位信号输入端与所述启动信号线电连接；第二级所述移位寄存电路至最后一级所述移位寄存电路的各级所述移位寄存电路中，后一级所述移位寄存电路的上级移位信号输入端与前一级所述移位寄存电路的下级移位信号输出端电连接；

各级所述移位寄存电路的第一时钟端与所述第一时钟信号线电连接，各级所述移位寄存电路的第二时钟端与所述第二时钟信号线电连接，各级所述移位寄存电路的第三时钟端与所述第三时钟信号线电连接，各级所述移位寄存电路的第四时钟端与所述第四时钟信号线电连接，各级所述移位寄存电路的驱动信号输出端分别与各条所述栅极信号线电连接。

第三方面，本发明实施例提供了一种显示装置，包括：上述硅基显示面板。

本发明的技术方案，通过锁存模块响应第一时钟端的第一时钟信号和第二时钟端的第二时钟信号，锁存上级移位信号，并通过下级移位信号输出端输出下级移位信号，再由脉宽控制模块响应所述下级移位信号、第三时钟端的第三时钟信号和第四时钟端的第四时钟信号，向信号转换模块提供脉宽控制信号，使得脉宽控制模块可以向信号转换模块提供具有任意有效脉冲宽度的脉宽控制信号，以在信号转换模块响应下级移位信号和脉宽控制信号，控制向信号输出模块提供的栅极驱动信号的电压和有效脉冲的宽度时，栅极驱动信号的有效脉冲的宽度可以是下级移位信号和脉宽控制信号叠合后的脉冲信号，使得该栅极驱动信号的有效脉冲的宽度可以为任意值，该栅极驱动信号经由信号输出模块控进行极性调节后，通过驱动信号输出端提供至一行像素电路中开关晶体管的栅极，以控制开关晶体管的导通时间。如此，通过使移位寄存电路向像素电路的开关晶体管提供具有任意有效脉冲宽度的栅极驱动信号，使得开关晶体管可以具有任意的导通时长，当该开关晶体管为控制发光元件发光时长的晶体管时，可以根据显示面板的亮度显示需求，控制移位寄存电路提供至开关晶体管的栅极驱动信号的有效脉冲的宽度，以准确控制开关晶体管的导通时长，从而能够准确控制发光元件的发光时长，使得显示面板能够准确呈现相应的亮度，使得显示面板的具有更为精细的亮度调节方式，使得亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，进而能够提高显示面板的显示效果，拓宽显示面板的应用场景。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的一种移位寄存电路的结构示意图；

图3是本发明实施例提供的一种移位寄存电路的驱动时序图；

图4是本发明实施例提供的另一种移位寄存电路的结构示意图；

图5是本发明实施例提供的又一种移位寄存电路的结构示意图；

图6是本发明实施例提供的另一种移位寄存电路的驱动时序图；

图7是本发明实施例提供的又一种移位寄存电路的结构示意图；

图8是本发明实施例提供的又一种移位寄存电路的结构示意图；

图9是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图10是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图11是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图12是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图13是本发明实施例提供的又一种移位寄存电路的结构示意图；

图14是本发明实施例提供的又一种移位寄存电路的结构示意图；

图15是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图16是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图17是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图18是本发明实施例提供的又一种移位寄存电路的驱动时序图；

图19是本发明实施例提供的一种硅基显示面板的结构示意图；

图20是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供的移位寄存电路可应用于显示面板中，该显示面板包括阵列排布的多个像素电路，该像素电路至少包括开关晶体管。图1是本发明实施例提供的一种像素电路的结构示意图，如图1所示，像素电路P中除设置有开关晶体管M1外，还可以包括驱动模块P1、数据写入模块P2和发光元件D0。其中，数据写入模块P2可以向驱动模块P1提供数据信号DATA，驱动模块P1可以响应其接收到的数据信号DATA产生相应的驱动电流Id，开关晶体管M1用于控制驱动电流Id向发光元件D0传输的时间。

在一可选的实施例中，驱动模块P1可以包括驱动晶体管M0，数据写入模块P2可以包括数据写入晶体管M2，此时，开关晶体管M1的栅极接收栅极驱动信号Gout，数据写入晶体管M2的栅极接收栅极驱动信号Gout´；数据写入晶体管M2的第一极可以接收数据信号DATA，数据写入晶体管M2的第二极可以与驱动晶体管M0的栅极电连接，驱动晶体管的M0的第一极接收正性电源信号VP+，驱动晶体管M0的第二极与开关晶体管M1的第一极电连接，开关晶体管M1的第二极与发光元件D0的阳极电连接，发光元件D0的阴极连接负性电源信号Vp-；此时，数据写入晶体管M2可以在其栅极所接收到栅极驱动信号Gout´控制下导通或关闭，开关晶体管M1可以在其栅极所接收到的栅极驱动信号Gout的控制下导通或关闭，且在数据写入晶体管M2导通时，能够将数据信号DATA提供至驱动晶体管M0的栅极，使得驱动晶体管M0可以根据其栅极所接收到的数据信号DATA产生相应的驱动电流Id；开关晶体管M1可以控制驱动电流Id向发光元件D0提供的时间，以控制发光元件D0的发光时间。

可以理解的是，驱动晶体管M0、数据写入晶体管M2以及开关晶体管M1的沟道类型可以相同或不同，即各晶体管的沟道类型可以为P型或N型；若数据写入晶体管M2和/或开关晶体管M1的沟道类型为P型，则在其栅极接收到的栅极驱动信号为低电平时导通，而在其栅极所接收到的栅极驱动信号为高电平时关闭；若数据写入晶体管M2和/或开关晶体管M1的沟道类型为N型，则在其栅极接收到的栅极驱动信号为高电平时导通，而在其栅极所接收到的栅极驱动信号为低电平时关闭；对于驱动晶体管M0的沟道类型为P型的情况，其栅极所接收到的数据信号的电压越小，驱动晶体管M0所产生的驱动电流越大；而对于驱动晶体管的沟道类型为N型的情况，其栅极所接收到的数据信号的电压越大，驱动晶体管M0所产生的驱动电流越大。其中，对于信号的高低、大小均为相对的概念，可以根据实际需要进行设计，本发明实施例对此不做具体限定。

为便于描述，本发明实施例均以驱动晶体管M0、数据写入晶体管M2以及开关晶体管M1的沟道类型相同且均为P沟道晶体管为例，对本发明实施例的技术方案进行示例性的说明。

其中，继续参考图1，当数据写入模块P2向驱动模块P1提供的数据信号的电压不同时，驱动模块P1所产生的驱动电流的大小不同，不同的驱动电流通过导通的开关晶体管M1传输至发光元件D0时，该发光元件D0可以呈现不同的发光亮度，且不同的发光元件呈现不同亮度和不同颜色的光时，能够使得显示面板实现色彩丰富的彩色显示；同时，在显示面板显示画面时，人眼所观看到的显示发光亮度为显示面板在一帧画面时间内实际发光亮度对时间的积分，使得在发光元件D0进行显示发光的时间越长，人眼所感受到显示面板的显示亮度越高，如此，可以通过控制发光元件D0的发光时长，即控制开关晶体管M1的导通时长，达到控制显示面板的显示亮度的目的，从而使得在不同的应用场景下，显示面板可以具有不同的显示亮度，例如较暗的环境下，可以通过控制开关晶体管M1具有较短的导通时长，使得显示面板具有较低的显示亮度，防止高亮度显示刺激人眼，提高人眼观看显示画面的舒适度；而在较亮的环境下，可以通过控制开关晶体管M1具有较长的导通时长，使得显示面板具有较高的显示亮度，以能够在较亮的环境下，确保人眼无法观看到清晰的画面。

需要说明的是，显示面板在不同的应用场景下，所需要显示亮度具有差异，通过控制开关晶体管M1的导通时长即可以实现显示面板在不同应用场景下的显示发光亮度需求，为使得显示面板在具有较高的显示质量的前提下，满足更多应用场景的显示发光亮度需要，则需要开关晶体管M1能够具有更为细致的导通时间的调节。

鉴于此，本发明实施例提供一种移位寄存电路，该移位寄存电路，该移位寄存电路中，锁存模块分别与第一时钟端、第二时钟端、上级移位信号输入端和下级移位信号输出端电连接；锁存模块用于响应第一时钟端的第一时钟信号和第二时钟端的第二时钟信号，锁存上级移位信号，并通过下级移位信号输出端输出下级移位信号；脉宽控制模块分别与下级移位信号输出端、第三时钟端、第四时钟端和信号转换模块电连接；脉宽控制模块用于响应下级移位信号、第三时钟端的第三时钟信号和第四时钟端的第四时钟信号，向信号转换模块提供脉宽控制信号；信号转换模块还分别与下级移位信号输出端和信号输出模块电连接；信号转换模块用于响应下级移位信号和脉宽控制信号，控制向信号输出模块提供的栅极驱动信号的电压和有效脉冲的宽度；信号输出模块还与驱动信号输出端电连接；信号输出模块用于控制栅极驱动信号的极性，并通过驱动信号输出端输出栅极驱动信号至一行像素电路中开关晶体管的栅极。

采用上述技术方案，能够使移位寄存电路向像素电路的开关晶体管提供具有任意有效脉冲宽度的栅极驱动信号，使得开关晶体管可以具有任意的导通时长，当该开关晶体管为控制发光元件发光时长的晶体管时，可以根据显示面板的亮度显示需求，控制移位寄存电路提供至开关晶体管的栅极驱动信号的有效脉冲的宽度，以准确控制开关晶体管的导通时长，从而能够准确控制发光元件的发光时长，使得显示面板能够准确呈现相应的亮度，使得显示面板的具有更为精细的亮度调节方式，使得亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，进而能够提高显示面板的显示效果，拓宽显示面板的应用场景。

以上是本发明的核心思想，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。以下将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。

图2是本发明实施例提供的一种移位寄存电路的结构示意图，如图2所示，移位寄存电路01包括锁存模块10、脉宽控制模块20、信号转换模块30、信号输出模块40、上级移位信号输入端IN、第一时钟端CK1、第二时钟端CK2、第三时钟端CK3、第四时钟端CK4、下级移位信号输出端NEXT和驱动信号输出端OUT。

其中，锁存模块10分别与第一时钟端CK1、第二时钟端CK2、上级移位信号输入端IN和下级移位信号输出端Next电连接；锁存模块10用于响应第一时钟端CK1的第一时钟信号CLK1和第二时钟端CK2的第二时钟信号CLK2，锁存上级移位信号V_Nexti-1，并通过下级移位信号输出端Next输出下级移位信号V_Nexti。

可以理解的是，锁存模块10可以为具有锁存功能的任意结构，实现对上级移位信号输入端IN接收到的上级移位信号V_Nexti-1的锁存功能，并能响应第一时钟信号CLK1和第二时钟信号CLK2，以在第一时钟信号CLK1和第二时钟信号CLK2的控制下，对通过下级移位信号输出端Next输出的下级移位信号V_Nexti相较于其接收到的上级移位信号V_Nexti-1的移位量进行控制。

其中，第一时钟信号CLK1和第二时钟信号CLK2均为高电平信号和低电平信号交替进行的脉冲信号，且第一时钟信号CLK1和第二时钟信号CLK2的有效脉冲的时间可以互不交叠，且第一时钟信号CLK1和第二时钟信号CLK2的有效脉冲可以为高电平的脉冲或低电平的脉冲，可以根据实际需要进行设置，本发明实施例对此不做具体限定，为便于描述，在没有特殊限定的前提下，本发明实施例均以第一时钟信号CLK1和第二时钟信号CLK2的有效脉冲为高电平的脉冲为例进行示例性的说明。此外，通常时钟信号的一个高电平和与其连续的一个低电平的总时长构成一个时钟周期。第一时钟信号CLK1和第二时钟信号CLK2的时钟周期可以相同或不同，本发明实施例对此不做具体限定。在一可选的实施例中，第一时钟信号CLK1和第二时钟信号CLK2均可以由驱动芯片提供，此时，第一时钟信号CLK1和第二时钟信号CLK2的时钟周期均可以为一行像素电路P的刷新时间H的整数倍，使得相较于上级移位信号V_Nexti-1，下级移位信号V_Nexti的移位量能够为H的整数倍。

脉宽控制模块20分别与下级移位信号输出端Next、第三时钟端CK3、第四时钟端CK4和信号转换模块30电连接；脉宽控制模块20用于响应下级移位信号V_Nexti、第三时钟端CK3的第三时钟信号CLK3和第四时钟端CK4的第四时钟信号CLK4，向信号转换模块30提供脉宽控制信号V_Con。

其中，第三时钟信号CLK3和第四时钟信号CLK4同样为高电平信号和低电平信号交替进行的脉冲信号，且第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的时间不交叠，该第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲可以为高电平的脉冲或低电平的脉冲，可以根据实际需要进行设置，本发明实施例对此不做具体限定，为便于描述，在没有特殊限定的前提下，本发明实施例均以第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲以高电平的脉冲为例进行实例性的说明。此外，由于脉宽控制模块20能够响应下级移位信号V_Nexti、第三时钟信号CLK3和第四时钟信号CLK4，生成对应的脉宽控制信号V_Con，该脉宽控制信号V_Con的有效脉冲的宽度及其有效脉冲的起始时刻和终止时刻，均可以由下级移位信号V_Nexti、第三时钟信号CLK3和第四时钟信号CLK4共同决定，此时，可以依据下级移位信号V_Nexti的有效脉冲的宽度，进一步确定第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的宽度、以及时钟周期，以使得脉宽控制信号V_Con能够具有任意宽度的有效脉冲。可以理解的是，第三时钟信号CLK3和第四时钟信号CLK4的时钟周期和有效脉冲的宽度可以相同或不同，本发明实施例对此不做具体限定。在一可选的实施例中，第三时钟信号CLK3和第四时钟信号CLK4均可以由驱动芯片提供，此时，第三时钟信号CLK3和第四时钟信号CLK4的时钟周期可以为一行像素电路的刷新时间H的整数倍，而第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的宽度可以为驱动芯片中晶振的振动周期的整数倍。

信号转换模块30还分别与下级移位信号输出端Next、信号输出模块40电连接；信号转换模块30用于响应下级移位信号V_Nexti和脉宽控制信号V_Con，控制向信号输出模块40的驱动信号输出端OUT提供的栅极驱动信号Gout的电压和有效脉冲的宽度。

可以理解的是，信号转换模块30可以基于下级移位信号V_Nexti和脉宽控制信号V_Con的有效脉冲的宽度，确定栅极驱动信号Gout的有效脉冲的宽度，该栅极驱动信号Gout的有效脉冲的宽度可以为下级移位信号V_Nexti和脉宽控制信号V_Con的有效脉冲的宽度的叠加；在确定栅极驱动信号Gout的有效脉冲的宽度后，可以对栅极驱动信号Gout的电压进行调节，使得该栅极驱动信号Gout的有效脉冲的电压幅值为能够控制开关晶体管M1导通或关闭的幅值，即该栅极驱动信号Gout的有效脉冲的幅值可以与开关晶体管的M1的阈值电压相关，在能够确保栅极驱动信号Gout为有效脉冲时，控制开关晶体管M1导通的前提下，本发明实施例对信号转换模块30进行电平转换的幅值大小不做具体限定。

信号输出模块40与驱动信号输出端OUT电连接；信号输出模块40用于控制栅极驱动信号Gout的极性，并通过驱动信号输出端OUT输出栅极驱动信号Gout至一行像素电路中的开关晶体管M1的栅极。

其中，信号输出模块40对栅极驱动信号Gout的极性进行控制可以为：当开关晶体管为N沟通晶体管，而信号转换模块30提供至信号输出模块40的栅极驱动信号的有效脉冲为低电平时，通过信号输出模块40将有效脉冲由低电平转换为高电平后，通过驱动信号输出端OUT输出栅极驱动信号Gout，以使得该有效脉冲可以控制N沟道的开关晶体管M1导通；反之，信号输出模块40也可以将栅极驱动信号的有效脉冲由高电平转换为低电平后输出为栅极驱动信号Gout，以使得该有效脉冲可以控制P沟道的开关晶体管M1导通。

在其它可选的实施例中，当信号转换模块30进行有效脉冲的宽度确定后，提供至信号输出模块40的电平信号能够控制开关晶体管M1导通时，信号输出模块40无需对电平信号进行极性转换，此时，信号输出模块40可以提高该栅极驱动信号Gout的驱动能力，使得开关晶体管具有较佳的导通状态。

在一可选的实施例中，信号输出模块40可以包括串联连接于驱动信号输出端OUT与信号转换模块30之间的至少一个缓冲器，该缓冲器能够提高栅极驱动信号的驱动能力。其中，每个缓冲器可以包括至少一个反相器，且反相器的数量和缓冲器的数量均与提供至开关晶体管的栅极驱动信号的极性、以及所需要提高的驱动能力相关。

在一示例性的实施例中，图3是本发明实施例提供的一种移位寄存电路的驱动时序图，参考图2和图3，当移位寄存电路01为级联设置的移位寄存单元时，移位寄存电路01的上级移位信号输入端IN接收上级移位信号V_Nexti-1，该上级移位信号V_Nexti-1可以为上一级移位寄存电路01的下级移位信号输出端Next输出的下级移位信号V_Nexti；或者，当移位寄存电路01为第一级移位寄存电路01时，其上级移位信号输入端IN接收的上级移位信号V_Nexti-1为启动信号STV；上级移位信号V_Nexti-1的有效脉冲的宽度可以小于或等于栅极驱动信号Gout的有效脉冲的宽度。如此，可以根据所需输出的栅极驱动信号Gout的有效脉冲的宽度设置上级移位信号V_Nexti-1的有效脉冲的宽度。

在上级移位信号输入端IN接收到上级移位信号V_Nexti-1后，锁存模块10能够响应第一时钟端CK1的第一时钟信号CLK1和第二时钟端CK2的第二时钟信号CLK2，锁存上级移位信号V_Nexti-1，并输出下级移位信号V_Nexti，此时，锁存模块10所输出的下级移位信号V_Nexti的有效脉冲的宽度可以小于或等于上级移位信号V_Nexti-1的有效脉冲的宽度，且在下级移位信号V_Nexti的有效脉冲的宽度小于上级移位信号V_Nexti-1的有效脉冲的宽度时，表明在锁存模块10对上级移位信号V_Nexti-1进行锁存的过程中，致使该上级移位信号V_Nexti-1的部分有效脉冲丢失。此时，脉宽控制模块20在接收到锁存模块10输出的下级移位信号V_Nexti后，会响应下级移位信号V_Nexti、第三时钟端CK3的第三时钟信号CLK3和第四时钟端CK4的第四时钟信号CLK4，确定下级移位信号V_Nexti中需要补偿的有效脉冲的宽度，生成对应的脉宽控制信号V_Con，并提供至信号转换模块30；信号转换模块30结合脉宽控制信号V_Con和下级移位信号V_Nexti的有效脉冲的宽度，输出对应的栅极驱动信号Gout ，此时，该栅极驱动信号Gout的有效脉冲的宽度可以是下级移位信号V_Nexti和脉宽控制信号V_Con叠合后的脉冲信号，再由信号输出模块40控制该栅极驱动信号Gout的极性后，通过驱动信号输出端OUT输出栅极驱动信号Gout至一行像素电路中开关晶体管M1的栅极。如此，使得移位寄存电路01最终通过驱动信号输出端OUT输出的栅极驱动信号Gout的有效脉冲的宽度可以是任意值，即栅极驱动信号Gout的一个有效脉冲的宽度可以是一行像素电路的刷新时间的偶数倍、奇数倍或者其他非整数倍，使得栅极驱动信号Gout的有效脉冲信号的宽度灵活可调，当采用该栅极驱动信号Gout控制开关晶体管导通或关闭时，开关晶体管的导通时间长度灵活可调。

相应的，当开关晶体管为控制像素电路中发光元件的发光时间的晶体管时，开关晶体管的导通时长即为发光元件的发光时间，在开关晶体管的导通时长灵活可调时，发光元件的发光时长同样为灵活可调的，从而能够灵活调整显示面板所呈现的显示亮度，使得显示面板的具有更为精细的亮度调节方式，使得亮度调节更为平滑，避免因亮度调节的顿挫感而出现的显示闪烁，提高显示面板所呈现的显示亮度的准确，使显示面板适用于各种应用场景。

在一可选的实施例中，F为显示面板的刷新频率，L为显示面板中像素电路的行数，栅极驱动信号Gout的有效脉冲的宽度可以为M*H+N*H；其中，0≤N＜1，M为正整数，H=1/(F*L)。

具体的，显示面板的刷新频率F可以表示该显示面板在单位时间内所能够呈现的画面的帧数，显示面板的刷新频率可以根据需要进行选择，例如可以为240Hz、120Hz、60Hz或30Hz等，本发明实施例对此不做具体限定。在获知显示面板的刷新频率F后，可以由此确定显示面板显示一帧画面所需的时间为1/F,此时，由显示面板包括L行像素电路，可以确定每行像素电路的刷新时间H的长度为1/(F*L)，如此，像素电路驱动过程中的各个阶段的时长，均可以像素电路的刷新时间H为基准进行确定。

当栅极驱动信号为控制像素电路中发光阶段时长的信号时，该栅极驱动信号Gout的有效脉冲的宽度可以为H的整数倍，此时M可以为奇数或偶数，此时N等于0，使得像素电路中发光阶段的时长为H的奇数倍或偶数倍；或者，栅极驱动信号Gout的有效脉冲的宽度也可以为H的非整数倍，此时M同样可以为奇数或偶数，N小于1且不等于0；如此，通过灵活设置栅极驱动信号Gout的有效脉冲的宽度，可以达到灵活控制像素电路的发光阶段的时长的目的，从而可以灵活控制包括该像素电路的显示面板的显示亮度。

需要说明的是，上述仅示例性地对移位寄存电路中锁存模块、脉宽控制模块、信号转换模块和信号输出模块的作用进行了说明，在能够控制移位寄存电路输出的栅极驱动信号的有效脉冲的宽度为任意值的前提下，各个模块的结构可以根据实际需要进行设计，本发明实施例对此不做具体限定，以下对各模块的典型示例进行示例性的说明。

可选的，图4是本发明实施例提供的另一种移位寄存电路的结构示意图，如图4所示，锁存模块10包括第一D触发器11；第一D触发器11的输入端D与上级移位信号输入端IN电连接，第一D触发器11的控制端CL与第一时钟端CK1电连接，第一D触发器11的复位端RST与第二时钟端CK2电连接，第一D触发器11的输出端Q与下级移位信号输出端Next电连接。此时，第一时钟信号CLK1和第二时钟信号CLK2的极性相反。

具体的，D触发器通常为下降沿触发，参考图3，示例性的，在第一D触发器11的输入端D所接收的上级移位信号V_Nexti-1变为有效脉冲后，如从T1时刻开始变为有效脉冲，若第一D触发器11的控制端CL接收到的第一时钟信号CLK1由高电平向低电平跳变如T3时刻，则在T3时刻第一D触发器11的输出端Q输出的下级移位信号V_Nexti会由低电平向高电平跳变，且在第一D触发器11的输入端D的上级移位信号V_Nexti-1保持为有效脉冲的期间，第一D触发器11的输出端Q输出的下级移位信号V_Nexti会持续保持为高电平；同样的，若第一D触发器11的输入端D所接收的上级移位信号V_Nexti-1为无效电平，如从T4时刻开始变为无效电平，则在第一D触发器11的控制端CL接收到的第一时钟信号CLK1由高电平向低电平跳变时如在T6时刻，第一D触发器11的输出端Q输出的下级移位信号V_Nexti会由高电平向低电平跳变。如此，下级移位信号V_Nexti由低电平向高电平跳变的时刻与第一时钟信号CLK1由高电平向低电平跳变的时刻交叠，如图3中T3时刻所示，以及，下级移位信号V_Nexti由高电平向低电平跳变的时刻也与第一时钟信号CLK1由高电平向低电平跳变的时刻交叠，如图3中T6时刻所示，使得下级移位信号V_Nexti的有效脉冲的宽度为第一时钟信号CLK1的周期的整数倍。

在一可选的实施例中，结合参考图3和图4，第一时钟信号CLK1和第二时钟信号CLK2的时钟周期T可以均为H，且在同一时刻，第一时钟信号CLK1与第二时钟信号CLK2的极性相反，使得第一时钟信号CLK1为同相时钟信号时，第二时钟信号CLK2为反相时钟信号，即第一时钟信号CLK1为高电平时，第二时钟信号CLK2位低电平，或者，第二时钟信号CLK2为高电平时，第一时钟信号CLK1为低电平。同时，第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的宽度可以均为N*H，其中，H为一行像素电路的刷新时间，0≤N＜1。

如此，通过设置第一时钟信号CLK1和第二时钟信号CLK2极性相反，且时钟周期T均为H，使得经由锁存模块10提供至下级移位信号输出端Next的下级移位信号V_Nexti的有效脉冲的宽度可以为H的整数倍，例如，在栅极驱动信号Gout的有效脉冲的宽度为M*H+N*H时，下级移位信号V_Nexti的有效脉冲的宽度可以为H的M倍。

相应的，由于脉宽控制信号V_Con为脉宽控制模块20响应第三时钟信号CLK3、第四时钟信号CLK4、以及下级移位信号V_Nexti所产生的信号，通过将第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的宽度设置为N*H，可以使得脉宽控制模块20所产生的脉宽控制信号V_Con的有效脉冲的宽度与第三时钟信号CLK3或第四时钟信号CLK4的有效脉冲宽度N*H相关，例如脉宽控制信号V_Con的有效脉冲的宽度可以等于N*H，或者，脉宽控制信号V_Con的有效脉冲的宽度也可以为M*H+N*H，或者，脉宽控制信号V_Con的有效脉冲的宽度也可以为其它与N*H相关的值，在下级移位信号V_Nexti和脉宽控制信号V_Con被信号转换模块30接收，并进行信号转换后，能够产生有效脉冲的宽度为M*H+N*H的栅极驱动信号Gout的前提下，本发明实施例对此不作具体限定。

在一可选的实施例中，图5是本发明实施例提供的又一种移位寄存电路的结构示意图，参考图5所示，第一D触发器11可以包括第一锁存器111和第二锁存器112；第一锁存器111的输入端与上级移位信号输入端IN电连接，第一锁存器111的使能端与第一时钟端CK1电连接，第一锁存器111的输出端与第二锁存器112的输入端电连接；第二锁存器112的使能端与第二时钟端CK2电连接，第二锁存器112的输出端与下级移位信号输出端Next电连接。此时，第一锁存器111可以响应于第一时钟端CK1的第一时钟信号CLK1，锁存上级移位信号输入端IN接收到的上级移位信号V_Nexti-1，并向第二锁存器112提供第一锁存信号V_lach1；而第二锁存器112可以响应于第二时钟端CK2的第二时钟信号CLK2，锁存第一锁存器111输出的第一锁存信号V_lach1，并向下级移位信号输出端Next提供下级移位信号V_Nexti。

在一示例性的实施例中，结合参考图3和图5，当上级移位信号输入端IN接收到的上级移位信号V_Nexti-1的有效脉冲的宽度为2*H+N*H时，在T1时刻之前，上级移位信号输入端IN的上级移位信号V_Nexti-1为低电平，使得第一锁存器111锁存的上级移位信号V_Nexti-1为低电平，第一锁存器111输出至第二锁存器112的第一锁存信号V_lach1也为低电平，第二锁存器112提供至下级移位信号输出端Next的下级移位信号V_Nexti同样为无效电平。

在T1时刻至T2时刻之间的时间段，上级移位信号输入端IN的上级移位信号V_Nexti-1变为高电平，第一时钟信号CLK1为低电平，第一锁存器111锁存上级移位信号V_Nexti-1，但受控于第一时钟信号CLK1的低电平，使得第一锁存器111向第二锁存器112提供的第一锁存信号V_lach1仍保持为低电平，第二锁存器112提供至下级移位信号输出端Next的下级移位信号V_Nexti保持为低电平。

在T2时刻，上级移位信号输入端IN的上级移位信号V_Nexti-1仍为高电平，第一时钟信号CLK1由低电平跳变为高电平，第一锁存器111开始将其锁存的上级移位信号V_Nexti-1的高电平输出至第二锁存器112；且在T2时刻之后至T4时刻之前的时间段内，由于上级移位信号输入端IN的上级移位信号V_Nexti-1持续保持为高电平，使得第一锁存器111会持续向第二锁存器112提供高电平的第一锁存信号V_lach1。

在T2时刻至T3时刻之间的时间段，虽然第二锁存器112的输入端接收到第一锁存信号V_lach1为高电平，但由于第二锁存器112的使能端接收到的第二时钟信号CLK2为低电平，使得第二锁存器112仅能够将其接收到的第一锁存信号V_lach1进行锁存，而不会向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti，使得下级移位信号V_Nexti继续保持为低电平。

在T3时刻，第二锁存器112的使能端接收到的第二时钟信号CLK2由低电平跳变为高电平，使得第二锁存器112开始控制其锁存的高电平的第一锁存信号V_lach1输出，即第二锁存器112开始向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti，使得T3时刻为下级移位信号V_Nexti的有效脉冲的起始时刻；且在T3时刻之后至T4时刻之前的时间段内，由于第一锁存器111持续向第二锁存器112提供高电平的第一锁存信号V_lach1，使得第二锁存器112会持续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti。

在T4时刻之后至T5时刻之前的时间段，上级移位信号输入端IN的上级移位信号V_Nexti-1变为低电平，但因在该时间段内第一时钟信号CLK1为低电平，使得第一锁存器111会继续向第二锁存器112提供高电平的第一锁存信号V_lach1，第二锁存器112继续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti。

在紧随T4时刻后的T5时刻，上级移位信号输入端IN的上级移位信号V_Nexti-1为低电平，第一时钟信号CLK1由低电平跳变为高电平，第一锁存器111响应于第一时钟信号CLK1，开始输出低电平的第一锁存信号V_lach1至第二锁存器112；且在T5时刻之后至下一个上级移位信号V_Nexti的跳变时刻之间的时间段，第一锁存器111会持续向第二锁存器112提供低电平的第一锁存信号V_lach1。

在T6时刻，第一锁存信号V_lach1为低电平，第二时钟信号CLK2由低电平跳变为高电平，第二锁存器112响应于第二时钟信号CLK2，开始向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti，即该时刻为下级移位信号V_Nexti由高电平向低电平进行跳变的时刻。

如此，通过使第一D触发器包括串联连接的两个锁存器，并将两个锁存器所接收的时钟信号的时钟周期T设置为等于一行像素电路的刷新时间H，且在同一时刻两个锁存器所接收的时钟信号的时钟周期的极性相反，以使得下级移位信号输出端输出的下级移位信号的脉冲宽度能够为时钟信号的时钟周期T的整数倍，也就为一行像素电路的刷新时间H的整数倍。

可以理解的是，上述仅示例性地以M等于2，即M为偶数进行了示例性的说明，在其它示例性的实施例中，如图6所示，M等于3，即M为奇数，此时上级移位信号输入端IN接收到的上级移位信号V_Nexti-1的有效脉冲的宽度可以大于或等于3*H且小于4*H。结合参考图5和图6，对M等于3时，移位寄存电路的工作过程进行简要说明如下：

在T1时刻，上级移位信号输入端IN的上级移位信号V_Nexti-1变为高电平，第一时钟信号CLK1为低电平，第一锁存器111锁存上级移位信号V_Nexti-1，输出低电平的第一锁存信号V_lach1；在T2时刻，第一时钟信号CLK1跳变为高电平，上级移位信号V_Nexti-1仍保持为高电平，使得第一锁存器111开始向第二锁存器112提供高电路的第一锁存信号V_lach1，此时第二时钟信号CLK2跳变为低电平，使得第二锁存器112锁存第一锁存信号V_lach1，输出低电平的下级移位信号V_Nexti；在T3时刻，第二锁存器112的使能端接收到的第二时钟信号CLK2由低电平跳变为高电平，使得第二锁存器112开始控制其锁存的第一锁存信号V_lach1输出，即第二锁存器112开始向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti；在T3时刻之后至T4时刻之前的时间段内，由于第一锁存器111持续向第二锁存器112提供高电平的第一锁存信号V_lach1，使得第二锁存器112会持续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti；在T4时刻，上级移位信号V_Nexti-1变为低电平，第一时钟信号CLK1为低电平，使得第一锁存器111会继续向第二锁存器112提供高电平的第一锁存信号V_lach1，第二锁存器112继续向下级移位信号输出端Next提供高电平的下级移位信号V_Nexti；在T5时刻，第一时钟信号CLK1跳变为高电平，第二时钟信号CLK2跳变为低电平，使得第一锁存器111开始向第二锁存器112提供低电平的第一锁存信号V_lach1，第二锁存器112继续保持输出高电平的下级移位信号V_Nexti；在T6时刻，第二时钟信号CLK2由低电平跳变为高电平，第二锁存器112响应于第二时钟信号CLK2，开始向下级移位信号输出端Next提供低电平的下级移位信号V_Nexti。如此，下级移位信号输出端Next的下级移位信号V_Nexti的有效脉冲的起始时刻为T3时刻以及终止时刻为T6时刻，使得下级移位信号V_Nexti的有效脉冲宽度等于第二时钟信号CLK2的周期T的3倍。

需要说明的是，第一锁存器111和第二锁存器112的结构可以相同或不同，本发明实施例对此不做具体限定，可根据实际需求进行设置。在一示例性的实施例中，如图5所示，第一锁存器111包括第一反相器U11、第二反相器U12、第一三态门U13和第二三态门U14；其中，第一反相器U11的输入端与第一时钟端CK1电连接，第一反相器U11的输入端还分别与第一三态门U13的负性信号控制端和第二三态门U14的正性信号控制端电连接，第一反相器U11的输出端分别与第一三态门U13的正性信号控制端和第二三态门U14的负性信号控制端电连接；第一三态门U13的输入端与上级移位信号输入端IN电连接，第一三态门U13的输出端与第二反相器U12的输入端电连接；第二反相器U12的输出端与第二三态门U14的输入端电连接，第二三态门U14的输出端与第二反相器U12的输入端电连接；其中，第二反相器U12的输出端即为第一锁存器110的输出端。

相应的，第二锁存器112可以包括第三反相器U21、第四反相器U22、第三三态门U23和第四三态门U24；其中，第三反相器U21的输入端与第二时钟端CK2电连接，第三反相器U21的输入端还分别与第三三态门U23的负性信号控制端和第四三态门U24的正性信号控制端电连接，第三反相器U21的输出端分别与第三三态门U23的正性信号控制端和第四三态门U24的负性信号控制端电连接；第三三态门U23的输入端与第一锁存器111的输出端电连接，第三三态门U23的输出端与第四反相器U22的输入端电连接；第四反相器U22的输出端与第四三态门U24的输入端电连接，第四三态门U24的输出端与第四反相器U22的输入端电连接；其中，第四反相器U22的输出端即为第二锁存器120的输出端。

可选的，图7是本发明实施例提供的又一种移位寄存电路的结构示意图，如图7所示，脉宽控制模块20包括第三锁存器21和第一与门22；第三锁存器21的输入端与下级移位信号输出端Next电连接，第三锁存器21的使能端与第三时钟端CK3电连接，第三锁存器21的输出端与第一与门22的第一输入端电连接；第一与门22的第二输入端与第四时钟端CK4电连接，第一与门22的输出端与信号转换模块30电连接。

具体的，第三锁存器21可以响应于第三时钟端CK3的第三时钟信号CLK3对下级移位信号输出端Next的下级移位信号V_Nexti进行锁存，并控制下级移位信号V_Nexti移位后向第一与门22的第一输入端提供第二锁存信号V_lach2。

在一示例性的实施例中，结合参考图3和图7，在T3时刻前，下级移位信号输出端Next的下级移位信号V_Nexti为低电平，使得第三锁存器21锁存的下级移位信号V_Nexti为低电平，第三锁存器21输出至第一与门22的第一输入端的第二锁存信号V_lach2为低电平,此时无论第一与门22的第二输入端接收第四时钟信号CLK4是否为有效电平，第一与门22输出的脉宽控制信号V_Con均为无效电平。

在T3时刻至T34时刻之间的时间段，下级移位信号输出端Next的下级移位信号V_Nexti变为高电平，第三时钟信号CLK3为低电平，第三锁存器21锁存下级移位信号V_Nexti，但受控于第三时钟信号CLK3的低电平，使得第三锁存器21向第一与门22的第一输入端提供的第二锁存信号V_lach2仍保持为低电平，第一与门22输出的脉宽控制信号V_Con保持为低电平。

在T34时刻，下级移位信号输出端Next的下级移位信号V_Nexti仍为高电平，第三时钟信号CLK3由低电平跳变为高电平，第三锁存器21开始将其锁存的下级移位信号V_Nexti的高电平输出至第一与门22；在T34时刻之后至T6时刻之前的时间段内，由于下级移位信号V_Nexti持续保持为高电平，使得第三锁存器21会持续向第一与门22提供高电平的第二锁存信号V_lach2。

在T34时刻至T6时刻之间的时间段，虽然第一与门22的第一输入端接收到的第二锁存信号V_lach2为高电平，但由于第一与门22的第二输入端接收第四时钟信号CLK4为低电平，使得第一与门22的输出的脉宽控制信号V_Con保持为低电平。

在T6时刻，由于下级移位信号输出端Next的下级移位信号V_Nexti跳变为低电平，但因在该时间段内第三时钟信号CLK3为低电平，使得第三锁存器21会继续向第一与门22的第一输入端提供高电平的第二锁存信号V_lach2；且在T71时刻之后至T8时刻之前的时间段内，由于第三时钟信号CLK3保持为低电平，使得第三锁存器21会继续向第一与门22的第一输入端提供高电平的第二锁存信号V_lach2。

在T6时刻至T71时刻之间的时间段，第三锁存器21会继续向第一与门22的第一输入端提供高电平的第二锁存信号V_lach2，由于该时间段内第四时钟信号CLK4为低电平，第一与门22的第二输入端接收的第四时钟信号CLK4为低电平，使得第一与门22的输出的脉宽控制信号V_Con保持为低电平。

在T71时刻，第三锁存器21会继续向第一与门22的第一输入端提供高电平的第二锁存信号V_lach2，此时，第四时钟信号CLK4由低电平跳变为高电平，使得第一与门22的第一输入端接收的第二锁存信号V_lach2和第二输入端接收的第四时钟信号CLK4均为高电平，第一与门22的输出的脉宽控制信号V_Con由低电平跳变为高电平；且在T71时刻至T72时刻之间的时间段，由于第四时钟信号CLK4保持为高电平，使得第一与门22的输出的脉宽控制信号V_Con保持为高电平。

在T72时刻，第四时钟信号CLK4由高电平跳变为低电平，使得第一与门22的输出的脉宽控制信号V_Con由高电平跳变为低电平。

具体的，结合参考图7和图3，第三锁存器21可以响应于第三时钟端CK3的第三时钟信号CLK3对下级移位信号输出端Next的下级移位信号V_Nexti进行锁存，并控制下级移位信号V_Nexti移位后提供至第一与门22的第一输入端，且第三锁存器21提供输出的信号会在第三时钟信号CLK3的第一个与下级移位信号V_Nexti的高电平相交的高电平到来时跳变为高电平，并在第三时钟信号CLK3的第一个与下级移位信号V_Nexti的低电平相交的高电平到来时跳变为低电平，使得第三锁存器21输出的第二锁存信号的有效脉冲的宽度为第三时钟信号CLK3的时钟周期2H的整数倍；同时，第一与门22的第二输入端接收第四时钟信号CLK4，使得在第三锁存器21输出的第二锁存信号和第四时钟信号CLK4同时为有效脉冲时，第一与门22输出的脉宽控制信号V_Con为有效脉冲。如此，通过使脉宽控制模块20包括第三锁存器21和第一与门22，可以使得脉宽控制信号V_Con的有效脉冲的宽度与第四时钟信号CLK4的有效脉冲的宽度相同，即脉宽控制信号V_Con的有效脉冲的宽度为N*H，且该脉宽控制信号V_Con的有效脉冲会与下级移位信号V_Nexti的有效脉冲交叠，或者，位于下级移位信号V_Nexti的有效脉冲之后，以在同时将有效脉冲宽度为N*H的脉宽控制信号V_Con和有效脉冲宽度为M*H的下级移位信号V_Nexti提供至信号转换模块30后，能够使信号转换模块30输出有效脉冲宽度为M*H+N*H的栅极驱动信号Gout，以满足相应的显示亮度需求，有利于提高所呈现的显示亮度的准确性。

在一可选的实施例中，当N*H＞0时，第三时钟信号CLK3和第四时钟信号CLK4的时钟周期T´为2H；第三时钟信号CLK3的一个时钟周期T´包括时长均为H的第一阶段T01和第二阶段T02，第三时钟信号CLK3的有效脉冲的时间位于第二阶段T02，第四时钟信号CLK4的有效脉冲的时间位于第一阶段T01。

在一示例性的实施例中，结合参考图3和图7，在T3时刻至T6时刻之间的时间段，下级移位信号V_Nexti保持为有效脉冲（即高电平），在该时间段内，第三锁存器21响应第三时钟信号CLK3，向第一与门22的第一输入端提供的第二锁存信号V_lach2在第三时钟信号CLK3变为高电平（如T34时刻）而跳变为高电平，且在T34时刻至T8时刻之间的时间段（即对应第三时钟信号CLK3的一个时钟周期2H）内，第三锁存器21会持续向第一与门22提供高电平的第二锁存信号V_lach2。

在T71时刻至T72时刻之间的时间段，第四时钟信号CLK4保持为有效脉冲（即高电平），第四时钟信号CLK4的有效脉冲与第二锁存信号V_lach2的高电平存在交叠，使得第一与门22的输出的脉宽控制信号V_Con的有效脉冲的宽度与第四时钟信号CLK4的有效脉冲的宽度相同。

由于第三时钟信号CLK3的有效脉冲的时间和第四时钟信号CLK4的有效脉冲的时间位于两个不同阶段，且每个阶段的时长均为H，如此，第三锁存器21向第一与门22的第一输入端提供的第二锁存信号V_lach2的有效脉冲的终止时刻（如T8时刻）和与其交叠的第四时钟信号CLK4的有效脉冲的起始时刻（如T71时刻）之间的时间间隔可以为H。

可以理解的是，第三锁存器21的具体结构可根据实际需求任意设置，此处不做具体限定。在一示例性的实施例中，第三锁存器可以包括两个反相器U31和U32、以及两个三态门U33和U34，该两个反相器U31和U32与两个三态门U33和U34的连接关系可以与上述第一锁存器和第二锁存器中的反相器和三态门的连接关系相同，可参照上文描述，在此不再赘述。

在一可选的实施例中，图8是本发明实施例提供的又一种移位寄存电路的结构示意图，如图8所示，信号转换模块30包括第一或非门31和电平转换器32；第一或非门31的第一输入端与脉宽控制模块20电连接，第一或非门31的第二输入端与下级移位信号输出端Next电连接，第一或非门31的输出端与电平转换器32的输入端电连接；电平转换器32的输出端与信号输出模块40电连接。

具体的，结合参考图8和图3，由于第一或非门31的第一输入端接收脉宽控制模块20输出的脉宽控制信号V_Con，第一或非门31的第二输入端接收下级移位信号输出端Next的下级移位信号V_Nexti，使得在下级移位信号V_Nexti和脉宽控制信号V_Con均为低电平时，第一或非门31的输出端输出的信号为高电平；而在脉宽控制信号V_Con和下级移位信号V_Nexti中至少一者为高电平时，第一或非门31的输出端输出的信号为低电平；因此，第一或非门31输出信号的低电平的时间为下级移位信号V_Nexti和脉宽控制信号V_Con的有效脉冲的宽度的叠加；电平转换器32可将第一或非门31的输出端输出的信号进行电平转换，即将高电平转换为低电平，将低电平转换为高电平，或者，将高电平转换为更高的电平，将低电平转换为更低的电平。在一可选的实施例中，第一或非门31的输出端输出的低电平信号可由电平转换器32输出的转换为高电平的信号，该高电平的信号即为栅极驱动信号Gout的有效电平，而第一或非门31的输出端输出的高电平信号可由电平转换器32输出的转换为低电平的信号，该低电平的信号即为栅极驱动信号Gout的无效电平，如此，栅极驱动信号Gout为有效电平的时间可以为下级移位信号V_Nexti和脉宽控制信号V_Con的有效脉冲的宽度的叠加，即可使得栅极驱动信号Gout为有效脉冲的宽度可以为M*H+N*H。

可选的，继续参考图3，当N*H＞0时，在第一时钟信号CLK1的一个时钟周期T内，第三时钟信号CLK3或第四时钟信号CLK4的有效脉冲的时间位于第一时钟信号CLK1的有效脉冲的时间之后。

具体的，在N*H＞0时，栅极驱动信号Gout的有效脉冲的宽度存在H的非整数倍的部分，栅极驱动信号Gout的有效脉冲的宽度中的N*H宽度是由脉宽控制信号V_Con提供的，而脉宽控制信号V_Con则是由第三时钟信号CLK3和第四时钟信号CLK4共同决定的；同时，由于锁存模块10响应第一时钟信号CLK1和第二时钟信号CLK2，锁存上级移位信号V_Nexti-1的有效脉冲的宽度中的整数倍（即M*H）的部分，并通过下级移位信号输出端Next输出至脉宽控制模块20；此时，脉宽控制模块20根据下级移位信号输出端Next的下级移位信号V_Nexti、第三时钟信号CLK3和第四时钟信号CLK4，输出相应的脉宽控制信号V_Con，如此，在第一时钟信号CLK1的一个时钟周期T内，设置第三时钟信号CLK3或第四时钟信号CLK4的有效脉冲的时间位于第一时钟信号CLK1的有效脉冲的时间之后，才能保证脉宽控制信号V_Con中有效脉冲宽度为N*H的部分位于下级移位信号V_Nexti之后，从而在栅极驱动信号Gout的有效脉冲为下级移位信号V_Nexti和脉宽控制信号V_Con的有效脉冲的叠加时，保证该栅极驱动信号Gout的有效脉冲的宽度等于M*H+N*H，进而满足显示面板的显示亮度需求。

可以理解的是，图3示出的设置第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲起始时刻与第一时钟信号CLK1的有效脉冲终止时刻之间具有间隔时间t，使得脉宽控制模块20输出的脉宽控制信号V_Con的有效脉冲与锁存模块10输出的下级移位信号V_Nexti的有效脉冲之间也会存在间隔时间t，最终由脉宽控制信号V_Con和下级移位信号V_Nexti叠加生成的栅极驱动信号Gout的有效脉冲为非连续的，但是因该非连续的有效脉冲的总时间为M*H+N*H，因此，同样能够满足显示面板的显示亮度需求。

在其它可选的实施例中，图9是本发明实施例提供的又一种移位寄存电路的驱动时序图，如图9所示，当N*H＞0时，在第一时钟信号CLK1的一个时钟周期T内，第三时钟信号CLK3或第四时钟信号CLK4的有效脉冲起始时刻与第一时钟信号CLK1的有效脉冲的终止时刻为同一时刻。如此，响应于第一时钟信号CLK1和第二时钟信号CLK2生成的下级移位信号V_Nexti与响应于第三时钟信号CLK3和第四时钟信号CLK4生成的脉宽控制信号V_Con的有效脉冲之间无间隔时间，使得由脉宽控制信号V_Con和下级移位信号V_Nexti叠加生成的栅极驱动信号Gout的有效脉冲为连续的，从而能够保证像素电路中发光元件能够在M*H+N*H时间内连续发光，有利于提高显示面板的显示亮度的准确性。

可以理解的是，图9仅示例性地以栅极驱动信号Gout的有效脉冲的宽度为2H+N*H的情况进行了示例性的说明，在本发明实施例中，如图10所示，栅极驱动信号Gout的有效脉冲的宽度也可以为3H+N*H，其具体工作过程与上述所述的工作过程类似，相同之处可参照上文描述，在此不再赘述。因此，本发明实施例中，M可以为偶数或奇数，N可以根据实际需要进行设置，在一可选的实施例中，N可以为1/P，P为正整数。

可以理解的是，由于响应于第三时钟信号CLK3和第四时钟信号CLK4生成的脉宽控制信号V_Con为栅极驱动信号Gout提供了有效脉冲的宽度为H的非整数倍的部分，因此当栅极驱动信号Gout的有效脉冲的宽度为H的整数倍，即N*H等于0时，第三时钟信号CLK3和第四时钟信号CLK4可以均为无效电平。

示例性的，以栅极驱动信号Gout的有效脉冲的宽度为H的2倍为例，图11是本发明实施例提供的又一种移位寄存电路的驱动时序图，结合参考图8和11，锁存模块10在第一时钟信号CLK1和第二时钟信号CLK2的控制下，锁存上级移位信号V_Nexti-1，并通过下级移位信号输出端Next输出下级移位信号V_Nexti，由于第一时钟信号CLK1和第二时钟信号CLK2的时钟周期T为H，使得锁存模块10输出的下级移位信号V_Nexti的有效脉冲的宽度可以为H的整数倍，此时，通过设置上级移位信号V_Nexti-1的有效脉冲的宽度为大于或等于2*H且小于3*H，能够使得锁存模块10输出的下级移位信号V_Nexti的有效脉冲的宽度为2*H，即该下级移位信号V_Nexti的有效脉冲的宽度等于所需输出的栅极驱动信号Gout的有效脉冲的宽度；同时，由于信号转换模块30对其所接收的下级移位信号V_Nexti和脉宽控制信号V_Con叠加后的有效脉冲的宽度应等于下级移位信号V_Nexti的有效脉冲的宽度，因此，只需要下级移位信号V_Nexti贡献栅极驱动信号Gout的有效脉冲即可。此时，通过将第三时钟信号CLK3和第四时钟信号CLK4设置为无效电平，可以使得脉宽控制模块20在响应下级移位信号V_Nexti、第三时钟信号CLK3和第四时钟信号CLK4后，输出的脉宽控制信号V_Con的有效脉冲的宽度为0，即脉宽控制模块20向信号转换模块30提供的脉宽控制信号V_Con也为无效电平，使得信号转换模块30通过响应下级移位信号V_Nexti和脉宽控制信号V_Con，控制向信号输出模块40提供的栅极驱动信号Gout的有效脉冲的宽度仅为2*H，即驱动信号输出端OUT输出栅极驱动信号Gout的有效脉冲的宽度为2*H。

可以理解的是，上述仅示例性地以栅极驱动信号Gout的有效脉冲的宽度为2H的情况进行了示例性的说明，在本发明实施例中，如图12所示，栅极驱动信号Gout的有效脉冲的宽度也可以为3H，其具体工作过程与上述所述的工作过程类似，相同之处可参照上文描述，在此不再赘述。因此，本发明实施例中，M可以为偶数或奇数，可以根据实际需要进行设置本发明实施例对此不做具体限定。

在一可选的实施例中，图13是本发明实施例提供的又一种移位寄存电路的结构示意图，如图13所示，脉宽控制模块20包括第二D触发器23和第一与门22；第二D触发器23的输入端D与下级移位信号输出端Next电连接，第二D触发器23的控制端CL与第三时钟端CK3电连接，第二D触发器23的复位端RST与第四时钟端CK4电连接，第二D触发器23的输出端Q与第一与门22的第一输入端电连接；第一与门22的第二输入端与第三时钟端CLK3电连接；第一与门22的输出端与信号转换模块30电连接。

具体的，由于第二D触发器23同样为下降沿触发，即第二D触发器23输出信号的跳变条件之一为第三时钟信号CLK3由高电平跳变为低电平，因此在第二D触发器23响应下级移位信号输出端Next的下级移位信号V_Nexti、第三时钟信号CLK3和第四时钟信号CLK4，输出有效脉冲宽度为第三时钟信号CLK3的时钟周期的整数倍的信号，且该信号可以与下级移位信号V_Nexti的有效脉冲的宽度相同；同时，第二D触发器23向第一与门22的第一输入端提供的信号与第一与门22的接收到的第三时钟信号CLK3同时为高电平时，第一与门22的输出端输出高电平的脉宽控制信号V_Con至信号转换模块30，使得该脉宽控制信号V_Con的有效脉冲与第三时钟信号CLK3的有效脉冲的宽度相同。此时，可以将第三时钟信号CLK3的有效脉冲的宽度设置为N*H，从而使得脉宽控制信号V_Con的有效脉冲的宽度可以为N*H，进而在脉宽控制信号V_Con和下级移位信号V_Nexti提供至信号转换模块30时，该信号转换模块30能够生成有效脉冲宽度为M*H+N*H的栅极驱动信号Gout。

可以理解的是，第二D触发器23的结构可以与第一D触发器11的结构相同或不同，本发明实施例对此不做限定。

在一可选的实施例中，图14是本发明实施例提供的又一种移位寄存电路的结构示意图，如图14所示，第二D触发器23包括第三锁存器231和第四锁存器232；第三锁存器231的输入端与下级移位信号输出端Next电连接，第三锁存器231的使能端与第三时钟端CK3电连接，第三锁存器231的输出端与第四锁存器232的输入端电连接；第四锁存器232的使能端与第四时钟端CK4电连接，第四锁存器232的输出端与第一与门22的第一输入端电连接。

具体的，第三锁存器231可以响应于第三时钟端CK3的第三时钟信号CLK3，锁存下级移位信号输出端Next输出的下级移位信号V_Nexti，并向第四锁存器232提供第二锁存信号；而第四锁存器232可以响应于第四时钟端CK4的第二时钟信号CLK4，锁存第三锁存器231输出的锁存信号，并向第一与门22的第一输入端提供信号，使得向第一与门22的第一输入端提供信号的有效脉冲的宽度为第三时钟信号CLK3和第四时钟信号CLK4的整数倍。如此，通过设置第三时钟信号CLK3和第四时钟信号CLK4的时钟周期，可以控制提供至第一与门22的第一输入端的信号的有效脉冲的宽度。

在一可选的实施例中，图15是本发明实施例提供的又一种移位寄存电路的驱动时序图，如图15所示，当N*H＞0时，第三时钟信号CLK3和第四时钟信号CLK4的时钟周期T′均为H；在同一时刻，第三时钟信号CLK3信号的极性与所述第四时钟信号CLK4的极性相反，且第三时钟信号CLK3的有效脉冲的宽度为N*H，第四时钟信号CLK4的有效脉冲的宽度为H-N*H。

如此，通过设置第三时钟信号CLK3和第四时钟信号CLK4极性相反，且时钟周期T′均为H，使得经由第二D触发器23提供至第一与门22的第一输入端的信号的有效脉冲的宽度可以为H的整数倍；同时，将第三时钟信号CLK3的有效脉冲的宽度设置为N*H，第四时钟信号CLK的有效脉冲的宽度设置为H-N*H，使得在栅极驱动信号Gout的有效脉冲的宽度为M*H+N*H时，第一与门22输出的脉宽控制信号V_Con的有效脉冲的宽度可以为H的N倍，从而为栅极驱动信号Gout的有效脉冲中H的非整数倍的部分。

相应的，当第三时钟信号CLK3和第四时钟信号CLK4时钟周期T为H，且极性相反时，在一个时钟周期H内，第三时钟信号CLK3和第四时钟信号CLK4的有效脉冲的时间同样可以位于第一时钟信号CLK1的有效脉冲的时间之后，使得脉宽调制模块20输出的脉宽控制信号V_Con的有效脉冲可以位于下级移位信号V_Nexti的有效脉冲之后，从而在脉宽控制信号V_Con与下级移位信号V_Nexti叠加后，能够转换为有效脉冲宽度为M*H+N*H的信号。

可选的，当第三时钟信号CLK3和第四时钟信号CLK4时钟周期T′为H，且极性相反时，第三时钟信号CLK3的有效脉冲可以与第一时钟信号CLK1的有效脉冲的终止时刻为同一时刻，以保证脉宽控制信号V_Con的有效脉冲的起始时刻与下级移位信号V_Nexti的有效脉冲的终止时刻为同一时刻，使得由脉宽控制信号V_Con和下级移位信号V_Nexti叠加生成的栅极驱动信号Gout的有效脉冲为连续的，从而能够保证像素电路中发光元件能够在M*H+N*H时间内连续发光，有利于提高显示面板的显示亮度的准确性。

需要说明的是，采用图14示出的移位寄存电路01的结构，无论M是偶数还是奇数，当N*H＞0时，第三时钟信号CLK3和第四时钟信号CLK4的时钟周期均为H，图15示出了当M=2，即M为偶数，且N*H＞0时移位寄存电路的驱动时序图，在其它可选的实施例中，如图16，M=3，即M为奇数，且N*H＞0时，其具体工作过程与上述M为偶数时类似，具体可以参照上文描述，在此不再赘述。

相应的，对于图14示出的移位寄存电路01的结构，如图17或18所示，当N*H=0时，第三时钟信号CLK3和第四时钟信号CLK4同样为无效电平，使得脉宽控制电路20输出的脉宽控制信号V_Con能够为持续的无效电平，从而保证栅极驱动信号Gout的有效脉冲宽度为H的整数倍。

基于同一发明构思，本发明实施例还提供了一种硅基显示面板，包括本发明任一实施例提供的移位寄存电路，因此本发明实施例提供的硅基显示面板包括本发明任一实施例提供的移位寄存电路的技术特征，能够达到本发明任一实施例提供的移位寄存电路的有益效果，相同之处可参照上述对本发明实施例提供的移位寄存电路的描述，在此不再赘述。

可选的，图19是本发明实施例提供的一种硅基显示面板的结构示意图，参考图1和图19所示，硅基显示面板包括：阵列排布的多个像素电路P、移位寄存器101、第一时钟信号线L1、第二时钟信号线L2、第三时钟信号线L3、第四时钟信号线L4、启动信号线L5和多条栅极信号线S；像素电路P包括开关晶体管M1；位于同一行的像素电路P的开关晶体管M1的栅极与同一条栅极信号线S电连接。

移位寄存器101包括级联设置的多个上述任一实施例提供的移位寄存电路01；第一级移位寄存电路01的上级移位信号输入端IN与启动信号线L5电连接；第二级移位寄存电路01至最后一级移位寄存电路01的各级移位寄存电路01中，后一级移位寄存电路01的上级移位信号输入端IN与前一级移位寄存电路01的下级移位信号输出端Next电连接。各级移位寄存电路01的第一时钟端CK1与第一时钟信号线L1电连接，各级移位寄存电路01的第二时钟端CK2与第二时钟信号线L2电连接，各级移位寄存电路01的第三时钟端CK3与第三时钟信号线L3电连接，各级移位寄存电路01的第四时钟端CK4与第四时钟信号线L4电连接，各级移位寄存电路01的驱动信号输出端OUT分别与各条栅极信号线S电连接。

其中，硅基显示面板100以硅基为衬底，移位寄存电路01、多个像素电路P以及电连接于移位寄存电路01和各像素电路P之间的信号线均设置硅基衬底上。

示例性的，像素电路P的具体结构可参考图1所示，开关晶体管M1可以是指像素电路P用于控制发光元件D0的发光时长的晶体管。此时，第一级移位寄存电路01的上级移位信号输入端IN与传输启动信号的启动信号线S电连接，使得第一级移位寄存电路01能够在启动信号L5、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的共同作用下，输出有效脉冲宽度为M*H的下级移位信号V_Next1、以及有效脉冲宽度为M*H+N*H的栅极驱动信号Gout1至第一行像素电路P的开关晶体管M1，以使得第一行像素电路P中发光元件D0能够具有M*H+N*H的发光时长；第二级移位寄存电路01能够在其接收的第一级移位寄存电路01输出的下级移位信号V_Next1、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的共同作用下，输出有效脉冲宽度为M*H的下级移位信号V_Next2、以及有效脉冲宽度为M*H+N*H的栅极驱动信号Gout2至第二行像素电路P的开关晶体管M1，此时，相较于下级移位信号V_Next1，下级移位信号V_Next2的移位量为H，以及，相较于栅极驱动信号Gout1，栅极驱动信号Gout2的移位量同样为H，从而使得在第一行像素电路P中发光元件D0发光H时间后，第二行像素电路P开始发光，且第二行像素电路P的发光时长同样为M*H+N*H；第三级移位寄存电路01能够在其接收的第二级移位寄存电路01输出的下级移位信号V_Next2、第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的共同作用下，输出有效脉冲宽度为M*H的下级移位信号V_Next3、以及有效脉冲宽度为M*H+N*H的栅极驱动信号Gout3至第三行像素电路P的开关晶体管M1，此时，相较于下级移位信号V_Next2，下级移位信号V_Next3的移位量为H，以及，相较于栅极驱动信号Gout2，栅极驱动信号Gout3的移位量同样为H，从而使得在第二行像素电路P中发光元件D0发光H时间后，第三行像素电路P开始发光，且第三行像素电路P的发光时长同样为M*H+N*H；以此类推，各行像素电路P中发光元件D0的发光时间均可以M*H+N*H，且相邻行像素电路P的发光元件D0的发光起始时刻的时间相差H。如此，通过各级移位寄存电路01依次输出栅极驱动信号的有效脉冲，并使得栅极驱动信号的有效脉冲的脉宽为H的整数倍或非整数倍，在能够实现对各行像素电路P进行逐行扫描的同时，能够控制开关晶体管M1的导通时长为H的整数倍或非整数倍，从而能够根据硅基显示面板100的发光亮度需求，适应性调节像素电路P发光元件D0的发光时长，即调节栅极驱动信号的有效脉冲的脉宽，使得硅基显示面板100的调光操作灵活准确，提高亮度调节时的平滑度，使硅基显示面板适用于各种应用场景。

基于同一发明构思，本发明实施例还提供了一种显示装置，该显示装置包括本发明任一实施例提供的硅基显示面板，因此本发明实施例提供的显示装置包括本发明任一实施例提供的硅基显示面板的技术特征，能够达到本发明任一实施例提供的硅基显示面板的有益效果，相同之处可参照上述对本发明实施例提供的硅基显示面板的描述，在此不再赘述。

示例性的，图20是本发明实施例提供的一种显示装置的结构示意图，如图图20所示，该显示装置可以为近眼显示装置200。其中，近眼显示装置200可以为基于VR或AR的智能眼镜，能够在单眼或双眼视场中创建虚像，通过设置硅基显示面板和光学放大模组，向人眼渲染出光场信息，进而能够在人眼前创建虚拟场景。

注意，上述仅是本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (16)

1.一种移位寄存电路，应用于显示面板，其特征在于，所述显示面板包括阵列排布的多个像素电路，所述像素电路包括至少一个开关晶体管，所述移位寄存电路包括：锁存模块、脉宽控制模块、信号转换模块、信号输出模块、上级移位信号输入端、第一时钟端、第二时钟端、第三时钟端、第四时钟端、下级移位信号输出端和驱动信号输出端；

所述锁存模块分别与所述第一时钟端、所述第二时钟端、所述上级移位信号输入端和所述下级移位信号输出端电连接；所述锁存模块用于响应所述第一时钟端的第一时钟信号和所述第二时钟端的第二时钟信号，锁存所述上级移位信号，并通过所述下级移位信号输出端输出下级移位信号；

所述脉宽控制模块分别与所述下级移位信号输出端、所述第三时钟端、所述第四时钟端和所述信号转换模块电连接；所述脉宽控制模块用于响应所述下级移位信号、所述第三时钟端的第三时钟信号和所述第四时钟端的第四时钟信号，确定补偿信号的有效脉冲宽度，生成对应的脉宽控制信号；

所述信号转换模块还分别与所述下级移位信号输出端和所述信号输出模块电连接；所述信号转换模块用于响应所述下级移位信号和所述脉宽控制信号，控制向所述信号输出模块提供的栅极驱动信号的电压和有效脉冲的宽度；所述栅极驱动信号的有效脉冲的宽度为所述下级移位信号和所述脉宽控制信号叠加后的脉冲信号的宽度；

所述信号输出模块还与所述驱动信号输出端电连接；所述信号输出模块用于控制所述栅极驱动信号的极性，并通过所述驱动信号输出端输出所述栅极驱动信号至一行所述像素电路中所述开关晶体管的栅极。

2.根据权利要求1所述的移位寄存电路，其特征在于，所述栅极驱动信号的有效脉冲的宽度为M*H+N*H；其中，0≤N<1，M为正整数，H=1/(F*L)，F为所述显示面板的刷新频率，L为所述显示面板中所述像素电路的行数；

所述第一时钟信号和所述第二时钟信号的时钟周期均为H；所述第三时钟信号和/或所述第四时钟信号的有效脉冲的宽度为N*H；

在同一时刻，所述第一时钟信号与所述第二时钟信号的极性相反。

3.根据权利要求2所述的移位寄存电路，其特征在于，当N*H>0时，在所述第一时钟信号的一个时钟周期内，所述第三时钟信号或所述第四时钟信号的有效脉冲的时间位于所述第一时钟信号的有效脉冲的时间之后。

4.根据权利要求3所述的移位寄存电路，其特征在于，当N*H>0时，所述第三时钟信号和所述第四时钟信号的时钟周期为2H；所述第三时钟信号的一个时钟周期包括时长均为H的第一阶段和第二阶段，所述第三时钟信号的有效脉冲的时间位于所述第二阶段，所述第四时钟信号的有效脉冲的时间位于所述第一阶段。

5.根据权利要求4所述的移位寄存电路，其特征在于，在所述第一时钟信号的一个时钟周期内，所述第三时钟信号或所述第四时钟信号的有效脉冲起始时刻与所述第一时钟信号的有效脉冲的终止时刻为同一时刻。

6.根据权利要求2所述的移位寄存电路，其特征在于，当N*H等于0时，所述第三时钟信号和所述第四时钟信号均为无效电平。

7.根据权利要求2所述的移位寄存电路，其特征在于，所述锁存模块包括第一D触发器；

所述第一D触发器的输入端与所述上级移位信号输入端电连接，所述第一D触发器的控制端与所述第一时钟端电连接，所述第一D触发器的复位端与所述第二时钟端电连接，所述第一D触发器的输出端与所述下级移位信号输出端电连接。

8.根据权利要求7所述的移位寄存电路，其特征在于，所述第一D触发器包括第一锁存器和第二锁存器；

所述第一锁存器的输入端与所述上级移位信号输入端电连接，所述第一锁存器的使能端与所述第一时钟端电连接，所述第一锁存器的输出端与所述第二锁存器的输入端电连接；

所述第二锁存器的使能端与所述第二时钟端电连接，所述第二锁存器的输出端与所述下级移位信号输出端电连接。

9.根据权利要求2所述的移位寄存电路，其特征在于，所述脉宽控制模块包括第三锁存器和第一与门；

所述第三锁存器的输入端与所述下级移位信号输出端电连接，所述第三锁存器的使能端与所述第三时钟端电连接，所述第三锁存器的输出端与所述第一与门的第一输入端电连接；

所述第一与门的第二输入端与所述第四时钟端电连接，所述第一与门的输出端与所述信号转换模块电连接。

10.根据权利要求2所述的移位寄存电路，其特征在于，所述脉宽控制模块包括第二D触发器和第一与门；

所述第二D触发器的输入端与所述下级移位信号输出端电连接，所述第二D触发器的控制端与所述第三时钟端电连接，所述第二D触发器的复位端与所述第四时钟端电连接，所述第二D触发器的输出端与所述第一与门的第一输入端电连接；

所述第一与门的第二输入端与所述第三时钟端电连接；所述第一与门的输出端与所述信号转换模块电连接。

11.根据权利要求10所述的移位寄存电路，其特征在于，所述第二D触发器包括第三锁存器和第四锁存器；

所述第三锁存器的输入端与所述下级移位信号输出端电连接，所述第三锁存器的使能端与所述第三时钟端电连接，所述第三锁存器的输出端与所述第四锁存器的输入端电连接；

所述第四锁存器的使能端与所述第四时钟端电连接，所述第四锁存器的输出端与所述第一与门的第一输入端电连接。

12.根据权利要求11所述的移位寄存电路，其特征在于，当N*H>0时，所述第三时钟信号和所述第四时钟信号的时钟周期均为H；

在同一时刻，所述第三时钟信号的极性与所述第四时钟信号的极性相反，且所述第三时钟信号的有效脉冲的宽度为N*H，所述第四时钟信号的有效脉冲的宽度为H-N*H。

13.根据权利要求1所述的移位寄存电路，其特征在于，所述信号转换模块包括第一或非门和电平转换器；

所述第一或非门的第一输入端与所述脉宽控制模块电连接，所述第一或非门的第二输入端与所述下级移位信号输出端电连接，所述第一或非门的输出端与所述电平转换器的输入端电连接；所述电平转换器的输出端与所述信号输出模块电连接。

14.根据权利要求1所述的移位寄存电路，其特征在于，所述信号输出模块包括串联连接于所述驱动信号输出端与所述信号转换模块之间的至少一个缓冲器。

15.一种硅基显示面板，其特征在于，包括：阵列排布的多个像素电路、移位寄存器、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线、启动信号线和多条栅极信号线；

所述像素电路包括开关晶体管；位于同一行的所述像素电路的所述开关晶体管的栅极与同一条所述栅极信号线电连接；

所述移位寄存器包括级联设置的多个如权利要求1-14任一项所述移位寄存电路；第一级所述移位寄存电路的上级移位信号输入端与所述启动信号线电连接；第二级所述移位寄存电路至最后一级所述移位寄存电路的各级所述移位寄存电路中，后一级所述移位寄存电路的上级移位信号输入端与前一级所述移位寄存电路的下级移位信号输出端电连接；

各级所述移位寄存电路的第一时钟端与所述第一时钟信号线电连接，各级所述移位寄存电路的第二时钟端与所述第二时钟信号线电连接，各级所述移位寄存电路的第三时钟端与所述第三时钟信号线电连接，各级所述移位寄存电路的第四时钟端与所述第四时钟信号线电连接，各级所述移位寄存电路的驱动信号输出端分别与各条所述栅极信号线电连接。

16.一种显示装置，其特征在于，包括：权利要求15所述的硅基显示面板。