JP7351855B2

JP7351855B2 - シフトレジスタユニット、駆動回路、表示装置及び駆動方法

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Publication number: JP7351855B2
Application number: JP2020563443A
Authority: JP
Inventors: ツァンヂォン
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2019-03-22
Filing date: 2019-03-22
Publication date: 2023-09-27
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Description

本開示の実施例は、シフトレジスタユニット、駆動回路、表示装置及び駆動方法に関する。

表示技術分野では、表示画面の品質を改善し、ユーザー体験を向上させるために、高いＰＰＩ（ＰｉｘｅｌｓＰｅｒＩｎｃｈ、インチ毎の画素数）及び狭いフレームの実現が徐々に研究の方向性になっている。近年、アモルファスシリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスの継続的な改善により、駆動回路を薄膜トランジスタアレイ基板に直接集積してＧＯＡ（ＧａｔｅｄｒｉｖｅｒＯｎＡｒｒａｙ）を構成して表示パネルを駆動することができる。ＧＯＡ技術は、表示パネルの狭いフレームの設計の達成に寄与し、表示パネルの生産コストを削減することができる。

本開示の少なくとも１つの実施例は、第１入力回路と、第２入力回路と、出力回路と、第１制御回路と、第２制御回路とを含むシフトレジスタユニットを提供する。前記第１入力回路は、第１ノードに電気的に接続され、第１クロック信号の制御下で入力信号を前記第１ノードに伝送するように構成され、前記第２入力回路は、前記第１ノード及び第２ノードに電気的に接続され、前記第１ノードのレベル又は前記第１クロック信号の制御下で、前記第２ノードのレベルを制御するように構成され、前記第１制御回路は、前記第２ノード及び第３ノードに電気的に接続され、前記第２ノードのレベル及び第２クロック信号の制御下で、前記第３ノードのレベルを制御するように構成され、前記出力回路は、前記第３ノード及び出力端に電気的に接続され、前記第３ノードのレベルの制御下で、出力信号を前記出力端に出力するように構成され、前記第２制御回路は、前記第１ノード及び前記第３ノードに電気的に接続され、前記第１ノードのレベルの制御下で、前記第３ノードのレベルを制御するように構成される。

例えば、本開示の一実施例に係わるシフトレジスタユニットは、前記第１ノード及び前記出力端に電気的に接続され、前記第１ノードのレベルの制御下で、前記出力端をリセットするように構成される出力リセット回路をさらに含む。

例えば、本開示の一実施例に係わるシフトレジスタユニットは、前記第１ノードに電気的に接続され、前記第１ノードのレベルの制御下で、前記第１ノードのレベルをカップリングして調整するように構成される第３制御回路をさらに含む。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記第１入力回路は、第１トランジスタを含み、前記第１トランジスタのゲートは前記第１クロック信号を受信するように構成され、前記第１トランジスタの第１電極は前記入力信号を受信するように構成され、前記第１トランジスタの第２電極は前記第１ノードに電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記第２入力回路は、第２トランジスタと第３トランジスタとを含み、前記第２トランジスタのゲートは前記第１ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第１クロック信号を受信するように構成され、前記第２トランジスタの第２電極は前記第２ノードに電気的に接続され、前記第３トランジスタのゲートは前記第１クロック信号を受信するように構成され、前記第３トランジスタの第１電極は第１低電圧を受信するように構成され、前記第３トランジスタの第２電極は前記第２ノードに電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記第１制御回路は、第４トランジスタと、第５トランジスタと、第１コンデンサとを含み、前記第４トランジスタのゲートは前記第２ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第２クロック信号を受信するように構成され、前記第４トランジスタの第２電極は第４ノードに電気的に接続され、前記第５トランジスタのゲートは前記第２クロック信号を受信するように構成され、前記第５トランジスタの第１電極は前記第４ノードに電気的に接続され、前記第５トランジスタの第２電極は前記第３ノードに電気的に接続され、前記第１コンデンサの第１電極は前記第２ノードに電気的に接続され、前記第１コンデンサの第２電極は前記第４ノードに電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記第２制御回路は、第６トランジスタを含み、前記第６トランジスタのゲートは前記第１ノードに電気的に接続され、前記第６トランジスタの第１電極は第１高電圧を受信するように構成され、前記第６トランジスタの第２電極は前記第３ノードに電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記出力回路は、第７トランジスタと第２コンデンサとを含み、前記第７トランジスタのゲートは前記第３ノードに電気的に接続され、前記第７トランジスタの第１電極は第２高電圧を受信するように構成され、前記第７トランジスタの第２電極は前記出力端に電気的に接続され、前記第２コンデンサの第１電極は前記第３ノードに電気的に接続され、前記第２コンデンサの第２電極は前記第７トランジスタの第１電極に電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記出力リセット回路は、第８トランジスタを含み、前記第８トランジスタのゲートは前記第１ノードに電気的に接続され、前記第８トランジスタの第１電極は第２低電圧を受信するように構成され、前記第８トランジスタの第２電極は前記出力端に電気的に接続される。

例えば、本開示の一実施例に係わるシフトレジスタユニットでは、前記第３制御回路は、第９トランジスタと第３コンデンサとを含み、前記第９トランジスタのゲートは前記第１ノードに電気的に接続され、前記第９トランジスタの第１電極は前記第２クロック信号を受信するように構成され、前記第９トランジスタの第２電極は前記第３コンデンサの第１電極に電気的に接続され、前記第３コンデンサの第２電極は前記第１ノードに電気的に接続される。

本開示の少なくとも１つの実施例は、カスケード接続される本開示の実施例に係わるいずれかのシフトレジスタユニットを複数含み、１段目のシフトレジスタユニット以外、他の各段のシフトレジスタユニットは１段前のシフトレジスタユニットの出力端に電気的に接続される駆動回路をさらに提供する。

例えば、本開示の一実施例に係わる駆動回路は、第１クロック信号線と、第２クロック信号線をさらに含む。２ｎ－１段目のシフトレジスタユニットは前記第１クロック信号線に電気的に接続されて前記第１クロック信号を受信し、２ｎ－１段目のシフトレジスタユニットは前記第２クロック信号線に電気的に接続されて前記第２クロック信号を受信し、２ｎ段目のシフトレジスタユニットが前記第２クロック信号線に電気的に接続されて前記第１クロック信号を受信し、２ｎ段目のシフトレジスタユニットが前記第１クロック信号線に電気的に接続されて前記第２クロック信号を受信し、ｎは、ゼロより大きい整数である。

本開示の少なくとも１つの実施例は、本開示の実施例に係わるいずれかの駆動回路を含む表示装置をさらに提供する。

例えば、本開示の一実施例に係わる表示装置は、アレイ状に配列される複数の画素ユニットをさらに含み、前記複数の画素ユニットのそれぞれは、データ書き込みサブ回路と、駆動サブ回路と、発光制御サブ回路とを含む画素回路を含み、前記駆動回路におけるｎ段目のシフトレジスタユニットの出力端はｎ行目の画素ユニットにおける画素回路の発光制御サブ回路中の制御端に電気的に接続され、ｎは、ゼロより大きい整数である。

本開示の少なくとも１つの実施例は、準備段階と、プルアップ段階と、高電位維持段階と、プルダウン段階と、低電位維持段階とを含むシフトレジスタユニットの駆動方法を提供する。前記準備段階では、前記第２クロック信号がローレベルからハイレベルに変わり、前記入力信号がローレベルからハイレベルに変わり、前記第１ノードのレベルがプルアップされるようにし、前記プルアップ段階では、前記第２クロック信号がハイレベルからローレベルに変わり、前記第３ノードのレベルがプルダウンされ、前記出力信号のレベルがプルアップされるようにし、前記高電位維持段階では、前記第２クロック信号がローレベルからハイレベルに変わり、前記第１ノードのレベルがハイレベルを維持し、前記出力信号のレベルがハイレベルを維持するようにし、前記入力信号のパルス幅を調整することで、前記出力信号のパルス幅を調整し、前記プルダウン段階では、前記第１クロック信号がハイレベルからローレベルに変わり、前記第１ノードのレベルがプルダウンされ、前記第３ノードのレベルがプルアップされ、前記出力信号のレベルがプルダウンされるようにし、前記低電位維持段階では、前記第１ノードのレベルがローレベルを維持し、前記第３ノードのレベルがハイレベルを維持し、前記出力信号のレベルがローレベルを維持するようにする。例えば、本開示の一実施例に係わる駆動方法では、前記入力信号のパルス幅を調整することで、前記出力信号のパルス幅を調整することは、前記出力信号のパルス幅が大きくなる必要がある場合、前記入力信号のハイレベルを前記第１クロック信号の次の周期のうち、ハイレベルである段階まで維持し、それにより、前記出力信号のパルス幅を１つの前記第１クロック信号の周期だけ遅延させることを含む。

例えば、本開示の一実施例に係わる駆動方法では、前記第１クロック信号と前記第２クロック信号のデューティサイクルがいずれも５０％より大きい。

本開示の実施例の技術案をさらに明確に説明するために、以下、実施例の図面について簡単に説明する。明言するまでもないが、下記に記載の図面は、本開示の一部の実施例に関するものに過ぎず、本開示を制限するものではない。

画素回路の回路模式図である。図１に示す画素回路の作動時に対応する信号シーケンス図である。本開示の一部の実施例に係わるシフトレジスタユニットの模式的なブロック図である。本開示の一部の実施例に係わる他のシフトレジスタユニットの模式的なブロック図である。本開示の一部の実施例に係わる更なる他のシフトレジスタユニットの模式的なブロック図である。図３に示すシフトレジスタユニットの実装例の回路模式図である。図４に示すシフトレジスタユニットの実装例の回路模式図である。図５に示すシフトレジスタユニットの実装例の回路模式図である。本開示の一部の実施例に係わるシフトレジスタユニットの回路模式図である。図８に示すシフトレジスタユニットの作動時に対応する信号シーケンス図である。本開示の一部の実施例に係わる駆動回路の模式図である。本開示の一部の実施例に係わる表示装置の模式的なブロック図である。

本開示の目的、技術案及び利点をさらに明確に説明するために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術案について明確かつ完全に説明する。明らかなように、記載される実施例は、本開示の一部の実施例であり、全ての実施例ではない。当業者が記載される本開示の実施例に基づいて創造的な労働をせずに取得する他の実施例は、いずれも本開示の保護範囲に含まれる。

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する一般的な意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「１つ」や「１」、「当該」などの類似する語も数量制限ではなく、少なくとも１つが存在することを示すものである。「含む」や「具備する」などの類似する語は、この語の前に出現した素子や物、及びそれらの均等物を含むことを意味するが、他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。

表示パネル技術では、低いコスト及び狭いフレームを達成するために、ＧＯＡ（ＧａｔｅｄｒｉｖｅｒＯｎＡｒｒａｙ）技術を用いることができ、すなわち、駆動回路を薄膜トランジスタプロセスにより表示パネルに集積することで、狭いフレーム及びコスト削減などの長所を達成できる。

図１は、表示装置用の画素回路の回路模式図であり、該表示装置は、アレイ状に配列される複数の画素ユニットを含み、画素ユニットのそれぞれは、図１に示す画素回路を含む。図１に示すように、該画素回路は、データ書き込みサブ回路１１と、駆動サブ回路１２と、発光制御サブ回路１３と、スイッチングサブ回路１４と、初期化サブ回路１６と、発光素子ＥＬと、補償サブ回路１５とを含む。

例えば、データ書き込みサブ回路１１は、第１走査信号ＳＮ［ｎ］に応答して駆動サブ回路１２にデータ信号ＶＤＡＴＡｍを書き込むように構成され、駆動サブ回路１２は、発光素子ＥＬの発光を駆動する駆動電流を制御するように構成され、発光制御サブ回路１３は、発光制御信号ＥＭＩ［ｎ］に応答して、駆動サブ回路１２により提供される駆動電流を発光素子ＥＬに伝送するように構成され、発光素子ＥＬは、駆動電流に応答して、対応する強度の光を発光するように構成され、補償サブ回路１５は、データ書き込みサブ回路１１により書き込まれるデータ信号を格納するとともに、第１走査信号ＳＮ［ｎ］に応答して駆動サブ回路１２を補償するように構成され、スイッチングサブ回路１４は、発光制御信号ＥＭＩ［ｎ］に応答して駆動サブ回路１２に第１の電源電圧ＶＤＤを提供するように構成され、初期化サブ回路１６は、第２走査信号ＳＮ［ｎ－１］に応答して駆動サブ回路１２及び補償サブ回路１５を初期化するように構成される。

例えば、第１走査信号ＳＮ［ｎ］を提供するゲートラインは、ｎ行目の画素ユニットの画素回路のデータ書き込みサブ回路１１及び補償サブ回路１５に電気的に接続され、第２走査信号ＳＮ［ｎ－１］を提供するゲートラインは、ｎ－１行目の画素ユニットの画素回路のデータ書き込みサブ回路１１及び補償サブ回路１５に電気的に接続され、さらにｎ行目の画素ユニットの画素回路の初期化サブ回路１６に電気的に接続されてもよい。

図１に示すように、データ書き込みサブ回路１１はデータ書き込みトランジスタＭ１１として実装されてもよく、駆動サブ回路１２は駆動トランジスタＭ１２として実装されてもよく、発光制御サブ回路１３は発光制御トランジスタＭ１３として実装されてもよく、補償サブ回路１５は補償トランジスタＭ１５及び格納コンデンサＣ１１として実装されてもよく、スイッチングサブ回路１４はスイッチングトランジスタＭ１４として実装されてもよく、初期化サブ回路１６が初期化トランジスタＭ１６として実装されてもよい。なお、図１に示す各トランジスタは、いずれもＰ型トランジスタである。

以下、図２に示す制御信号のシーケンス図を参照しながら、図１に示す画素回路１０の作動原理について説明する。例えば、当該画素回路１０の作動原理は、以下の段階を含む。

初期化段階１では、第２走査信号ＳＮ［ｎ－１］がローレベルであり、第１走査信号ＳＮ［ｎ］及び発光制御信号ＥＭＩ［ｎ］がハイレベルである。例えば、データ書き込みトランジスタＭ１１及び補償トランジスタＭ１５が第１走査信号ＳＮ［ｎ］のハイレベルによりオフにされ、発光制御トランジスタＭ１３及びスイッチングトランジスタＭ１４が発光制御信号ＥＭＩ［ｎ］のハイレベルによりオフにされ、初期化トランジスタＭ１６が第２走査信号ＳＮ［ｎ－１］のローレベルによりオンにされることにより、制御ノードＣＮが初期電圧端Ｖｉｎｉｔに電気的に接続されて初期電圧を受信し、したがって、初期化段階では、格納コンデンサＣ１１に格納されたデータ信号及び駆動トランジスタＭ１２のゲート電圧を初期化することができる。

プログラミング段階２では、第２走査信号ＳＮ［ｎ－１］がハイレベルであり、第１走査信号ＳＮ［ｎ］がローレベルであり、発光制御信号ＥＭＩ［ｎ］がハイレベルである。例えば、初期化トランジスタＭ１６が第２走査信号ＳＮ［ｎ－１］のハイレベルによりオフにされ、発光制御トランジスタＭ１３及びスイッチングトランジスタＭ１４が発光制御信号ＥＭＩ［ｎ］のハイレベルによりオフにされ、データ書き込みトランジスタＭ１１及び補償トランジスタＭ１５が第１走査信号ＳＮ［ｎ］のローレベルによりオンにされることにより、データ信号ＶＤＡＴＡｍがデータ書き込みトランジスタＭ１１、駆動トランジスタＭ１２及び補償トランジスタＭ１５を介して駆動トランジスタＭ１２のゲートに対して充電する。駆動トランジスタＭ１２自体の特性に基づき、駆動トランジスタＭ１２のゲートの電圧がＶＤＡＴＡｍ－Ｖｔｈに充電される場合（Ｖｔｈが駆動トランジスタＭ１２の閾値電圧である）、駆動トランジスタＭ１２がオフにされ、充電過程が終了する。

発光段階３では、第２走査信号ＳＮ［ｎ－１］及び第１走査信号ＳＮ［ｎ］がハイレベルであり、発光制御信号ＥＭＩ［ｎ］がローレベルである。初期化トランジスタＭ１６は第２走査信号ＳＮ［ｎ－１］のハイレベルによりオフにされ、データ書き込みトランジスタＭ１１及び補償トランジスタＭ１５は第１走査信号ＳＮ［ｎ］のハイレベルによりオフにされ、発光制御トランジスタＭ１３及びスイッチングトランジスタＭ１４が発光制御信号ＥＭＩ［ｎ］のローレベルによりオンにされる。この場合、トランジスタＭ１２を介して、駆動トランジスタＭ１２のゲートに印加される電圧信号ＶＤＡＴＡｍ－Ｖｔｈに応答して生成される駆動電流を発光素子ＥＬに提供することで、発光素子ＥＬを発光させる。

例えば、ＯＬＥＤ表示パネルにはアレイ状に配列される複数の画素ユニットが設けられ、画素ユニットのそれぞれには画素回路が設けられ、当該画素回路は、例えば、図１に示す画素回路を用いてもよい。ＯＬＥＤ表示パネルを駆動して表示動作を行わせるために、走査信号（例えば第１走査信号又は第２走査信号）を提供するゲート駆動回路を必要とするとともに、発光制御信号ＥＭＩ［ｎ］を提供するための発光制御回路も必要とする。例えば、ゲート駆動回路と同様に、発光制御回路は、ＧＯＡ技術で上記表示パネルに集積されてもよい。例えば、当該発光制御回路は、表示パネルにおける複数行の画素ユニットに１対１で電気的に接続された、カスケード接続される複数のシフトレジスタユニットを含んでもよく、例えば、ｎ段目のシフトレジスタユニットの出力信号が発光制御信号としてｎ行目の画素ユニットに提供されて、ｎ行目の画素ユニットにおける画素回路を発光するよう制御することができる。例えば、発光制御信号がアクティブレベルにある時間を制御することで、画素ユニットの発光輝度を制御することができる。

高いＰＰＩ及び狭いフレームを達成するには、表示パネルのうち上記発光制御回路が占める面積を減らす必要があり、したがって、発光制御回路（すなわちシフトレジスタユニット）の回路構造を簡略化する必要がある。

本開示の少なくとも１つの実施例は、第１入力回路と、第２入力回路と、出力回路と、第１制御回路と、第２制御回路とを含むシフトレジスタユニットを提供する。第１入力回路は、第１ノードに電気的に接続され、第１クロック信号の制御下で入力信号を第１ノードに伝送するように構成され、第２入力回路は、第１ノード及び第２ノードに電気的に接続され、第１ノードのレベル又は第１クロック信号の制御下で、第２ノードのレベルを制御するように構成され、第１制御回路は、第２ノード及び第３ノードに電気的に接続され、第２ノードのレベル及び第２クロック信号の制御下で、第３ノードのレベルを制御するように構成され、出力回路は、第３ノード及び出力端に電気的に接続され、第３ノードのレベルの制御下で、出力信号を出力端に出力するように構成され、第２制御回路は、第１ノード及び第３ノードに電気的に接続され、第１ノードのレベルの制御下で、第３ノードのレベルを制御するように構成される。

本開示の少なくとも１つの実施例は、上記シフトレジスタユニットに対応する駆動回路、表示装置及び駆動方法をさらに提供する。

本開示の一部の実施例に係わるシフトレジスタユニット、駆動回路、表示装置及び駆動方法は、回路構造を簡略化することができ、それにより、狭いフレーム及びコスト削減を達成することができる。また、一部の実施例に係わるシフトレジスタユニットの出力信号のパルス幅を調整することができる。

以下、図面を参照しながら、本開示の実施例及びその例について詳細に説明する。

本開示の一部の実施例は、シフトレジスタユニット１００を提供し、図３に示すように、当該シフトレジスタユニット１００は、第１入力回路１１０と、第２入力回路１２０と、出力回路１３０と、第１制御回路１４０と、第２制御回路１５０とを含む。複数のシフトレジスタユニット１００は、表示装置、例えばＯＬＥＤ表示パネルを駆動するように、カスケード接続されて駆動回路を構成してもよい。

当該第１入力回路１１０は、第１ノードＮ１に電気的に接続され、第１クロック信号ＣＫ１の制御下で入力信号ＩＮを第１ノードＮ１に伝送するように構成される。例えば、第１入力回路１１０は、第１クロック信号ＣＫ１及び入力信号ＩＮを受信するように構成されて、第１入力回路１１０が第１クロック信号ＣＫ１の制御下でオンになる場合、受信した入力信号ＩＮを第１ノードＮ１に伝送することができる。例えば、複数のシフトレジスタユニット１００がカスケード接続されて駆動回路を構成する場合、本段のシフトレジスタユニットは、他の段のシフトレジスタユニットの出力信号を本段の入力信号ＩＮとして受信することができる。

当該第２入力回路１２０は、第１ノードＮ１及び第２ノードＮ２に電気的に接続され、第１ノードＮ１のレベル又は第１クロック信号ＣＫ１の制御下で、第２ノードＮ２のレベルを制御するように構成される。例えば、第２入力回路１２０は、第１クロック信号ＣＫ１を受信し、第２入力回路１２０が第１ノードＮ１のレベルの制御下でオンになる場合、第１クロック信号ＣＫ１を第２ノードＮ２に伝送することで、第２ノードＮ２のレベルを制御することができるように構成される。また例えば、第２入力回路１２０は、さらに、第１低電圧ＶＧＬ１を受信し、第２入力回路１２０が第１クロック信号ＣＫ１の制御下でオンになる場合、第２ノードＮ２を第１低電圧ＶＧＬ１に電気的に接続することで、第２ノードＮ２のレベルを制御することができるように構成される。

なお、第１低電圧ＶＧＬ１は、例えば直流ローレベルであってもよく、以下の各実施例でも同様であるので、詳細な説明が省略される。

当該第１制御回路１４０は、第２ノードＮ２及び第３ノードＮ３に電気的に接続され、第２ノードＮ２のレベル及び第２クロック信号ＣＫ２の制御下で、第３ノードＮ３のレベルを制御するように構成される。例えば、第１制御回路１４０は、第２クロック信号ＣＫ２を受信し、第１制御回路１４０が第２ノードＮ２のレベル及び第２クロック信号ＣＫ２の制御下でオンになる場合、第２クロック信号ＣＫ２を第３ノードＮ３に伝送することで、第３ノードＮ３のレベルを制御することができるように構成される。

当該出力回路１３０は、第３ノードＮ３及び出力端ＯＵＴに電気的に接続され、第３ノードＮ３のレベルの制御下で、出力信号を出力端ＯＵＴに出力するように構成される。例えば、出力回路１３０は、第２高電圧ＶＧＨ２を受信し、出力回路１３０が第３ノードＮ３のレベルの制御下でオンになる場合、第２高電圧ＶＧＨ２を出力信号として出力端ＯＵＴに出力することができるように構成される。

なお、第２高電圧ＶＧＨ２は、例えば直流ハイレベルであってもよく、以下の各実施例でも同様であるので、詳細な説明が省略される。

当該第２制御回路１５０は、第１ノードＮ１及び第３ノードＮ３に電気的に接続され、第１ノードＮ１のレベルの制御下で、第３ノードＮ３のレベルを制御するように構成される。例えば、第２制御回路１５０は、第１高電圧ＶＧＨ１を受信し、第２制御回路１５０が第１ノードＮ１のレベルの制御下でオンになる場合、第１高電圧ＶＧＨ１を第３ノードＮ３に伝送することで、第３ノードＮ３のレベルを制御することができるように構成される。

なお、第１高電圧ＶＧＨ１は、例えば直流ハイレベルであってもよく、以下の各実施例でも同様であるので、詳細な説明が省略される。

本開示の一部の実施例に係わるシフトレジスタユニットの出力信号は、発光制御信号として表示装置の画素ユニットに提供されて、画素ユニットにおける画素回路を発光するように制御してもよい。例えば、さらに、本開示の一部の実施例に係わるシフトレジスタユニットは、入力信号ＩＮを調整して出力信号のパルス幅を調整することで、画素ユニットの発光輝度を制御してもよい。以下、如何に出力信号のパルス幅を調整するかについて説明し、ここで詳細な説明が省略される。

図３に示すように、本開示の一部の実施例に係わるシフトレジスタユニット１００は、出力リセット回路１６０をさらに含む。当該出力リセット回路１６０は、第１ノードＮ１及び出力端ＯＵＴに電気的に接続され、第１ノードＮ１のレベルの制御下で、出力端ＯＵＴをリセットするように構成される。例えば、出力リセット回路１６０は、第２低電圧ＶＧＬ２を受信し、出力リセット回路１６０が第１ノードＮ１のレベルの制御下でオンになる場合、第２低電圧ＶＧＬ２を出力端ＯＵＴに伝送することができ、すなわち、ローレベルの第２低電圧ＶＧＬ２が出力端ＯＵＴのレベルをプルダウンすることができる。これにより、出力端ＯＵＴに対するリセット動作を達成する。

なお、第２低電圧ＶＧＬ２は、例えば直流ローレベルであってもよく、以下の各実施例でも同様であるので、詳細な説明が省略される。

図４に示すように、本開示の一部の実施例に係わるシフトレジスタユニット１００は、第３制御回路１７０をさらに含んでもよい。当該第３制御回路１７０は、第１ノードＮ１に電気的に接続され、第１ノードＮ１のレベルの制御下で、第１ノードＮ１のレベルをカップリングして調整するように構成される。例えば、第３制御回路１７０は、第２クロック信号ＣＫ２を受信するように構成される。例えば、第３制御回路１７０は、コンデンサを含んでもよく、第２クロック信号ＣＫ２が変わる場合、第２クロック信号ＣＫ２のレベルの変化値が該コンデンサにより第１ノードＮ１のレベルをカップリングして調整することができる。例えば、第２クロック信号ＣＫ２がハイレベルからローレベルに変わるとき、第３制御回路１７０により第１ノードＮ１のレベルをカップリングしてプルダウンして、第１ノードＮ１のレベルをより低くすることができる。これにより、出力リセット回路１６０が第１ノードＮ１のレベルの制御下で出力端ＯＵＴに対してうまくリセット動作を行うことができる。

本開示の一部の実施例に係わるシフトレジスタユニットでは、第３制御回路１７０を設けることで、第１ノードＮ１のレベルをカップリングしてプルダウンして、出力リセット回路１６０の駆動リセット能力を向上させることができる。これにより、出力端ＯＵＴがハイレベルの出力を必要としない場合、閾値損失なしにローレベルを出力することができることで、表示パネルのコントラストを向上させ、表示パネルの表示効果を改善することができる。

なお、本開示の一部の実施例では、第１低電圧ＶＧＬ１と第２低電圧ＶＧＬ２とはいずれも直流ローレベルであり、例えば、第１低電圧ＶＧＬ１と第２低電圧ＶＧＬ２とのレベル値は、同じであってもよく、異なってもよ。第１高電圧ＶＧＨ１と第２高電圧ＶＧＨ２とはいずれも直流ハイレベルであり、例えば、第１高電圧ＶＧＨ１と第２高電圧ＶＧＨ２とのレベル値は、同じであってもよく、異なってもよい。

例えば、図５に示すように、本開示の一部の実施例に係わるシフトレジスタユニット１００では、第２入力回路１２０及び出力リセット回路１６０は、同一の第１電圧ＶＧＬを受信するように構成されてもよい。例えば、第１電圧ＶＧＬは、直流ローレベルである。出力回路１３０及び第２制御回路１５０は、同一の第２電圧ＶＧＨを受信するように構成されてもよい。例えば、第２電圧ＶＧＨは、直流ハイレベルである。なお、図５と図４の同一の部分については、上記実施例における対応する説明を参照でき、ここで詳細な説明が省略される。

本開示の一部の実施例では、図３に示すシフトレジスタユニット１００は、図６に示す回路構造として実装されてもよい。なお、図６に示すトランジスタは、いずれもＰ型トランジスタを例として説明され、Ｐ型トランジスタのアクティブレベルがローレベルであり、インアクティブレベルがハイレベルである。

なお、本開示の実施例における「アクティブレベル」とは、動作されるトランジスタをオンさせることができるレベルである一方、「インアクティブレベル」とは、動作されるトランジスタをオンさせることが不可能な（すなわち、当該トランジスタがオフにされる）レベルである。例えば、本開示の一部の実施例では、トランジスタがＰ型トランジスタである場合、アクティブレベルがローレベルであり、インアクティブレベルがハイレベルであり、インアクティブレベルがアクティブレベルより高い。トランジスタがＮ型トランジスタである場合、アクティブレベルがハイレベルであり、インアクティブレベルがローレベルであり、インアクティブレベルがアクティブレベルより低い。

なお、本開示の実施例では、ハイレベル及びローレベルは、相対的なものである。ハイレベルは、比較的高い電圧範囲であり（例えば、ハイレベルとしては、５Ｖ、１０Ｖ又は他の適切な電圧を用いることができる）、複数のハイレベルは、同じであってもよく、異なってもよい。同様に、ローレベルは、比較的低い電圧範囲であり（例えば、ローレベルとしては、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧を用いることができる）、複数のローレベルは、同じであってもよく、異なってもよい。例えば、ハイレベルの最小値がローレベルの最大値より大きい。

図６に示すように、第１入力回路１１０は、第１トランジスタＴ１として実装されてもよい。第１トランジスタＴ１のゲートは第１クロック信号ＣＫ１を受信するように構成され、第１トランジスタＴ１の第１電極は入力信号ＩＮを受信するように構成され、第１トランジスタの第２電極は第１ノードＮ１に電気的に接続される。例えば、第１クロック信号ＣＫ１がローレベルである場合、第１トランジスタＴ１がオンになることで、入力信号ＩＮを第１ノードＮ１に伝送できる。

図６に示すように、第２入力回路１２０は、第２トランジスタＴ２と、第３トランジスタＴ３とを含むように実装されてもよい。第２トランジスタＴ２のゲートは第１ノードＮ１に電気的に接続され、第２トランジスタＴ２の第１電極は第１クロック信号ＣＫ１を受信するように構成され、第２トランジスタＴ２の第２電極は第２ノードＮ２に電気的に接続される。例えば、第１ノードＮ１がローレベルである場合、第２トランジスタＴ２がオンになることで、第１クロック信号ＣＫ１を第２ノードＮ２に伝送できる。

第３トランジスタＴ３のゲートは第１クロック信号ＣＫ１を受信するように構成され、第３トランジスタＴ３の第１電極は第１低電圧ＶＧＬ１を受信するように構成され、第３トランジスタＴ３の第２電極は第２ノードＮ２に電気的に接続される。例えば、第１クロック信号ＣＫ１がローレベルである場合、第３トランジスタＴ３がオンになることで、第２ノードＮ２を第１低電圧ＶＧＬ１に電気的に接続させる。従って、第２ノードＮ２のレベルをプルダウンすることができる。第２トランジスタＴ２と第３トランジスタＴ３とが協力することにより、第２ノードＮ２のレベルを制御することで、第１制御回路１４０を制御することができる。

図６に示すように、第１制御回路１４０は、第４トランジスタＴ４と、第５トランジスタＴ５と、第１コンデンサＣ１とを含むように実装されてもよい。

第４トランジスタＴ４のゲートは第２ノードＮ２に電気的に接続され、第４トランジスタＴ４の第１電極は第２クロック信号ＣＫ２を受信するように構成され、第４トランジスタＴ４の第２電極は第４ノードＮ４に電気的に接続される。第５トランジスタＴ５のゲートは第２クロック信号ＣＫ２を受信するように構成され、第５トランジスタＴ５の第１電極は第４ノードＮ４に電気的に接続され、第５トランジスタＴ５の第２電極は第３ノードＮ３に電気的に接続される。第１コンデンサＣ１の第１電極は第２ノードＮ２に電気的に接続され、第１コンデンサＣ１の第２電極は第４ノードＮ４に電気的に接続される。

例えば、第２ノードＮ２のレベルがローレベルであり、第２クロック信号ＣＫ２がローレベルである場合、第４トランジスタＴ４及び第５トランジスタＴ５がいずれもオンになることで、第２クロック信号ＣＫ２を第３ノードＮ３に伝送できる。従って、第３ノードＮ３のレベルを制御することができる。本開示の実施例に係わるシフトレジスタユニット１００では、第１コンデンサＣ１は、第２ノードＮ２のレベルを格納するために用いられてもよい。

図６に示すように、第２制御回路１５０は、第６トランジスタＴ６として実装されてもよい。第６トランジスタＴ６のゲートは第１ノードＮ１に電気的に接続され、第６トランジスタＴ６の第１電極は第１高電圧ＶＧＨ１を受信するように構成され、第６トランジスタＴ６の第２電極は第３ノードＮ３に電気的に接続される。例えば、第１ノードＮ１のレベルがローレベルである場合、第６トランジスタＴ６がオンになることで、ハイレベルの第１高電圧ＶＧＨ１を第３ノードＮ３に伝送させる。従って、第３ノードＮ３のレベルをプルアップすることができる。

図６に示すように、出力回路１３０は、第７トランジスタＴ７と、第２コンデンサＣ２とを含むように実装されてもよい。第７トランジスタＴ７のゲートは第３ノードＮ３に電気的に接続され、第７トランジスタＴ７の第１電極は第２高電圧ＶＧＨ２を受信するように構成され、第７トランジスタＴ７の第２電極は出力端ＯＵＴに電気的に接続される。第２コンデンサＣ２の第１電極は第３ノードＮ３に電気的に接続され、第２コンデンサＣ２の第２電極は第７トランジスタＴ７の第１電極に電気的に接続され、つまり、第２コンデンサＣ２の第２電極は第２高電圧ＶＧＨ２を受信するように構成される。

例えば、第３ノードＮ３のレベルがローレベルである場合、第７トランジスタＴ７がオンになることによって、第７トランジスタＴ７が受信した第２高電圧ＶＧＨ２を出力信号として出力端ＯＵＴから出力することができる。例えば、画素回路における、例えば、発光制御トランジスタを制御するように、該出力信号を画素ユニットにおける画素回路に発光制御信号として提供することができる。本開示の実施例に係わるシフトレジスタユニット１００では、第２コンデンサＣ２は、第３ノードＮ３のレベルを格納するために用いられてもよい。

図６に示すように、出力リセット回路１６０は、第８トランジスタＴ８として実装されてもよい。第８トランジスタＴ８のゲートは第１ノードＮ１に電気的に接続され、第８トランジスタＴ８の第１電極は第２低電圧ＶＧＬ２を受信するように構成され、第８トランジスタＴ８の第２電極は出力端ＯＵＴに電気的に接続される。例えば、第１ノードＮ１のレベルがローレベルである場合、第８トランジスタＴ８がオンになることで、ローレベルの第２低電圧ＶＧＬ２が出力端ＯＵＴのレベルをプルダウンできるようになる。従って、出力端ＯＵＴに対するリセット動作を達成することができる。

本開示の一部の実施例では、図４に示すシフトレジスタユニット１００は、図７に示す回路構造として実装されてもよい。なお、図７に示すトランジスタは、いずれもＰ型トランジスタを例として説明され、Ｐ型トランジスタのアクティブレベルがローレベルであり、インアクティブレベルがハイレベルである。

図７に示すように、第３制御回路１７０は、第９トランジスタＴ９と、第３コンデンサＣ３とを含むように実装されてもよい。第９トランジスタＴ９のゲートは第１ノードＮ１に電気的に接続され、第９トランジスタＴ９の第１電極は第２クロック信号ＣＫ２を受信するように構成され、第９トランジスタＴ９の第２電極は第３コンデンサＣ３の第１電極に電気的に接続され、第３コンデンサＣ３の第２電極は第１ノードＮ１に電気的に接続される。

例えば、第１ノードＮ１がローレベルである場合、第９トランジスタＴ９がオンになり、このとき、第２クロック信号ＣＫ２がハイレベルからローレベルに変わると、すなわち第３コンデンサＣ３の第１電極がハイレベルからローレベルに変わると、コンデンサ自体の特性（コンデンサの二つの電極間の差の値が突然変化することない）に基づき、第３コンデンサＣ３の第１電極のレベル変化が第３コンデンサＣ３により第３コンデンサＣ３の第２電極のレベルをカップリングして調整することによって、第３コンデンサＣ３の第２電極である第１ノードＮ１のレベルをプルダウンする。

本開示の実施例に係わるシフトレジスタユニット１００では、第９トランジスタＴ９及び第３コンデンサＣ３を設けることで、第１ノードＮ１がローレベルである場合、第１ノードＮ１のレベルをさらにカップリングして調整し、第１ノードＮ１のレベルを元のローレベルからさらにプルダウンすることができる。従って、第８トランジスタＴ８をより十分にオンさせることができ（すなわち出力リセット回路１６０の駆動リセット能力を向上させる）、第８トランジスタＴ８がローレベルの第２低電圧ＶＧＬ２を出力端ＯＵＴに閾値損失なしに提供できるようになることによって、出力端ＯＵＴがハイレベルを出力する必要がない場合に閾値損失なしにローレベルを出力することができる。よって、表示パネルのコントラストを向上させ、表示パネルの表示効果を改善することができる。

なお、図７の他の部分については、図６に示す実施例における対応の説明を参照でき、ここで詳細な説明が省略される。

本開示の一部の実施例では、図５に示すシフトレジスタユニット１００は、図８に示す回路構造として実装されてもよい。なお、図８に示すトランジスタは、いずれもＰ型トランジスタを例として説明され、Ｐ型トランジスタのアクティブレベルはローレベルであり、インアクティブレベルはハイレベルである。

図８に示すように、第３トランジスタＴ３の第１電極は第１電圧ＶＧＬを受信するように構成され、第８トランジスタＴ８の第１電極は第１電圧ＶＧＬを受信するように構成され、第６トランジスタＴ６の第１電極は第２電圧ＶＧＨを受信するように構成され、第７トランジスタＴ７の第１電極は第２電圧ＶＧＨを受信するように構成される。なお、図８の他の部分については、図６及び図７に示す実施例における対応の説明を参照でき、ここで詳細な説明が省略される。

本開示の一部の実施例は、図９に示すシフトレジスタユニット１００をさらに提供し、他の実施例に係わるシフトレジスタユニットとの相違点は、図９に示すシフトレジスタユニットにおけるトランジスタがいずれもＮ型トランジスタを用いることである。以下、図９に示すシフトレジスタユニットと図８に示すシフトレジスタユニットとの相違点について説明する。

図９に示すように、第３トランジスタＴ３の第１電極は第２電圧ＶＧＨを受信するように構成され、第８トランジスタＴ８の第１電極は第２電圧ＶＧＨを受信するように構成され、第６トランジスタＴ６の第１電極は第１電圧ＶＧＬを受信するように構成され、第７トランジスタＴ７の第１電極は第１電圧ＶＧＬを受信するように構成される。なお、図９に示す実施例では、第３トランジスタＴ３と第８トランジスタＴ８とは、異なるハイレベル電圧を受信するように構成されてもよく、例えば一方が第１高電圧ＶＧＨ１を受信し、他方が第２高電圧ＶＧＨ２を受信してもよい。第６トランジスタＴ６と第７トランジスタＴ７とも、異なるローレベル電圧を受信するように構成されてもよく、例えば一方が第１低電圧ＶＧＬ１を受信し、他方が第２低電圧ＶＧＬ２を受信してもよい。

なお、本開示の実施例で用いられるトランジスタは、いずれも、薄膜トランジスタ又は電界効果トランジスタ、又は特性が同一であるその他のスイッチング素子であってもよい。本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは、構造上で対称的であってもよい。したがって、そのソース、ドレインは、構造的な相違点がなくてもよい。本開示の実施例では、トランジスタのゲート以外の二つの電極を区別するために、一方の極を第１電極、他方の極を第２電極として直接説明する。

以下、図１０に示す信号シーケンス図を参照しながら、図８に示すシフトレジスタユニット１００の作動原理について説明する。なお、図１０に示す各信号のレベル値は、いずれも例示的なものにすぎず、実際のレベル値を示すものではない。図１０に示す準備段階Ｐ１、プルアップ段階Ｐ２、高電位維持段階Ｐ３、プルダウン段階Ｐ４及び低電位維持段階Ｐ５では、図８に示すシフトレジスタユニット１００は、以下の動作を行う。

準備段階Ｐ１では、第２クロック信号ＣＫ２がローレベルからハイレベルに変わり、準備段階Ｐ１の前に第１ノードＮ１がローレベルであるので、第９トランジスタＴ９がオンになり、第２クロック信号ＣＫ２のレベル値変化が第３コンデンサＣ３により第１ノードＮ１にカップリングされることができる。したがって、準備段階Ｐ１が開始するとき、第１ノードＮ１のレベルがわずかに上昇する。次に、入力信号ＩＮがローレベルからハイレベルに変わり、第１クロック信号ＣＫ１がハイレベルからローレベルに変わり、第１トランジスタＴ１がローレベルの第１クロック信号ＣＫ１によりオンにされることで、ハイレベルの入力信号ＩＮを第１ノードＮ１に伝送し、第１ノードＮ１のレベルをハイレベルにさらにプルアップさせることができる。

なお、第３トランジスタＴ３がローレベルの第１クロック信号ＣＫ１によりオンにされ、第３トランジスタＴ３がローレベルの第１電圧ＶＧＬを第２ノードＮ２に伝送する。Ｐ型トランジスタＴ３が第１電圧ＶＧＬを伝送する場合、閾値損失があるため、第２ノードＮ２のレベルがＶ_ＧＬ＋｜Ｖｔｈ｜にプルダウンされ、ここで、Ｖ_ＧＬは第１電圧ＶＧＬのレベル値を示し、Ｖｔｈは第３トランジスタＴ３の閾値電圧を示す。第４トランジスタＴ４が第２ノードＮ２のローレベルによりオンにされ、第４トランジスタＴ４がハイレベルの第２クロック信号ＣＫ２を第４ノードＮ４に伝送する。例えば、第２クロック信号ＣＫ２のハイレベルがＶ_ＧＨである。したがって、第１コンデンサＣ１の二つの電極間の電位差をＶ_ＧＨ－Ｖ_ＧＬ－｜Ｖｔｈ｜にする。準備段階Ｐ１の最後の期間において、第１クロック信号ＣＫ１がローレベルからハイレベルに変わることによって、第１トランジスタＴ１及び第３トランジスタＴ３がオフにされる。

プルアップ段階Ｐ２では、第２クロック信号ＣＫ２がハイレベルからローレベルに変わり、第１クロック信号ＣＫ１がハイレベルである。第１コンデンサＣ１の格納作用により、第４トランジスタＴ４がオン状態を維持することで、第４ノードＮ４のレベルがローレベルの第２クロック信号ＣＫ２によりプルダウンされる。第１コンデンサＣ１の二つの電極間の電位差が突然変化することができないので、準備段階Ｐ１に比べて、プルアップ段階Ｐ２では、第２ノードＮ２のレベルがより低いレベルにカップリングしてプルダウンされることにより、第４トランジスタＴ４がより十分にオンにされる。また、第５トランジスタＴ５がローレベルの第２クロック信号ＣＫ２によりオンにされることで、ローレベルの第２クロック信号ＣＫ２が第３ノードＮ３のレベルをプルダウンすることができる。第７トランジスタＴ７が第３ノードＮ３のローレベルによりオンにされることで、第７トランジスタＴ７がハイレベルの第２電圧ＶＧＨを出力端ＯＵＴに出力することができ、すなわち出力端ＯＵＴのレベルが第２電圧ＶＧＨにプルアップされる。

高電位維持段階Ｐ３では、第２ノードＮ２がローレベルに維持されることで、第４トランジスタＴ４がオンを維持する。第２クロック信号ＣＫ２が変わる場合、この変化が第１コンデンサＣ１のカップリング作用により第２ノードＮ２に伝達されることで、高電位維持段階Ｐ３では、第２ノードＮ２のレベルが第２クロック信号ＣＫ２の変化とともに変わり、例えば第２クロック信号ＣＫ２がローレベルからハイレベルに変わるとき、第２ノードＮ２のレベルが高くなり、第２クロック信号ＣＫ２がハイレベルからローレベルに変わるとき、第２ノードＮ２のレベルが下がる。

さらに、高電位維持段階Ｐ３では、第１クロック信号ＣＫ１がローレベルである場合、入力信号ＩＮがハイレベルに維持され、このとき、第１トランジスタＴ１が第１クロック信号ＣＫ１のローレベルによりオンにされることで、第１ノードＮ１が変わらないようにハイレベルに維持される。なお、Ｐ３段階では、第１クロック信号ＣＫ１がローレベルである場合に入力信号ＩＮがハイレベルに維持されると、第１ノードＮ１がハイレベルに維持され、第８トランジスタＴ８がオフに維持されることにより、出力端ＯＵＴがプルダウンされないように高電位に維持される。なお、プルダウン段階Ｐ４の前に、入力信号ＩＮがハイレベルからローレベルに変わるようにする。

プルダウン段階Ｐ４では、第１クロック信号ＣＫ１がハイレベルからローレベルに変わる場合、入力信号ＩＮがローレベルであり、第１トランジスタＴ１がオンになり、ローレベルの入力信号ＩＮが第１ノードＮ１に伝送される。したがって、第１ノードＮ１のレベルがローレベルに下がる。第８トランジスタＴ８が第１ノードＮ１のローレベルによりオンにされることにより、出力端ＯＵＴから出力される出力信号がローレベルの第１電圧ＶＧＬによりプルダウンされる。また、第６トランジスタも第１ノードＮ１のローレベルによりオンにされることにより、第３ノードＮ３のレベルがハイレベルの第２電圧ＶＧＨによりプルアップされ、第７トランジスタＴ７がオフにされる。

また、プルダウン段階Ｐ４では、第９トランジスタＴ９が第１ノードＮ１のローレベルによりオンにされ、第２クロック信号ＣＫ２がハイレベルからローレベルに変わる場合、第３コンデンサＣ３のカップリング作用により、第１ノードＮ１のレベルがローレベルからさらにプルダウンされることにより、第８トランジスタＴ８がより十分にオンにされ、第８トランジスタＴ８がローレベルの第１電圧ＶＧＬを出力端ＯＵＴに閾値損失なしに提供することができる。これにより、出力端ＯＵＴがハイレベルを出力する必要がない場合、閾値損失なしにローレベルを出力することができることで、表示パネルのコントラストを向上させ、当該表示パネルの表示効果を改善することができる。

低電位維持段階Ｐ５では、入力信号ＩＮがローレベルに維持され、第１ノードＮ１がローレベルに維持され、第３ノードＮ３がハイレベルに維持されることにより、出力端ＯＵＴから出力される出力信号をローレベルに良好に維持させることができる。

また、低電位維持段階Ｐ５では、第９トランジスタＴ９及び第３コンデンサＣ３の作用により、第１ノードＮ１のレベルが第２クロック信号ＣＫ２の変化とともに変わり、例えば、第２クロック信号ＣＫ２がローレベルからハイレベルに変わる場合、第１ノードＮ１のレベルがわずかにプルアップされ（引き続き、ローレベルに維持される）、第２クロック信号ＣＫ２がハイレベルからローレベルに変わる場合、第１ノードＮ１のレベルがプルダウンされる。

なお、プルダウン段階Ｐ４及び低電位維持段階Ｐ５では、第２トランジスタＴ２も第１ノードＮ１のローレベルによりオンにされることで、第１クロック信号ＣＫ１を第２ノードＮ２に伝送することができる。従って、第２ノードＮ２のレベルが第１クロック信号ＣＫ１の変化とともに変わるようになり、例えば、第１クロック信号ＣＫ１がローレベルからハイレベルに変わる場合、第２ノードＮ２のレベルがハイレベルにプルアップされ、第１クロック信号ＣＫ１がハイレベルからローレベルに変わる場合、第２ノードＮ２のレベルがローレベルにプルダウンされる。

本開示の一部の実施例に係わるシフトレジスタユニットでは、第２トランジスタＴ２を設けることで、プルダウン段階Ｐ４及び低電位維持段階Ｐ５で、第２クロック信号ＣＫ２がローレベルであるとき、第４トランジスタＴ４がオフを維持することができる。従って、ローレベルの第２クロック信号ＣＫ２が第３ノードＮ３に伝送されることを回避でき、第３ノードＮ３のレベルがプルダウンされることを回避でき、さらに、第７トランジスタＴ７がオンにされて出力端ＯＵＴに出力異常が生じることを回避できる。

本開示の一部の実施例に係わるシフトレジスタユニットでは、第１制御回路１４０を設けることで、第３ノードＮ３のレベルをうまく制御できる。第１制御回路１４０は、例えば第４トランジスタＴ４と、第５トランジスタＴ５と、第１コンデンサＣ１とを含み、第１制御回路１４０は、２つのトランジスタ及び１つのコンデンサを用いることで、第３ノードＮ３のレベルを制御する機能を実現できる。従って、当該シフトレジスタユニットの回路構造を簡略化でき、トランジスタの数量を節約することができる。例えば、当該シフトレジスタユニットの出力端ＯＵＴが出力信号を提供する必要がある場合、第３ノードＮ３のレベルをプルアップされないようにローレベルに維持させる必要があり、このようにするこそ、第７トランジスタＴ７をより十分にオンさせることができる。従って、出力端ＯＵＴが出力信号を正常に提供できることを確保する。高電位維持段階Ｐ３では、第４トランジスタＴ４がオンになっても、第２クロック信号ＣＫ２がハイレベルである場合は、第５トランジスタＴ５が第２クロック信号ＣＫ２のハイレベルによりオフにされるので、第２クロック信号ＣＫ２のハイレベルは第４トランジスタＴ４及び第５トランジスタＴ５により第３ノードＮ３に対して影響を生じることができない。それにより、第３ノードＮ３をローレベルに維持させることができる。

例えば、図１０に示すように、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とのデューティサイクルがいずれも５０％より大きい。この方式を用いることにより、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２が同時にローレベルにならないようにすることができる。それにより、シフトレジスタユニットに出力異常が生じることを回避できる。例えば、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２がいずれもローレベルである場合、第１トランジスタＴ１及び第３トランジスタＴ３がオンになり、第２ノードＮ２がローレベルにプルダウンされ、第４トランジスタＴ４がオンになるとともに、第５トランジスタＴ５が第２クロック信号ＣＫ２のローレベルによりオンにされることで、第３ノードＮ３がローレベルにプルダウンされる。従って第７トランジスタがオンになる。この場合、入力信号ＩＮがローレベルであると、第１ノードＮ１がローレベルにプルダウンされることにより、第８トランジスタＴ８がオンになる。第７トランジスタＴ７及び第８トランジスタＴ８が同時にオンにされる場合、出力端ＯＵＴから出力される出力信号を確定できず、すなわち、出力異常が生じる。

本開示の一部の実施例では、入力信号ＩＮのパルス幅を調整することで、出力端ＯＵＴから出力される出力信号のパルス幅を調整することができる。例えば、一部の実施例では、図１０に示すように、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とのデューティサイクルがいずれも５０％より大きく、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２との周期が同じである。例えば、図１０に示すように、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２との周期がいずれも準備段階Ｐ１とプルアップ段階Ｐ２の持続時間の合計である。

例えば、図１０に示すように、出力端ＯＵＴから出力される出力信号のパルス幅はプルアップ段階Ｐ２と高電位維持段階Ｐ３の持続時間の合計である。例えば、高電位維持段階Ｐ３では、出力信号のパルス幅を大きくする必要がある場合、入力信号ＩＮのハイレベルを第１クロック信号ＣＫ１の次の周期のうち、ハイレベルである段階まで維持させることができる、このように、出力信号のパルス幅を１つの第１クロック信号ＣＫ１の周期だけ延長させることができる。例えば、出力端ＯＵＴにローレベルを出力させる必要がある場合、入力信号ＩＮをローレベルに調整し、この後のシーケンスで第１クロック信号ＣＫ１がローレベルとなるとき、出力端ＯＵＴから出力される出力信号がローレベルにプルダウンされることで、出力信号のパルス幅を調整することができる。

本開示の一部の実施例は、駆動回路１０をさらに提供し、図１１に示すように、当該駆動回路１０は、カスケード接続される複数のシフトレジスタユニット１００を含み、例えば、当該シフトレジスタユニット１００は、上記実施例に係わるいずれかのシフトレジスタユニットを用いることができる。該駆動回路１０は、薄膜トランジスタと同一の製造プロセスで表示装置のアレイ基板に直接集積されてもよい。なお、図１１におけるシフトレジスタユニット１００は、図８に示すシフトレジスタユニットを例として示すものである。

例えば、図１１に示すように、１段目のシフトレジスタユニット以外、他の各段のシフトレジスタユニットが１段前のシフトレジスタユニットの出力端ＯＵＴに電気的に接続されることで、１段前のシフトレジスタユニットの出力信号を本段のシフトレジスタユニットの入力信号ＩＮとすることができる。例えば、１段目のシフトレジスタユニットは、トリガー信号ＳＴＶが入力信号ＩＮとして受信されるように構成されてもよい。

例えば、本開示の一部の実施例に係わる駆動回路１０は、表示パネルにおける画素ユニットの画素回路を駆動するために用いられてもよく、例えば図１に示す画素回路を参照するが、本開示の実施例は、これについて限定しない。例えば、画素回路のそれぞれは、発光制御トランジスタを含み、同一行の画素ユニットにおける画素回路中の発光制御トランジスタの制御端（例えばゲート）が共通の発光制御線に電気的に接続される。図１１に示すように、１段目のシフトレジスタユニットの出力端ＯＵＴが１行目の画素ユニット用の発光制御線ＣＬ＜１＞に電気的に接続され、２段目のシフトレジスタユニットの出力端ＯＵＴが２行目の画素ユニット用の発光制御線ＣＬ＜２＞に電気的に接続され、Ｎ－１段目のシフトレジスタユニットの出力端ＯＵＴがＮ－１行目の画素ユニット用の発光制御線ＣＬ＜Ｎ－１＞に電気的に接続され、Ｎ段目のシフトレジスタユニットの出力端ＯＵＴがＮ行目の画素ユニット用の発光制御線ＣＬ＜Ｎ＞に電気的に接続され、駆動回路１０における各段のシフトレジスタユニット１００の出力信号が発光制御線を介して画素回路における発光制御トランジスタの制御端に伝送されることにより、発光制御トランジスタを制御することができる。例えば、シフトレジスタユニットの出力信号のパルス幅を調整することで、発光制御トランジスタがオンされる時間を制御でき、それにより、対応する画素ユニットの発光輝度を制御できる。

なお、本開示の実施例に係わる駆動回路は、表示パネルにおける画素回路を駆動するために用いられることに限られず、さらに、制御信号を必要とする他のいかなるシーンに用いられてもよく、本開示の実施例に係わる方法に基づいて、当該制御信号のパルス幅をさらに調整でき、それにより、様々なニーズを満たすことができる。

例えば、図１１に示すように、当該駆動回路１０は、第１クロック信号線ＣＬＫ１と、第２クロック信号線ＣＬＫ２とをさらに含んでもよく、第１クロック信号線ＣＬＫ１及び第２クロック信号線ＣＬＫ２は、例えばそれぞれシーケンスコントローラ（Ｔ－ｃｏｎ）に電気的に接続される。例えば、２ｎ－１段目のシフトレジスタユニットは、第１クロック信号線ＣＬＫ１に電気的に接続されて第１クロック信号ＣＫ１を受信し、２ｎ－１段目のシフトレジスタユニットは、第２クロック信号線ＣＬＫ２に電気的に接続されて第２クロック信号ＣＫ２を受信する。２ｎ段目のシフトレジスタユニットは、第２クロック信号線ＣＬＫ２に電気的に接続されて第１クロック信号ＣＫ１を受信し、２ｎ段目のシフトレジスタユニットは、第１クロック信号線ＣＬＫ１に電気的に接続されて第２クロック信号ＣＫ２を受信する。ここでｎは、ゼロより大きい整数である。

例えば、図１１に示すように、該駆動回路１０は、第１電圧信号線ＶＬ１と、第２電圧信号線ＶＬ２とをさらに含んでもよく、第１電圧信号線ＶＬ１及び第２電圧信号線ＶＬ２は、例えばそれぞれに電源管理回路に電気的に接続され、それぞれに第１電圧ＶＧＬ及び第２電圧ＶＧＨを受信する。例えば、第１電圧信号線ＶＬ１は、各段のシフトレジスタユニットに電気的に接続されて第１電圧ＶＧＬを提供する。第２電圧信号線ＶＬ２は、各段のシフトレジスタユニットに電気的に接続されて第２電圧ＶＧＨを提供する。なお、異なる例では、異なる構成によって、より多くの電圧信号線を用いてより多くの電圧信号を提供することができ、例えば、駆動回路１０におけるシフトレジスタユニット１００が第１低電圧ＶＧＬ１、第２低電圧ＶＧＬ２、第１高電圧ＶＧＨ１及び第２高電圧ＶＧＨ２を受信するように構成される場合、４種の電圧信号を提供するように、４本の電圧信号線を設ける必要がある。

本開示の実施例に係わる駆動回路１０の技術的効果については、上記実施例の、シフトレジスタユニット１００に関する対応の説明を参照でき、ここで詳細な説明が省略される。

本開示の少なくとも１つの実施例は、表示装置１をさらに提供し、図１２に示すように、当該表示装置１は、本開示の実施例に係わるいずれかの駆動回路１０を含む。

一部の実施例では、図１２に示すように、当該表示装置１は、アレイ状に配列される複数の画素ユニット２０をさらに含んでもよく、当該複数の画素ユニット２０は、画素アレイを構成し、党該複数の画素ユニット２０のそれぞれは、画素回路、例えば、図１に示す画素回路を含む。図１に示すように、１つの例では、当該画素回路は、データ書き込みサブ回路１１と、駆動サブ回路１２と、発光制御サブ回路１３とを含んでもよい。例えば、駆動回路１０におけるｎ段目のシフトレジスタユニットの出力端がｎ行目の画素ユニットにおける画素回路中の発光制御サブ回路の制御端に電気的に接続され、ｎは、ゼロより大きい整数である。例えば、当該表示装置１は、複数本の発光制御線ＣＬをさらに含んでもよく、駆動回路１０は該複数本の発光制御線ＣＬを介して画素回路の発光制御サブ回路の制御端（例えば発光制御トランジスタのゲート）に電気的に接続される。

例えば、図１２に示すように、当該表示装置１は、ゲート駆動回路３０とデータ駆動回路４０とをさらに含んでもよい。ゲート駆動回路３０は、ゲート走査信号を画素アレイに提供するために用いられ、例えば、ゲート駆動回路３０は、複数本のゲートラインＧＬを介してそれぞれ複数行の画素ユニットに電気的に接続される。データ駆動回路４０は、データ信号を画素アレイに提供するために用いられ、例えば、データ駆動回路４０は、複数本のデータ回線ＤＬを介して複数列の画素ユニットに電気的に接続される。

図１２に示す実施例では、ゲート駆動回路３０及び駆動回路１０は表示装置１の異なる側に設けられ、本開示の実施例は、これを含むがこれに限られない。例えば、ゲート駆動回路３０は、駆動回路１０とともに表示装置１の同一側に設けられてもよい。

なお、本実施例における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの、表示機能を有する任意の製品又は部材であってもよい。当該表示装置１は、表示パネルなどの他の一般的な部材とをさらに含んでもよく、本開示の実施例は、これらについて限定していない。

本開示の実施例に係わる表示装置１の技術的効果については、上記実施例の、シフトレジスタユニット１００及び駆動回路１０に関する対応する説明を参照でき、ここで詳細な説明が省略される。

本開示の少なくとも１つの実施例は、本開示の実施例に係わるいずれかのシフトレジスタユニット１００を駆動するための駆動方法をさらに提供し、当該駆動方法は、入力信号ＩＮのパルス幅を調整することで出力信号のパルス幅を調整することを含む。

例えば、本開示の実施例に係わる駆動方法では、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とのデューティサイクルがいずれも５０％より大きい。

なお、当該駆動方法に関する詳細な説明及び技術的効果については、本開示の実施例における、シフトレジスタユニット１００の作動原理に対する説明を参照でき、ここで詳細な説明が省略される。

以上は、本開示の具体的な実施形態にすぎず、本開示の保護範囲はこれに限定されず、本開示の保護範囲は、前記特許請求の範囲の保護範囲を基準とすべきである。

Claims

第１入力回路と、第２入力回路と、出力回路と、第１制御回路と、第２制御回路とを含み、
前記第１入力回路は、第１ノードに電気的に接続され、第１クロック信号の制御下で入力信号を前記第１ノードに伝送するように構成され、
前記第２入力回路は、前記第１ノード及び第２ノードに電気的に接続され、前記第１ノードのレベル又は前記第１クロック信号の制御下で、前記第２ノードのレベルを制御するように構成され、
前記第１制御回路は、前記第２ノード及び第３ノードに電気的に接続され、前記第２ノードのレベル及び第２クロック信号の制御下で、前記第３ノードのレベルを制御するように構成され、
前記出力回路は、前記第３ノード及び出力端に電気的に接続され、前記第３ノードのレベルの制御下で、出力信号を前記出力端に出力するように構成され、
前記第２制御回路は、前記第１ノード及び前記第３ノードに電気的に接続され、前記第１ノードのレベルの制御下で、前記第３ノードのレベルを制御するように構成され、
前記出力信号のパルス幅は、前記入力信号のパルス幅によって調整され、前記入力信号のレベルは、第１の時点に維持され、第１のクロック信号が実質的に第２のハイレベルから第２のローレベルにジャンプする場合、第２の時点において前記出力信号のハイレベルは、第１のハイレベルから第１のローレベルにジャンプを開始し、
前記入力信号は、前記第１の時点で第３のハイレベルから第３のローレベルにジャンプし、前記第１の時点は、前記第１のクロック信号の周期における前記第２のハイレベルの開始時刻と終了時刻の間にある、
シフトレジスタユニット。
前記第１制御回路は、第４トランジスタと、第５トランジスタと、第１コンデンサとを含み、
前記第４トランジスタのゲートは前記第２ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第２クロック信号を受信するように構成され、前記第４トランジスタの第２電極は第４ノードに電気的に接続され、
前記第５トランジスタのゲートは前記第２クロック信号を受信するように構成され、前記第５トランジスタの第１電極は前記第４ノードに電気的に接続され、前記第５トランジスタの第２電極は前記第３ノードに電気的に接続され、
前記第１コンデンサの第１電極は前記第２ノードに電気的に接続され、前記第１コンデンサの第２電極は前記第４ノードに電気的に接続される、
請求項１に記載のシフトレジスタユニット。
出力リセット回路をさらに含み、
前記出力リセット回路は、前記第１ノード及び前記出力端に電気的に接続され、前記第１ノードのレベルの制御下で、前記出力端をリセットするように構成される、
請求項１又は２に記載のシフトレジスタユニット。
第３制御回路をさらに含み、
前記第３制御回路は、前記第１ノードに電気的に接続され、前記第１ノードのレベルの制御下で、前記第１ノードのレベルをカップリングして調整するように構成される、
請求項３に記載のシフトレジスタユニット。
前記第１入力回路は、第１トランジスタを含み、
前記第１トランジスタのゲートは前記第１クロック信号を受信するように構成され、前記第１トランジスタの第１電極は前記入力信号を受信するように構成され、前記第１トランジスタの第２電極は前記第１ノードに電気的に接続される、
請求項１～４のいずれか１項に記載のシフトレジスタユニット。
前記第２入力回路は、第２トランジスタと、第３トランジスタとを含み、
前記第２トランジスタのゲートは前記第１ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第１クロック信号を受信するように構成され、前記第２トランジスタの第２電極は前記第２ノードに電気的に接続され、
前記第３トランジスタのゲートは前記第１クロック信号を受信するように構成され、前記第３トランジスタの第１電極は第１低電圧を受信するように構成され、前記第３トランジスタの第２電極は前記第２ノードに電気的に接続される、
請求項１～５のいずれか１項に記載のシフトレジスタユニット。
前記第２制御回路は、第６トランジスタを含み、
前記第６トランジスタのゲートは前記第１ノードに電気的に接続され、前記第６トランジスタの第１電極は第１高電圧を受信するように構成され、前記第６トランジスタの第２電極は前記第３ノードに電気的に接続される、
請求項１～６のいずれか１項に記載のシフトレジスタユニット。
前記出力回路は、第７トランジスタと、第２コンデンサとを含み、
前記第７トランジスタのゲートは前記第３ノードに電気的に接続され、前記第７トランジスタの第１電極は第２高電圧を受信するように構成され、前記第７トランジスタの第２電極は前記出力端に電気的に接続され、
前記第２コンデンサの第１電極は前記第３ノードに電気的に接続され、前記第２コンデンサの第２電極は前記第７トランジスタの第１電極に電気的に接続される、
請求項１～７のいずれか１項に記載のシフトレジスタユニット。
出力リセット回路は、第８トランジスタを含み、
前記第８トランジスタのゲートは前記第１ノードに電気的に接続され、前記第８トランジスタの第１電極は第２低電圧を受信するように構成され、前記第８トランジスタの第２電極は前記出力端に電気的に接続される、
請求項３～８のいずれか１項に記載のシフトレジスタユニット。
第３制御回路は、第９トランジスタと、第３コンデンサとを含み、
前記第９トランジスタのゲートは前記第１ノードに電気的に接続され、前記第９トランジスタの第１電極は前記第２クロック信号を受信するように構成され、前記第９トランジスタの第２電極は前記第３コンデンサの第１電極に電気的に接続され、前記第３コンデンサの第２電極は前記第１ノードに電気的に接続される、
請求項４～９のいずれか１項に記載のシフトレジスタユニット。
カスケード接続される、請求項１～１０のいずれか１項に記載のシフトレジスタユニットを複数含み、
１段目のシフトレジスタユニット以外、他の各段のシフトレジスタユニットの入力端は１段前のシフトレジスタユニットの出力端に電気的に接続される、
駆動回路。
第１クロック信号線と、第２クロック信号線とをさらに含み、
２ｎ－１段目のシフトレジスタユニットは、前記第１クロック信号線に電気的に接続されて前記第１クロック信号を受信し、２ｎ－１段目のシフトレジスタユニットは、前記第２クロック信号線に電気的に接続されて前記第２クロック信号を受信し、
２ｎ段目のシフトレジスタユニットは、前記第２クロック信号線に電気的に接続されて前記第１クロック信号を受信し、２ｎ段目のシフトレジスタユニットは、前記第１クロック信号線に電気的に接続されて前記第２クロック信号を受信し、
ｎは、ゼロより大きい整数である、
請求項１１に記載の駆動回路。
請求項１１又は１２に記載の駆動回路を含む、表示装置。
アレイ状に配列される複数の画素ユニットをさらに含み、前記複数の画素ユニットのそれぞれは、データ書き込みサブ回路と、駆動サブ回路と、発光制御サブ回路とを含む画素回路を含み、
前記駆動回路におけるｎ段目のシフトレジスタユニットの出力端はｎ行目の画素ユニットにおける画素回路中の発光制御サブ回路の制御端に電気的に接続され、
ｎは、ゼロより大きい整数である、
請求項１３に記載の表示装置。
請求項１～１０のいずれか１項に記載のシフトレジスタユニットの駆動方法であって、準備段階と、プルアップ段階と、高電位維持段階と、プルダウン段階と、低電位維持段階とを含み、
前記準備段階では、前記第２クロック信号がローレベルからハイレベルに変わり、前記入力信号がローレベルからハイレベルに変わり、前記第１ノードのレベルがプルアップされるようにし、
前記プルアップ段階では、前記第２クロック信号がハイレベルからローレベルに変わり、前記第３ノードのレベルがプルダウンされ、前記出力信号のレベルがプルアップされるようにし、
前記高電位維持段階では、前記第２クロック信号がローレベルからハイレベルに変わり、前記第１ノードのレベルがハイレベルを維持し、前記出力信号のレベルがハイレベルを維持するようにし、前記入力信号のパルス幅を調整することで、前記出力信号のパルス幅を調整し、
前記プルダウン段階では、前記第１クロック信号がハイレベルからローレベルに変わり、前記第１ノードのレベルがプルダウンされ、前記第３ノードのレベルがプルアップされ、前記出力信号のレベルがプルダウンされるようにし、
前記低電位維持段階では、前記第１ノードのレベルがローレベルを維持し、前記第３ノードのレベルがハイレベルを維持し、前記出力信号のレベルがローレベルを維持するようにする、
駆動方法。
前記第１クロック信号及び前記第２クロック信号のデューティサイクルがいずれも５０％より大きい、
請求項１５に記載の駆動方法。