JP2020523641A

JP2020523641A - 発光制御駆動回路、発光制御ドライバー及び有機発光表示装置

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Publication number: JP2020523641A
Application number: JP2019568738A
Authority: JP
Inventors: 呉劍龍; 黄秀▲チ▼; 胡思明; 朱暉
Original assignee: Kunshan Govisionox Optoelectronics Co Ltd
Current assignee: Kunshan Govisionox Optoelectronics Co Ltd
Priority date: 2018-01-19
Filing date: 2018-09-26
Publication date: 2020-08-06
Anticipated expiration: 2038-09-26
Also published as: TW201933324A; KR20190142409A; EP3624103B1; WO2019140947A1; EP3624103A1; EP3624103A4; KR102227391B1; TWI681379B; CN108230998B; JP6827131B2; CN108230998A

Abstract

本開示は、発光制御駆動回路、発光制御ドライバー及びその駆動方法、有機発光表示装置を開示し、隔離ユニットが第２電源入力端と第１ゲート電圧制御回路及び第２ゲート電圧制御回路との間に接続される。前記第１ゲート制御電圧と前記第２ゲート制御電圧のどちらかが前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは前記第２電源入力端の電圧値より低いゲート制御電圧を前記第１ゲート電圧制御回路及び／又は前記第２ゲート電圧制御回路から隔離する。本開示の隔離ユニットは、第１ゲート制御電圧及び第３ゲート制御電圧が低すぎる場合に、第１ゲート電圧制御回路及び第２ゲート電圧制御回路におけるトランジスタのゲート・ソース間電圧過大によるブレークダウン故障を防止することができる。

Description

本開示は、光電技術分野に関し、具体的には発光制御駆動回路、発光制御ドライバー及び有機発光表示装置に関するものである。

近年、国内外では多くの種類の表示装置が開発され、例えば液晶表示装置、プラズマ表示装置、エレクトロウェッティング表示装置、電気泳動表示装置、有機発光表示装置などが挙げられる。そのうち、有機発光表示装置は、電子正孔対を特定の物質中で再結合させて特定の波長の光を発光させることによって画像を表示し、高速応答、低消費電力、薄型軽量、広色域などの利点を有する。既存の有機発光表示装置は通常、画素の発光時間幅を制御する発光制御ドライバーを備えるが、既存の発光制御ドライバーはブレークダウンしやすく破損しやすい。

これに鑑みて、本開示は、既存の有機発光表示装置の発光制御駆動回路におけるトランジスタのブレークダウン問題を解決するための発光制御駆動回路、発光制御ドライバー及び有機発光表示装置を提供する。

本開示の第１の様態において、第１入力端、第２入力端及び第２電源入力端の信号に基づいて第１ゲート制御電圧を生成する第１ゲート電圧制御回路と、第１ゲート制御電圧、前記第１入力端、前記第２入力端、第３入力端、第１電源入力端及び前記第２電源入力端の信号に基づいて第３ゲート制御電圧を生成する第２ゲート電圧制御回路とを備え、第１ゲート電圧制御回路及び第２ゲート電圧制御回路には、それぞれ第１ゲート制御電圧と第３ゲート制御電圧に接続される複数のトランジスタが含まれており、更に第２電源入力端と第１ゲート電圧制御回路及び第２ゲート電圧制御回路との間に接続され、第１ゲート制御電圧と第２ゲート制御電圧のどちらかが第２電源入力端の電圧値より低い場合に、第２電源入力端の電圧値より低いゲート制御電圧を第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路から隔離する隔離ユニットを備える発光制御駆動回路を提供する。

１つの実施例では、第２ゲート電圧制御回路は第２ゲート制御電圧を更に生成し、発光制御駆動回路は、第２ゲート制御電圧と、第３ゲート制御電圧と、第１電源入力端及び第２電源入力端の信号とに基づいて出力信号を生成する出力ユニットを更に備える。

１つの実施例では、第１ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第１ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離し、第３ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第３ゲート制御電圧を第２ゲート電圧制御回路から隔離する。

１つの実施例では、第１ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第１ゲート制御電圧を第１ゲート電圧制御回路から隔離し、第３ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第３ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離する。

１つの実施例では、第１ゲート電圧制御回路は、第１トランジスタ、第２トランジスタ及び第３トランジスタを備える。第１トランジスタのゲート電極は第２入力端に接続され、第１トランジスタのソース電極は第２トランジスタのゲート電極に接続され、第１トランジスタのドレイン電極は第１入力端に接続される。第２トランジスタのソース電極は第２入力端に接続され、第２トランジスタのドレイン電極は第３トランジスタのソース電極に接続され、第２トランジスタのゲート電極は更に第２ゲート電圧制御回路にも接続される。第３トランジスタのゲート電極は第２入力端に接続され、第３トランジスタのドレイン電極は第２電源入力端に接続され、第３トランジスタのソース電極は更に第２ゲート電圧制御回路にも接続される。

１つの実施例では、第１トランジスタ、第２トランジスタ及び第３トランジスタは、Ｐ型薄膜トランジスタである。

１つの実施例では、第２ゲート電圧制御回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ及び第１コンデンサを備える。第４トランジスタのゲート電極は第３入力端に接続され、第４トランジスタのソース電極は第５トランジスタのソース電極に接続され、第４トランジスタのドレイン電極は第２トランジスタのゲート電極に接続される。第５トランジスタのゲート電極は第３トランジスタのソース電極に接続され、第５トランジスタのドレイン電極は第１電源入力端に接続される。第６トランジスタのゲート電極は第３トランジスタのソース電極に接続され、第６トランジスタのソース電極は第７トランジスタのソース電極に接続され、第６トランジスタのドレイン電極は第３入力端に接続される。第７トランジスタのゲート電極は第３入力端に接続され、第７トランジスタのドレイン電極は第８トランジスタのソース電極に接続される。第８トランジスタのゲート電極は第１入力端及び出力ユニットに接続され、第８トランジスタのドレイン電極は第１電源入力端に接続され、第８トランジスタのソース電極は更に出力ユニットにも接続される。第１コンデンサの一端は第６トランジスタのゲート電極に接続され、他端は第６トランジスタのソース電極に接続される。

１つの実施例では、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタは、Ｐ型薄膜トランジスタである。

１つの実施例では、出力ユニットは第９トランジスタ、第１０トランジスタ、第２コンデンサ、第３コンデンサを備え、第９トランジスタ及び第１０トランジスタはＰ型薄膜トランジスタである。第９トランジスタのゲート電極は第８トランジスタのソース電極に接続され、第９トランジスタのソース電極は第１電源入力端に接続され、第９トランジスタのドレイン電極は第１０トランジスタのソース電極に接続される。第１０トランジスタのゲート電極は第８トランジスタのゲート電極に接続され、第１０トランジスタのドレイン電極は第２電源入力端に接続される。第２コンデンサの一端は第９トランジスタのゲート電極に接続され、他端は第９トランジスタのソース電極に接続される。第３コンデンサの一端は第１０トランジスタのゲート電極に接続され、他端は第３入力端に接続される。出力ユニットが生成する出力信号は、第１０トランジスタのソース電極から出力される。

１つの実施例では、第９トランジスタ及び第１０トランジスタは、Ｐ型薄膜トランジスタである。

１つの実施例では、隔離ユニットは第１１トランジスタ、第１２トランジスタ及び第１３トランジスタを備える。第１１トランジスタが第３トランジスタのソース電極と第６トランジスタのゲート電極との間に接続され、第１１トランジスタのゲート電極が第２電源入力端に接続され、第１１トランジスタのソース電極が第３トランジスタのソース電極に接続され、第１１トランジスタのドレイン電極が第６トランジスタのゲート電極に接続される。第１２トランジスタが第５トランジスタのゲート電極と第６トランジスタのゲート電極との間に接続され、第１２トランジスタのゲート電極が第２電源入力端に接続され、第１２トランジスタのドレイン電極が第５トランジスタのゲート電極に接続され、第１２トランジスタのソース電極が第６トランジスタのゲート電極に接続される。第１３トランジスタが第８トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１３トランジスタのゲート電極が第２電源入力端に接続され、第１３トランジスタのドレイン電極が第１０トランジスタのゲート電極に接続され、第１３トランジスタのソース電極が第８トランジスタのゲート電極に接続される。

１つの実施例では、第１１トランジスタ、第１２トランジスタ及び第１３トランジスタは、Ｐ型薄膜トランジスタである。

１つの実施例では、隔離ユニットは第１４トランジスタ、第１６トランジスタ及び第１５トランジスタを備える。第１４トランジスタが第２トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１４トランジスタのゲート電極が第２電源入力端に接続され、第１４トランジスタのソース電極が第２トランジスタのゲート電極に接続され、第１４トランジスタのドレイン電極が第１０トランジスタのゲート電極に接続される。第１６トランジスタが第５トランジスタのゲート電極と第６トランジスタのゲート電極との間に接続され、第１６トランジスタのゲート電極が第２電源入力端に接続され、第１６トランジスタのドレイン電極が第５トランジスタのゲート電極に接続され、第１６トランジスタのソース電極が第６トランジスタのゲート電極に接続される。第１５トランジスタが第８トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１５トランジスタのゲート電極が第２電源入力端に接続され、第１５トランジスタのドレイン電極が第１０トランジスタのゲート電極及び第１４トランジスタのドレイン電極に接続され、第１５トランジスタのソース電極が第８トランジスタのゲート電極に接続される。

１つの実施例では、第１４トランジスタ、第１６トランジスタ及び第１５トランジスタは、Ｐ型薄膜トランジスタである。

１つの実施例では、第６トランジスタのゲート電極が第１ゲート制御電圧を生成し、第９トランジスタのゲート電極が第２ゲート制御電圧を生成し、第１０トランジスタのゲート電極が第３ゲート制御電圧を生成する。

本開示の第２の様態において、発光制御ドライバーを提供する。当該発光制御ドライバーは少なくとも２つの上記の発光制御駆動回路を備え、各発光制御駆動回路の第１入力端は１つ前の発光制御駆動回路の出力端に接続される。

１つの実施例では、各発光制御駆動回路の第１入力端は開始信号又は１つ前の発光制御駆動回路の出力信号を受信する。奇数の発光制御駆動回路は、第２入力端が第１クロック信号を受信し、第３入力端が第２クロック信号を受信する。偶数の発光制御駆動回路は、第２入力端が第２クロック信号を受信し、第３入力端が第１クロック信号を受信する。

１つの実施例では、第１クロック信号及び第２クロック信号は同じ時間幅を有し、かつ重なり合わない位相を有する。開始信号は、第１クロック信号の２番目の立ち下がりエッジの電圧が開始するときから、第１クロック信号の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける。

本開示の第３の様態において、上記の発光制御ドライバーを備える有機発光表示装置を提供する。

本開示に係る発光制御駆動回路、発光制御ドライバー及び有機発光表示装置によると、発光制御駆動回路における第２電源入力端と第１ゲート電圧制御回路及び第２ゲート電圧制御回路との間に、隔離ユニットを設置する。当該隔離ユニットは、第１ゲート電圧制御回路が出力する第１ゲート制御電圧が第２電源入力端の電圧値より低い場合に第１ゲート制御電圧を第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路から隔離することができ、又は第２ゲート電圧制御回路が出力する第３ゲート制御電圧が第２電源入力端の電圧値より低い場合に第３ゲート制御電圧を第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路から隔離することができる。したがって、第１ゲート制御電圧又は第３ゲート制御電圧が低すぎる場合に、第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路におけるトランジスタが過大なゲート・ソース間電圧によって破損してしまうことを防止することができる。

図１は、一実施例に係る有機発光表示装置の構成を示す模式図である。図２ａは、一実施例に係る発光制御ドライバーの構成を示す模式図である。図２ｂは、図２ａでの点線によって示されるリピータユニットの拡大図を示すものである。図３は、一実施例に係る発光制御駆動回路の回路構成を示す模式図である。図４は、本開示の一実施例に係る発光制御駆動回路の信号波形図である。図５は、本開示のもう１つの実施例に係る発光制御駆動回路の回路構成を示す模式図である。

本開示の目的、技術手段及び長所をより明確にするために、以下は図面と合わせて本開示を詳しく説明する。

図１は、一実施例に係る有機発光表示装置の構成を示す模式図である。図面からわかるように、当該有機発光表示装置は、複数の画素（ＰＸ１１、ＰＸ１２、…、ＰＸｎ１、ＰＸｎ２）からなり、画像を表示するための画素回路１００と、データ電圧を画素に印加するデータドライバー３００と、走査信号を画素に順次印加する走査ドライバー２００と、発光制御信号を画素に印加する発光制御ドライバー４００と、を備える。画素は走査信号に応答してデータ電圧を受信し、データ電圧に対応する所定輝度を有する光を生成して画像を表示する。発光制御ドライバー４００は初期制御信号に応答して初期化され、発光制御信号を生成して画素の発光時間幅を制御する。

発光制御ドライバーには電圧保持などの機能を有するコンデンサが必要である。しかし、コンデンサの両端の電圧がブートストラップ効果を有するため、コンデンサ両端の電圧の降下は過度に速い。この場合、コンデンサに接続されるトランジスタはゲート・ソース間電圧が過大になるリスクを有し、トランジスタがブレークダウンして破損してしまう可能性がある。この技術的問題を解決するために、本開示は発光制御ドライバーを提供する。

まず説明したい点は、本文の図面における符号であるＥＩＮ、ＥＣＫ１、ＥＣＫ２、ＶＧＨ、ＶＧＬ、ＥＭ１は１つの端子を指すことも、対応する端子の入力する信号を指すこともでき、具体的には文言記載部分の限定によって決められることである。例えば、第１クロック信号端ＥＣＫ１は１つの端子を指し、第１クロック信号ＥＣＫ１は第１クロック信号を指し、且つ当該第１クロック信号は第１クロック信号端ＥＣＫ１に入力されるものである。

＜実施例一＞
図２ａは、一実施例に係る発光制御ドライバーの構成を示す模式図である。図２ａに示すように、当該発光制御ドライバーは、縦続接続された複数の発光制御駆動回路を備え、各発光制御駆動回路は第１電源入力端ＶＧＨ、第２電源入力端ＶＧＬ、第１クロック信号入力端ＥＣＫ１、第２クロック信号入力端ＥＣＫ２、入力端ＥＩＮ及び出力端ＥＭｎ（ｎ＝１、２…）を含む。

図２ａにおける複数の発光制御駆動回路の接続関係を明確に説明するため、図２ａの中で点線枠によって示されるリピータユニットの拡大図を示す図２ｂを参照する。図２ｂに示すように、当該リピータユニットは、第１発光制御駆動回路１及び第２発光制御駆動回路２を備える。なお、第１発光制御駆動回路１は奇数の発光制御駆動回路を表し、第２発光制御駆動回路２は偶数の発光制御駆動回路を表し、第１発光制御駆動回路１の出力端ＥＭ１は第２発光制御駆動回路２の入力端ＥＩＮに接続され、その次からは、当該第１発光制御駆動回路１及び当該第２発光制御駆動回路２の構成に従って接続を繰り返せば、最終的に図２ａに示すような発光制御ドライバー４００を形成することができる。

図３は、一実施例に係る発光制御駆動回路の回路構成を示す模式図である。図３に示すように、当該発光制御駆動回路は、第１ゲート電圧制御回路１０、第２ゲート電圧制御回路２０、出力ユニット３０及び隔離ユニットを備える。

そのうち、第１ゲート電圧制御回路１０は、第１入力端１１、第２入力端１２及び第２電源入力端ＶＧＬの信号に基づいて第１ゲート制御電圧Ｖ１を生成する。第２ゲート電圧制御回路２０は、第１ゲート制御電圧Ｖ１、第１入力端１１、第２入力端１２、第３入力端１３、第１電源入力端ＶＧＨ及び第２電源入力端ＶＧＬの信号に基づいて第２ゲート制御電圧Ｖ２及び第３ゲート制御電圧Ｖ３を生成する。出力ユニット３０は、第２ゲート制御電圧Ｖ２、第３ゲート制御電圧Ｖ３、第１電源入力端ＶＧＨ及び第２電源入力端ＶＧＬの信号に基づいて出力信号を生成する。隔離ユニットは、第２電源入力端ＶＧＬと第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０との間に接続され、つまり、隔離ユニットは第２電源入力端ＶＧＬ、第１ゲート電圧制御回路１０、第２ゲート電圧制御回路２０にそれぞれ接続される。第１ゲート制御電圧Ｖ１が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第１ゲート制御電圧Ｖ１を第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０それぞれから隔離し、即ち第２トランジスタＭ２のドレイン電極から第１ゲート制御電圧Ｖ１を隔離し、第５トランジスタＭ５のゲート電極から第１ゲート制御電圧Ｖ１を隔離する。更に、第３ゲート制御電圧Ｖ３が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第３ゲート制御電圧Ｖ３を第２ゲート電圧制御回路２０から隔離し、即ち第８トランジスタＭ８のドレイン電極から第３ゲート制御電圧Ｖ３を隔離する。

１つの実施例では、第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０はそれぞれ複数のトランジスタを含み、第１ゲート電圧制御回路１０における１つのトランジスタは第１ゲート制御電圧Ｖ１に接続され、第２ゲート電圧制御回路２０における２つのトランジスタはそれぞれ第１ゲート制御電圧Ｖ１と第３ゲート制御電圧Ｖ３に接続される。具体的に、第１ゲート電圧制御回路１０と第１ゲート制御電圧Ｖ１との間に接続されるトランジスタは第２トランジスタＭ２であり、第２ゲート電圧制御回路２０と第１ゲート制御電圧Ｖ１との間に接続されるトランジスタは第５トランジスタＭ５であり、第２ゲート電圧制御回路２０と第３ゲート制御電圧Ｖ３との間に接続されるトランジスタは第８トランジスタＭ８である。このように、隔離ユニットは、第１ゲート制御電圧Ｖ１が低すぎることによって、第１ゲート電圧制御回路及び第２ゲート電圧制御回路の中の第１ゲート制御電圧Ｖ１に接続されるトランジスタ（第２トランジスタＭ２、第５トランジスタＭ５又は第８トランジスタＭ８）が破損してしまうことを防止することができる。

具体的に、図３に示す発光制御駆動回路には、第１ゲート電圧制御回路１０は第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３を備える。なお、第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３は例えばＰ型薄膜トランジスタが挙げられる。第１トランジスタＭ１のゲート電極は第２入力端１２に接続され、第１トランジスタＭ１のソース電極は第２トランジスタＭ２のゲート電極に接続され、第１トランジスタＭ１のドレイン電極は第１入力端１１に接続される。第２トランジスタＭ２のソース電極は第２入力端１２に接続され、第２トランジスタＭ２のドレイン電極は第３トランジスタＭ３のソース電極に接続され、第２トランジスタＭ２のゲート電極は更に第２ゲート電圧制御回路２０に接続される。第３トランジスタＭ３のゲート電極は第２入力端１２に接続され、第３トランジスタＭ３のドレイン電極は第２電源入力端ＶＧＬに接続され、第３トランジスタＭ３のソース電極は更に第２ゲート電圧制御回路２０に接続される。

１つの実施例では、第２トランジスタＭ２の数は複数であってもよく、かつ当該複数の第２トランジスタＭ２は順次接続される。具体的に、複数の第２トランジスタＭ２のゲート電極はいずれも第１トランジスタＭ１のソース電極に接続され、各第２トランジスタＭ２のソース電極は隣接する第２トランジスタＭ２のドレイン電極に接続され、このように当該複数の第２トランジスタＭ２の直列接続により、トランジスタがオフになった後のソース・ドレイン電極間のリーク電流を低減させ、トランジスタのオフ状態の信頼性を高めることができる。

図３に示す発光制御駆動回路において、第２ゲート電圧制御回路２０は第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８及び第１コンデンサＣ１を備える。第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７及び第８トランジスタＭ８は、例えばＰ型薄膜トランジスタが挙げられる。第４トランジスタＭ４のゲート電極は第３入力端１３に接続され、第４トランジスタＭ４のソース電極は第５トランジスタＭ５のソース電極に接続され、第４トランジスタＭ４のドレイン電極は第２トランジスタＭ２のゲート電極に接続される。第５トランジスタＭ５のゲート電極は（順次Ｍ１２のドレイン電極又はソース電極、及びＭ１１のドレイン電極又はソース電極を介して）第３トランジスタＭ３のソース電極に結合され、第５トランジスタＭ５のドレイン電極は第１電源入力端ＶＧＨに接続される。第６トランジスタＭ６のゲート電極は第３トランジスタＭ３のソース電極に接続され、第６トランジスタＭ６のソース電極は第７トランジスタＭ７のソース電極に接続され、第６トランジスタＭ６のドレイン電極は第３入力端１３に接続される。第７トランジスタＭ７のゲート電極は第３入力端１３に接続され、第７トランジスタＭ７のドレイン電極は第８トランジスタＭ８のソース電極に接続される。第８トランジスタＭ８のゲート電極は第１入力端１１及び出力ユニット３０に接続され、第８トランジスタＭ８のドレイン電極は第１電源入力端ＶＧＨに接続される。第８トランジスタＭ８のソース電極は更に出力ユニット３０に接続される。第１コンデンサＣ１の一端は第６トランジスタＭ６のゲート電極に接続され、他端は第６トランジスタＭ６のソース電極に接続される。

図３に示す発光制御駆動回路において、出力ユニット３０は、第９トランジスタＭ９、第１０トランジスタＭ１０、第２コンデンサＣ２、第３コンデンサＣ３及び出力端３１を備える。第９トランジスタＭ９及び第１０トランジスタＭ１０は、例えばＰ型薄膜トランジスタが挙げられる。第９トランジスタＭ９のゲート電極は第８トランジスタＭ８のソース電極に接続され、第９トランジスタＭ９のソース電極は第１電源入力端ＶＧＨに接続され、第９トランジスタＭ９のドレイン電極は第１０トランジスタＭ１０のソース電極に接続される。第１０トランジスタＭ１０のゲート電極は第８トランジスタＭ８のゲート電極に接続され、第１０トランジスタＭ１０のソース電極は出力端３１に接続され、第１０トランジスタＭ１０のドレイン電極は第２電源入力端ＶＧＬに接続される。第２コンデンサＣ２の一端は第９トランジスタＭ９のゲート電極に接続され、他端は第９トランジスタＭ９のソース電極に接続される。第３コンデンサＣ３の一端は第１０トランジスタＭ１０のゲート電極に接続され、他端は第３入力端１３に接続される。出力ユニット３０によって生成される出力信号は出力端３１から出力される。

図３に示す発光制御駆動回路において、隔離ユニットは、第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３を備える。第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３は、例えばＰ型薄膜トランジスタが挙げられる。第１１トランジスタＭ１１は第３トランジスタＭ３のソース電極と第６トランジスタＭ６のゲート電極との間に接続され、第１１トランジスタＭ１１のゲート電極は第２電源入力端ＶＧＬに接続され、第１１トランジスタＭ１１のソース電極は第３トランジスタＭ３のソース電極に接続され、第１１トランジスタＭ１１のドレイン電極は第６トランジスタＭ６のゲート電極に接続される。第１２トランジスタＭ１２は第５トランジスタＭ５のゲート電極と第６トランジスタＭ６のゲート電極との間に接続され、第１２トランジスタＭ１２のゲート電極は第２電源入力端ＶＧＬに接続され、第１２トランジスタＭ１２のドレイン電極は第５トランジスタＭ５のゲート電極に接続され、第１２トランジスタＭ１２のソース電極は第６トランジスタＭ６のゲート電極に接続される。第１３トランジスタＭ１３は第８トランジスタＭ８のゲート電極と第１０トランジスタＭ１０のゲート電極との間に接続され、第１３トランジスタＭ１３のゲート電極は第２電源入力端ＶＧＬに接続され、第１３トランジスタＭ１３のドレイン電極は第１０トランジスタＭ１０のゲート電極に接続され、第１３トランジスタＭ１３のソース電極は第８トランジスタＭ８のゲート電極に接続される。

図３に示す発光制御駆動回路においては、第６トランジスタＭ６のゲート電極が第１ゲート制御電圧Ｖ１を生成し、第９トランジスタＭ９のゲート電極が第２ゲート制御電圧Ｖ２を生成し、第１０トランジスタＭ１０のゲート電極が第３ゲート制御電圧Ｖ３を生成する。

図３に示す発光制御駆動回路を図２ａに示す発光制御ドライバーに適用する場合、発光制御駆動回路において、第１入力端１１は、１つ前の発光制御駆動回路の出力信号を受信する。例えば、図２ｂに示す第２発光制御駆動回路２の第１入力端１１は、第１発光制御駆動回路１の出力信号ＥＭ１（波形は図４に示す）を受信するように、第１発光制御駆動回路１の出力端３１に接続される。第１発光制御駆動回路１の第１入力端１１は開始信号ＥＩＮ（波形は図４に示す）を受信する。奇数の発光制御駆動回路、例えば第１発光制御駆動回路１の第２入力端１２は第１クロック信号ＥＣＫ１を受信し、奇数の発光制御駆動回路、例えば第１発光制御駆動回路１の第３入力端１３は第２クロック信号ＥＣＫ２を受信する。偶数の発光制御駆動回路、例えば第２発光制御駆動回路２の第２入力端１２は第２クロック信号ＥＣＫ２を受信し、偶数の発光制御駆動回路、例えば２番目の発光制御駆動回路２の第３入力端１３は第１クロック信号ＥＣＫ１を受信する。なお、第１クロック信号ＥＣＫ１及び第２クロック信号ＥＣＫ２の波形は図４に示される。

更に、第１クロック信号ＥＣＫ１及び第２クロック信号ＥＣＫ２は、同じ時間幅を有し、かつ重なり合わない位相を有する。図４に示すように、開始信号ＥＩＮは、第１クロック信号ＥＣＫ１の２番目の立ち下がりエッジの電圧が開始するときから、第１クロック信号ＥＣＫ１の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける。第１電源入力端ＶＧＨの電圧値は第２電源入力端ＶＧＬの電圧値より高い。

本実施例は、発光制御ドライバーを更に提供する。当該発光制御ドライバーは複数の上記の発光制御駆動回路を備え、各発光制御駆動回路の第１入力端が１つ前の発光制御駆動回路の出力端に接続される。

本実施例は、複数の上記の発光制御ドライバーを有する有機発光表示装置を更に提供する。

本実施例に係る発光制御駆動回路及び有機発光表示装置において、第１ゲート制御電圧Ｖ１が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第１ゲート制御電圧Ｖ１を第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０から隔離する。これにより、第１ゲート制御電圧Ｖ１が低すぎる場合に、第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０のトランジスタ（第２トランジスタＭ２及び第５トランジスタＭ５）が過大なゲート・ソース間電圧により破損してしまうことを防止する。第３ゲート制御電圧Ｖ３が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第３ゲート制御電圧Ｖ３を第２ゲート電圧制御回路２０から隔離する（第３ゲート制御電圧Ｖ３が第２電源入力端ＶＧＬの電圧値より低い場合、第１３トランジスタＭ１３のゲート電極電圧はソース電圧より大きく、Ｍ１３はオフになり、Ｖ３を第８トランジスタのゲート電極から隔離する）。これにより、第３ゲート制御電圧Ｖ３が低すぎる場合に、第２ゲート電圧制御回路２０のトランジスタ（第８トランジスタＭ８）が過大なゲート・ソース間電圧により破損してしまうことを防止する。

また、隔離ユニットはいずれもＰ型薄膜トランジスタである第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３を備え、かつ第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３のゲート電極は第２電源入力端ＶＧＬに接続される。したがって、第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３のソース電極及びドレイン電極電圧が低すぎない場合、第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３は自動的にオンになり、第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３のソース電極又はドレイン電極電圧が低すぎる場合に（第２電源入力端ＶＧＬより低い）、第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３は自動的にオフになり、ソース電極とドレイン電極との隔離を実行する。

本実施例は、１番目の発光制御駆動回路のシーケンス波形について分析する。図４に示すように、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１は第１時点ｔ１においてローレベルであり、第２クロック信号ＥＣＫ２は第１時間帯ｔ１においてハイレベルである。第１１トランジスタＭ１１、第１２トランジスタＭ１２及び第１３トランジスタＭ１３はいずれもＰ型薄膜トランジスタであり、かつそれらのゲートが第２電源入力端に接続される。よって、以下の分析において、それらは正常な場合に導通状態の導線に相当するため、ここでは説明を省略する。

ローレベルである第１クロック信号ＥＣＫ１は、第１トランジスタＭ１のゲート電極端及び第３トランジスタＭ３のゲート電極端に印加される。したがって、第１トランジスタＭ１及び第３トランジスタＭ３はオンになる。

ローレベルである開始信号ＥＩＮは、オンになった第１トランジスタＭ１を介して第２トランジスタＭ２のゲート電極端及び第３ゲート制御電圧Ｖ３に印加される。したがって、第２トランジスタＭ２はオンになり、第３ゲート制御電圧Ｖ３における電圧はローレベルである。

ローレベルである第１クロック信号ＥＣＫ１と第２電源入力端ＶＧＬはそれぞれ、オンになった第２トランジスタＭ２とオンになった第３トランジスタＭ３を介して、第１ゲート制御電圧Ｖ１に印加される。したがって、第１ゲート制御電圧Ｖ１における電圧はローレベルである。

ハイレベルである第２クロック信号ＥＣＫ２は、第４トランジスタＭ４及び第７トランジスタＭ７に印加される。したがって、第４トランジスタＭ４及び第７トランジスタＭ７はオフになる。

第３ゲート制御電圧Ｖ３はローレベルであるため、第８トランジスタＭ８がオンになる。第１電源入力端ＶＧＨは、オンになった第８トランジスタＭ８を介して第２ゲート制御電圧Ｖ２に印加される。したがって、第２ゲート制御電圧Ｖ２における電圧はハイレベルである。第２コンデンサＣ２は、第１電源入力端ＶＧＨにより充電される。言い換えれば、第２コンデンサＣ２には、ハイレベルの電圧により充電される。第２ゲート制御電圧Ｖ２における電圧がハイレベルであるため、第９トランジスタＭ９はオフになる。

第３ゲート制御電圧Ｖ３における電圧がローレベルであるため、第１０トランジスタＭ１０はオンになる。オンになった第１０トランジスタＭ１０によって第２電源入力端ＶＧＬは第１発光制御線ＥＭ１に印加されるため、最初の発光制御駆動回路の出力信号ＥＭ１はローレベルである。

第２時点ｔ２で、開始信号ＥＩＮはローレベルであり、第１クロック信号ＥＣＫ１及び第２クロック信号ＥＣＫ２はハイレベルである。第１トランジスタＭ１及び第３トランジスタＭ３は、ハイレベルである第１クロック信号ＥＣＫ１によってオフになる。

第３ゲート制御電圧Ｖ３における電圧がローレベルを維持するため、第２トランジスタＭ２はオンになる。ハイレベルである第１クロック信号ＥＣＫ１は、オンになった第２トランジスタＭ２を介して第１ゲート制御電圧Ｖ１に印加される。したがって、第１ゲート制御電圧Ｖ１における電圧は、ハイレベルである。

第３ゲート制御電圧Ｖ３における電圧はローレベルであるため、第８トランジスタＭ８及び第１０トランジスタＭ１０はオンになる。第１電源入力端ＶＧＨは、オンになった第８トランジスタＭ８を介して第２ゲート制御電圧Ｖ２に印加されるため、第２ゲート制御電圧Ｖ２における電圧はハイレベルに維持される。

第２ゲート制御電圧Ｖ２における電圧はハイレベルであり、かつ第３ゲート制御電圧Ｖ３における電圧はローレベルであるため、第９トランジスタＭ９はオフになり、かつ第１０トランジスタＭ１０はオンになる。したがって、第１発光制御信号は、ローレベルに維持される。

第３時点ｔ３において、第２クロック信号ＥＣＫ２はハイレベルからローレベルに変化し、次にローレベルから再びハイレベルに変化する。したがって、第３コンデンサＣ３の結合により、第３ゲート制御電圧Ｖ３における電位は、第２クロック信号ＥＣＫ２の電位の変化によってブートストラップ（ｂｏｏｔｓｔｒａｐｐｅｄ）される。即ち、第２時点ｔ２における第２クロック信号ＥＣＫ２がハイレベルとなる場合、第３ゲート制御電圧Ｖ３は依然としてローレベルであり、第３時点ｔ３の第２クロック信号ＥＣＫ２がハイレベルからローレベルに変化する時、第３コンデンサＣ３の結合（ブートストラップ効果）により、第３ゲート制御電圧Ｖ３のレベルが更に低下し、ひいては第２電源入力端ＶＧＬの電圧よりも低くなる。この場合、第８トランジスタＭ８のゲート電圧はソース電圧より遥かに低い（第８トランジスタＭ８のドレイン電極が第１電源入力端ＶＧＨに接続され、かつこのときの第８トランジスタＭ８はオンになり、ソース電圧もハイレベルである）ため、第８トランジスタＭ８のゲート電極がこのときに第３ゲート制御電圧Ｖ３に直接接続されると、ブレークダウンによる破損が発生する。このリスクを回避するために、本実施例では第１３トランジスタＭ１３を追加する。この場合、第１３トランジスタＭ１３のドレイン電極は第３ゲート制御電圧Ｖ３に接続され、ゲート電極は第２電源入力端ＶＧＬに接続される。第３ゲート制御電圧Ｖ３が第２電源入力端ＶＧＬより低いため、第１３トランジスタＭ１３は急速にオフになって、第８トランジスタＭ８から第３ゲート制御電圧Ｖ３を隔離することによって、第８トランジスタＭ８の破損を防止する。第１０トランジスタＭ１０のソース電極は（このとき第１０トランジスタＭ１０はオンになっている）第２電源入力端ＶＧＬに接続され、ローレベルであるため、第１０トランジスタＭ１０のゲート電極とソース電極との間の電圧差が小さく、破損することなくオンのままであり、第１発光制御信号はローレベルに維持される。

第４時間点帯ｔ４では、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。この場合、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサＣ３の第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサＣ３は結合過程が終了し、第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬのレベルまで回復し、第１３トランジスタＭ１３はオンのままである。

第１トランジスタＭ１は、ローレベルである第１クロック信号ＥＣＫ１によってオンになり、更に、ハイレベルである開始信号ＥＩＮは第３ゲート制御電圧Ｖ３に印加されて、第３ゲート制御電圧Ｖ３における電圧がハイレベルである。したがって、第２トランジスタＭ２及び第１０トランジスタＭ１０はオフになる。

第３トランジスタＭ３は、ローレベルである第１クロック信号ＥＣＫ１に応答してオンになり、更に第２電源入力端ＶＧＬは第１ゲート制御電圧Ｖ１に印加される。したがって、第１ゲート制御電圧Ｖ１における電圧は、ローレベルである。

第７トランジスタＭ７は、ハイレベルである第２クロック信号ＥＣＫ２に応答してオフになる。第３ゲート制御電圧Ｖ３における電圧はハイレベルであるため、第８トランジスタＭ８はオフになる。第２ゲート制御電圧Ｖ２における電圧は第２コンデンサＣ２の充電効果によりハイレベルに維持される。第２ゲート制御電圧Ｖ２における電圧はハイレベルに維持されるため、第９トランジスタＭ９はオフになる。したがって、第１発光制御信号はローレベルに維持される。

第５時点ｔ５では、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１はハイレベルであり、かつ第２クロック信号ＥＣＫ２はローレベルである。

第１トランジスタＭ１及び第３トランジスタＭ３は、ハイレベルである第１クロック信号ＥＣＫ１によってオフになる。第３ゲート制御電圧Ｖ３における電圧はハイレベルに維持されるため、第２トランジスタＭ２、第８トランジスタＭ８及び第１０トランジスタＭ１０はオフになる。

第４トランジスタＭ４及び第７トランジスタＭ７は、ローレベルである第２クロック信号ＥＣＫ２に応答してオンにされる。また、第１ゲート制御電圧Ｖ１における電圧はローレベルであるため、第５トランジスタＭ５及び第６トランジスタＭ６はオンになる。

上述のブートストラップについて、第１コンデンサＣ１の結合により、第１ゲート制御電圧Ｖ１の電位は第２クロック信号ＥＣＫ２の電位変化によってブートストラップされる。即ち、第４時点ｔ４における第２クロック信号ＥＣＫ２がハイレベルである場合、第１ゲート制御電圧Ｖ１は依然としてローレベルであり、第５時点ｔ５における第２クロック信号ＥＣＫ２がハイレベルからローレベルに変化する場合、第１コンデンサＣ１の結合（ブートストラップ効果）により、第１ゲート制御電圧Ｖ１のレベルが更に低下し、ひいては第２電源入力端ＶＧＬの電圧よりも低くなる。この場合、第２トランジスタＭ２のドレイン電極が第１ゲート制御電圧Ｖ１に直接接続されると、第２トランジスタＭ２は、ゲート電圧（開始信号ＥＩＮはハイレベルである）がドレイン電極電圧より遥かに高いため、ブレークダウンによる破損が発生してしまう。このリスクを回避するために、本実施例では第１１トランジスタＭ１１を追加する。この場合、第１１トランジスタＭ１１のドレイン電極は第１ゲート制御電圧Ｖ１に接続され、ゲートは第２電源入力端ＶＧＬに接続される。第１ゲート制御電圧Ｖ１が第２電源入力端ＶＧＬより低いため、第１１トランジスタＭ１１は急速にオフになって、第２トランジスタＭ２から第１ゲート制御電圧Ｖ１を隔離し、第２トランジスタＭ２の破損を防止する。

同様に、第１ゲート制御電圧Ｖ１における大幅な電圧低下は、第５トランジスタＭ５にも影響を与える。第５トランジスタＭ５のゲート電極が第１ゲート制御電圧Ｖ１に直接接続されながら、第５トランジスタＭ５のドレイン電極が第１電源入力端ＶＧＨに接続されると（この場合の基準電圧、第１電源入力端ＶＧＨはハイレベルであり、７Ｖ程度である。第５トランジスタＭ５がオンになるため、ソース電極も７Ｖ程度に維持される。一方、ゲートは−１７．２Ｖ程度であるため、ゲート・ソース間電圧は２４．２Ｖである）、ゲート・ソース間電圧が過大になってブレークダウンしてしまい、破損が発生する。このようなリスクを回避するために、本実施例では第１２トランジスタＭ１２を追加する。この場合、第１２トランジスタＭ１２のソース電極は第１ゲート制御電圧Ｖ１に接続され、ゲート電極は第２電源入力端ＶＧＬに接続される。第１ゲート制御電圧Ｖ１が第２電源入力端ＶＧＬより低いため、第１２トランジスタＭ１２は急速にオフになって、第５トランジスタＭ５から第１ゲート制御電圧Ｖ１を隔離する（隔離後の第５トランジスタＭ５のゲート電極電圧は−５．３Ｖであり、ゲート・ソース間電圧は２４．２Ｖから１２．３Ｖに減少する）ことによって、ゲート絶縁層が高電圧によりブレークダウンするリスクが大幅に低減し、第５トランジスタＭ５の破損を防止する。

ローレベルである第２クロック信号ＥＣＫ２は、オンになった第６トランジスタＭ６及び第７トランジスタＭ７を介して第２ゲート制御電圧Ｖ２に印加される。したがって、第２ゲート制御電圧Ｖ２における電圧は、第５時点ｔ５にローレベルである。第２ゲート制御電圧Ｖ２における電圧がローレベルであるため、第９トランジスタＭ９はオンになる。

第９トランジスタＭ９がオンになり、かつ第１０トランジスタＭ１０がオフになるため、第１発光制御信号はハイレベルに維持される。

第６時点ｔ６において、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１はローレベルであり、かつ第２クロック信号ＥＣＫ２はハイレベルである。第１時点ｔ１における操作に基づき、第１発光制御信号は第６時点ｔ６においてローレベルになる。

本実施例では、第１〜第９トランジスタＭ１〜Ｍ９はいずれもＰ型薄膜トランジスタである。他の実施例では、第１〜第９トランジスタＭ１〜Ｍ９は、Ｎ型薄膜トランジスタであってもよい。Ｐ型薄膜トランジスタは、ゲート信号がローレベルである時にオンになり、Ｎ型薄膜トランジスタは、ゲート信号がハイレベルである時にオンになる。つまり、オンになる電位とマッチするトランジスタ種類を選択すればよい。

＜実施例二＞
本実施例では、図５に示すように、第１ゲート電圧制御回路、第２ゲート電圧制御回路及び出力ユニットの構成は、前の実施例における構成と同じであり、相違点は以下の通りである。隔離ユニットは第２電源入力端ＶＧＬと第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０との間に接続される。第１ゲート制御電圧Ｖ１が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第１ゲート制御電圧Ｖ１を第２ゲート電圧制御回路２０から隔離し、即ち第５トランジスタＭ５のゲート電極から第１ゲート制御電圧Ｖ１を隔離する。第３ゲート制御電圧Ｖ３が第２電源入力端ＶＧＬの電圧値より低い場合、隔離ユニットは第３ゲート制御電圧Ｖ３を第１ゲート電圧制御回路１０及び第２ゲート電圧制御回路２０から隔離し、即ち第２トランジスタＭ２のソース電極から第３ゲート制御電圧Ｖ３を隔離し、第８トランジスタＭ８のドレイン電極から第３ゲート制御電圧Ｖ３を隔離する。

具体的に、隔離ユニットは、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５を備える。第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５は、Ｐ型薄膜トランジスタである。第１４トランジスタＭ１４は第２トランジスタＭ２のゲート電極と第１０トランジスタＭ１０のゲート電極との間に接続され、第１４トランジスタＭ１４のゲート電極は第２電源入力端ＶＧＬに接続され、第１４トランジスタＭ１４のソース電極は第２トランジスタＭ２のゲート電極に接続され、第１４トランジスタＭ１４のドレイン電極は第１０トランジスタＭ１０のゲート電極に接続される。第１６トランジスタＭ１６の構成及び接続関係は、前の実施例と同じであり、第５トランジスタＭ５のゲート電極及び第６トランジスタＭ６のゲート電極との間に接続され、第１６トランジスタＭ１６のゲート電極は第２電源入力端ＶＧＬに接続され、第１６トランジスタＭ１６のドレイン電極は第５トランジスタＭ５のゲート電極に接続され、第１６トランジスタＭ１６のソース電極は第６トランジスタＭ６のゲート電極に接続される。第１５トランジスタＭ１５は第８トランジスタＭ８のゲート電極と第１０トランジスタＭ１０のゲート電極との間に接続され、第１５トランジスタＭ１５のゲート電極は第２電源入力端ＶＧＬに接続され、第１５トランジスタＭ１５のドレイン電極は第１０トランジスタＭ１０のゲート電極及び第１４トランジスタＭ１４のドレイン電極に接続され、第１５トランジスタＭ１５のソース電極は第８トランジスタＭ８のゲート電極に接続される。

また、隔離ユニットは、いずれもＰ型薄膜トランジスタである第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５を備え、かつ第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５のゲート電極は第２電源入力端ＶＧＬに接続される。したがって、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５のソース・ドレイン間電圧が低すぎない場合、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５は自動的にオンになり、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５のソース・ドレイン間電圧が低すぎる場合（第２電源入力端ＶＧＬよりも低い）、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５は自動的にオフになって、ソース電極からドレイン電極を隔離する。

本実施例では、最初の発光制御駆動回路のシーケンス波形について分析する。図４に示すように、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１は第１時点ｔ１においてローレベルであり、第２クロック信号ＥＣＫ２は第１時点ｔ１においてハイレベルである。第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１５トランジスタＭ１５はいずれもＰ型薄膜トランジスタであり、かつそれらのゲート電極が第２電源入力端ＶＧＬに接続され、よって、以下の分析において、それらは正常な場合に、導通状態の導線に相当するため、ここでは説明を省略する。

ローレベルである開始信号ＥＩＮはオンになった第１トランジスタＭ１を介して第２トランジスタＭ２のゲート電極端及び第３ゲート制御電圧Ｖ３に印加される。したがって、第２トランジスタＭ２はオンになり、第３ゲート制御電圧Ｖ３における電圧はローレベルである。

ローレベルである第１クロック信号ＥＣＫ１と第２電源入力端ＶＧＬはそれぞれ、オンになった第２トランジスタＭ２とオンになった第３トランジスタＭ３を介して第１ゲート制御電圧Ｖ１を印加される。したがって、第１ゲート制御電圧Ｖ１における電圧はローレベルである。

第３ゲート制御電圧Ｖ３はローレベルであるため、第８トランジスタＭ８はオンになる。第１電源入力端ＶＧＨは、オンになった第８トランジスタＭ８を介して第２ゲート制御電圧Ｖ２に印加される。したがって、第２ゲート制御電圧Ｖ２における電圧はハイレベルである。第２コンデンサＣ２は、第１電源入力端ＶＧＨにより充電される。言い換えれば、第２コンデンサＣ２には、ハイレベルの電圧により充電される。第２ゲート制御電圧Ｖ２における電圧はハイレベルであるため、第９トランジスタＭ９はオフになる。

第３ゲート制御電圧Ｖ３における電圧はローレベルであるため、第１０トランジスタＭ１０はオンになる。オンになった第１０トランジスタＭ１０によって、第２電源入力端ＶＧＬは第１発光制御線ＥＭ１に印加されるため、第１発光制御駆動回路の出力信号ＥＭ１はローレベルである。

第２時点ｔ２において、開始信号ＥＩＮはローレベルであり、第１クロック信号ＥＣＫ１及び第２クロック信号ＥＣＫ２はハイレベルである。第１トランジスタＭ１及び第３トランジスタＭ３は、ハイレベルである第１クロック信号ＥＣＫ１によってオフになる。

第３ゲート制御電圧Ｖ３における電圧がローレベルを維持するため、第２トランジスタＭ２はオンになる。ハイレベルである第１クロック信号ＥＣＫ１は、オンになった第２トランジスタＭ２を介して第１ゲート制御電圧Ｖ１に印加される。したがって、第１ゲート制御電圧Ｖ１における電圧はハイレベルである。

第３ゲート制御電圧Ｖ３における電圧がローレベルであるため、第８トランジスタＭ８及び第１０トランジスタＭ１０はオンになる。第１電源入力端ＶＧＨは、オンになった第８トランジスタＭ８を介して第２ゲート制御電圧Ｖ２に印加され、これにより第２ゲート制御電圧Ｖ２における電圧はハイレベルに維持される。

第２ゲート制御電圧Ｖ２における電圧がハイレベルであり、かつ第３ゲート制御電圧Ｖ３における電圧がローレベルであるため、第９トランジスタＭ９はオフになり、第１０トランジスタＭ１０はオンになる。したがって、第１発光制御信号は、ローレベルに維持される。

第３時点ｔ３において、第２クロック信号ＥＣＫ２はハイレベルからローレベルに変化し、次にローレベルから再びハイレベルに変化する。したがって、第３コンデンサＣ３の結合により、第３ゲート制御電圧Ｖ３における電位は、第２クロック信号ＥＣＫ２の電位変化によってブートストラップ（ｂｏｏｔｓｔｒａｐｐｅｄ）される。即ち、第２時点ｔ２において第２クロック信号ＥＣＫ２がハイレベルである場合、第３ゲート制御電圧Ｖ３は依然としてローレベルである。第３時点ｔ３において第２クロック信号ＥＣＫ２がハイレベルからローレベルに変化する場合、第３コンデンサＣ３の結合（ブートストラップ効果）により、第３ゲート制御電圧Ｖ３のレベルが更に低下し、ひいては第２電源入力端ＶＧＬよりも低い電圧になる。この場合、第２トランジスタＭ２のゲート電圧がソース電圧より遥かに低い（第２トランジスタのソース電極は第２入力端１２に接続され、このときの第１クロック信号ＥＣＫ１はハイレベルである）ため、このときに第２トランジスタのゲート電極が第３ゲート制御電圧Ｖ３に直接接続されると、ブレークダウンによる破損が発生する。このようなリスクを回避するために、本実施例では第１４トランジスタＭ１４を追加する。この場合、第１４トランジスタＭ１４のドレイン電極は第３ゲート制御電圧Ｖ３に接続され、ゲート電極は第２電源入力端ＶＧＬに接続される。第３ゲート制御電圧が第２電源入力端ＶＧＬより低いため、第１４トランジスタＭ１４は急速にオフになって、第２トランジスタと第３ゲート制御電圧を隔離し、第２トランジスタの破損を防止する。同じように、第８トランジスタＭ８のゲート電圧がソース電圧より遥かに低い（第８トランジスタのドレイン電極は第１電源入力端ＶＧＨに接続され、かつこの時に第８トランジスタがオンになり、ソース電圧もハイレベルである）ため、このときに第８トランジスタのゲート電極が第３ゲート制御電圧Ｖ３に直接接続されると、ブレークダウンによる破損が発生する。このようなリスクを回避するために、本実施例では第１５トランジスタＭ１５を追加する。この場合、第１５トランジスタＭ１５のドレイン電極は第３ゲート制御電圧Ｖ３に接続され、ゲート電極は第２電源入力端ＶＧＬに接続される。第３ゲート制御電圧が第２電源入力端ＶＧＬより低いため、第１５トランジスタＭ１５は急速にオフになって、第８トランジスタと第３ゲート制御電圧を隔離し、第８トランジスタの破損を防止する。第１０トランジスタのソース電極は（このとき、第１０トランジスタがオンになっている）第２電源入力端ＶＧＬに接続され、ローレベルであるため、第１０トランジスタはゲート・ソース間電圧の差が小さく、破損することなくオンのままであり、第１発光制御信号はローレベルに維持される。

第４時間点帯ｔ４において、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。このとき、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサの第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサの結合過程が終了する。第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬまで回復し、第１４トランジスタ及び第１５トランジスタはオンのままである。

第１トランジスタＭ１は、ローレベルである第１クロック信号ＥＣＫ１によってオンになり、ハイレベルである開始信号ＥＩＮは第３ゲート制御電圧Ｖ３に印加され、第３ゲート制御電圧Ｖ３における電圧はハイレベルである。したがって、第２トランジスタＭ２及び第１０トランジスタＭ１０はオフになる。

第３トランジスタＭ３は、ローレベルである第１クロック信号ＥＣＫ１に応答してオンになり、第２電源入力端ＶＧＬは第１ゲート制御電圧Ｖ１に印加される。したがって、第１ゲート制御電圧Ｖ１における電圧はローレベルである。

第５時点ｔ５において、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１はハイレベルであり、かつ第２クロック信号ＥＣＫ２はローレベルである。

第１トランジスタＭ１及び第３トランジスタＭ３は、ハイレベルである第１クロック信号ＥＣＫ１によってオフになる。第３ゲート制御電圧Ｖ３における電圧がハイレベルに維持されるため、第２トランジスタＭ２、第８トランジスタＭ８及び第１０トランジスタＭ１０はオフになる。

第４トランジスタＭ４及び第７トランジスタＭ７は、ローレベルである第２クロック信号ＥＣＫ２に応答してオンになる。また、第１ゲート制御電圧Ｖ１における電圧はローレベルであり、これにより第５トランジスタＭ５及び第６トランジスタＭ６はオンになる。

上述のブートストラップについて、第１コンデンサＣ１の結合により、第１ゲート制御電圧Ｖ１の電位は第２クロック信号ＥＣＫ２の電位変化によってブートストラップされる。即ち、第４時点ｔ４における第２クロック信号ＥＣＫ２がハイレベルである場合、第１ゲート制御電圧Ｖ１は依然としてローレベルである。第５時点ｔ５における第２クロック信号ＥＣＫ２がハイレベルからローレベルに変化する場合、第１コンデンサＣ１の結合（ブートストラップ効果）によって、第１ゲート制御電圧Ｖ１のレベルは更に低下し、ひいては第２電源入力端ＶＧＬよりも低い電圧になる。第１ゲート制御電圧Ｖ１における大幅な電圧低下は、第５トランジスタＭ５にも影響を与える。第５トランジスタのゲート電極が第１ゲート制御電圧Ｖ１に直接接続され、第５トランジスタのドレイン電極が第１電源入力端ＶＧＨ（ハイレベル）に接続されると、ゲート・ソース間電圧は過大になってブレークダウンによる破損が発生する。このようなリスクを回避するために、本実施例では第１６トランジスタＭ１６を追加する。この場合、第１６トランジスタのソース電極は第１ゲート制御電圧Ｖ１に接続され、ゲート電極は第２電源入力端ＶＧＬに接続される。第１ゲート制御電圧が第２電源入力端ＶＧＬより低いため、第１６トランジスタは急速にオフになって、第５トランジスタから第１ゲート制御電圧を隔離し、第５トランジスタの破損を防止する。

ローレベルである第２クロック信号ＥＣＫ２は、オンになった第６トランジスタＭ６及び第７トランジスタＭ７を介して第２ゲート制御電圧Ｖ２に印加される。したがって、第２ゲート制御電圧Ｖ２における電圧は、第５時点ｔ５においてローレベルである。第２ゲート制御電圧Ｖ２における電圧がローレベルであるため、第９トランジスタＭ９はオンになる。

第６時点ｔ６において、開始信号ＥＩＮ及び第１クロック信号ＥＣＫ１はローレベルであり、かつ第２クロック信号ＥＣＫ２はハイレベルである。第１時点ｔ１での操作に基づいて、第１発光制御信号は第６時点ｔ６においてローレベルである。

以上をまとめると、上述の実施例によって発光制御駆動回路の異なる構成を詳細に説明したが、本開示は、上述の実施例において挙げられた構成を含むものの、それらに限定されないことは、自明である。上述の実施例に係る構成に基づいて変換されるいかなる内容も、本開示の保護範囲に入るべきである。当業者は、上述の実施例の内容を活用することができる。

以上は本開示の好適な実施例に過ぎず、本開示を制限するためのものではない。本開示の精神及び原則の範囲内で行われた任意の修正、均等な置き換え又は改良などはいずれも、本開示の保護範囲に属する。

１第１発光制御駆動回路（奇数の発光制御駆動回路）、２第２発光制御駆動回路（偶数の発光制御駆動回路）、１０第１ゲート電圧制御回路、１１第１入力端、１２第２入力端、１３第３入力端、２０第２ゲート電圧制御回路、３０出力ユニット、３１出力端、１００画素回路、２００走査ドライバー、３００データドライバー、４００発光制御駆動回路。

本開示の第１の様態において、第１入力端、第２入力端及び第２電源入力端の信号に基づいて第１ゲート制御電圧を生成する第１ゲート電圧制御回路と、第１ゲート制御電圧、前記第１入力端、前記第２入力端、第３入力端、第１電源入力端及び前記第２電源入力端の信号に基づいて第３ゲート制御電圧を生成する第２ゲート電圧制御回路とを備え、更に第２電源入力端と第１ゲート電圧制御回路及び第２ゲート電圧制御回路との間に接続され、第１ゲート制御電圧と第３ゲート制御電圧のどちらかが第２電源入力端の電圧値より低い場合に、第２電源入力端の電圧値より低いゲート制御電圧を第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路から隔離する隔離ユニットを備える発光制御駆動回路を提供する。

１つの実施例では、第２ゲート電圧制御回路は第２ゲート制御電圧を更に生成し、発光制御駆動回路は、第２ゲート制御電圧と、第３ゲート制御電圧と、第１電源入力端及び第２電源入力端の信号とに基づいて出力信号を生成する出力ユニットを更に備え、第１ゲート電圧制御回路は少なくとも１つのトランジスタを含み、少なくとも１つのトランジスタのうちの１つのトランジスタが第１ゲート制御電圧又は第３ゲート制御電圧に接続され、第２ゲート電圧制御回路は少なくとも２つのトランジスタを含み、少なくとも２つのトランジスタのうちの１つのトランジスタが第１ゲート制御電圧に接続され、少なくとも２つのトランジスタのうちのもう１つのトランジスタが第３ゲート制御電圧に接続される。

１つの実施例では、第１ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第１ゲート制御電圧を第１ゲート電圧制御回路から隔離し、又は、第１ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離し、第３ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第３ゲート制御電圧を第２ゲート電圧制御回路から隔離し、又は、第３ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離する。

又は、隔離ユニットは第１４トランジスタ、第１６トランジスタ及び第１５トランジスタを備える。第１４トランジスタが第２トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１４トランジスタのゲート電極が第２電源入力端に接続され、第１４トランジスタのソース電極が第２トランジスタのゲート電極に接続され、第１４トランジスタのドレイン電極が第１０トランジスタのゲート電極に接続される。第１６トランジスタが第５トランジスタのゲート電極と第６トランジスタのゲート電極との間に接続され、第１６トランジスタのゲート電極が第２電源入力端に接続され、第１６トランジスタのドレイン電極が第５トランジスタのゲート電極に接続され、第１６トランジスタのソース電極が第６トランジスタのゲート電極に接続される。第１５トランジスタが第８トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１５トランジスタのゲート電極が第２電源入力端に接続され、第１５トランジスタのドレイン電極が第１０トランジスタのゲート電極及び第１４トランジスタのドレイン電極に接続され、第１５トランジスタのソース電極が第８トランジスタのゲート電極に接続される。

また、第１クロック信号及び第２クロック信号は同じ時間幅を有し、かつ重なり合わない位相を有する。開始信号は、第１クロック信号の２番目の立ち下がりエッジの電圧が開始するときから、第１クロック信号の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける。

第４時間帯ｔ４では、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。この場合、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサＣ３の第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサＣ３は結合過程が終了し、第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬのレベルまで回復し、第１３トランジスタＭ１３はオンのままである。

第４時間帯ｔ４において、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。このとき、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサの第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサの結合過程が終了する。第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬまで回復し、第１４トランジスタ及び第１５トランジスタはオンのままである。

１第１発光制御駆動回路（奇数の発光制御駆動回路）、２第２発光制御駆動回路（偶数の発光制御駆動回路）、１０第１ゲート電圧制御回路、１１第１入力端、１２第２入力端、１３第３入力端、２０第２ゲート電圧制御回路、３０出力ユニット、３１出力端、１００画素回路、２００走査ドライバー、３００データドライバー、４００発光制御ドライバー。

Claims

第１入力端、第２入力端及び第２電源入力端の信号に基づいて第１ゲート制御電圧を生成する第１ゲート電圧制御回路と、
前記第１ゲート制御電圧、前記第１入力端、前記第２入力端、第３入力端、第１電源入力端及び前記第２電源入力端の信号に基づいて第３ゲート制御電圧を生成する第２ゲート電圧制御回路と、
前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路それぞれに含まれており、前記第１ゲート制御電圧と前記第３ゲート制御電圧に接続される複数のトランジスタと、
前記第２電源入力端と前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路との間に接続され、前記第１ゲート制御電圧と前記第２ゲート制御電圧のどちらかが前記第２電源入力端の電圧値より低い場合に、前記第２電源入力端の電圧値より低いゲート制御電圧を前記第１ゲート電圧制御回路及び／又は前記第２ゲート電圧制御回路から隔離する隔離ユニットと、を備える
ことを特徴とする発光制御駆動回路。
前記第２ゲート電圧制御回路は、更に第２ゲート制御電圧を生成し、
前記発光制御駆動回路は、前記第２ゲート制御電圧と、前記第３ゲート制御電圧と、前記第１電源入力端及び前記第２電源入力端の信号とに基づいて出力信号を生成する出力ユニットを更に備える
ことを特徴とする請求項１に記載の発光制御駆動回路。
前記第１ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第１ゲート制御電圧を前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路から隔離し、
前記第３ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第３ゲート制御電圧を前記第２ゲート電圧制御回路から隔離する
ことを特徴とする請求項２に記載の発光制御駆動回路。
前記第１ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第１ゲート制御電圧を前記第１ゲート電圧制御回路から隔離し、
前記第３ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第３ゲート制御電圧を前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路から隔離する
ことを特徴とする請求項２に記載の発光制御駆動回路。
前記第１ゲート電圧制御回路は、第１トランジスタ、第２トランジスタ及び第３トランジスタを含み、
前記第１トランジスタのゲート電極は前記第２入力端に接続され、前記第１トランジスタのソース電極は前記第２トランジスタのゲート電極に接続され、前記第１トランジスタのドレイン電極は前記第１入力端に接続され、
前記第２トランジスタのソース電極は前記第２入力端に接続され、前記第２トランジスタのドレイン電極は前記第３トランジスタのソース電極に接続され、前記第２トランジスタのゲート電極は前記第２ゲート電圧制御回路にも接続され、
前記第３トランジスタのゲート電極は前記第２入力端に接続され、前記第３トランジスタのドレイン電極は前記第２電源入力端に接続され、前記第３トランジスタのソース電極は前記第２ゲート電圧制御回路にも接続される、
ことを特徴とする請求項１に記載の発光制御駆動回路。
前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、Ｐ型薄膜トランジスタである
ことを特徴とする請求項５に記載の発光制御駆動回路。
前記第２ゲート電圧制御回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ及び第１コンデンサを備え、
前記第４トランジスタのゲート電極は前記第３入力端に接続され、前記第４トランジスタのソース電極は前記第５トランジスタのソース電極に接続され、前記第４トランジスタのドレイン電極は前記第２トランジスタのゲート電極に接続され、
前記第５トランジスタのゲート電極は前記第３トランジスタのソース電極に接続され、前記第５トランジスタのドレイン電極は第１電源入力端に接続され、
前記第６トランジスタのゲート電極は前記第３トランジスタのソース電極に接続され、前記第６トランジスタのソース電極は前記第７トランジスタのソース電極に接続され、前記第６トランジスタのドレイン電極は前記第３入力端に接続され、
前記第７トランジスタのゲート電極は前記第３入力端に接続され、前記第７トランジスタのドレイン電極は前記第８トランジスタのソース電極に接続され、
前記第８トランジスタのゲート電極は前記第１入力端及び出力ユニットに接続され、前記第８トランジスタのドレイン電極は前記第１電源入力端に接続され、前記第８トランジスタのソース電極は前記出力ユニットにも接続され、
前記第１コンデンサの一端は前記第６トランジスタのゲート電極に接続され、他端は前記第６トランジスタのソース電極に接続される、
ことを特徴とする請求項５に記載の発光制御駆動回路。
前記第４トランジスタ、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタは、Ｐ型薄膜トランジスタである
ことを特徴とする請求項７に記載の発光制御駆動回路。
前記出力ユニットは、第９トランジスタ、第１０トランジスタ、第２コンデンサ、第３コンデンサを備え、
前記第９トランジスタのゲート電極は前記第８トランジスタのソース電極に接続され、前記第９トランジスタのソース電極は前記第１電源入力端に接続され、前記第９トランジスタのドレイン電極は前記第１０トランジスタのソース電極に接続され、
前記第１０トランジスタのゲート電極は前記第８トランジスタのゲート電極に接続され、前記第１０トランジスタのドレイン電極は前記第２電源入力端に接続され、
前記第２コンデンサの一端は前記第９トランジスタのゲート電極に接続され、他端は前記第９トランジスタのソース電極に接続され、
前記第３コンデンサの一端は前記第１０トランジスタのゲート電極に接続され、他端は前記第３入力端に接続され、
前記出力ユニットが生成する出力信号は、第１０トランジスタのソース電極から出力される、
ことを特徴とする請求項７に記載の発光制御駆動回路。
前記第９トランジスタ及び前記第１０トランジスタは、Ｐ型薄膜トランジスタである
ことを特徴とする請求項９に記載の発光制御駆動回路。
前記隔離ユニットは、第１１トランジスタ、第１２トランジスタ及び第１３トランジスタを備え、
前記第１１トランジスタが前記第３トランジスタのソース電極と前記第６トランジスタのゲート電極との間に接続され、第１１トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１１トランジスタのソース電極は前記第３トランジスタのソース電極に接続され、前記第１１トランジスタのドレイン電極は前記第６トランジスタのゲート電極に接続され、
前記第１２トランジスタが前記第５トランジスタのゲート電極と前記第６トランジスタのゲート電極との間に接続され、前記第１２トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１２トランジスタのドレイン電極は前記第５トランジスタのゲート電極に接続され、前記第１２トランジスタのソース電極は前記第６トランジスタのゲート電極に接続され、
前記第１３トランジスタが前記第８トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、前記第１３トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１３トランジスタのドレイン電極は前記第１０トランジスタのゲート電極に接続され、前記第１３トランジスタのソース電極は前記第８トランジスタのゲート電極に接続される
ことを特徴とする請求項９に記載の発光制御駆動回路。
前記第１１トランジスタ、前記第１２トランジスタ及び前記第１３トランジスタは、Ｐ型薄膜トランジスタである
ことを特徴とする請求項１１に記載の発光制御駆動回路。
前記隔離ユニットは、第１４トランジスタ、第１６トランジスタ及び第１５トランジスタを備え、
前記第１４トランジスタが前記第２トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、第１４トランジスタのゲート電極は、前記第２電源入力端に接続され、前記第１４トランジスタのソース電極は、前記第２トランジスタのゲート電極に接続され、前記第１４トランジスタのドレイン電極は、前記第１０トランジスタのゲート電極に接続され、
前記第１６トランジスタが前記第５トランジスタのゲート電極と前記第６トランジスタのゲート電極との間に接続され、前記第１６トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１６トランジスタのドレイン電極は前記第５トランジスタのゲート電極に接続され、前記第１６トランジスタのソース電極は前記第６トランジスタのゲート電極に接続され、
前記第１５トランジスタが前記第８トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、前記第１５トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１５トランジスタのドレイン電極は前記第１０トランジスタのゲート電極及び第１４トランジスタのドレイン電極に接続され、前記第１５トランジスタのソース電極は前記第８トランジスタのゲート電極に接続される
ことを特徴とする請求項９に記載の発光制御駆動回路。
前記第１４トランジスタ、前記第１６トランジスタ及び前記第１５トランジスタは、Ｐ型薄膜トランジスタである
ことを特徴とする請求項１３に記載の発光制御駆動回路。
前記第６トランジスタのゲート電極は前記第１ゲート制御電圧を生成し、前記第９トランジスタのゲート電極は前記第２ゲート制御電圧を生成し、前記第１０トランジスタのゲート電極は前記第３ゲート制御電圧を生成する
ことを特徴とする請求項１１又は１３に記載の発光制御駆動回路。
請求項１〜１５のいずれか１項に記載の発光制御駆動回路を少なくとも２つ備え、各発光制御駆動回路の第１入力端は、１つ前の発光制御駆動回路の出力端に接続される、
ことを特徴とする発光制御ドライバー。
各前記発光制御駆動回路の第１入力端は、開始信号又は１つ前の発光制御駆動回路の出力信号を受信し、
奇数の発光制御駆動回路は、第２入力端が第１クロック信号を受信し、第３入力端が第２クロック信号を受信し、
偶数の発光制御駆動回路は、第２入力端が第２クロック信号を受信し、第３入力端が第１クロック信号を受信する
ことを特徴とする請求項１６に記載の発光制御ドライバー。
前記第１クロック信号及び前記第２クロック信号は、同じ時間幅を有し、かつ重なり合わない位相を有し、
前記開始信号は、前記第１クロック信号の２番目の立ち下がりエッジの電圧が開始するときから、前記第１クロック信号の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける
ことを特徴とする請求項１７に記載の発光制御ドライバー。
請求項１６〜１８のいずれか１項に記載の発光制御ドライバーを備える
ことを特徴とする有機発光表示装置。