TW201933324A - 發射控制驅動電路、發射控制驅動器及有機發光顯示裝置 - Google Patents

發射控制驅動電路、發射控制驅動器及有機發光顯示裝置 Download PDF

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Abstract

本發明公開了一種發射控制驅動電路、發射控制驅動器及有機發光顯示裝置，隔離單元連接在第二電源輸入端與第一柵壓控制電路和第二柵壓控制電路之間。若該第一柵控電壓和該第二柵控電壓中的一個低於該第二電源輸入端的電壓值，該隔離單元將低於該第二電源輸入端的電壓值的柵控電壓與該第一柵壓控制電路和/或該第二柵壓控制電路隔離。本發明的隔離單元可防止第一柵控電壓和第三柵控電壓過低時，第一柵壓控制電路和第二柵壓控制電路中的電晶體柵源間電壓過大，造成擊穿事故。

Description

發射控制驅動電路、發射控制驅動器及有機發光顯示裝置
本發明屬於光電技術領域，具體是關於一種發射控制驅動電路、發射控制驅動器及有機發光顯示裝置。
近年，國內外開發出了眾多類型的顯示裝置，例如液晶顯示裝置，等離子顯示裝置，電潤濕顯示裝置，電泳顯示裝置，有機發光顯示裝置等。其中有機發光顯示裝置利用電洞對在特定材料中的複合，發出特定波長的光，來顯示圖像，具有快速回應，功耗低，輕薄，色域廣等優點。現有的有機發光顯示裝置通常包括發射控制驅動器來控制像素的發射時間段，然而現有的發射控制驅動器容易被擊穿損壞。
有鑑於此，本發明提供一種發射控制驅動電路、發射控制驅動器及有機發光顯示裝置，以解決現有的有機發光顯示裝置的發射控制驅動電路中的電晶體擊穿的問題。
根據本發明的一個方面，提供一種發射控制驅動電路，包括：第一柵壓控制電路，第一柵壓控制電路根據第一輸入端、第二輸入端和第 二電源輸入端的信號產生第一柵控電壓；第二柵壓控制電路，第二柵壓控制電路根據第一柵控電壓、第一輸入端、第二輸入端、第三輸入端、第一電源輸入端和第二電源輸入端的信號產生第二柵控電壓和第三柵控電壓，第一柵壓控制電路和第二柵壓控制電路各自包括若干電晶體，若干電晶體連接第一柵控電壓和第三柵控電壓；輸出單元，輸出單元根據第二柵控電壓、第三柵控電壓、第一電源輸入端和第二電源輸入端的信號產生輸出信號；以及隔離單元，隔離單元連接在第二電源輸入端與第一柵壓控制電路和第二柵壓控制電路之間，若第一柵控電壓和第二柵控電壓中的一個低於第二電源輸入端的電壓值，隔離單元將低於第二電源輸入端的電壓值的柵控電壓與第一柵壓控制電路和/或第二柵壓控制電路隔離。
在一個實施例中，若第一柵控電壓低於第二電源輸入端的電壓值，隔離單元將第一柵控電壓與第一柵壓控制電路和第二柵壓控制電路隔離；若第三柵控電壓低於第二電源輸入端的電壓值，隔離單元將第三柵控電壓與第二柵壓控制電路隔離；或者在一個實施例中，若第一柵控電壓低於第二電源輸入端的電壓值，隔離單元將第一柵控電壓與第一柵壓控制電路隔離；若第三柵控電壓低於第二電源輸入端的電壓值，隔離單元將第三柵控電壓與第一柵壓控制電路和第二柵壓控制電路隔離。
在一個實施例中，第一柵壓控制電路包括第一電晶體、第二電晶體和第三電晶體，第一電晶體、第二電晶體和第三電晶體為P型薄膜電晶體；第一電晶體的柵極連接第二輸入端，第一電晶體的源極連接第二電晶體的柵極，第一電晶體的漏極連接第一輸入端；第二電晶體的源極連接第二輸入端，第二電晶體的漏極連接第三電晶體的源極，第二電晶體的 柵極還連接第二柵壓控制電路；第三電晶體的柵極連接第二輸入端，第三電晶體的漏極連接第二電源輸入端，第三電晶體的源極還連接第二柵壓控制電路。
在一個實施例中，第二柵壓控制電路包括第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體和第一電容，第四電晶體、第五電晶體、第六電晶體、第七電晶體和第八電晶體為P型薄膜電晶體；第四電晶體的柵極連接第三輸入端，第四電晶體的源極連接第五電晶體的源極，第四電晶體的漏極連接第二電晶體的柵極；第五電晶體的柵極連接第三電晶體的源極，第五電晶體的漏極連接第一電源輸入端；第六電晶體的柵極連接第三電晶體的源極，第六電晶體的源極連接第七電晶體的源極，第六電晶體的漏極連接第三輸入端；第七電晶體的柵極連接第三輸入端，第七電晶體的漏極連接第八電晶體的源極；第八電晶體的柵極連接第一輸入端和輸出單元，第八電晶體的漏極連接第一電源輸入端，第八電晶體的源極還連接輸出單元；第一電容的一端連接第六電晶體的柵極，另一端連接第六電晶體的源極。
在一個實施例中，輸出單元包括第九電晶體、第十電晶體、第二電容、第三電容，第九電晶體和第十電晶體為P型薄膜電晶體；第九電晶體的柵極連接第八電晶體的源極，第九電晶體的源極連接第一電源輸入端，第九電晶體的漏極連接第十電晶體的源極；第十電晶體的柵極連接第八電晶體的柵極，第十電晶體的漏極連接第二電源輸入端；第二電容的一端連接第九電晶體的柵極，另一端連接第九電晶體的源極；第三電容一端連接第十電晶體的柵極，另一端連接第三輸入端；輸出單元產生的輸出 信號從第十電晶體的源極輸出。
在一個實施例中，隔離單元包括第十一電晶體、第十二電晶體和第十三電晶體，第十一電晶體、第十二電晶體和第十三電晶體為P型薄膜電晶體；第十一電晶體連接在第三電晶體的源極和第六電晶體的柵極之間，第十一電晶體的柵極連接第二電源輸入端，第十一電晶體的源極連接第三電晶體的源極，第十一電晶體的漏極連接第六電晶體的柵極；第十二電晶體連接在第五電晶體的柵極和第六電晶體的柵極之間，第十二電晶體的柵極連接第二電源輸入端，第十二電晶體的漏極連接第五電晶體的柵極，第十二電晶體的源極連接第六電晶體的柵極；第十三電晶體連接在第八電晶體的柵極和第十電晶體的柵極之間，第十三電晶體的柵極連接第二電源輸入端，第十三電晶體的漏極連接第十電晶體的柵極，第十三電晶體的源極連接第八電晶體的柵極。
在一個實施例中，隔離單元包括第十四電晶體、第十六電晶體和第十五電晶體，其中：第十四電晶體、第十六電晶體和第十五電晶體為P型薄膜電晶體；第十四電晶體連接在第二電晶體的柵極和第十電晶體的柵極之間，第十四電晶體的柵極連接第二電源輸入端，第十四電晶體的源極連接第二電晶體的柵極，第十四電晶體的漏極連接第十電晶體的柵極；第十六電晶體連接在第五電晶體的柵極和第六電晶體的柵極之間，第十六電晶體的柵極連接第二電源輸入端，第十六電晶體的漏極連接第五電晶體的柵極，第十六電晶體的源極連接第六電晶體的柵極；第十五電晶體連接在第八電晶體的柵極和第十電晶體的柵極之間，第十五電晶體的柵極連接第二電源輸入端，第十五電晶體的漏極連接第十電晶體的柵極和第十四電 晶體的漏極，第十五電晶體的源極連接第八電晶體的柵極。
在一個實施例中，第六電晶體的柵極產生第一柵控電壓，第九電晶體的柵極產生第二柵控電壓；第十電晶體的柵極產生第三柵控電壓。
根據本發明的第二方面，提供一種發射控制驅動器，包括至少兩個該發射控制驅動電路，每個發射控制驅動電路的第一輸入端連接前一個發射控制驅動電路的輸出端。
在一個實施例中，每一個該發射控制驅動電路的第一輸入端接收開始信號或前一發射控制驅動電路的輸出信號，奇數發射控制驅動電路的第二輸入端接收第一時鐘信號，第三輸入端接收第二時鐘信號；偶數發射控制驅動電路的第二輸入端接收第二時鐘信號，第三輸入端接收第一時鐘信號，第一時鐘信號和第二時鐘信號具有相同的時間段並且具有不重疊的相位，開始信號在第一時鐘信號的第二個下降沿電壓來臨時，輸出上升沿電壓並持續至第一時鐘信號的第四個下降沿電壓來臨。
本發明的第三方面提供一種有機發光顯示裝置，包括該發射控制驅動器。
根據本發明提供的發射控制驅動電路、發射控制驅動器及有機發光顯示裝置，通過在發射控制驅動電路中的第二電源輸入端與第一柵壓控制電路和第二柵壓控制電路之間設置隔離單元，該隔離單元可以在第一柵壓控制電路輸出的第一柵控電壓低於第二電源輸入端的電壓值時，將第一柵控電壓與第一柵壓控制電路和/或第二柵壓控制電路隔離，或者在第二柵壓控制電路輸出的第三柵控電壓低於第二電源輸入端的電壓值時，將 第三柵控電壓與第一柵壓控制電路和/或第二柵壓控制電路隔離，從而防止第一柵控電壓或第三柵控電壓過低造成第一柵壓控制電路和/或第二柵壓控制電路中的電晶體柵源間電壓過大而損壞。
1‧‧‧第一發射控制驅動電路
2‧‧‧第二發射控制驅動電路
10‧‧‧第一柵壓控制電路
11‧‧‧第一輸入端
12‧‧‧第二輸入端
13‧‧‧第三輸入端
20‧‧‧第二柵壓控制電路
30‧‧‧輸出單元
31‧‧‧輸出端
100‧‧‧像素電路
200‧‧‧掃描驅動器
300‧‧‧資料驅動器
400‧‧‧發射控制驅動器
圖1為一實施例提供的有機發光顯示裝置的結構示意圖；圖2a所示為一實施例提供的發射控制驅動器的結構示意圖；圖2b所示為圖2a中虛線框示出的一個重複單元的放大圖；圖3為一實施例提供的發射控制驅動電路的電路結構示意圖；圖4是本發明一實施例發射控制驅動電路信號波形圖；圖5是本發明另一實施例發射控制驅動電路的電路結構示意圖。
為使本發明的目的、技術手段和優點更加清楚明白，以下結合附圖對本發明作進一步詳細說明。
圖1所示為本發明一實施例提供的有機發光顯示裝置的結構示意圖。從圖中可以看出，該有機發光顯示裝置包括：多個像素(PX11、PX12、…、PXn1、PXn2)形成的像素電路100，用於顯示圖像；資料驅動器300，將資料電壓施加到像素；掃描驅動器200，將掃描信號順序地施加到像素；發射控制驅動器400，將發射控制信號施加到像素。像素回應於掃描信號而接收資料電壓，產生具有與資料電壓對應的預定亮度的光以顯示 圖像，發射控制驅動器400回應於初始控制信號被初始化，並產生發射控制信號，以控制像素的發射時間段。
由於發射控制驅動器中需要有電容進行電壓的保持等作用，但電容兩端的電壓具有自舉效應，會造成電容兩端的電壓下降過快，這時與電容連接的電晶體會有柵源間電壓降過大的風險，可能會造成電晶體擊穿損壞，為解決這一技術問題，本發明提供了一種發射控制驅動器。
首先需要說明的是，本文附圖中的標記EIN、ECK1、ECK2、VGH、VGL、EM1既可以指代一個端子，也可以指代相應端子輸入的信號，具體取決於文字部分的限定。例如，第一時鐘信號端ECK1指代的是一個端子，第一時鐘信號ECK1指代的是第一時鐘信號，並且該第一時鐘信號是輸入到第一時鐘信號端ECK1的。
<實施例一>
圖2a所示為一實施例提供的發射控制驅動器的結構示意圖。如圖2a所示，該發射控制驅動器包括多個級聯的發射控制驅動電路，每一個發射控制驅動電路包括第一電源輸入端VGH、第二電源輸入端VGL、第一時鐘信號輸入端ECK1、第二時鐘信號輸入端ECK2、輸入端EIN和輸出端EMn(n=1，2…)。
為了能夠清楚的描述圖2a中多個發射控制驅動電路的連接關係，參閱圖2b所示的圖2a中虛線框示出的一個重複單元的放大圖。如圖2b所示，該重複單元包括第一發射控制驅動電路1和第二發射控制驅動電路2，其中第一發射控制驅動電路1代表奇數發射控制驅動電路，第二發射控制驅動電路2代表偶數發射控制驅動電路，第一發射控制驅動電路1的 輸出端EM1連接第二發射控制驅動電路2的輸入端EIN，後續按照該第一發射控制驅動電路1和該第二發射控制驅動電路2的結構重複接續，即可最終形成圖2a中的發射控制驅動器400。
圖3為一實施例提供的發射控制驅動電路的電路結構示意圖，如圖3所示，該發射控制驅動電路包括第一柵壓控制電路10、第二柵壓控制電路20、輸出單元30和隔離單元。
其中，第一柵壓控制電路10根據第一輸入端11、第二輸入端12和第二電源輸入端VGL的信號產生第一柵控電壓V1。第二柵壓控制電路20根據第一柵控電壓V1、第一輸入端11、第二輸入端12、第三輸入端13、第一電源輸入端VGH和第二電源輸入端VGL的信號產生第二柵控電壓V2和第三柵控電壓V3。輸出單元30根據第二柵控電壓V2、第三柵控電壓V3、第一電源輸入端VGH和第二電源輸入端VGL的信號產生輸出信號。隔離單元連接在第二電源輸入端VGL與第一柵壓控制電路10和第二柵壓控制電路20之間，即隔離單元分別與第二電源輸入端VGL、第一柵壓控制電路10、第二柵壓控制電路20相連；若第一柵控電壓V1低於第二電源輸入端VGL的電壓值，隔離單元將第一柵控電壓V1分別與第一柵壓控制電路10和第二柵壓控制電路20隔離，即第二電晶體M2的漏極與第一柵控電壓V1隔離，第五電晶體M5的柵極與第一柵控電壓V1隔離；進一步地，若第三柵控電壓V3低於第二電源輸入端VGL的電壓值，隔離單元將第三柵控電壓V3與第二柵壓控制電路20隔離，即第八電晶體M8的漏極與第三柵控電壓V3隔離。
在一個實施例中，第一柵壓控制電路10和第二柵壓控制電 路20各自包括若干電晶體，第一柵壓控制電路10中的一個電晶體連接第一柵控電壓V1，第二柵壓控制電路20中的兩個電晶體分別連接第一柵控電壓V1和第三柵控電壓V3。具體而言，第一柵壓控制電路10和第一柵控電壓V1之間連接的電晶體為第二電晶體M2，第二柵壓控制電路20和第一柵控電壓V1之間連接的電晶體為第五電晶體M5，第二柵壓控制電路20和第三柵控電壓V3之間連接的電晶體為第八電晶體M8。這樣，隔離單元可以防止第一柵控電壓V1過低造成第一柵壓控制電路和第二柵壓控制電路中與第一柵控電壓V1連接的電晶體(第二電晶體M2、第五電晶體M5或第八電晶體M8)損壞。
具體的，在圖3所示的發射控制驅動電路中，第一柵壓控制電路10包括第一電晶體M1、第二電晶體M2和第三電晶體M3，其中：第一電晶體M1、第二電晶體M2和第三電晶體M3例如可以是P型薄膜電晶體。第一電晶體M1的柵極連接第二輸入端12，第一電晶體M1的源極連接第二電晶體M2的柵極，第一電晶體M1的漏極連接第一輸入端11；第二電晶體M2的源極連接第二輸入端12，第二電晶體M2的漏極連接第三電晶體M3的源極，第二電晶體M2的柵極還連接第二柵壓控制電路20；第三電晶體M3的柵極連接第二輸入端12，第三電晶體M3的漏極連接第二電源輸入端VGL，第三電晶體M3的源極還連接第二柵壓控制電路20。
在一個實施例中，第二電晶體M2的數量可以為多個，且該多個第二電晶體M2依次相連接。具體而言，多個第二電晶體M2的柵極均連接第一電晶體M1的源極，每個第二電晶體M2的源極和相鄰的第二電晶體M2的漏極相連接，這樣通過該多個第二電晶體M2的串聯，可以減小電 晶體關斷後源漏極間的漏電流，提高電晶體關斷的可靠性。
在圖3所示的發射控制驅動電路中，第二柵壓控制電路20包括第四電晶體M4、第五電晶體M5、第六電晶體M6、第七電晶體M7、第八電晶體M8和第一電容C1。其中：第四電晶體M4、第五電晶體M5、第六電晶體M6、第七電晶體M7和第八電晶體M8例如可以是P型薄膜電晶體。第四電晶體M4的柵極連接第三輸入端13，第四電晶體M4的源極連接第五電晶體M5的源極，第四電晶體M4的漏極連接第二電晶體M2的柵極；第五電晶體M5的柵極(依次通過M12的漏極或源極和M11的漏極或源極)耦合至第三電晶體M3的源極，第五電晶體M5的漏極連接第一電源輸入端VGH；第六電晶體M6的柵極連接第三電晶體M3的源極，第六電晶體M6的源極連接第七電晶體M7的源極，第六電晶體M6的漏極連接第三輸入端13；第七電晶體M7的柵極連接第三輸入端13，第七電晶體M7的漏極連接第八電晶體M8的源極；第八電晶體M8的柵極連接第一輸入端11和輸出單元30，第八電晶體M8的漏極連接第一電源輸入端VGH；第八電晶體M8的源極還連接輸出單元30；第一電容C1的一端連接第六電晶體M6的柵極，另一端連接第六電晶體M6的源極。
在圖3所示的發射控制驅動電路中，輸出單元30包括第九電晶體M9、第十電晶體M10、第二電容C2、第三電容C3和輸出端31。其中：第九電晶體M9和第十電晶體M10例如可以是P型薄膜電晶體。第九電晶體M9的柵極連接第八電晶體M8的源極，第九電晶體M9的源極連接第一電源輸入端VGH，第九電晶體M9的漏極連接第十電晶體M10的源極；第十電晶體M10的柵極連接第八電晶體M8的柵極，第十電晶體M10的源 極連接輸出端31，第十電晶體M10的漏極連接第二電源輸入端VGL；第二電容C2一端連接第九電晶體M9的柵極，另一端連接第九電晶體M9的源極；第三電容C3一端連接第十電晶體M10的柵極，另一端連接第三輸入端13；輸出單元30產生的輸出信號從輸出端31輸出。
在圖3所示的發射控制驅動電路中，隔離單元包括第十一電晶體M11、第十二電晶體M12和第十三電晶體M13，其中：第十一電晶體M11、第十二電晶體M12和第十三電晶體M13例如可以是P型薄膜電晶體；第十一電晶體M11連接在第三電晶體M3的源極和第六電晶體M6的柵極之間，第十一電晶體M11的柵極連接第二電源輸入端VGL，第十一電晶體M11的源極連接第三電晶體M3的源極，第十一電晶體M11的漏極連接第六電晶體M6的柵極；第十二電晶體M12連接在第五電晶體M5的柵極和第六電晶體M6的柵極之間，第十二電晶體M12的柵極連接第二電源輸入端VGL，第十二電晶體M12的漏極連接第五電晶體M5的柵極，第十二電晶體M12的源極連接第六電晶體M6的柵極；第十三電晶體M13連接在第八電晶體M8的柵極和第十電晶體M10的柵極之間，第十三電晶體M13的柵極連接第二電源輸入端VGL，第十三電晶體M13的漏極連接第十電晶體M10的柵極，第十三電晶體M13的源極連接第八電晶體M8的柵極。
對於圖3所示的發射控制驅動電路，第六電晶體M6的柵極產生第一柵控電壓V1，第九電晶體M9的柵極產生第二柵控電壓V2；第十電晶體M10的柵極產生第三柵控電壓V3。
當將圖3所示的發射控制驅動電路應用於圖2a所示的發射控制驅動器時，在發射控制驅動電路中，第一輸入端11接收前一發射控制 驅動電路的輸出信號，例如圖2b所示的第二發射控制驅動電路2的第一輸入端11連接到第一發射控制驅動電路1的輸出端31，以接收第一發射控制驅動電路1的輸出信號EM1，輸出信號EM1的波形如圖4所示，第一發射控制驅動電路1的第一輸入端11接收開始信號EIN，開始信號EIN的波形如圖4所示，奇數的發射控制驅動電路，例如第一發射控制驅動電路1的第二輸入端12接收第一時鐘信號ECK1，奇數的發射控制驅動電路，例如第一發射控制驅動電路1的第三輸入端13接收第二時鐘信號ECK2；偶數的發射控制驅動電路，例如第二發射控制驅動電路2的第二輸入端12接收第二時鐘信號ECK2，偶數的發射控制驅動電路，例如第二個發射控制驅動電路2的第三輸入端13接收第一時鐘信號ECK1，第一時鐘信號ECK1和第二時鐘信號ECK2的波形如圖4所示。
進一步的，第一時鐘信號ECK1和第二時鐘信號ECK2具有相同的時間段並且具有不重疊的相位，如圖4所示，開始信號EIN在第一時鐘信號ECK1第二個下降沿電壓來臨時，輸出上升沿電壓並持續至第一時鐘信號ECK1第四個下降沿電壓來臨。第一電源輸入端VGH的電壓值高於第二電源輸入端VGL的電壓值。
本實施例還提供一種發射控制驅動器，該發射控制驅動器包括多個該發射控制驅動電路，每個發射控制驅動電路的第一輸入端連接前一個發射控制驅動電路的輸出端。
本實施例還提供一種有機發光顯示裝置，該有機發光顯示裝置包括多個該發射控制驅動器。
在本實施例提供的發射控制驅動電路及有機發光顯示裝置 中，若第一柵控電壓V1低於第二電源輸入端VGL的電壓值，隔離單元將第一柵控電壓V1與第一柵壓控制電路10和第二柵壓控制電路20隔離，防止第一柵控電壓V1過低造成第一柵壓控制電路10和第二柵壓控制電路20的電晶體(第二電晶體M2和第五電晶體M5)柵源間電壓過大從而損壞；若第三柵控電壓V3低於第二電源輸入端VGL的電壓值，隔離單元將第三柵控電壓V3與第二柵壓控制電路20隔離(第三柵控電壓V3低於第二電源輸入端VGL的電壓值時，第十三電晶體M13的柵極電壓大於源極電壓，M13關斷，將V3與第八電晶體的柵極隔離)，防止第三柵控電壓V3過低造成第二柵壓控制電路20的電晶體(第八電晶體M8)柵源間電壓過大從而損壞。
另外，由於隔離單元包括第十一電晶體M11、第十二電晶體M12和第十三電晶體M13，且皆為P型薄膜電晶體，且第十一電晶體M11、第十二電晶體M12和第十三電晶體M13的柵極連接第二電源輸入端VGL，當第十一電晶體M11、第十二電晶體M12和第十三電晶體M13的源極和漏極電壓沒有過低時，第十一電晶體M11、第十二電晶體M12和第十三電晶體M13自動導通，第十一電晶體M11、第十二電晶體M12和第十三電晶體M13的源極或漏極電壓過低時(低於第二電源輸入端VGL)，第十一電晶體M11、第十二電晶體M12和第十三電晶體M13自動關斷，進行源極和漏極的隔離。
本實施例對第一個發射控制驅動電路的時序波形進行分析，如圖4所示，開始信號EIN和第一時鐘信號ECK1在第一時間點t1具有低電平，第二時鐘信號ECK2在第一時間段t1具有高電平。由於第十一電晶 體M11、第十二電晶體M12和第十三電晶體M13皆為P型薄膜電晶體，且其柵極連接第二電源輸入端，因此在以下分析中的正常情況下相當於導通的導線，不予贅述。
具有低電平的第一時鐘信號ECK1被施加到第一電晶體M1的柵極端和第三電晶體M3的柵極端。因此，第一電晶體M1和第三電晶體M3導通。
具有低電平的開始信號EIN通過導通的第一電晶體M1被施加到第二電晶體M2的柵極端和第三柵控電壓V3。因此，第二電晶體M2導通，並且第三柵控電壓V3處的電壓具有低電平。
具有低電平的第一時鐘信號ECK1和第二電源輸入端VGL分別通過導通的第二電晶體M2和導通的第三電晶體M3被施加第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有低電平。
具有高電平的第二時鐘信號ECK2被施加到第四電晶體M4和第七電晶體M7。因此，第四電晶體M4和第七電晶體M7截止。
由於第三柵控電壓V3為低電平，所以第八電晶體M8導通。第一電源輸入端VGH通過導通的第八電晶體M8被施加到第二柵控電壓V2。因此，第二柵控電壓V2處的電壓具有高電平。第二電容C2被充有第一電源輸入端VGH。換言之，第二電容C2被充有具有高電平的電壓。由於第二柵控電壓V2處的電壓具有高電平，所以第九電晶體M9截止。
由於第三柵控電壓V3處的電壓具有低電平，所以第十電晶體M10導通。由於導通的第十電晶體M10，第二電源輸入端VGL被施加到第一發射控制線EM1，因此，第一個發射控制驅動電路的輸出信號EM1具 有低電平。
在第二時間點t2，開始信號EIN具有低電平，第一時鐘信號ECK1和第二時鐘信號ECK2具有高電平。第一電晶體M1和第三電晶體M3通過具有高電平的第一時鐘信號ECK1截止。
由於第三柵控電壓V3處的電壓保持低電平，所以第二電晶體M2導通。具有高電平的第一時鐘信號ECK1通過導通的第二電晶體M2被施加到第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有高電平。
第三柵控電壓V3處的電壓具有低電平，因此，第八電晶體M8和第十電晶體M10導通。第一電源輸入端VGH通過導通的第八電晶體M8被施加到第二柵控電壓V2，從而第二柵控電壓V2處的電壓保持在高電平。
由於第二柵控電壓V2處的電壓具有高電平並且第三柵控電壓V3處的電壓具有低電平，所以第九電晶體M9截止並且第十電晶體M10導通。因此，第一發射控制信號保持在低電平。
在第三時間點t3，第二時鐘信號ECK2從高電平轉變為低電平，然後從低電平再次轉變成高電平。因此，由於第三電容C3的耦合，第三柵控電壓V3處的電勢通過第二時鐘信號ECK2的電勢的變化而被自舉(bootstrapped)。即，在第二時間點t2第二時鐘信號ECK2為高電平時，第三柵控電壓V3尚且為低電平，當第三時間點t3第二時鐘信號ECK2從高電平轉變為低電平時，由於第三電容C3的耦合(自舉效應)，則第三柵控電壓V3的電平進一步降低，甚至低於第二電源輸入端VGL的電壓，此時，對第八電晶體M8來說，其柵極電壓大大低於源極電壓(第八電晶體M8的 漏極連接到第一電源輸入端VGH，且此時第八電晶體M8導通，源極電壓也為高電平)，若此時第八電晶體M8的柵極直接連接第三柵控電壓V3，會造成擊穿損壞，為了避免此風險，本實施例加入了第十三電晶體M13，此時第十三電晶體M13的漏極連接在第三柵控電壓V3上，柵極連接第二電源輸入端VGL，由於第三柵控電壓V3低於第二電源輸入端VGL，第十三電晶體M13快速關斷，使第八電晶體M8與第三柵控電壓V3隔離，防止第八電晶體M8損壞。由於第十電晶體M10的源極(此時第十電晶體M10導通)連接第二電源輸入端VGL，為低電平，所以第十電晶體M10的柵極和源極間的電壓相差較小，不會損壞，繼續導通，第一發射控制信號保持在低電平。
在第四時間點段t4，開始信號EIN和第二時鐘信號ECK2具有高電平，第一時鐘信號ECK1具有低電平，此時第二時鐘信號ECK2結束了低電平，並翻轉為高電平，第三電容C3連接第三輸入端13的一端的電壓升高結束了自舉效應，第三電容C3結束耦合過程，第三柵控電壓V3低電平恢復到第二電源輸入端VGL，第十三電晶體M13繼續導通。
第一電晶體M1被具有低電平的第一時鐘信號ECK1導通，並且具有高電平的開始信號EIN被施加到第三柵控電壓V3，第三柵控電壓V3處的電壓具有高電平，因此，第二電晶體M2和第十電晶體M10截止。
第三電晶體M3回應於具有低電平的第一時鐘信號ECK1而被導通，並且第二電源輸入端VGL被施加到第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有低電平。
第七電晶體M7回應於具有高電平的第二時鐘信號ECK2而 被截止。由於第三柵控電壓V3處的電壓具有高電平，所以第八電晶體M8截止。第二柵控電壓V2處的電壓通過第二電容C2的充電效應被保持在高電平。第二柵控電壓V2處的電壓保持在高電平，因此，第九電晶體M9截止。因此，第一發射控制信號被保持在低電平。
在第五時間點t5，開始信號EIN和第一時鐘信號ECK1具有高電平，並且第二時鐘信號ECK2具有低電平。
第一電晶體M1和第三電晶體M3通過具有高電平的第一時鐘信號ECK1截止。由於第三柵控電壓V3處的電壓保持在高電平，所以第二電晶體M2、第八電晶體M8和第十電晶體M10截止。
第四電晶體M4和第七電晶體M7回應於具有低電平的第二時鐘信號ECK2而被導通。另外，第一柵控電壓V1處的電壓具有低電平，從而第五電晶體M5和第六電晶體M6導通。
如上的自舉，由於第一電容C1的耦合，第一柵控電壓V1的電勢通過第二時鐘信號ECK2的電勢的變化被自舉。即，在第四時間點t4第二時鐘信號ECK2為高電平時，第一柵控電壓V1尚且為低電平，當第五時間點t5第二時鐘信號ECK2從高電平轉變為低電平時，由於第一電容C1的耦合(自舉效應)，則第一柵控電壓V1的電平進一步降低，甚至低於第二電源輸入端VGL的電壓，此時，對第二電晶體M2來說，若第二電晶體M2的漏極直接連接第一柵控電壓V1，其柵極電壓(開始信號EIN為高電平)大大高於漏極電壓，會造成擊穿損壞，為了避免此風險，本實施例加入了第十一電晶體M11，此時第十一電晶體M11的漏極連接在第一柵控電壓V1上，柵極連接第二電源輸入端VGL，由於第一柵控電壓V1低於第二 電源輸入端VGL，第十一電晶體M11快速關斷，使第二電晶體M2與第一柵控電壓V1隔離，防止第二電晶體M2損壞。
同樣的，第一柵控電壓V1處的電壓的大幅降低也會影響第五電晶體M5，若第五電晶體M5的柵極直接連接第一柵控電壓V1，而第五電晶體M5的漏極連接第一電源輸入端VGH(本思路參考電壓，第一電源輸入端VGH為高電平，大約7V左右，由於第五電晶體M5導通，因此源極也保持在7V左右，而柵極在-17.2V左右，柵源間電壓為24.2V)，則柵源電壓過大會造成擊穿損壞，為了避免此風險，本實施例加入了第十二電晶體M12，此時第十二電晶體M12的源極連接在第一柵控電壓V1上，柵極連接第二電源輸入端VGL，由於第一柵控電壓V1低於第二電源輸入端VGL，第十二電晶體M12快速關斷，使第五電晶體M5與第一柵控電壓V1隔離(隔離後第五電晶體M5的柵極電壓為-5.3V，柵源間電壓從24.2V減小為12.3V)，柵絕緣層被大電壓擊穿風險大大降低，防止第五電晶體M5損壞。
具有低電平的第二時鐘信號ECK2通過導通的第六電晶體M6和第七電晶體M7被施加到第二柵控電壓V2。因此，第二柵控電壓V2處的電壓在第五時間點t5具有低電平。由於第二柵控電壓V2處的電壓具有低電平，所以第九電晶體M9導通。
由於第九電晶體M9導通且第十電晶體M10截止，所以第一發射控制信號被保持在高電平。
在第六時間點t6，開始信號EIN和第一時鐘信號ECK1具有低電平，並且第二時鐘信號ECK2具有高電平。根據第一時間點t1處的操作，第一發射控制信號在第六時間點t6具有低電平。
本實施例中，第一至第九電晶體M1-M9均為P型薄膜電晶體。在其它實施例中，第一至第九電晶體M1-M9也可以為N型薄膜電晶體。P型薄膜電晶體在柵極信號為低電平時導通，N型薄膜電晶體在柵極信號為高電平時導通。因此，只要將選擇的電晶體類型與導通電位相匹配即可。
<實施例二>
在本實施例中，如圖5所示，第一柵壓控制電路、第二柵壓控制電路、輸出單元的結構與上一實施例中的結構相同，區別在於：隔離單元連接在第二電源輸入端VGL與第一柵壓控制電路10和第二柵壓控制電路20之間；若第一柵控電壓V1低於第二電源輸入端VGL的電壓值，隔離單元將第一柵控電壓V1與第二柵壓控制電路20隔離，即第五電晶體M5的柵極與第一柵控電壓V1隔離；若第三柵控電壓V3低於第二電源輸入端VGL的電壓值，隔離單元將第三柵控電壓V3與第一柵壓控制電路10和第二柵壓控制電路20隔離，即第二電晶體M2的源極與第三柵控電壓V3隔離，以及第八電晶體M8的漏極與第三柵控電壓V3隔離。
具體的，隔離單元包括第十四電晶體M14、第十六電晶體M16和第十五電晶體M15。其中：第十四電晶體M14、第十六電晶體M16和第十五電晶體M15為P型薄膜電晶體。第十四電晶體M14連接在第二電晶體M2的柵極和第十電晶體M10的柵極之間，第十四電晶體M14的柵極連接第二電源輸入端VGL，第十四電晶體M14的源極連接第二電晶體M2的柵極，第十四電晶體M14的漏極連接第十電晶體M10的柵極；第十六電晶體M16的結構和連接關係與上一實施例中相同，連接在第五電晶體M5的柵極和第六電晶體M6的柵極之間，第十六電晶體M16的柵極連接第二 電源輸入端VGL，第十六電晶體M16的漏極連接第五電晶體M5的柵極，第十六電晶體M16的源極連接第六電晶體M6的柵極；第十五電晶體M15連接在第八電晶體M8的柵極和第十電晶體M10的柵極之間，第十五電晶體M15的柵極連接第二電源輸入端VGL，第十五電晶體M15的漏極連接第十電晶體M10的柵極和第十四電晶體M14的漏極，第十五電晶體M15的源極連接第八電晶體M8的柵極。
另外，由於隔離單元包括第十四電晶體M14、第十六電晶體M16和第十五電晶體M15，且皆為P型薄膜電晶體，且第十四電晶體M14、第十六電晶體M16和第十五電晶體M15的柵極連接第二電源輸入端VGL，當第十四電晶體M14、第十六電晶體M16和第十五電晶體M15的源漏極電壓沒有過低時，第十四電晶體M14、第十六電晶體M16和第十五電晶體M15自動導通，第十四電晶體M14、第十六電晶體M16和第十五電晶體M15的源漏極電壓過低時(低於第二電源輸入端VGL)，第十四電晶體M14、第十六電晶體M16和第十五電晶體M15自動關斷，進行源極和漏極的隔離。
本實施例對第一個發射控制驅動電路的時序波形進行分析，如圖4所示，開始信號EIN和第一時鐘信號ECK1在第一時間點t1具有低電平，第二時鐘信號ECK2在第一時間段t1具有高電平。由於第十四電晶體M14、第十六電晶體M16和第十五電晶體M15皆為P型薄膜電晶體，且其柵極連接第二電源輸入端VGL，因此在以下分析中的正常情況下相當於導通的導線，不予贅述。
具有低電平的第一時鐘信號ECK1被施加到第一電晶體M1的柵極端和第三電晶體M3的柵極端。因此，第一電晶體M1和第三電晶體 M3導通。
具有低電平的開始信號EIN通過導通的第一電晶體M1被施加到第二電晶體M2的柵極端和第三柵控電壓V3。因此，第二電晶體M2導通，並且第三柵控電壓V3處的電壓具有低電平。
具有低電平的第一時鐘信號ECK1和第二電源輸入端VGL分別通過導通的第二電晶體M2和導通的第三電晶體M3被施加第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有低電平。
具有高電平的第二時鐘信號ECK2被施加到第四電晶體M4和第七電晶體M7。因此，第四電晶體M4和第七電晶體M7截止。
由於第三柵控電壓V3為低電平，所以第八電晶體M8導通。第一電源輸入端VGH通過導通的第八電晶體M8被施加到第二柵控電壓V2。因此，第二柵控電壓V2處的電壓具有高電平。第二電容C2被充有第一電源輸入端VGH。換言之，第二電容C2被充有具有高電平的電壓。由於第二柵控電壓V2處的電壓具有高電平，所以第九電晶體M9截止。
由於第三柵控電壓V3處的電壓具有低電平，所以第十電晶體M10導通。由於導通的第十電晶體M10，第二電源輸入端VGL被施加到第一發射控制線EM1，因此，第一個發射控制驅動電路的輸出信號EM1具有低電平。
在第二時間點t2，開始信號EIN具有低電平，第一時鐘信號ECK1和第二時鐘信號ECK2具有高電平。第一電晶體M1和第三電晶體M3通過具有高電平的第一時鐘信號ECK1截止。
由於第三柵控電壓V3處的電壓保持低電平，所以第二電晶 體M2導通。具有高電平的第一時鐘信號ECK1通過導通的第二電晶體M2被施加到第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有高電平。
第三柵控電壓V3處的電壓具有低電平，因此，第八電晶體M8和第十電晶體M10導通。第一電源輸入端VGH通過導通的第八電晶體M8被施加到第二柵控電壓V2，從而第二柵控電壓V2處的電壓保持在高電平。
由於第二柵控電壓V2處的電壓具有高電平並且第三柵控電壓V3處的電壓具有低電平，所以第九電晶體M9截止並且第十電晶體M10導通。因此，第一發射控制信號保持在低電平。
在第三時間點t3，第二時鐘信號ECK2從高電平轉變為低電平，然後從低電平再次轉變成高電平。因此，由於第三電容C3的耦合，第三柵控電壓V3處的電勢通過第二時鐘信號ECK2的電勢的變化而被自舉(bootstrapped)。即，在第二時間點t2第二時鐘信號ECK2為高電平時，第三柵控電壓V3尚且為低電平，當第三時間點t3第二時鐘信號ECK2從高電平轉變為低電平時，由於第三電容C3的耦合(自舉效應)，則第三柵控電壓V3的電平進一步降低，甚至具有低於第二電源輸入端VGL的電壓，此時，對於第二電晶體M2來說，其柵極電壓大大低於源極電壓(第二電晶體的源極電壓連接第二輸入端12，此時第一時鐘信號ECK1為高電平)，若此時第二電晶體的柵極直接連接第三柵控電壓V3，會造成擊穿損壞，為了避免此風險，本實施例加入了第十四電晶體M14，此時第十四電晶體M14的漏極連接在第三柵控電壓V3上，柵極連接第二電源輸入端VGL，由於第三柵控電壓低於第二電源輸入端VGL，第十四電晶體M14快速關斷，使第二 電晶體與第三柵控電壓隔離，防止第二電晶體損壞。同理，對第八電晶體M8來說，其柵極電壓大大低於源極電壓(第八電晶體的漏極連接到第一電源輸入端VGH，且此時第八電晶體導通，源極電壓也為高電平)，若此時第八電晶體的柵極直接連接第三柵控電壓V3，會造成擊穿損壞，為了避免此風險，本實施例加入了第十五電晶體M15，此時第十五電晶體M15的漏極連接在第三柵控電壓V3上，柵極連接第二電源輸入端VGL，由於第三柵控電壓低於第二電源輸入端VGL，第十五電晶體M15快速關斷，使第八電晶體與第三柵控電壓隔離，防止第八電晶體損壞。由於第十電晶體的源極(此時第十電晶體導通)連接第二電源輸入端VGL，為低電平，所以第十電晶體的柵源電壓相差較小，不會損壞，繼續導通，第一發射控制信號保持在低電平。
在第四時間點段t4，開始信號EIN和第二時鐘信號ECK2具有高電平，第一時鐘信號ECK1具有低電平，此時第二時鐘信號ECK2結束了低電平，並翻轉為高電平，第三電容連接第三輸入端13的一端的電壓升高結束了自舉效應，第三電容結束耦合過程，第三柵控電壓V3低電平恢復到第二電源輸入端VGL，第十四電晶體和第十五電晶體繼續導通。
第一電晶體M1被具有低電平的第一時鐘信號ECK1導通，並且具有高電平的開始信號EIN被施加到第三柵控電壓V3，第三柵控電壓V3處的電壓具有高電平，因此，第二電晶體M2和第十電晶體M10截止。
第三電晶體M3回應於具有低電平的第一時鐘信號ECK1而被導通，並且第二電源輸入端VGL被施加到第一柵控電壓V1。因此，第一柵控電壓V1處的電壓具有低電平。
第七電晶體M7回應於具有高電平的第二時鐘信號ECK2而被截止。由於第三柵控電壓V3處的電壓具有高電平，所以第八電晶體M8截止。第二柵控電壓V2處的電壓通過第二電容C2的充電效應被保持在高電平。第二柵控電壓V2處的電壓保持在高電平，因此，第九電晶體M9截止。因此，第一發射控制信號被保持在低電平。
在第五時間點t5，開始信號EIN和第一時鐘信號ECK1具有高電平，並且第二時鐘信號ECK2具有低電平。
第一電晶體M1和第三電晶體M3通過具有高電平的第一時鐘信號ECK1截止。由於第三柵控電壓V3處的電壓保持在高電平，所以第二電晶體M2、第八電晶體M8和第十電晶體M10截止。
第四電晶體M4和第七電晶體M7回應於具有低電平的第二時鐘信號ECK2而被導通。另外，第一柵控電壓V1處的電壓具有低電平，從而第五電晶體M5和第六電晶體M6導通。
如上的自舉，由於第一電容C1的耦合，第一柵控電壓V1的電勢通過第二時鐘信號ECK2的電勢的變化被自舉。即，在第四時間點t4第二時鐘信號ECK2為高電平時，第一柵控電壓V1尚且為低電平，當第五時間點t5第二時鐘信號ECK2從高電平轉變為低電平時，由於第一電容C1的耦合(自舉效應)，則第一柵控電壓V1的電平進一步降低，甚至具有低於第二電源輸入端VGL的電壓。第一柵控電壓V1處的電壓的大幅降低也會影響第五電晶體M5，若第五電晶體的柵極直接連接第一柵控電壓V1，而第五電晶體的漏極連接第一電源輸入端VGH(高電平)，則柵源電壓過大會造成擊穿損壞，為了避免此風險，本實施例加入了第十六電晶體M16， 此時第十六電晶體的源極連接在第一柵控電壓V1上，柵極連接第二電源輸入端VGL，由於第一柵控電壓低於第二電源輸入端VGL，第十六電晶體快速關斷，使第五電晶體與第一柵控電壓隔離，防止第五電晶體損壞。
具有低電平的第二時鐘信號ECK2通過導通的第六電晶體M6和第七電晶體M7被施加到第二柵控電壓V2。因此，第二柵控電壓V2處的電壓在第五時間點t5具有低電平。由於第二柵控電壓V2處的電壓具有低電平，所以第九電晶體M9導通。
由於第九電晶體M9導通且第十電晶體M10截止，所以第一發射控制信號被保持在高電平。
在第六時間點t6，開始信號EIN和第一時鐘信號ECK1具有低電平，並且第二時鐘信號ECK2具有高電平。根據第一時間點t1處的操作，第一發射控制信號在第六時間點t6具有低電平。
綜上，上述實施例對發射控制驅動電路的不同質性進行了詳細說明，當然，本發明包括但不局限於上述實施中所列舉的構型，任何在上述實施例提供的構型基礎上進行變換的內容，均屬於本發明所保護的範圍。本領域技術人員可以根據上述實施例的內容舉一反三。
以上僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。

Claims (10)

  1. 一種發射控制驅動電路，包括：第一柵壓控制電路，該第一柵壓控制電路根據第一輸入端、第二輸入端和第二電源輸入端的信號產生第一柵控電壓；第二柵壓控制電路，該第二柵壓控制電路根據該第一柵控電壓、該第一輸入端、該第二輸入端、第三輸入端、第一電源輸入端和該第二電源輸入端的信號產生第二柵控電壓和第三柵控電壓；該第一柵壓控制電路和該第二柵壓控制電路各自包括若干電晶體，該若干電晶體連接該第一柵控電壓和該第三柵控電壓；輸出單元，該輸出單元根據該第二柵控電壓、該第三柵控電壓、該第一電源輸入端和該第二電源輸入端的信號產生輸出信號；以及隔離單元，該隔離單元連接在該第二電源輸入端與該第一柵壓控制電路和該第二柵壓控制電路之間，若該第一柵控電壓和該第二柵控電壓中的一個低於該第二電源輸入端的電壓值，該隔離單元將低於該第二電源輸入端的電壓值的柵控電壓與該第一柵壓控制電路和/或該第二柵壓控制電路隔離。
  2. 如請求項1所述的發射控制驅動電路，其中，若該第一柵控電壓低於該第二電源輸入端的電壓值，該隔離單元將該第一柵控電壓與該第一柵壓控制電路和該第二柵壓控制電路隔離；若該第三柵控電壓低於該第二電源輸入端的電壓值，該隔離單元將該第三柵控電壓與該第二柵壓控制電路隔離；或者，若該第一柵控電壓低於該第二電源輸入端的電壓值，該隔離單元將該第 一柵控電壓與該第一柵壓控制電路隔離；若該第三柵控電壓低於該第二電源輸入端的電壓值，該隔離單元將該第三柵控電壓與該第一柵壓控制電路和該第二柵壓控制電路隔離。
  3. 如請求項1所述的發射控制驅動電路，其中，該第一柵壓控制電路包括第一電晶體、第二電晶體和第三電晶體，該第一電晶體、該第二電晶體和該第三電晶體為P型薄膜電晶體；該第一電晶體的柵極連接該第二輸入端，該第一電晶體的源極連接該第二電晶體的柵極，該第一電晶體的漏極連接該第一輸入端；該第二電晶體的源極連接該第二輸入端，該第二電晶體的漏極連接該第三電晶體的源極，該第二電晶體的柵極還連接該第二柵壓控制電路；該第三電晶體的柵極連接該第二輸入端，該第三電晶體的漏極連接該第二電源，該第三電晶體的源極還連接該第二柵壓控制電路。
  4. 如請求項3所述的發射控制驅動電路，其中，該第二柵壓控制電路包括第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體和第一電容，該第四電晶體、該第五電晶體、該第六電晶體、該第七電晶體和該第八電晶體為P型薄膜電晶體；該第四電晶體的柵極連接該第三輸入端，該第四電晶體的源極連接該第五電晶體的源極，該第四電晶體的漏極連接該第二電晶體的柵極；該第五電晶體的柵極連接該第三電晶體的源極，該第五電晶體的漏極連接第一電源輸入端；該第六電晶體的柵極連接該第三電晶體的源極，該第六電晶體的源極連 接該第七電晶體的源極，該第六電晶體的漏極連接該第三輸入端；該第七電晶體的柵極連接該第三輸入端，該第七電晶體的漏極連接該第八電晶體的源極；該第八電晶體的柵極連接該第一輸入端和輸出單元，該第八電晶體的漏極連接該第一電源輸入端，該第八電晶體的源極還連接該輸出單元；該第一電容的一端連接該第六電晶體的柵極，另一端連接該第六電晶體的源極。
  5. 如請求項4所述的發射控制驅動電路，其中，該輸出單元包括第九電晶體、第十電晶體、第二電容、第三電容，該第九電晶體和該第十電晶體為P型薄膜電晶體；該第九電晶體的柵極連接該第八電晶體的源極，該第九電晶體的源極連接該第一電源輸入端，該第九電晶體的漏極連接該第十電晶體的源極；該第十電晶體的柵極連接該第八電晶體的柵極，該第十電晶體的漏極連接該第二電源輸入端；該第二電容的一端連接該第九電晶體的柵極，另一端連接該第九電晶體的源極；該第三電容一端連接該第十電晶體的柵極，另一端連接該第三輸入端；該輸出單元產生的輸出信號從第十電晶體的源極輸出。
  6. 如請求項5所述的發射控制驅動電路，其中，該隔離單元包括第十一電晶體、第十二電晶體和第十三電晶體，該第十一電晶體、該第十二電晶體和該第十三電晶體為P型薄膜電晶體；該第十一電晶體連接在該第三電晶體的源極和該第六電晶體的柵極之間， 第十一電晶體的柵極連接該第二電源輸入端，該第十一電晶體的源極連接該第三電晶體的源極，該第十一電晶體的漏極連接該第六電晶體的柵極；該第十二電晶體連接在該第五電晶體的柵極和該第六電晶體的柵極之間，該第十二電晶體的柵極連接該第二電源輸入端，該第十二電晶體的漏極連接該第五電晶體的柵極，該第十二電晶體的源極連接該第六電晶體的柵極；該第十三電晶體連接在該第八電晶體的柵極和該第十電晶體的柵極之間，該第十三電晶體的柵極連接該第二電源輸入端，該第十三電晶體的漏極連接該第十電晶體的柵極，該第十三電晶體的源極連接該第八電晶體的柵極；或者，該隔離單元包括第十四電晶體、第十六電晶體和第十五電晶體，該第十四電晶體、該第十六電晶體和該第十五電晶體為P型薄膜電晶體；該第十四電晶體連接在該第二電晶體的柵極和該第十電晶體的柵極之間，第十四電晶體的柵極連接該第二電源輸入端，該第十四電晶體的源極連接該第二電晶體的柵極，該第十四電晶體的漏極連接該第十電晶體的柵極；該第十六電晶體連接在該第五電晶體的柵極和該第六電晶體的柵極之間，該第十六電晶體的柵極連接該第二電源輸入端，該第十六電晶體的漏極連接該第五電晶體的柵極，該第十六電晶體的源極連接該第六電晶體的柵極；該第十五電晶體連接在該第八電晶體的柵極和該第十電晶體的柵極之間，該第十五電晶體的柵極連接該第二電源輸入端，該第十五電晶體的漏極連接該第十電晶體的柵極和第十四電晶體的漏極，該第十五電晶體的源極連接該第八電晶體的柵極。
  7. 如請求項6所述的發射控制驅動電路，其中，該第六電晶體的柵極產生該第一柵控電壓，該第九電晶體的柵極產生該第二柵控電壓；該第十電晶體的柵極產生該第三柵控電壓。
  8. 一種發射控制驅動器，包括至少兩個請求項1-7中任一所述的發射控制驅動電路，每個發射控制驅動電路的第一輸入端連接前一個發射控制驅動電路的輸出端。
  9. 如請求項8所述的發射控制驅動器，每一個該發射控制驅動電路的第一輸入端接收開始信號或前一發射控制驅動電路的輸出信號，奇數發射控制驅動電路的第二輸入端接收第一時鐘信號，第三輸入端接收第二時鐘信號；偶數發射控制驅動電路的第二輸入端接收第二時鐘信號，第三輸入端接收第一時鐘信號；其中，該第一時鐘信號和該第二時鐘信號具有相同的時間段並且具有不重疊的相位，該開始信號在該第一時鐘信號的第二個下降沿電壓來臨時，輸出上升沿電壓並持續至該第一時鐘信號的第四個下降沿電壓來臨。
  10. 一種有機發光顯示裝置，包括如請求項8或9所述的發射控制驅動器。
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