KR102227391B1

KR102227391B1 - 방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치

Info

Publication number: KR102227391B1
Application number: KR1020197035996A
Authority: KR
Inventors: 젠룽 우; 슈치 황; 쓰밍 후; 후이 주
Original assignee: 쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
Priority date: 2018-01-19
Filing date: 2018-09-26
Publication date: 2021-03-12
Also published as: KR20190142409A; TWI681379B; CN108230998A; EP3624103A4; EP3624103A1; TW201933324A; EP3624103B1; CN108230998B; WO2019140947A1; JP2020523641A; JP6827131B2

Abstract

본 발명에서는 방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치를 공개하며, 격리부는 제2 전원 입력단과 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로 사이에 연결된다. 만일 상기 제1 게이트 제어 전압과 상기 제2 게이트 제어 전압 중의 어느 하나가 상기 제2 전원 입력단의 전압값보다 낮다면, 상기 격리부가 상기 제2 전원 입력단의 전압값보다 낮은 게이트 제어 전압을 상기 제1 게이트 전압 제어회로 및/또는 상기 제2 게이트 전압 제어회로와 격리시킨다. 본 발명의 격리부는 제1 게이트 제어 전압과 제3 게이트 제어 전압이 지나치게 낮을 때, 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로 중의 트랜지스터 게이트 전극과 드레인 전극 사이의 전압이 지나치게 커서 항복 사고를 초래하는 것을 방지할 수 있다.

Description

방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치

본 발명은 광전기 기술분야에 관한 것으로서, 구체적으로는 방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치에 관한 것이다.

최근 몇 년 내 해내외에서는 여러 유형의 표시 장치를 개발하였는 바, 예를 들면 액정 표시 장치, 플라즈마 표시 장치, 일렉트로웨팅 표시 장치, 전기영동 표시 장치, 유기 발광 표시 장치 등이다. 그 중에서, 유기 발광 표시 장치는 전자-양공쌍의 특정 재료 중에서의 복합을 이용하여, 특정 파장의 광을 방사하여 이미지를 표시하는 바, 빠르게 응답하고 전력 소모가 낮으며, 얇고 색상 범위가 넓은 등 장점을 갖는다. 종래의 유기 발광 표시 장치에는 일반적으로 방사 제어 드라이버가 포함되어 픽셀의 방사 시간대를 제어하지만, 종래의 방사 제어 드라이버는 쉽게 항복되어 손상된다.

이를 감안하여, 본 발명에서는 방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치를 제공하여, 종래의 유기 발광 표시 장치의 방사 제어 구동회로 중의 트랜지스터가 항복되는 문제를 해결하도록 한다.

본 발명의 일 측면에 의하면, 방사 제어 구동회로를 제공하는 바, 제1 입력단, 제2 입력단과 제2 전원 입력단의 신호에 의하여 제1 게이트 제어 전압을 생성하는 제1 게이트 전압 제어회로; 제1 게이트 제어 전압, 제1 입력단, 제2 입력단, 제3 입력단, 제1 전원 입력단과 제2 전원 입력단의 신호에 의하여 제3 게이트 제어 전압을 생성하는 제2 게이트 전압 제어회로; 제1 게이트 전압 제어회로와 제2 게이트 전압 제어회로에는 각각 다수의 트랜지스터가 포함되고, 다수의 트랜지스터는 제1 게이트 제어 전압과 제3 게이트 제어 전압에 연결되며; 제2 전원 입력단과 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로 사이에 연결되고, 제1 게이트 제어 전압과 제2 게이트 제어 전압 중의 하나가 제2 전원 입력단의 전압값보다 낮을 때, 제2 전원 입력단의 전압값보다 낮은 게이트 제어 전압을 제1 게이트 전압 제어회로 및/또는 제2 게이트 전압 제어회로와 격리시키는 격리부가 포함된다.

일 실시예에서, 제2 게이트 전압 제어회로는 나아가 제2 게이트 제어 전압을 생성하고, 방사 제어 구동회로에는 또한, 제2 게이트 제어 전압, 제3 게이트 제어 전압, 제1 전원 입력단과 제2 전원 입력단의 신호에 의하여 출력 신호를 생성하는 출력부가 포함된다.

일 실시예에서, 만일 제1 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮다면, 격리부가 제1 게이트 제어 전압을 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로와 격리시키며; 만일 제3 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮다면, 격리부가 제3 게이트 제어 전압을 제2 게이트 전압 제어회로와 격리시킨다.

일 실시예에서, 만일 제1 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮다면, 격리부가 제1 게이트 제어 전압을 제1 게이트 전압 제어회로와 격리시키며; 만일 제3 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮다면, 격리부가 제3 게이트 제어 전압을 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로와 격리시킨다.

일 실시예에서, 제1 게이트 전압 제어회로에는 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터가 포함되고, 제1 트랜지스터의 게이트 전극이 제2 입력단에 연결되고, 제1 트랜지스터의 소스 전극이 제2 트랜지스터의 게이트 전극에 연결되며, 제1 트랜지스터의 드레인 전극이 제1 인력단에 연결되며; 제2 트랜지스터의 소스 전극이 제2 입력단에 연결되고, 제2 트랜지스터의 드레인 전극이 제3 트랜지스터의 소스 전극에 연결되며, 제2 트랜지스터의 게이트 전극이 제2 게이트 전압 제어회로에도 연결되며; 제3 트랜지스터의 게이트 전극이 제2 입력단에 연결되고, 제3 트랜지스터의 드레인 전극이 제2 전원 입력단에 연결되며, 제3 트랜지스터의 소스 전극이 제2 게이트 전압 제어회로에도 연결된다.

일 실시예에서, 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터는 P형 박막 트랜지스터이다.

일 실시예에서, 제2 게이트 전압 제어회로에는 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터와 제1 콘덴서가 포함되고, 제4 트랜지스터의 게이트 전극이 제3 입력단에 연결되고, 제4 트랜지스터의 소스 전극이 제5 트랜지스터의 소스 전극에 연결되며, 제4 트랜지스터의 드레인 전극이 제2 트랜지스터의 게이트 전극에 연결되며; 제5 트랜지스터의 게이트 전극이 제3 트랜지스터의 소스 전극에 연결되고, 제5 트랜지스터의 드레인 전극이 제1 전원 입력단에 연결되며; 제6 트랜지스터의 게이트 전극이 제3 트랜지스터의 소스 전극에 연결되고, 제6 트랜지스터의 소스 전극이 제7 트랜지스터의 소스 전극에 연결되며, 제6 트랜지스터의 드레인 전극이 제3 인력단에 연결되며; 제7 트랜지스터의 게이트 전극이 제3 입력단에 연결되고, 제7 트랜지스터의 드레인 전극이 제8 트랜지스터의 소스 전극에 연결되며; 제8 트랜지스터의 게이트 전극이 제1 입력단 및 출력부에 연결되고, 제8 트랜지스터의 드레인 전극이 제1 전원 입력단에 연결되며, 제8 트랜지스터의 소스 전극이 또한 출력부에 연결되며; 제1 콘덴서의 일단이 제6 트랜지스터의 게이트 전극에 연결되고, 타단이 제6 트랜지스터의 소스 전극에 연결된다.

일 실시예에서, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터와 제8 트랜지스터는 P형 박막 트랜지스터이다.

일 실시예에서, 출력부에는 제9 트랜지스터, 제10 트랜지스터, 제2 콘덴서, 제3 콘덴서가 포함되고, 제9 트랜지스터와 제10 트랜지스터는 P형 박막 트랜지스터이다. 제9 트랜지스터의 게이트 전극이 제8 트랜지스터의 소스 전극에 연결되고, 제9 트랜지스터의 소스 전극이 제1 전원 입력단에 연결되며, 제9 트랜지스터의 드레인 전극이 제10 트랜지스터의 소스 전극에 연결되며; 제10 트랜지스터의 게이트 전극이 제8 트랜지스터의 게이트 전극에 연결되고, 제10 트랜지스터의 드레인 전극이 제2 전원 입력단에 연결되며; 제2 콘덴서의 일단이 제9 트랜지스터의 게이트 전극에 연결되고, 타단이 제9 트랜지스터의 소스 전극에 연결되며; 제3 콘덴서의 일단이 제10 트랜지스터의 게이트 전극에 연결되고, 타단이 제3 입력단에 연결되며; 출력부가 생성하는 출력 신호가 제10 트랜지스터의 소스 전극으로부터 출력된다.

일 실시예에서, 제9 트랜지스터와 제10 트랜지스터는 P형 박막 트랜지스터이다.

일 실시예에서, 격리부에는 제11 트랜지스터, 제12 트랜지스터와 제13 트랜지스터가 포함되고, 제11 트랜지스터가 제3 트랜지스터의 소스 전극과 제6 트랜지스터의 게이트 전극 사이에 연결되고, 제11 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제11 트랜지스터의 소스 전극이 제3 트랜지스터의 소스 전극에 연결되고, 제11 트랜지스터의 드레인 전극이 제6 트랜지스터의 게이트 전극에 연결되며; 제12 트랜지스터가 제5 트랜지스터의 게이트 전극과 제6 트랜지스터의 게이트 전극 사이에 연결되고, 제12 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제12 트랜지스터의 드레인 전극이 제5 트랜지스터의 게이트 전극에 연결되고, 제12 트랜지스터의 소스 전극이 제6 트랜지스터의 게이트 전극에 연결되며; 제13 트랜지스터가 제8 트랜지스터의 게이트 전극과 제10 트랜지스터의 게이트 전극 사이에 연결되고, 제13 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제13 트랜지스터의 드레인 전극이 제10 트랜지스터의 게이트 전극에 연결되고, 제13 트랜지스터의 소스 전극이 제8 트랜지스터의 게이트 전극에 연결된다.

일 실시예에서, 제11 트랜지스터, 제12 트랜지스터와 제13 트랜지스터는 P형 박막 트랜지스터이다.

일 실시예에서, 격리부에는 제14 트랜지스터, 제12 트랜지스터와 제15 트랜지스터가 포함되고, 제14 트랜지스터가 제2 트랜지스터의 게이트 전극과 제10 트랜지스터의 게이트 전극 사이에 연결되고, 제14 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제14 트랜지스터의 소스 전극이 제2 트랜지스터의 게이트 전극에 연결되고, 제14 트랜지스터의 드레인 전극이 제10 트랜지스터의 게이트 전극에 연결되며; 제16 트랜지스터가 제5 트랜지스터의 게이트 전극과 제6 트랜지스터의 게이트 전극 사이에 연결되고, 제16 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제16 트랜지스터의 드레인 전극이 제5 트랜지스터의 게이트 전극에 연결되고, 제16 트랜지스터의 소스 전극이 제6 트랜지스터의 게이트 전극에 연결되며; 제15 트랜지스터가 제8 트랜지스터의 게이트 전극과 제10 트랜지스터의 게이트 전극 사이에 연결되고, 제15 트랜지스터의 게이트 전극이 제2 전원 입력단에 연결되며, 제15 트랜지스터의 드레인 전극이 제10 트랜지스터의 게이트 전극 및 제14 트랜지스터의 드레인 전극에 연결되고, 제15 트랜지스터의 소스 전극이 제8 트랜지스터의 게이트 전극에 연결된다.

일 실시예에서, 제14 트랜지스터, 제16 트랜지스터와 제15 트랜지스터는 P형 박막 트랜지스터이다.

일 실시예에서, 제6 트랜지스터의 게이트 전극이 제1 게이트 제어 전압을 생성하고, 제9 트랜지스터의 게이트 전극이 제2 게이트 제어 전압을 생성하며; 제10 트랜지스터의 게이트 전극이 제3 게이트 제어 전압을 생성한다.

본 발명의 제2 측면에 의하면, 방사 제어 드라이버를 제공하는 바, 적어도 두 개의 상기 방사 제어 구동회로가 포함되고, 각 방사 제어 구동회로의 제1 입력단이 앞 방사 제어 구동회로의 출력단에 연결된다.

일 실시예에서, 각 방사 제어 구동회로의 제1 입력단이 시작 신호 또는 앞 방사 제어 구동회로의 출력 신호를 수신하고, 홀수 방사 제어 구동회로의 제2 입력단이 제1 클록 신호를 수신하고, 제3 입력단이 제2 클록 신호를 수신하며; 짝수 방사 제어 구동회로의 제2 입력단이 제2 클록 신호를 수신하고, 제3 입력단이 제1 클록 신호를 수신한다.

일 실시예에서, 제1 클록 신호와 제2 클록 신호는 동일한 시간대를 갖고 또한 중첩되지 않는 위상을 가지며, 시작 신호는 제1 클록 신호의 제2 하강 에지 전압이 도래할 때부터 제1 클록 신호의 제4 하강 에지 전압이 도래할 때까지, 상승 에지 전압을 지속적으로 출력한다.

본 발명의 제3 측면에 의하면, 유기 발광 표시 장치를 제공하는 바, 상기 방사 제어 드라이버가 포함된다.

본 발명에서 제공하는 방사 제어 구동회로, 방사 제어 드라이버 및 유기 발광 표시 장치에 의하면, 방사 제어 구동회로 중의 제1 전원 입력단과 제1 게이트 전압 제어회로 및 제2 게이트 전압 제어회로 사이에 격리부를 구비하는 것을 통하여, 해당 격리부는 제1 게이트 전압 제어회로가 출력하는 제1 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮을 때, 제1 게이트 제어 전압을 제1 게이트 전압 제어회로 및/또는 제2 게이트 전압 제어회로와 격리시키거나, 또는 제2 게이트 전압 제어회로가 출력하는 제3 게이트 제어 전압이 제2 전원 입력단의 전압값보다 낮을 때, 제3 게이트 제어 전압을 제1 게이트 전압 제어회로 및/또는 제2 게이트 전압 제어회로와 격리시켜, 제1 게이트 제어 전압 또는 제3 게이트 제어 전압이 지나치게 낮아 제1 게이트 전압 제어회로 및/또는 제2 게이트 전압 제어회로 중의 트랜지스터 게이트 전극과 드레인 전극 사이의 전압이 지나치게 커서 손상되는 것을 방지한다.

도1은 일 실시예에서 제공하는 유기 발광 표시 장치의 구조설명도이다.
도2a는 일 실시예에서 제공하는 방사 제어 드라이버의 구조 설명도이다.
도2b는 도2a 중의 점선으로 표시되는 일 반복부의 확대도이다.
도3은 일 실시예에서 제공하는 방사 제어 구동회로의 회로 구조 설명도이다.
도4는 본 발명의 일 실시예의 방사 제어 구동회로 신호 파형도이다.
도5는 본 발명의 다른 일 실시예의 방사 제어 구동회로의 회로 구조 설명도이다.
도면에 있어서, 1. 제1 방사 제어 구동회로(홀수 방사 제어 구동회로); 2. 제2 방사 제어 구동회로(짝수 방사 제어 구동회로); 10. 제1 게이트 전압 제어회로; 11. 제1 입력단; 12. 제2 입력단; 13. 제3 입력단; 20. 제2 게이트 전압 제어회로; 30. 출력부; 31. 출력단; 100. 픽셀 회로; 200. 스캔 드라이버; 300. 데이터 드라이버; 400. 방사 제어 구동회로.

본 발명의 목적, 기술 수단 및 장점을 더욱 잘 이해되도록 하기 위하여, 아래 첨부된 도면을 참조하여 본 발명에 대하여 진일보로 상세한 설명을 진행하도록 한다.

도1은 본 발명의 일 실시예에서 제공하는 유기 발광 표시 장치의 구조 설명도이다. 도면으로부터 알 수 있는 바와 같이, 해당 유기 발광 표시 장치에는, 이미지를 표시하기 위한 다수의 픽셀(PX11, PX12, ..., PXn1, PXn2)로 구성되는 픽셀 회로(100); 데이터 전압을 픽셀로 인가하는 데이터 드라이버(300); 순차적으로 스캔 신호를 픽셀로 인가하는 스캔 드라이버(200); 방사 제어 신호를 픽셀로 인가하는 방사 제어 드라이버(400)가 포함된다. 픽셀은 스캔 신호에 응답하여 데이터 전압을 수신하여 데이터 전압에 대응되는 사전 설정된 밝기를 가지는 빛을 발생하여 이미지를 표시하고, 방사 제어 드라이버(400)는 초시 제어 신호에 응답하여 초기화되고 또한 방사 제어 신호를 생성하여 픽셀의 방사 시간대를 제어한다.

방사 제어 드라이버에 콘덴서가 구비되어 전압의 유지 등 작용을 하여야 하나, 콘덴서 양단의 전압이 부트스트랩 효과를 갖고 있어 콘덴서 양단의 전압이 지나치게 빠르게 강하되도록 하여, 이때 콘덴서와 연결되는 트랜지스터는 게이트/소스 전극 사이의 전압 강하가 과대하는 리스크가 생기고, 트랜지스터가 항복되어 손상될 수 있다. 이 기술적 과제를 해결하기 위하여 본 발명에서는 방사 제어 드라이버를 제공한다.

우선 설명하여야 할 것은, 본 명세서의 도면 중의 도면 부호 EIN, ECK1, ECK2, VGH, VGL, EM1은 하나의 단자를 지칭할 수도 있고, 또는 상응한 단자로 입력되는 신호를 지칭할 수도 있으며, 구체적으로는 문자 부분의 한정에 의하여 결정된다. 예를 들면, 제1 클록 신호단 ECK1은 하나의 단자를 지칭하고, 제1 클록 신호 ECK1은 제1 클록 신호를 지칭하며, 또한 해당 제1 클록 신호는 제1 클록 신호단 ECK1로 입력되는 것이다.

<실시예1>

도2a는 일 실시예에서 제공하는 방사 제어 드라이버의 구조 설명도이다. 도2a에 도시된 바와 같이, 해당 방사 제어 드라이버에는 다중 캐스케이드의 방사 제어 구동회로가 포함되고, 각 방사 제어 구동회로에는 제1 전원 입력단 VGH, 제2 전원 입력단 VGL, 제1 클록 신호 입력단 ECK1, 제2 클록 신호 입력단 ECK2, 입력단 EIN과 출력단 EMn(n=1, 2....)이 포함된다.

도2a 중의 다수의 방사 제어 구동회로의 연결 관계를 분명하게 설명하기 위하여, 도2b에 도시된 도2a 중의 점선으로 표시되는 일 반복부의 확대도를 참조한다. 도2b에 도시된 바와 같이, 해당 반복부에는 제1 방사 제어 구동회로(1)와 제2 방사 제어 구동회로(2)가 포함되고, 그 중에서 제1 방사 제어 구동회로(1)는 홀수 방사 제어 구동회로를 대표하고, 제2 방사 제어 구동회로(2)는 짝수 방사 제어 구동회로를 대표하며, 제1 방사 제어 구동회로(1)의 출력단 EM1이 제2 방사 제어 구동회로(2)의 입력단 EIN에 연결되며, 그 뒤로는 해당 제1 방사 제어 구동회로(1)와 제2 방사 제어 구동회로(2)의 구조에 따라 반복 연결시키면, 최종적으로 도2a 중의 방사 제어 드라이버(400)를 형성할 수 있다.

도3은 일 실시예에서 제공하는 방사 제어 구동회로의 회로 구조 설명도로서, 도3에 도시된 바와 같이, 해당 방사 제어 구동회로에는 제1 게이트 전압 제어회로(10), 제2 게이트 전압 제어회로(20), 출력부(30)와 격리부가 포함된다.

그 중에서, 상기 제1 게이트 전압 제어회로(10)는 제1 입력단(11), 제2 입력단(12)과 제2 전원 입력단 VGL의 신호에 의하여 제1 게이트 제어 전압 V1을 생성한다. 제2 게이트 전압 제어회로(20)는 제1 게이트 제어 전압 V1, 제1 입력단(11), 제2 입력단(12), 제3 입력단(13), 제1 전원 입력단 VGH와 제2 전원 입력단 VGL의 신호에 의하여 제2 게이트 제어 전압 V2와 제3 게이트 제어 전압 V3을 생성한다. 출력부(30)는 제2 게이트 제어 전압 V2, 제3 게이트 제어 전압 V3, 제1 전원 입력단 VGH와 제2 전원 입력단 VGL의 신호에 의하여 출력 신호를 생성한다. 격리부는 제2 전원 입력단 VGL과 제1 게이트 전압 제어회로(10) 및 제2 게이트 전압 제어회로(20) 사이에 연결되는 바, 즉 격리부는 제2 전원 입력단 VGL, 제1 게이트 전압 제어회로(10), 제2 게이트 전압 제어회로(20)와 각각 연결되며; 만일 제1 게이트 제어 전압 V1이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제1 게이트 제어 전압 V1을 제1 게이트 전압 제어회로(10) 및 제2 게이트 전압 제어회로(20)와 각각 격리시키는 바, 즉 제2 트랜지스터 M2의 드레인 전극이 제1 게이트 제어 전압 V1과 격리되고, 제5 트랜지스터 M5의 게이트 전극이 제1 게이트 제어 전압 V1과 격리되며; 나아가, 만일 제3 게이트 제어 전압 V3이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제3 게이트 제어 전압 V3을 제2 게이트 전압 제어회로(20)와 격리시키는 바, 즉 제8 트랜지스터 M8의 드레인 전극이 제3 게이트 제어 전압 V3과 격리된다.

일 실시예에서, 제1 게이트 전압 제어회로(10)와 제2 게이트 전압 제어회로(20)에는 각각 다수의 트랜지스터가 포함되고, 제1 게이트 전압 제어회로(10) 중의 일 트랜지스터는 제1 게이트 제어 전압 V1에 연결되고, 제2 게이트 전압 제어회로(20) 중의 두 트랜지스터는 각각 제1 게이트 제어 전압 V1과 제3 게이트 제어 전압 V3에 연결된다. 구체적으로 말하면, 제1 게이트 전압 제어회로(10)와 제1 게이트 제어 전압 V1 사이에 연결된 트랜지스터는 제2 트랜지스터 M2이고, 제2 게이트 전압 제어회로(20)와 제1 게이트 제어 전압 V1 사이에 연결된 트랜지스터는 제5 트랜지스터 M5이며, 제2 게이트 전압 제어회로(20)와 제3 게이트 제어 전압 V3 사이에 연결된 트랜지스터는 제8 트랜지스터 M8이다. 이로써 격리부는 제1 게이트 제어 전압 V1이 지나치게 낮아 제1 게이트 전압 제어회로와 제2 게이트 전압 제어회로 중의 제1 게이트 제어 전압 V1과 연결되는 트랜지스터(제2 트랜지스터 M2, 제5 트랜지스터 M5 또는 제8 트랜지스터 M8)가 손상되는 것을 방지할 수 있다.

구체적으로 말하면, 도3에 도시된 방사 제어 구동회로에서, 제1 게이트 전압 제어회로(10)에는 제1 트랜지스터 M1, 제2 트랜지스터 M2와 제3 트랜지스터 M3이 포함되고, 그 중에서, 제1 트랜지스터 M1, 제2 트랜지스터 M2와 제3 트랜지스터 M3은 예를 들면 P형 박막 트랜지스터일 수 있다. 제1 트랜지스터 M1의 게이트 전극이 제2 입력단(12)에 연결되고, 제1 트랜지스터 M1의 소스 전극이 제2 트랜지스터 M2의 게이트 전극에 연결되며, 제1 트랜지스터 M1의 드레인 전극이 제1 인력단(11)에 연결되며; 제2 트랜지스터 M2의 소스 전극이 제2 입력단(12)에 연결되고, 제2 트랜지스터 M2의 드레인 전극이 제3 트랜지스터 M3의 소스 전극에 연결되며, 제2 트랜지스터 M2의 게이트 전극이 제2 게이트 전압 제어회로(20)에 연결되며; 제3 트랜지스터 M3의 게이트 전극이 제2 입력단(12)에 연결되고, 제3 트랜지스터 M3의 소스 전극이 제2 전원 입력단 VGL에 연결되며, 제3 트랜지스터 M3의 소스 전극이 또한 제2 게이트 전압 제어회로(20)에 연결된다.

일 실시예에서, 제2 트랜지스터 M2의 수량은 다수일 수 있고, 또한 해당 다수의 제2 트랜지스터 M2는 순차적으로 연결된다. 구체적으로 말하면, 다수의 제2 트랜지스터 M2의 게이트 전극은 모두 제1 트랜지스터 M1의 소스 전극에 연결되고, 각 제2 트랜지스터 M2의 소스 전극과 인접된 제2 트랜지스터 M2의 드레인 전극이 연결되며, 이로써 해당 다수의 제2 트랜지스터 M2의 직렬 연결을 통하여 트랜지스터 턴 오프 후 소스/드레인 전극 사이의 누설 전류를 감소시키고, 트랜지스터 턴 오프의 신뢰성을 향상시킬 수 있다.

도3에 도시된 방사 제어 구동회로에서, 제2 게이트 전압 제어회로(20)에는 제4 트랜지스터 M4, 제5 트랜지스터 M5, 제6 트랜지스터 M6, 제7 트랜지스터 M7, 제8 트랜지스터 M8과 제1 콘덴서 C1이 포함된다. 그 중에서, 제4 트랜지스터 M4, 제5 트랜지스터 M5, 제6 트랜지스터 M6, 제7 트랜지스터 M7, 제8 트랜지스터 M8은 P형 박막 트랜지스터일 수 있다. 제4 트랜지스터 M4의 게이트 전극이 제3 입력단(13)에 연결되고, 제4 트랜지스터 M4의 소스 전극이 제5 트랜지스터 M5의 소스 전극에 연결되며, 제4 트랜지스터 M4의 드레인 전극이 제2 트랜지스터 M2의 게이트 전극에 연결되며; 제5 트랜지스터 M5의 게이트 전극(순차적으로 M12의 드레인 적극 또는 소스 전극과 M11의 드레인 전극 또는 소스 전극을 통과하고)이 제3 트랜지스터 M3의 소스 전극에 결합되고, 제5 트랜지스터 M5의 드레인 전극이 제1 전원 입력단 VGH에 연결되며; 제6 트랜지스터 M6의 게이트 전극이 제3 트랜지스터 M3의 소스 전극에 연결되고, 제6 트랜지스터 M6의 소스 전극이 제7 트랜지스터 M7의 소스 전극에 연결되며, 제6 트랜지스터 M6의 드레인 전극이 제3 인력단(13)에 연결되며; 제7 트랜지스터 M7의 게이트 전극이 제3 입력단(13)에 연결되고, 제7 트랜지스터 M7의 드레인 전극이 제8 트랜지스터 M8의 소스 전극에 연결되며; 제8 트랜지스터 M8의 게이트 전극이 제1 입력단(11) 및 출력부(30)에 연결되고, 제8 트랜지스터 M8의 드레인 전극이 제1 전원 입력단 VGH에 연결되며; 제8 트랜지스터 M8의 소스 전극이 또한 출력부(30)에 연결되며; 제1 콘덴서 C1의 일단이 제6 트랜지스터 M6의 게이트 전극에 연결되고, 타단이 제6 트랜지스터 M6의 소스 전극에 연결된다.

도3에 도시된 방사 제어 구동회로에서, 출력부(30)에는 제9 트랜지스터 M9, 제10 트랜지스터 M10, 제2 콘덴서 C2, 제3 콘덴서 C3과 출력단(31)이 포함된다. 그 중에서, 제9 트랜지스터 M9와 제10 트랜지스터 M10은 예를 들면 P형 박막 트랜지스터일 수 있다. 제9 트랜지스터 M9의 게이트 전극이 제8 트랜지스터 M8의 소스 전극에 연결되고, 제9 트랜지스터 M9의 소스 전극이 제1 전원 입력단 VGH에 연결되며, 제9 트랜지스터 M9의 드레인 전극이 제10 트랜지스터 M10의 소스 전극에 연결되며; 제10 트랜지스터 M10의 게이트 전극이 제8 트랜지스터 M8의 게이트 전극에 연결되고, 제10 트랜지스터 M10의 소스 전극이 출력단(31)에 연결되며, 제10 트랜지스터 M10의 드레인 전극이 제2 전원 입력단 VGL에 연결되며; 제2 콘덴서 C2의 일단이 제9 트랜지스터 M9의 게이트 전극에 연결되고, 타단이 제9 트랜지스터 M9의 소스 전극에 연결되며; 제3 콘덴서 C3의 일단이 제10 트랜지스터 M10의 게이트 전극에 연결되고, 타단이 제3 입력단(13)에 연결되며; 출력부(30)가 생성하는 출력 신호가 출력단(31)으로부터 출력된다.

도3에 도시된 방사 제어 구동회로에서, 격리부에는 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13이 포함되고, 그 중에서, 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13은 예를 들면 P형 박막 트랜지스터일 수 있으며; 제11 트랜지스터M11이 제3 트랜지스터 M3의 소스 전극과 제6 트랜지스터 M6의 게이트 전극 사이에 연결되고, 제11 트랜지스터 M11의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제11 트랜지스터 M11의 소스 전극이 제3 트랜지스터 M3의 소스 전극에 연결되고, 제11 트랜지스터 M11의 드레인 전극이 제6 트랜지스터 M6의 게이트 전극에 연결되며; 제12 트랜지스터 M12가 제5 트랜지스터 M5의 게이트 전극과 제6 트랜지스터 M6의 게이트 전극 사이에 연결되고, 제12 트랜지스터 M12의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제12 트랜지스터 M12의 드레인 전극이 제5 트랜지스터 M5의 게이트 전극에 연결되고, 제12 트랜지스터 M12의 소스 전극이 제6 트랜지스터 M6의 게이트 전극에 연결되며; 제13 트랜지스터 M13이 제8 트랜지스터 M8의 게이트 전극과 제10 트랜지스터 M10의 게이트 전극 사이에 연결되고, 제13 트랜지스터 M13의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제13 트랜지스터 M13의 드레인 전극이 제10 트랜지스터 M10의 게이트 전극에 연결되고, 제13 트랜지스터 M13의 소스 전극이 제8 트랜지스터 M8의 게이트 전극에 연결된다.

도3에 도시된 방사 제어 구동회로에서, 제6 트랜지스터 M6의 게이트 전극이 제1 게이트 제어 전압 V1을 생성하고, 제9 트랜지스터 M9의 게이트 전극이 제2 게이트 제어 전압 V2를 생성하며; 제10 트랜지스터 M10의 게이트 전극이 제3 게이트 제어 전압 V3을 생성한다.

도3에 도시된 방사 제어 구동회로가 도2a에 도시된 방사 제어 드라이버에 적용될 때, 방사 제어 구동회로에서, 제1 입력단(11)이 앞 방사 제어 구동회로의 출력 신호를 수신하는 바, 예를 들면 도2b에 도시된 제2 방사 제어 구동회로(2)의 제1 입력단(11)이 제1 방사 제어 구동회로(1)의 출력단(31)에 연결되어 제1 방사 제어 구동회로(1)의 출력 신호 EM1을 수신하고, 출력 신호 EM1의 파형은 도4에 도시된 바와 같으며, 제1 방사 제어 구동회로(1)의 제1 입력단(11)이 시작 신호 EIN을 수신하는 바, 시작 신호 EIN의 파형은 도4에 도시된 바와 같으며, 홀수의 방사 제어 구동회로, 예를 들면 제1 방사 제어 구동회로(1)의 제2 입력단(12)이 제1 클릭 신호 ECK1을 수신하고, 홀수 방사 제어 구동회로, 예를 들면 제1 방사 제어 구동회로(1)의 제3 입력단(13)이 제2 클릭 신호 ECK2를 수신하며; 짝수의 방사 제어 구동회로, 예를 들면 제2 방사 제어 구동회로(2)의 제2 입력단(12)이 제2 클릭 신호 ECK2을 수신하고, 짝수 방사 제어 구동회로, 예를 들면 제2 방사 제어 구동회로(2)의 제3 입력단(13)이 제1 클릭 신호 ECK1를 수신하며, 제1 클록 신호 ECK1과 제2 클록 신호 ECK2의 파형은 도4에 도시된 바와 같다.

나아가, 제1 클록 신호 ECK1과 제2 클록 신호 ECK2는 동일한 시간대를 갖고 또한 중첩되지 않는 위상을 가지며, 도4에 도시된 바와 같이, 시작 신호 EIN은 제1 클록 신호 ECK1의 제2 하강 에지 전압이 도래할 때부터 제1 클록 신호 ECK1의 제4 하강 에지 전압이 도래할 때까지, 상승 에지 전압을 지속적으로 출력한다. 제1 전원 입력단 VGH의 전압값은 제2 전원 입력단 VGL의 전압값보다 높다.

본 발명의 실시예에서는 또한 방사 제어 드라이버를 제공하는 바, 해당 방사 제어 드라이버에는 다수의 상기 방사 제어 구동회로가 포함되고, 각 방사 제어 구동회로의 제1 입력단이 앞 방사 제어 구동회로의 출력단에 연결된다.

본 발명의 실시예에서는 또한 유기 발광 표시 장치를 제공하는 바, 해당 유기 발광 표시 장치에는 다수의 상기 방사 제어 드라이버가 포함된다.

본 발명의 실시예에서 제공하는 방사 제어 구동회로 및 유기 발광 표시 장치에서, 만일 제1 게이트 제어 전압 V1이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제1 게이트 제어 전압 V1을 제1 게이트 전압 제어회로(10) 및 제2 게이트 전압 제어회로(20)와 격리시켜, 제1 게이트 제어 전압 V1이 지나치게 낮아 제1 게이트 전압 제어회로(10)와 제2 게이트 전압 제어회로(20)의 트랜지스터(제2 트랜지스터 M2, 제5 트랜지스터 M5) 게이트 전극과 소스 전극 사이의 전압이 지나치게 커 손상되는 것을 방지하며; 만일 제3 게이트 제어 전압 V3이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제3 게이트 제어 전압 V3을 제2 게이트 전압 제어회로(20)와 격리시켜(제3 게이트 제어 전압 V3이 제2 전원 입력단 VGL의 전압값보다 낮을 때, 제13 트랜지스터 M13의 게이트 전극 전압이 소스 전극 전압보다 크고, M13이 턴 오프 되어, V3과 제8 트랜지스터의 게이트 전극을 격리시킴), 제3 게이트 제어 전압 V3이 지나치게 낮아 제2 게이트 전압 제어회로(20)의 트랜지스터(제8 트랜지스터 M8) 게이트 전극과 소스 전극 사이의 전압이 지나치게 커 손상되는 것을 방지한다.

그리고, 격리부에 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13이 포함되고, 또한 모두 P형 박막 트랜지스터이며, 또한 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13의 게이트 전극이 제2 전원 입력단 VGL에 연결되기 때문에, 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13의 소스 전극과 드레인 전극 전압이 지나치게 낮지 않을 때, 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13이 자동으로 턴 온되고, 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13의 소스 전극 또는 드레인 전극 전압이 지나치게 낮을 때(제2 전원 입력단 VGL보다 낮음), 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13이 자동으로 턴 오프되어, 소스 전극과 드레인 전극의 격리를 진행한다.

본 실시예에서는 제1 방사 제어 구동회로의 시퀀스 파형에 대하여 분석을 진행하는 바, 도4에 도시된 바와 같이, 시작 신호 EIN과 제1 클록 신호 ECK1은 제1 시간점 t1에서 저레벨을 갖고, 제2 클록 신호 ECK2는 제1 시간대 t1에서 고레벨을 갖는다. 제11 트랜지스터 M11, 제12 트랜지스터 M12와 제13 트랜지스터 M13은 모두 P형 박막 트랜지스터이고, 또한 그들의 게이트 전극이 제2 전원 입력단에 연결되기 때문에, 하기 분석에서 정상 상황하에서는 턴 온된 도선과 같아, 상세한 설명을 생략하도록 한다.

저레벨을 갖는 제1 클록 신호 ECK1이 제1 트랜지스터 M1의 게이트 전극단과 제3 트랜지스터 M3의 게이트 전극단에 인가된다. 그러므로, 제1 트랜지스터 M1과 제3 트랜지스터 M3이 턴 온된다.

저레벨을 갖는 시작 신호 EIN은 턴 온된 제1 트랜지스터 M1을 통하여 제2 트랜지스터 M2의 게이트 전극단과 제3 게이트 제어 전압 V3에 인가된다. 그러므로, 제2 트랜지스터 M2가 턴 온되고, 또한 제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 갖는다.

저레벨을 갖는 제1 클록 신호 ECK1와 제2 전원 입력단 VGL이 각각 턴 온된 제2 트랜지스터 M2와 턴 온된 제3 트랜지스터 M3을 통하여 제1 게이트 제어 전압 V1에 인가된다. 그러므로, 제1 게이트 제어 전압 V1 위치의 전압이 저레벨을 갖는다.

고레벨을 갖는 제2 클록 신호 ECK2가 제4 트랜지스터 M4와 제7 트랜지스터 M7에 인가된다. 그러므로, 제4 트랜지스터 M4와 제7 트랜지스터 M7이 턴 오프된다.

제3 게이트 제어 전압 V3이 저레벨이기 때문에, 제8 트랜지스터 M8이 턴 온된다. 제1 전원 입력단 VGH가 턴 온된 제8 트랜지스터 M8을 통하여 제2 게이트 제어 전압 V2에 인가된다. 그러므로, 제2 게이트 제어 전압 V2 위치의 전압이 고레벨을 갖는다. 제2 콘덴서 C2는 제1 전원 입력단 VGH가 충전된다. 다시 말하면, 제2 콘덴서 C2는 고레벨을 갖는 전압이 충전된다. 제2 게이트 제어 전압 V2 위치의 전압이 고레벨을 갖기 때문에, 제9 트랜지스터 M9가 턴 오프된다.

제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 갖기 때문에, 제10 트랜지스터 M10가 턴 온된다. 턴 온된 제10 트랜지스터 M10에 의하여, 제2 전원 입력단 VGL이 제1 방사 제어선 EM1에 인가되기 때문에, 제1 방사 제어 구동회로의 출력 신호 EM1는 저레벨을 갖는다.

제2 시간점 t2에서, 시작 신호 EIN은 저레벨을 갖고, 제1 클록 신호 ECK1과 제2 클록 신호 ECK2는 고레벨을 갖는다. 제1 트랜지스터 M1과 제3 트랜지스터 M3은 고레벨을 갖는 제1 클록 신호 ECK1을 통하여 턴 오프된다.

제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 유지하기 때문에, 제2 트랜지스터 M2가 턴 온된다. 고레벨을 갖는 제1 클록 신호 ECK1은 턴 온된 제2 트랜지스터 M2를 통하여 제1 게이트 제어 전압 V1에 인가된다. 그러므로, 제1 게이트 제어 전압 V1 위치의 전압이 고레벨을 갖는다.

제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 갖기 때문에, 제8 트랜지스터 M8과 제10 트랜지스터 M10이 턴 온된다. 제1 전원 입력단 VGH가 턴 온된 제8 트랜지스터 M8을 통하여 제2 게이트 제어 전압 V2에 인가되기 때문에, 제2 게이트 제어 전압 V2 위치의 전압이 고레벨을 유지한다.

제2 게이트 제어 전압 V2 위치의 전압이 고레벨을 갖고 또한 제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 갖기 때문에, 제9 트랜지스터 M9가 턴 오프되고 또한 제10 트랜지스터 M10이 턴 온된다. 그러므로, 제1 방사 제어 신호는 저레벨에 유지된다.

제3 시간점 t3에서, 제2 클록 신호 ECK2는 고레벨에서 저레벨로 전환되고, 그 후 저레벨에서 다시 고레벨로 전환된다. 그러므로, 제3 콘덴서 C3의 결합으로 인하여, 제3 게이트 제어 전압 V3 위치의 전위는 제2 클록 신호 ECK2의 전위의 변화를 통하여 부트스트랩된다(bootstrapped). 즉 제2 시간점 t2에서 제2 클록 신호 ECK2가 고레벨일 때, 제3 게이트 제어 전압 V3이 여전히 저레벨이고, 제3 시간점 t3에서 제2 클록 신호 ECK2가 고레벨에서 저레벨로 전환될 때, 제3 콘덴서 C3의 결합(부트스트랩 효과)으로 인하여, 제3 게이트 제어 전압 V3의 레벨이 더욱 낮아지고, 심지어 제2 전원 입력단 VGL의 전압보다도 낮아지며, 이때 제8 트랜지스터 M8로 말하면, 그 게이트 전극 전압이 소스 전극 전압보다 훨씬 낮으며(제8 트랜지스터 M8의 드레인 전극이 제1 전원 입력단 VGH에 연결되고, 또한 이때 제8 트랜지스터 M8이 턴 온되며, 소스 전극 전압도 고레벨임), 만일 제8 트랜지스터 M8의 게이트 전극이 직접 제3 게이트 제어 전압 V3에 연결되면, 항복 손상을 초래하게 되고, 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제13 트랜지스터 M13을 추가하였으며, 이때 제13 트랜지스터 M13의 드레인 전극이 제3 게이트 제어 전압 V3 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제3 게이트 제어 전압 V3이 제2 전원 입력단 VGL보다 낮기 때문에, 제13 트랜지스터 M13이 빠르게 턴 오프되어, 제8 트랜지스터 M8이 제3 게이트 제어 전압 V3과 격리되도록 하여, 제8 트랜지스터 M8의 손상을 방지한다. 제10 트랜지스터 M10의 소스 전극(이때 제10 트랜지스터 M10이 턴 온됨)이 제2 전원 입력단 VGL에 연결되고, 저레벨이기 때문에, 제10 트랜지스터 M10의 게이트 전극과 소스 전극 사이의 전압 차이가 비교적 작아 손상되지 않고 계속하여 턴 온되며, 제1 방사 제어 신호는 저레벨로 유지된다.

제4 시간점대 t4에서, 시작 신호 EIN과 제2 클록 신호 ECK2가 고레벨을 갖고, 제1 클록 신호 ECK1이 저레벨을 가지며, 이때 제2 클록 신호 ECK2는 저레벨을 종료하고, 또한 고레벨로 전환되며, 제3 콘덴서 C3의 제3 입력단(13)에 연결된 일단의 전압이 상승하여 부트스트랩 효과가 종료되고, 제3 콘덴서 C3이 결합 과정을 종료하며, 제3 게이트 제어 전압 V3 의 저레벨이 제2 전원 입력단 VGL이랑 같으 정도로 회복되고, 제13 트랜지스터 M13은 계속하여 턴 온된다.

제1 트랜지스터 M1은 저레벨을 갖는 제1 클록 신호 ECK1에 의하여 턴 온되고, 또한 고레벨을 갖는 시작 신호 EIN이 제3 게이트 제어 전압 V3에 인가되며, 제3 게이트 제어 전압 V3 위치의 전압이 고레벨을 갖기 때문에, 제2 트랜지스터 M2와 제10 트랜지스터 M10이 턴 오프된다.

제3 트랜지스터 M3은 저레벨을 갖는 제1 클록 신호 ECK1에 응답하여 턴 온되고, 또한 제2 전원 입력단 VGL이 제1 게이트 제어 전압 V1에 인가된다. 그러므로, 제1 게이트 제어 전압 V1 위치의 전압이 저레벨을 갖는다.

제7 트랜지스터 M7이 고레벨을 갖는 제2 클록 신호 ECK2에 응답하여 턴 오프된다. 제3 게이트 제어 전압 V3 위치의 전압이 고레벨을 갖기 때문에, 제8 트랜지스터 M8이 턴 오프된다. 제2 게이트 제어 전압 V2 위치의 전압은 제2 콘덴서 C2의 충전 효과에 의하여 고레벨에 유지된다. 제2 게이트 제어 전압 V2 위치의 전압이 고레벨을 유지하기 때문에, 제9 트랜지스터 M9가 턴 오프된다. 그러므로, 제1 방사 제어 신호는 저레벨에 유지된다.

제5 시간점 t5에서, 시작 신호 EIN과 제1 클록 신호 ECK1은 고레벨을 갖고, 또한 제2 클록 신호 ECK2는 저레벨을 갖는다.

제1 트랜지스터 M1과 제3 트랜지스터 M3은 고레벨을 갖는 제1 클록 신호 ECK1을 통하여 턴 오프된다. 제3 게이트 제어 전압 V3 위치의 전압이 고레벨을 유지하고 있기 때문에, 제2 트랜지스터 M2, 제8 트랜지스터 M8과 제10 트랜지스터 M10이 턴 오프된다.

제4 트랜지스터 M4와 제7 트랜지스터 M7이 저레벨을 갖는 제2 클록 신호 ECK2에 응답하여 턴 온된다. 그리고, 제1 게이트 제어 전압 V1 위치의 전압이 저레벨을 갖기 때문에, 제5 트랜지스터 M5와 제6 트랜지스터 M6이 턴 온된다.

상술한 부트스트랩에 관하여, 제1 콘덴서 C1의 결합으로 인하여, 제1 게이트 제어 전압 V1의 전위는 제2 클록 신호 ECK2의 전위의 변화를 통하여 부트스트랩된다. 즉 제4 시간점 t4에서 제2 클록 신호 ECK2가 고레벨일 때, 제1 게이트 제어 전압 V1이 여전히 저레벨이고, 제5 시간점 t5에서 제2 클록 신호 ECK2가 고레벨에서 저레벨로 전환될 때, 제1 콘덴서 C1의 결합(부트스트랩 효과)으로 인하여, 제1 게이트 제어 전압 V1의 레벨이 더욱 낮아지고, 심지어 제2 전원 입력단 VGL의 전압보다도 낮아지며, 이때 제2 트랜지스터 M2에 대해 말하면, 만일 제2 트랜지스터 M2의 드레인 전극이 직접 제1 게이트 제어 전압 V1에 연결되면, 그 게이트 전극 전압(시작 신호 EIN은 고레벨임)이 드레인 전극 전압보다 훨씬 높으므로, 항복 손상을 초래하게 된다. 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제11 트랜지스터 M11을 추가하였으며, 이때 제11 트랜지스터 M11의 드레인 전극이 제1 게이트 제어 전압 V1 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제1 게이트 제어 전압 V1이 제2 전원 입력단 VGL보다 낮기 때문에, 제11 트랜지스터 M11이 빠르게 턴 오프되어, 제2 트랜지스터 M2가 제1 게이트 제어 전압 V1과 격리되도록 하여, 제2 트랜지스터 M2의 손상을 방지한다.

마찬가지로, 제1 게이트 제어 전압 V1 위치의 전압의 큰 강하도 제5 트랜지스터 M5에 영향을 미치는 바, 만일 제5 트랜지스터 M5의 게이트 전극이 직접 제1 게이트 제어 전압 V1에 연결되고, 제5 트랜지스터 M5의 드레인 전극이 제1 전원 입력단 VGH에 연결되면(본 사고방식에서 참조 전압, 제1 전원 입력단 VGH가 고레벨인 바 약 7V이고, 제5 트랜지스터 M5가 턴 온되기 때문에, 소스 전극도 약 7V를 유지하고, 게이트 전극이 약 -17.2V이기 때문에, 게이트 전극과 소스 전극 사이의 전압이 24.2V임), 게이트 전극과 소스 전극 사이의 전압이 지나치게 커 항복 손상을 초래한다. 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제12 트랜지스터 M12를 추가하였으며, 이때 제12 트랜지스터 M12의 소스 전극이 제1 게이트 제어 전압 V1 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제1 게이트 제어 전압 V1이 제2 전원 입력단 VGL보다 낮기 때문에, 제12 트랜지스터 M12가 빠르게 턴 오프되어, 제5 트랜지스터 M5가 제1 게이트 제어 전압 V1과 격리되도록 하여(격리 후 제5 트랜지스터 M5의 게이트 전극 전압은 -5.3V, 게이트 전극과 소스 전극 사이의 전압은 24.2V에서 12.3V로 감소됨), 게이트 전극 절연층이 큰 전압에 항복될 리스크가 크게 낮아져, 제5 트랜지스터 M5의 손상을 방지한다.

저레벨을 갖는 제2 클록 신호 ECK2가 턴 온된 제6 트랜지스터 M6과 제7 트랜지스터 M7을 통하여 제2 게이트 제어 전압 V2에 인가된다. 그러므로, 제2 게이트 제어 전압 V2 위치의 전압이 제5 시간점 t5에서 저레벨을 갖는다. 제2 게이트 제어 전압 V2 위치의 전압이 저레벨을 갖기 때문에, 제9 트랜지스터 M9가 턴 온된다.

제9 트랜지스터 M9가 턴 온되고 또한 제10 트랜지스터 M10이 턴 오프되기 때문에, 제1 방사 제어 신호는 고레벨에 유지된다.

제6 시간점 t6에서, 시작 신호 EIN과 제1 클록 신호 ECK1은 저레벨을 갖고, 또한 제2 클록 신호 ECK2는 고레벨을 갖는다. 제1 시간점 t1 위치에서의 조작에 의하여, 제1 방사 제어 신호는 제6 시간점 t6에서 저레벨을 갖는다.

본 실시예에서, 제1 내지 제9 트랜지스터 M1-M9는 모두 P형 박막 트랜지스터이다. 기타 실시예에서, 제1 내지 제9 트랜지스터 M1-M9는 또한 N형 박막 트랜지스터일 수 있다. P형 박막 트랜지스터는 게이트 전극 신호가 저레벨일 때 턴 온되고, N형 박막 트랜지스터는 게이트 전극 신호가 고레벨일 때 턴 온된다. 그러므로, 선택한 트랜지스터 유형을 턴 온 전위와 매칭시키기만 하면 된다.

<실시예2>

본 실시예에서, 도5에 도시된 바와 같이, 제1 게이트 전압 제어회로, 제2 게이트 전압 제어회로, 출력부의 구조는 앞 실시예의 구조와 동일하며, 차별점이라면 격리부는 제2 전원 입력단 VGL과 제1 게이트 전압 제어회로(10) 및 제2 게이트 전압 제어회로(20) 사이에 연결되며; 만일 제1 게이트 제어 전압 V1이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제1 게이트 제어 전압 V1을 제2 게이트 전압 제어회로(20)와 격리시키는 바, 즉 제5 트랜지스터 M5의 게이트 전극이 제1 게이트 제어 전압 V1과 격리되며; 만일 제3 게이트 제어 전압 V3이 제2 전원 입력단 VGL의 전압값보다 낮다면, 격리부가 제3 게이트 제어 전압 V3을 제1 게이트 전압 제어회로(10) 및 제2 게이트 전압 제어회로(20)와 격리시키는 바, 즉 제2 트랜지스터 M2의 소스 전극이 제3 게이트 제어 전압 V3과 격리되고, 또한 제8 트랜지스터 M8의 드레인 전극이 제3 게이트 제어 전압 V3과 격리된다.

구체적으로 말하면, 격리부에는 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15가 포함된다. 그 중에서, 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15는 P형 박막 트랜지스터이다. 제14 트랜지스터 M14가 제2 트랜지스터 M2의 게이트 전극과 제10 트랜지스터 M10의 게이트 전극 사이에 연결되고, 제14 트랜지스터 M14의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제14 트랜지스터 M14의 소스 전극이 제2 트랜지스터 M2의 게이트 전극에 연결되고, 제14 트랜지스터 M14의 드레인 전극이 제10 트랜지스터 M10의 게이트 전극에 연결되며; 제16 트랜지스터 M16의 구조와 연결 관계는 앞 실시예와 통일한 바, 제5 트랜지스터 M5의 게이트 전극과 제6 트랜지스터 M6의 게이트 전극 사이에 연결되고, 제16 트랜지스터 M16의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제16 트랜지스터 M16의 드레인 전극이 제5 트랜지스터 M5의 게이트 전극에 연결되고, 제16 트랜지스터 M16의 소스 전극이 제6 트랜지스터 M6의 게이트 전극에 연결되며; 제15 트랜지스터 M15가 제8 트랜지스터 M8의 게이트 전극과 제10 트랜지스터 M10의 게이트 전극 사이에 연결되고, 제15 트랜지스터 M10의 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제15 트랜지스터 M15의 드레인 전극이 제10 트랜지스터 M10의 게이트 전극 및 제14 트랜지스터 M14의 드레인 전극에 연결되고, 제15 트랜지스터 M15의 소스 전극이 제8 트랜지스터 M8의 게이트 전극에 연결된다.

그리고, 격리부에 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15가 포함되고, 또한 모두 P형 박막 트랜지스터이며, 또한 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15의 게이트 전극이 제2 전원 입력단 VGL에 연결되기 때문에, 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15의 드레인 전극 전압이 지나치게 낮지 않을 때, 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15가 자동으로 턴 온되고, 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15의 드레인 전극 전압이 지나치게 낮을 때(제2 전원 입력단 VGL보다 낮음), 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15가 자동으로 턴 오프되어, 소스 전극과 드레인 전극의 격리를 진행한다.

본 실시예에서는 제1 방사 제어 구동회로의 시퀀스 파형에 대하여 분석을 진행하는 바, 도4에 도시된 바와 같이, 시작 신호 EIN과 제1 클록 신호 ECK1은 제1 시간점 t1에서 저레벨을 갖고, 제2 클록 신호 ECK2는 제1 시간대 t1에서 고레벨을 갖는다. 제14 트랜지스터 M14, 제16 트랜지스터 M16과 제15 트랜지스터 M15는 모두 P형 박막 트랜지스터이고, 또한 그들의 게이트 전극이 제2 전원 입력단 VGL에 연결되기 때문에, 하기 분석에서 정상 상황하에서는 턴 온된 도선과 같으며, 상세한 설명을 생략하도록 한다.

제레벨을 갖는 제1 클록 신호 ECK1과 제2 전원 입력단 VGL이 각각 턴 온된 제2 트랜지스터 M2와 턴 온된 제3 트랜지스터 M3을 통하여 제1 게이트 제어 전압 V1에 인가된다. 그러므로, 제1 게이트 제어 전압 V1 위치의 전압이 저레벨을 갖는다.

제3 게이트 제어 전압 V3 위치의 전압이 저레벨을 갖기 때문에, 제10 트랜지스터 M10가 턴 온된다. 턴 온된 제10 트랜지스터 M10, 제2 전원 입력단 VGL이 제1 방사 제어선 EM1에 인가되기 때문에, 제1 방사 제어 구동회로의 출력 신호 EM1은 저레벨을 갖는다.

제2 시간점 t2에서, 시작 신호 EIN은 저레벨을 갖고, 제1 클록 신호 ECK1과 제2 클록 신호 ECK2는 고레벨을 갖는다. 제1 트랜지스터 M1와 제3 트랜지스터 M3은 고레벨을 갖는 제1 클록 신호 ECK1을 통하여 턴 오프된다.

제3 시간점 t3에서, 제2 클록 신호 ECK2는 고레벨에서 저레벨로 전환되고, 그 후 저레벨에서 다시 고레벨로 전환된다. 그러므로, 제3 콘덴서 C3의 결합으로 인하여, 제3 게이트 제어 전압 V3 위치의 전위는 제2 클록 신호 ECK2의 전위의 변화를 통하여 부트스트랩된다(bootstrapped). 즉 제2 시간점 t2에서 제2 클록 신호 ECK2가 고레벨일 때, 제3 게이트 제어 전압 V3이 여전히 저레벨이고, 제3 시간점 t3에서 제2 클록 신호 ECK2가 고레벨에서 저레벨로 전환될 때, 제3 콘덴서 C3의 결합(부트스트랩 효과)으로 인하여, 제3 게이트 제어 전압 V3의 레벨이 더욱 낮아지고, 심지어 제2 전원 입력단 VGL의 전압보다도 낮아지며, 이때 제2 트랜지스터 M2로 말하면, 그 게이트 전극 전압이 소스 전극 전압보다 훨씬 낮으며(제2 트랜지스터의 소스 전극이 제2 입력단(12)에 연결되고, 이때 제1 클록 신호 ECK1은 고레벨임), 만일 제2 트랜지스터 M2의 게이트 전극이 직접 제3 게이트 제어 전압 V3에 연결되면, 항복 손상을 초래하게 된다. 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제14 트랜지스터 M14를 추가하였으며, 이때 제14 트랜지스터 M14의 드레인 전극이 제3 게이트 제어 전압 V3 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제3 게이트 제어 전압이 제2 전원 입력단 VGL보다 낮기 때문에, 제14 트랜지스터 M14가 빠르게 턴 오프되어, 제2 트랜지스터가 제3 게이트 제어 전압과 격리되도록 하여, 제2 트랜지스터의 손상을 방지한다. 이때 제8 트랜지스터 M8로 말하면, 그 게이트 전극 전압이 소스 전극 전압보다 훨씬 낮으며(제8 트랜지스터의 드레인 전극이 제1 전원 입력단 VGH에 연결되고, 또한 이때 제8 트랜지스터가 턴 온되며, 소스 전극 전압도 고레벨임), 만일 제8 트랜지스터의 게이트 전극이 직접 제3 게이트 제어 전압 V3에 연결되면, 항복 손상을 초래하게 된다. 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제15 트랜지스터 M15를 추가하였으며, 이때 제15 트랜지스터 M15의 드레인 전극이 제3 게이트 제어 전압 V3 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제3 게이트 제어 전압이 제2 전원 입력단 VGL보다 낮기 때문에, 제15 트랜지스터 M15가 빠르게 턴 오프되어, 제8 트랜지스터가 제3 게이트 제어 전압과 격리되도록 하여, 제8 트랜지스터의 손상을 방지한다. 제10 트랜지스터의 소스 전극(이때 제10 트랜지스터가 턴 온됨)이 제2 전원 입력단 VGL에 연결되고, 저레벨이기 때문에, 제10 트랜지스터의 게이트 전극과 소스 전극 사이의 전압 차이가 비교적 작아 손상되지 않고 계속하여 턴 온되며, 제1 방사 제어 신호는 저레벨에 유지된다.

제4 시간점대 t4에서, 시작 신호 EIN과 제2 클록 신호 ECK2가 고레벨을 갖고, 제1 클록 신호 ECK1이 저레벨을 가지며, 이때 제2 클록 신호 ECK2는 저레벨을 종료하고, 또한 고레벨로 전환되며, 제3 콘덴서의 제3 입력단(13)에 연결된 일단의 전압이 상승하여 부트스트랩 효과가 종료되고, 제3 콘덴서가 결합 과정을 종료하며, 제3 게이트 제어 전압 V3의 저레벨이 제2 전원 입력단 VGL과 같은 정도로 회복되고, 제14 트랜지스터와 제15 트랜지스터는 계속하여 턴 온된다.

상술한 부트스트랩에 관하여, 제1 콘덴서 C1의 결합으로 인하여, 제1 게이트 제어 전압 V1의 전위는 제2 클록 신호 ECK2의 전위의 변화를 통하여 부트스트랩된다. 즉 제4 시간점 t4에서 제2 클록 신호 ECK2가 고레벨일 때, 제1 게이트 제어 전압 V1이 여전히 저레벨이고, 제5 시간점 t5에서 제2 클록 신호 ECK2가 고레벨에서 저레벨로 전환될 때, 제1 콘덴서 C1의 결합(부트스트랩 효과)으로 인하여, 제1 게이트 제어 전압 V1의 레벨이 더욱 낮아지고, 심지어 제2 전원 입력단 VGL보다 낮은 전압을 가진다. 제1 게이트 제어 전압 V1 위치의 전압의 큰 강하는 제5 트랜지스터 M5에도 영향을 미치는 바, 만일 제5 트랜지스터 M5의 게이트 전극이 직접 제1 게이트 제어 전압 V1에 연결되고, 제5 트랜지스터의 드레인 전극이 제1 전원 입력단 VGH(고레벨임)에 연결되면, 게이트 전극과 소스 전극 사이의 전압이 지나치게 커 항복 손상을 초래한다. 이러한 리스크를 방지하기 위하여, 본 실시예에서는 제16 트랜지스터 M16을 추가하였으며, 이때 제16 트랜지스터 M16의 소스 전극이 제1 게이트 제어 전압 V1 에 연결되고, 게이트 전극이 제2 전원 입력단 VGL에 연결되며, 제1 게이트 제어 전압이 제2 전원 입력단 VGL보다 낮기 때문에, 제16 트랜지스터 M16이 빠르게 턴 오프되어, 제5 트랜지스터가 제1 게이트 제어 전압과 격리되도록 하여, 제5 트랜지스터의 손상을 방지한다.

요약하면, 상기 실시예는 방사 제어 구동회로의 서로 다른 구조에 대하여 상세한 설명을 진행하였지만, 본 발명은 상기 실시예에 나열된 구조를 포함하나 이에 제한되지 않고, 상기 실시예에서 제공하는 구조의 기초 상에서 변환을 진행한 내용은 모두 본 발명의 보호범위에 속한다. 당업계의 기술자들은 상기 실시예의 내용에 의하여 여러 가지 변형을 진행할 수 있을 것이다.

상기는 단지 본 발명의 바람직한 실시예로서 본 발명의 보호범위를 제한하는 것이 아니다. 본 발명의 기본사상과 원칙 범위 내에서 이루어지는 수정, 등가 대체, 개선 등은 모두 본 발명의 청구범위에 속한다 하여야 할 것이다.

Claims

방사 제어 구동회로에 있어서,
제1 입력단, 제2 입력단과 제2 전원 입력단의 신호에 의하여 제1 게이트 제어 전압을 생성하는 제1 게이트 전압 제어회로;
상기 제1 게이트 제어 전압, 상기 제1 입력단, 상기 제2 입력단, 제3 입력단, 제1 전원 입력단과 상기 제2 전원 입력단의 신호에 의하여 제3 게이트 제어 전압을 생성하는 제2 게이트 전압 제어회로; 및
상기 제2 전원 입력단과 상기 제1 게이트 전압 제어회로 및 상기 제2 게이트 전압 제어회로 사이에 연결되고, 상기 제1 게이트 제어 전압과 상기 제3 게이트 제어 전압 중의 하나가 상기 제2 전원 입력단의 전압값보다 낮을 때, 상기 제2 전원 입력단의 전압값보다 낮은 게이트 제어 전압을 상기 제1 게이트 전압 제어회로 및/또는 상기 제2 게이트 전압 제어회로와 격리시키는 격리부가 포함되며;
상기 제1 게이트 전압 제어회로에는 제1 트랜지스터, 제2 트랜지스터와 제3 트랜지스터가 포함되고,
상기 제1 트랜지스터의 게이트 전극이 상기 제2 입력단에 연결되고, 상기 제1 트랜지스터의 소스 전극이 상기 제2 트랜지스터의 게이트 전극에 연결되며, 상기 제1 트랜지스터의 드레인 전극이 상기 제1 입력단에 연결되며;
상기 제2 트랜지스터의 소스 전극이 상기 제2 입력단에 연결되고, 상기 제2 트랜지스터의 드레인 전극이 상기 제3 트랜지스터의 소스 전극에 연결되며, 상기 제2 트랜지스터의 게이트 전극이 상기 제2 게이트 전압 제어회로에도 연결되며;
상기 제3 트랜지스터의 게이트 전극이 상기 제2 입력단에 연결되고, 상기 제3 트랜지스터의 드레인 전극이 상기 제2 전원 입력단에 연결되며, 상기 제3 트랜지스터의 소스 전극이 상기 제2 게이트 전압 제어회로에도 연결되며;
상기 제2 게이트 전압 제어회로에는 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터와 제1 콘덴서가 포함되고,
상기 제4 트랜지스터의 게이트 전극이 상기 제3 입력단에 연결되고, 상기 제4 트랜지스터의 소스 전극이 상기 제5 트랜지스터의 소스 전극에 연결되며, 상기 제4 트랜지스터의 드레인 전극이 상기 제2 트랜지스터의 게이트 전극에 연결되며;
상기 제5 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 소스 전극에 연결되고, 상기 제5 트랜지스터의 드레인 전극이 제1 전원 입력단에 연결되며;
상기 제6 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 소스 전극에 연결되고, 상기 제6 트랜지스터의 소스 전극이 상기 제7 트랜지스터의 소스 전극에 연결되며, 상기 제6 트랜지스터의 드레인 전극이 상기 제3 입력단에 연결되며;
상기 제7 트랜지스터의 게이트 전극이 상기 제3 입력단에 연결되고, 상기 제7 트랜지스터의 드레인 전극이 상기 제8 트랜지스터의 소스 전극에 연결되며;
상기 제8 트랜지스터의 게이트 전극이 상기 제1 입력단 및 출력부에 연결되고, 상기 제8 트랜지스터의 드레인 전극이 상기 제1 전원 입력단에 연결되며, 상기 제8 트랜지스터의 소스 전극이 또한 상기 출력부에 연결되며;
상기 제1 콘덴서의 일단이 상기 제6 트랜지스터의 게이트 전극에 연결되고, 타단이 상기 제6 트랜지스터의 소스 전극에 연결되며;
상기 출력부에는 제9 트랜지스터, 제10 트랜지스터, 제2 콘덴서, 제3 콘덴서가 포함되고,
상기 제9 트랜지스터의 게이트 전극이 상기 제8 트랜지스터의 소스 전극에 연결되고, 상기 제9 트랜지스터의 소스 전극이 상기 제1 전원 입력단에 연결되며, 상기 제9 트랜지스터의 드레인 전극이 상기 제10 트랜지스터의 소스 전극에 연결되며;
상기 제10 트랜지스터의 게이트 전극이 상기 제8 트랜지스터의 게이트 전극에 연결되고, 상기 제10 트랜지스터의 드레인 전극이 제2 전원 입력단에 연결되며;
상기 제2 콘덴서의 일단이 상기 제9 트랜지스터의 게이트 전극에 연결되고, 타단이 상기 제9 트랜지스터의 소스 전극에 연결되며;
상기 제3 콘덴서의 일단이 상기 제10 트랜지스터의 게이트 전극에 연결되고, 타단이 상기 제3 입력단에 연결되며;
상기 출력부가 생성하는 출력 신호가 제10 트랜지스터의 소스 전극으로부터 출력되며;
상기 격리부는 제11 트랜지스터, 제12 트랜지스터와 제13 트랜지스터를 포함하고, 상기 제11 트랜지스터가 상기 제3 트랜지스터의 소스 전극과 상기 제6 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제11 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제11 트랜지스터의 소스 전극이 상기 제3 트랜지스터의 소스 전극에 연결되고, 상기 제11 트랜지스터의 드레인 전극이 상기 제6 트랜지스터의 게이트 전극에 연결되며; 상기 제12 트랜지스터가 상기 제5 트랜지스터의 게이트 전극과 상기 제6 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제12 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제12 트랜지스터의 드레인 전극이 상기 제5 트랜지스터의 게이트 전극에 연결되고, 상기 제12 트랜지스터의 소스 전극이 상기 제6 트랜지스터의 게이트 전극에 연결되며; 상기 제13 트랜지스터가 상기 제8 트랜지스터의 게이트 전극과 상기 제10 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제13 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제13 트랜지스터의 드레인 전극이 상기 제10 트랜지스터의 게이트 전극에 연결되고, 상기 제13 트랜지스터의 소스 전극이 상기 제8 트랜지스터의 게이트 전극에 연결되며,
또는
상기 격리부는 제14 트랜지스터, 제16 트랜지스터와 제15 트랜지스터를 포함하고, 상기 제14 트랜지스터가 상기 제2 트랜지스터의 게이트 전극과 상기 제10 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제14 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제14 트랜지스터의 소스 전극이 상기 제2 트랜지스터의 게이트 전극에 연결되고, 상기 제14 트랜지스터의 드레인 전극이 상기 제10 트랜지스터의 게이트 전극에 연결되며; 상기 제16 트랜지스터가 상기 제5 트랜지스터의 게이트 전극과 상기 제6 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제16 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제16 트랜지스터의 드레인 전극이 상기 제5 트랜지스터의 게이트 전극에 연결되고, 상기 제16 트랜지스터의 소스 전극이 상기 제6 트랜지스터의 게이트 전극에 연결되며; 상기 제15 트랜지스터가 상기 제8 트랜지스터의 게이트 전극과 상기 제10 트랜지스터의 게이트 전극 사이에 연결되고, 상기 제15 트랜지스터의 게이트 전극이 상기 제2 전원 입력단에 연결되며, 상기 제15 트랜지스터의 드레인 전극이 상기 제10 트랜지스터의 게이트 전극 및 제14 트랜지스터의 드레인 전극에 연결되고, 상기 제15 트랜지스터의 소스 전극이 상기 제8 트랜지스터의 게이트 전극에 연결되는
것을 특징으로 하는 방사 제어 구동회로.
제1항에 있어서, 상기 제2 게이트 전압 제어회로는 나아가 제2 게이트 제어 전압을 생성하고, 상기 방사 제어 구동회로에는 또한,
상기 제2 게이트 제어 전압, 상기 제3 게이트 제어 전압, 상기 제1 전원 입력단과 상기 제2 전원 입력단의 신호에 의하여 출력 신호를 생성하는 출력부가 포함되는
것을 특징으로 하는 방사 제어 구동회로.
제1항에 있어서,
만일 상기 제1 게이트 제어 전압이 상기 제2 전원 입력단의 전압값보다 낮다면, 상기 격리부가 상기 제1 게이트 제어 전압을 상기 제2 게이트 전압 제어회로와 격리시키거나, 또는 상기 제1 게이트 제어 전압을 상기 제1 게이트 전압 제어회로 및 상기 제2 게이트 전압 제어회로와 격리시키며;
만일 상기 제3 게이트 제어 전압이 상기 제2 전원 입력단의 전압값보다 낮다면, 상기 격리부가 상기 제3 게이트 제어 전압을 상기 제2 게이트 전압 제어회로와 격리시키거나, 또는 상기 제3 게이트 제어 전압을 상기 제1 게이트 전압 제어회로 및 상기 제2 게이트 전압 제어회로와 격리시키는
것을 특징으로 하는 방사 제어 구동회로.
제2항에 있어서, 상기 제6 트랜지스터의 게이트 전극이 상기 제1 게이트 제어 전압에 연결되고, 상기 제9 트랜지스터의 게이트 전극이 상기 제2 게이트 제어 전압에 연결되며; 상기 제10 트랜지스터의 게이트 전극이 상기 제3 게이트 제어 전압에 연결되는
것을 특징으로 하는 방사 제어 구동회로.
방사 제어 드라이버에 있어서, 적어도 두 개의 제1항 내지 제4항의 어느 한 항의 상기 방사 제어 구동회로가 포함되고, 각 방사 제어 구동회로의 제1 입력단이 앞 방사 제어 구동회로의 출력단에 연결되는
것을 특징으로 하는 방사 제어 드라이버.
제5항에 있어서, 각 상기 방사 제어 구동회로의 제1 입력단이 시작 신호 또는 앞 방사 제어 구동회로의 출력 신호를 수신하고, 홀수 방사 제어 구동회로의 제2 입력단이 제1 클록 신호를 수신하고, 제3 입력단이 제2 클록 신호를 수신하며; 짝수 방사 제어 구동회로의 제2 입력단이 제2 클록 신호를 수신하고, 제3 입력단이 제1 클록 신호를 수신하며,
상기 제1 클록 신호와 상기 제2 클록 신호는 동일한 주기를 갖고 또한 중첩되지 않는 위상을 가지며, 상기 시작 신호는 상기 제1 클록 신호의 제2 하강 에지 전압이 도래할 때부터 상기 제1 클록 신호의 제4 하강 에지 전압이 도래할 때까지, 상승 에지 전압을 지속적으로 출력하는
것을 특징으로 하는 방사 제어 드라이버.
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