JP2020523641A5 - - Google Patents

Description

本開示の第１の様態において、第１入力端、第２入力端及び第２電源入力端の信号に基づいて第１ゲート制御電圧を生成する第１ゲート電圧制御回路と、第１ゲート制御電圧、前記第１入力端、前記第２入力端、第３入力端、第１電源入力端及び前記第２電源入力端の信号に基づいて第３ゲート制御電圧を生成する第２ゲート電圧制御回路とを備え、更に第２電源入力端と第１ゲート電圧制御回路及び第２ゲート電圧制御回路との間に接続され、第１ゲート制御電圧と第３ゲート制御電圧のどちらかが第２電源入力端の電圧値より低い場合に、第２電源入力端の電圧値より低いゲート制御電圧を第１ゲート電圧制御回路及び／又は第２ゲート電圧制御回路から隔離する隔離ユニットを備える発光制御駆動回路を提供する。

１つの実施例では、第２ゲート電圧制御回路は第２ゲート制御電圧を更に生成し、発光制御駆動回路は、第２ゲート制御電圧と、第３ゲート制御電圧と、第１電源入力端及び第２電源入力端の信号とに基づいて出力信号を生成する出力ユニットを更に備え、第１ゲート電圧制御回路は少なくとも１つのトランジスタを含み、少なくとも１つのトランジスタのうちの１つのトランジスタが第１ゲート制御電圧又は第３ゲート制御電圧に接続され、第２ゲート電圧制御回路は少なくとも２つのトランジスタを含み、少なくとも２つのトランジスタのうちの１つのトランジスタが第１ゲート制御電圧に接続され、少なくとも２つのトランジスタのうちのもう１つのトランジスタが第３ゲート制御電圧に接続される。

１つの実施例では、第１ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第１ゲート制御電圧を第１ゲート電圧制御回路から隔離し、又は、第１ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離し、第３ゲート制御電圧が第２電源入力端の電圧値より低い場合、隔離ユニットは、第３ゲート制御電圧を第２ゲート電圧制御回路から隔離し、又は、第３ゲート制御電圧を第１ゲート電圧制御回路及び第２ゲート電圧制御回路から隔離する。

又は、隔離ユニットは第１４トランジスタ、第１６トランジスタ及び第１５トランジスタを備える。第１４トランジスタが第２トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１４トランジスタのゲート電極が第２電源入力端に接続され、第１４トランジスタのソース電極が第２トランジスタのゲート電極に接続され、第１４トランジスタのドレイン電極が第１０トランジスタのゲート電極に接続される。第１６トランジスタが第５トランジスタのゲート電極と第６トランジスタのゲート電極との間に接続され、第１６トランジスタのゲート電極が第２電源入力端に接続され、第１６トランジスタのドレイン電極が第５トランジスタのゲート電極に接続され、第１６トランジスタのソース電極が第６トランジスタのゲート電極に接続される。第１５トランジスタが第８トランジスタのゲート電極と第１０トランジスタのゲート電極との間に接続され、第１５トランジスタのゲート電極が第２電源入力端に接続され、第１５トランジスタのドレイン電極が第１０トランジスタのゲート電極及び第１４トランジスタのドレイン電極に接続され、第１５トランジスタのソース電極が第８トランジスタのゲート電極に接続される。

また、第１クロック信号及び第２クロック信号は同じ時間幅を有し、かつ重なり合わない位相を有する。開始信号は、第１クロック信号の２番目の立ち下がりエッジの電圧が開始するときから、第１クロック信号の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける。

第４時間帯ｔ４では、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。この場合、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサＣ３の第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサＣ３は結合過程が終了し、第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬのレベルまで回復し、第１３トランジスタＭ１３はオンのままである。

第４時間帯ｔ４において、開始信号ＥＩＮ及び第２クロック信号ＥＣＫ２はハイレベルであり、第１クロック信号ＥＣＫ１はローレベルである。このとき、第２クロック信号ＥＣＫ２はローレベルを終えてハイレベルに変化しており、第３コンデンサの第３入力端１３に接続される一端の電圧が上昇してブートストラップ効果が終了し、第３コンデンサの結合過程が終了する。第３ゲート制御電圧Ｖ３のローレベルは第２電源入力端ＶＧＬまで回復し、第１４トランジスタ及び第１５トランジスタはオンのままである。

１ 第１発光制御駆動回路（奇数の発光制御駆動回路）、２ 第２発光制御駆動回路（偶数の発光制御駆動回路）、１０ 第１ゲート電圧制御回路、１１ 第１入力端、１２ 第２入力端、１３ 第３入力端、２０ 第２ゲート電圧制御回路、３０ 出力ユニット、３１ 出力端、１００ 画素回路、２００ 走査ドライバー、３００ データドライバー、４００ 発光制御ドライバー。

Claims (10)

1. 第１入力端、第２入力端及び第２電源入力端の信号に基づいて第１ゲート制御電圧を生成する第１ゲート電圧制御回路と、
   前記第１ゲート制御電圧、前記第１入力端、前記第２入力端、第３入力端、第１電源入力端及び前記第２電源入力端の信号に基づいて第３ゲート制御電圧を生成する第２ゲート電圧制御回路と、
   前記第２電源入力端と前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路との間に接続され、前記第１ゲート制御電圧と前記第３ゲート制御電圧のどちらかが前記第２電源入力端の電圧値より低い場合に、前記第２電源入力端の電圧値より低いゲート制御電圧を前記第１ゲート電圧制御回路及び／又は前記第２ゲート電圧制御回路から隔離する隔離ユニットと、を備える
   ことを特徴とする発光制御駆動回路。
2. 前記第２ゲート電圧制御回路は、更に第２ゲート制御電圧を生成し、
   前記発光制御駆動回路は、前記第２ゲート制御電圧と、前記第３ゲート制御電圧と、前記第１電源入力端及び前記第２電源入力端の信号とに基づいて出力信号を生成する出力ユニットを更に備え、
   前記第１ゲート電圧制御回路は少なくとも１つのトランジスタを含み、前記少なくとも１つのトランジスタのうちの１つのトランジスタが前記第１ゲート制御電圧又は前記第３ゲート制御電圧に接続され、
   前記第２ゲート電圧制御回路は少なくとも２つのトランジスタを含み、前記少なくとも２つのトランジスタのうちの１つのトランジスタが前記第１ゲート制御電圧に接続され、前記少なくとも２つのトランジスタのうちのもう１つのトランジスタが前記第３ゲート制御電圧に接続される
   ことを特徴とする請求項１に記載の発光制御駆動回路。
3. 前記第１ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第１ゲート制御電圧を前記第１ゲート電圧制御回路から隔離し、又は、前記第１ゲート制御電圧を前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路から隔離し、
   前記第３ゲート制御電圧が前記第２電源入力端の電圧値より低い場合、前記隔離ユニットは、前記第３ゲート制御電圧を前記第２ゲート電圧制御回路から隔離し、又は、前記第３ゲート制御電圧を前記第１ゲート電圧制御回路及び前記第２ゲート電圧制御回路から隔離する
   ことを特徴とする請求項２に記載の発光制御駆動回路。
4. 前記第１ゲート電圧制御回路は、第１トランジスタ、第２トランジスタ及び第３トランジスタを含み、
   前記第１トランジスタのゲート電極は前記第２入力端に接続され、前記第１トランジスタのソース電極は前記第２トランジスタのゲート電極に接続され、前記第１トランジスタのドレイン電極は前記第１入力端に接続され、
   前記第２トランジスタのソース電極は前記第２入力端に接続され、前記第２トランジスタのドレイン電極は前記第３トランジスタのソース電極に接続され、前記第２トランジスタのゲート電極は前記第２ゲート電圧制御回路にも接続され、
   前記第３トランジスタのゲート電極は前記第２入力端に接続され、前記第３トランジスタのドレイン電極は前記第２電源入力端に接続され、前記第３トランジスタのソース電極は前記第２ゲート電圧制御回路にも接続される、
   ことを特徴とする請求項１に記載の発光制御駆動回路。
5. 前記第２ゲート電圧制御回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、第８トランジスタ及び第１コンデンサを備え、
   前記第４トランジスタのゲート電極は前記第３入力端に接続され、前記第４トランジスタのソース電極は前記第５トランジスタのソース電極に接続され、前記第４トランジスタのドレイン電極は前記第２トランジスタのゲート電極に接続され、
   前記第５トランジスタのゲート電極は前記第３トランジスタのソース電極に接続され、前記第５トランジスタのドレイン電極は第１電源入力端に接続され、
   前記第６トランジスタのゲート電極は前記第３トランジスタのソース電極に接続され、前記第６トランジスタのソース電極は前記第７トランジスタのソース電極に接続され、前記第６トランジスタのドレイン電極は前記第３入力端に接続され、
   前記第７トランジスタのゲート電極は前記第３入力端に接続され、前記第７トランジスタのドレイン電極は前記第８トランジスタのソース電極に接続され、
   前記第８トランジスタのゲート電極は前記第１入力端及び出力ユニットに接続され、前記第８トランジスタのドレイン電極は前記第１電源入力端に接続され、前記第８トランジスタのソース電極は前記出力ユニットにも接続され、
   前記第１コンデンサの一端は前記第６トランジスタのゲート電極に接続され、他端は前記第６トランジスタのソース電極に接続される、
   ことを特徴とする請求項４に記載の発光制御駆動回路。
6. 前記出力ユニットは、第９トランジスタ、第１０トランジスタ、第２コンデンサ、第３コンデンサを備え、
   前記第９トランジスタのゲート電極は前記第８トランジスタのソース電極に接続され、前記第９トランジスタのソース電極は前記第１電源入力端に接続され、前記第９トランジスタのドレイン電極は前記第１０トランジスタのソース電極に接続され、
   前記第１０トランジスタのゲート電極は前記第８トランジスタのゲート電極に接続され、前記第１０トランジスタのドレイン電極は前記第２電源入力端に接続され、
   前記第２コンデンサの一端は前記第９トランジスタのゲート電極に接続され、他端は前記第９トランジスタのソース電極に接続され、
   前記第３コンデンサの一端は前記第１０トランジスタのゲート電極に接続され、他端は前記第３入力端に接続され、
   前記出力ユニットが生成する出力信号は、第１０トランジスタのソース電極から出力される、
   ことを特徴とする請求項５に記載の発光制御駆動回路。
7. 前記隔離ユニットは、第１１トランジスタ、第１２トランジスタ及び第１３トランジスタを備え、
   前記第１１トランジスタが前記第３トランジスタのソース電極と前記第６トランジスタのゲート電極との間に接続され、第１１トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１１トランジスタのソース電極は前記第３トランジスタのソース電極に接続され、前記第１１トランジスタのドレイン電極は前記第６トランジスタのゲート電極に接続され、
   前記第１２トランジスタが前記第５トランジスタのゲート電極と前記第６トランジスタのゲート電極との間に接続され、前記第１２トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１２トランジスタのドレイン電極は前記第５トランジスタのゲート電極に接続され、前記第１２トランジスタのソース電極は前記第６トランジスタのゲート電極に接続され、
   前記第１３トランジスタが前記第８トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、前記第１３トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１３トランジスタのドレイン電極は前記第１０トランジスタのゲート電極に接続され、前記第１３トランジスタのソース電極は前記第８トランジスタのゲート電極に接続され、
   又は、
   前記隔離ユニットは、第１４トランジスタ、第１６トランジスタ及び第１５トランジスタを備え、
   前記第１４トランジスタが前記第２トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、第１４トランジスタのゲート電極は、前記第２電源入力端に接続され、前記第１４トランジスタのソース電極は、前記第２トランジスタのゲート電極に接続され、前記第１４トランジスタのドレイン電極は、前記第１０トランジスタのゲート電極に接続され、
   前記第１６トランジスタが前記第５トランジスタのゲート電極と前記第６トランジスタのゲート電極との間に接続され、前記第１６トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１６トランジスタのドレイン電極は前記第５トランジスタのゲート電極に接続され、前記第１６トランジスタのソース電極は前記第６トランジスタのゲート電極に接続され、
   前記第１５トランジスタが前記第８トランジスタのゲート電極と前記第１０トランジスタのゲート電極との間に接続され、前記第１５トランジスタのゲート電極は前記第２電源入力端に接続され、前記第１５トランジスタのドレイン電極は前記第１０トランジスタのゲート電極及び第１４トランジスタのドレイン電極に接続され、前記第１５トランジスタのソース電極は前記第８トランジスタのゲート電極に接続される
   ことを特徴とする請求項６に記載の発光制御駆動回路。
8. 前記第６トランジスタのゲート電極は前記第１ゲート制御電圧を生成し、前記第９トランジスタのゲート電極は第２ゲート制御電圧を生成し、前記第１０トランジスタのゲート電極は前記第３ゲート制御電圧を生成する
   ことを特徴とする請求項７に記載の発光制御駆動回路。
9. 請求項１〜８のいずれか１項に記載の発光制御駆動回路を少なくとも２つ備え、各発光制御駆動回路の第１入力端は、１つ前の発光制御駆動回路の出力端に接続される、
   ことを特徴とする発光制御ドライバー。
10. 各前記発光制御駆動回路の第１入力端は、開始信号又は１つ前の発光制御駆動回路の出力信号を受信し、
    奇数の発光制御駆動回路は、第２入力端が第１クロック信号を受信し、第３入力端が第２クロック信号を受信し、
    偶数の発光制御駆動回路は、第２入力端が第２クロック信号を受信し、第３入力端が第１クロック信号を受信し、
    前記第１クロック信号及び前記第２クロック信号は、同じ時間幅を有し、かつ重なり合わない位相を有し、
    前記開始信号は、前記第１クロック信号の２番目の立ち下がりエッジの電圧が開始するときから、前記第１クロック信号の４番目の立ち下がりエッジの電圧が開始するまで、立ち上がりエッジの電圧を出力し続ける
    ことを特徴とする請求項９に記載の発光制御ドライバー。