TWI478132B - 閘極驅動電路 - Google Patents

Description

閘極驅動電路

本發明是關於一種閘極驅動電路，且特別是有關於一種適用於具有電荷分享畫素的液晶顯示器的閘極驅動電路。

近來，各種液晶顯示器的產品已經相當地普及。為了節省成本，用於產生信號的驅動晶片(Driver IC)上的閘極驅動電路通常直接製作在玻璃基板上，也就是所謂的陣列上閘極驅動電路(Gate Driver on Array,GOA)。目前在電視液晶顯示器上仍有視角過窄的問題，也就是側視畫面偏白(color washout)的問題，以致於當視線位於液晶顯示器兩側大於一角度時，所看見的螢幕顏色會產生偏白的情形。習知的方法是將液晶顯示器中的顯示面板上的每一畫素分成兩個畫素電極，第一畫素電極與第二畫素電極，藉由輸出電荷充電(charging)信號以及電荷分享(sharing)信號控制不同開關開啟，使得第一畫素電極與第二畫素電極形成的畫素電壓不同，形成不同的亮度，以改善側視畫面偏白的問題。

習知用於電荷分享畫素的每一級閘極驅動電路需使用兩個移位暫存器以輸出兩個不同時序的驅動信號給對應的閘極線。然而，這樣的作法造成用於一級的畫素的閘極驅動電路必須設置兩個移位暫存器，不僅造成佈局(layout)製程上的複雜度，也增加佈局的面積，使得製作液晶顯示裝置的成本增加。

為了解決上述的問題，本揭示內容之一態樣是在提供一種閘極驅動電路，透過閘極驅動電路中移位暫存器的設計，使得一個移位暫存器可以輸出兩個不同時序的驅動信號給對應的畫素。

本揭示內容之一態樣是關於一種閘極驅動電路，其包含多級彼此串接的移位暫存器，前述多級移位暫存器之第n級移位暫存器包含拉升單元、拉升控制單元、與輸出單元。拉升單元用以接收第一時序信號與上一級移位暫存器電路輸出的第n-1驅動信號作為第n操作信號，當第n操作信號位於高邏輯準位時，拉升單元依據第一時序信號產生第n驅動信號，並將第n操作信號拉升至第一電壓。拉升控制單元，用以接收第一時序信號、第n操作信號與第n驅動信號，當第n操作信號於高邏輯準位時，拉升控制單元依據第一時序信號輸出第n驅動信號。輸出單元用以接收第n驅動信號，並依據第一控制信號產生第一閘極驅動信號，以及依據第二控制信號產生第二閘極驅動信 號，其中第一控制信號與第二控制信號不重疊。

依據本發明一實施例，當第一時序信號的責任週期為1/m時，第一控制信號為第n級移位暫存器的前m級移位暫存器之第n-m操作信號，第二控制信號為第n級移位暫存器的後m級移位暫存器之第n+m操作信號，其中m為大於3的整數。

依據本發明一實施例，其中前述輸出單元包含第一電晶體與第二電晶體。第一電晶體具有閘極端接收第一控制信號，第一端接收第n驅動信號，與第二端輸出第一閘極驅動信號。第二電晶體，具有閘極端接收第二控制信號，第一端接收第n驅動信號，與第二端輸出第二閘極驅動信號。其中當第一控制信號開啟第一電晶體時，第一電晶體依據第n驅動信號產生第一閘極驅動信號，以及當第二控制信號開啟第二電晶體時，第二電晶體依據第n驅動信號產生第二閘極驅動信號。

綜上所述，透過應用上述的實施例，閘極驅動器電路中的每一級移位暫存器可以輸出兩個不同時序的驅動信號給對應的畫素，亦可簡化閘極驅動電路佈局的複雜度。

10‧‧‧畫素陣列

101‧‧‧畫素

1011‧‧‧第一畫素電極

1012‧‧‧第二畫素電極

11‧‧‧第一移位暫存器

12‧‧‧第二移位暫存器

30‧‧‧第n級移位暫存器

50‧‧‧移位暫存器

501‧‧‧拉升單元

502‧‧‧拉升控制單元

503‧‧‧輸出單元

504‧‧‧拉降單元

505‧‧‧輔助拉降單元

5051‧‧‧第一輸入單元

301‧‧‧拉升單元

302‧‧‧拉升控制單元

303‧‧‧輸出單元

60‧‧‧移位暫存器

601‧‧‧拉升單元

602‧‧‧拉升控制單元

606‧‧‧第二拉降單元

5052‧‧‧第二輸入單元

603‧‧‧輸出單元

604‧‧‧拉降單元

605‧‧‧輔助拉降單元

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示依照本發明一實施例中的一種用於電荷分享畫素的閘極驅動電路之示意圖； 第2圖係繪示依照本發明一實施例中的一種閘極驅動電路之方塊圖；第3圖係繪示依照本發明一實施例中的一種移位暫存器之方塊圖；第4圖係繪示依照本發明一實施例中的一種移位暫存器操作的時序圖；第5圖係繪示依照本發明一實施例中的一種移位暫存器之電路圖；以及第6圖係繪示依照本發明一另實施例中的一種移位暫存器之電路圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引 導。

關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，例如可如『約』、『大約』或『大致』所表示的誤差或範圍，或其他近似值。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

其次，在本文中所使用的用詞「包含」、「包括」、「具有、「含有」等等，均為開放性的用語，即意指包含但不限於此。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參照第1圖，第1圖係依照本發明一實施例中繪示用於電荷分享畫素的閘極驅動電路之示意圖。如第1圖所示，閘極驅動電路1具有複數級移位暫存器電路，其中之第n級移位暫存器電路包含第一移位暫存器11與第二移位暫存器12，第n級移位暫存器電路對應的畫素陣列10中的畫素101，畫素101具有三個開關M1、M2、M3，開關M1用以控制第一畫素電極1011，開關M2用以控制第 二畫素電極1012，開關M3則是用以調整第一畫素電極1011與第二畫素電極1012的畫素電壓。首先，第一移位暫存器11輸出電荷充電信號Gc(n)開啟開關M1與M2，使得第一畫素電極1011與第二畫素電極1012充電至各自的畫素電壓，接著第二移位暫存器12輸出電荷分享信號GS(n)開啟開關M3，使得第一畫素電極1011耦接於第二畫素電極1012，調整第一畫素電極1011與第二畫素電極1012的畫素電壓，以形成不同的亮度。在此過程中，輸出電荷充電信號與輸出電荷分享信號必須位在不同時序，以避免畫素在充電的同時又進行電荷分享，降低電荷分享的效果，因此每一級的移位暫存器電路包含兩個移位暫存器用以產生不同時序的驅動信號。

請參照第2圖，第2圖係依照本發明一實施例中繪示的一種閘極驅動電路之方塊圖。如第2圖所示，閘極驅動電路2包含複數級移位暫存器對應畫素陣列上的各個畫素(未繪示於圖中)，每一級移位暫存器接收上一級移位暫存器輸出的驅動信號G(n-1)作為該級移位暫存器的操作信號Q(n)，並依據該級的時序信號CLK(n)、操作信號Q(n)與第一控制信號C1輸出第一閘極驅動信號GC(n)，以及依據該級的時序信號CLK(n)、操作信號Q(n)與第二控制信號C2輸出第二閘極驅動信號GS(n)給對應的該級畫素。第一閘極驅動信號GC(n)與第二閘極驅動信號GS(n)分別用於對該級畫素作電荷充電以及電荷分享的控制信號。另外，每一級移位暫存器還依據該級的時序信號CLK(n)產生該級的驅動 信號G(n)並輸出給下一級的移位暫存器。

請參照第3圖，第3圖係依照本發明一實施例中繪示的一種移位暫存器之方塊圖，其中所示的第n級移位暫存器30為第2圖中閘極驅動電路2其中之第n級移位暫存器。如第3圖所示，第n級移位暫存器30包含拉升單元301、拉升控制單元302、與輸出單元303。拉升單元301接收上一級移位暫存器(未繪示於第3圖)輸出的第n-1驅動信號G(n-1)作為第n級移位暫存器的第n操作信號Q(n)，另外拉升單元301還接收第一時序信號CLK1。當第n操作信號Q(n)位於高邏輯準位時，拉升單元301依據第一時序信號CLK1產生一第n驅動信號G(n)給拉升控制單元302與輸出單元303。拉升控制單元302同樣地接收第n操作信號Q(n)與第一時序信號CLK1，另外拉升控制單元302還接收第n驅動信號G(n)，當第n操作信號Q(n)位於高邏輯準位時，拉升控制單元302依據第一時序信號CLK1輸出第n驅動信號G(n)給下一級的移位暫存器(未繪示於第3圖)作為下一級的操作信號Q(n+1)。輸出單元303除了接收第n驅動信號G(n)外，還接收第一控制信號C1與第二控制信號C2。當第一控制信號C1位於高邏輯準位時，輸出單元303依據第n驅動信號G(n)產生第一閘極驅動信號GC(n)，以及當第二控制信號C2位於高邏輯準位時，輸出單元303依據第n驅動信號G(n)產生第二閘極驅動信號GS(n)。

由於對同一級的畫素來說，進行電荷充電與電荷分享的時序不能重疊，否則會造成畫素在充電的同時又進行 電荷分享，降低電荷分享的效果。於是第一控制信號C1與第二控制信號C2必須設計當兩者位於高邏輯準位時的時序不能重疊。於本發明的一實施例中，若第一時序信號CLK1的責任週期為1/m，則第一控制信號C1可以是前m級移位暫存器的操作信號Q(n-m)，第二控制信號C2則是後m級移位暫存器的操作信號Q(n+m)，而m例如是大於3的整數，也就是第一控制信號C1至少是前4級移位暫存器的操作信號Q(n-4)，而第二控制信號則至少是後4級移位暫存器的操作信號Q(n+4)。

請一併參照第4圖，第4圖係依照本發明一實施例中繪示的一種移位暫存器之時序波形圖，此實施例中第一時序信號CLK1與第三時序信號CLK3的責任週期皆為1/6，也就是第一控制信號C1可為前6級移位暫存器的操作信號Q(n-6)，第二控制信號C2可為後6級移位暫存器的操作信號Q(n+6)，但於本實施例中並不加以限制。如第4圖所示，在t2時刻，第n操作信號Q(n)位於高邏輯準位，此時拉升單元301依據第一時序信號CLK1產生第n驅動信號G(n)，此時的第n驅動信號G(n)同樣位於高邏輯準位，而第一控制信號C1為前六級操作信號Q(n-6)此時也位於高邏輯準位，於是輸出單元303依據第n驅動信號G(n)產生第一閘極驅動信號GC(n)。由於第二控制信號C2為後6級操作信號Q(n+6)，於t2時刻還處於低邏輯準位，因此輸出單元303並不會產生第二閘極驅動信號GS(n)。當第一時序信號CLK1下一次位於高邏輯準位時，也就是在t6時 刻，同樣地拉升單元301依據第一時序信號CLK1產生第n驅動信號G(n)，而此時第一控制信號C1位於低邏輯準位，而第二控制信號C2則是位於高邏輯準位，於是輸出單元303僅會產生第二閘極驅動信號GS(n)，而不會產生第一閘極驅動信號GC(n)。據此，藉由提供兩個時序不重疊的第一控制信號與第二控制信號，本發明實施例即可在一級的移位暫存器中輸出兩個閘極驅動信號提供給對應的畫素列。

請參照第5圖，第5圖係依照本發明一實施例中繪示的一種移位暫存器之電路圖，移位暫存器50為第2圖中閘極驅動電路20其中之一第n級移位暫存器。如第5圖所示，移位暫存器50除了包含拉升單元501、拉升控制單元502、輸出單元503以外，還包含拉降單元504與輔助拉降單元505。拉降單元504電性連接電壓源Vss，用以將第n操作信號Q(n)拉降至電壓源Vss之準位，而輔助拉降單元505同樣電性連接電壓源Vss，用以將第n操作信號Q(n)與第n驅動信號G(n)維持在電壓源Vss之準位，其中電壓源Vss具有低電壓之準位。

輸出單元503包含第一電晶體M1與第二電晶體M2。第一電晶體M1的閘極端接收第一控制信號C1，其汲極端接收第n驅動信號G(n)，而其源極端用以輸出第一閘極驅動信號GC(n)，第二電晶體M2的閘極端則是接收第二控制信號C2，其汲極端接收第n驅動信號G(n)，以及其源極端用以輸出第二閘極驅動信號GS(n)。當第一控制信號C1位於高邏輯準位時，第一電晶體M1開啟，使得第一電 晶體M1的源極端依據其汲極端接收的第n驅動信號G(n)產生第一閘極驅動信號GC(n)。同樣地，當第二控制信號C2位於高邏輯準位時，第二電晶體M2開啟，使得第二電晶體M2的源極端依據其汲極端接收的第n驅動信號G(n)產生第二閘極驅動信號GS(n)。

拉升單元501包含第三電晶體M3，第三電晶體M3的閘極端接收上一級移位暫存器輸出的驅動信號G(n-1)(未繪示於第5圖)作為第n操作信號Q(n)，其汲極端接收第一時序信號CLK1，而其源極端則是分別與第一電晶體M1的汲極端和第二電晶體M2的汲極端電性連接，以輸出第n驅動信號G(n)給第一電晶體M1與第二電晶體M2。當第n操作信號Q(n)位於高邏輯準位時，第三電晶體M3開啟，使得第三電晶體M3的源極端依據其汲極端接收的第一時序信號CLK1產生第n驅動信號G(n)。

拉升控制單元502包含第四電晶體M4與一第五電晶體M5。第四電晶體M4的閘極端接收第n操作信號Q(n)，而其汲極端則是接收第一時序信號CLK1。第五電晶體M5的閘極端電性連接第四電晶體M4的源極端，而第五電晶體M5的汲極端則是接收第n驅動信號，以及第五電晶體M5的源極端用以輸出第n驅動信號G(n)給下一級的移位暫存器(未繪示於第5圖)作為第n+1操作信號Q(n+1)。當第n操作信號Q(n)位於高邏輯準位時，第四電晶體M4開啟，此時當第一時序信號CLK1也位於高邏輯準位時，則會進一步開啟第五電晶體M5，使得第五電晶體M5的源極端依 據其汲極端接收的第n驅動信號G(n)輸出給下一級的移位暫存器(未繪示於第5圖)。

拉降單元504包含第六電晶體M6，電晶體M6的閘極端接收第n+2驅動信號G(n+2)，其汲極端電性連接第三電晶體M3的閘極端以接收第n操作信號Q(n)，而第六電晶體M6的源極端則是電性連接電壓源Vss。當第n+2驅動信號G(n+2)位於高邏輯準位時，第六電晶體M6開啟，然後將第n操作信號Q(n)的準位拉降至電壓源Vss之準位。

輔助拉降單元505負責將第n操作信號Q(n)與第n驅動信號G(n)維持在電壓源Vss之準位。如第5圖所示，輔助拉降單元505包含具有相同態樣的第一輸入單元5051以及第二輸入單元5052，第一輸入單元5051包含電晶體M7、M8、M9、M10、M11、M12，而第二輸入單元5052則是包含電晶體M13、M14、M15、M16、M17、M18。第一輸入單元5051與第二輸入單元5052係分別接受互補的第一低頻時序信號LC1與第二低頻時序信號LC2，也就是當第一低頻時序信號LC1位於高邏輯準位時第二低頻時序信號LC2位於低邏輯準位，而當第一低頻時序信號LC1位於低邏輯準位時第二低頻時序信號LC2則位於高邏輯準位，藉此使得第n操作信號Q(n)與第n驅動信號G(n)持續維持在電壓源Vss之準位。

在第一輸入單元5051中，電晶體M7、M8的閘極端接收第n操作信號Q(n)，電晶體M9與M10的汲極端皆接收第一低頻時序信號LC1。當第n操作信號Q(n)位於低 邏輯準位時，電晶體M7、M8皆關閉，此時若第一低頻時序信號LC1位於高邏輯準位，則電晶體M9、M10皆開啟，進而開啟電晶體M11、M12，使得第n操作信號Q(n)與第n驅動信號G(n)維持在電壓源Vss之準位。另外，在第二輸入單元5052中，除了電晶體M15與M16的汲極端皆接收第二低頻時序信號LC2外，其它的工作原理與第一輸入單元5051皆相同，因此當第n操作信號Q(n)位於電壓源Vss之準位時，藉由輔助拉降單元505接收互補的低頻時序信號LC1、LC2，可將第n操作信號Q(n)與第n驅動信號G(n)一直維持在電壓源Vss之準位。

當第n操作信號Q(n)位於高邏輯準位時，此時電晶體M7、M8、M13、與M14皆開啟，使得電晶體M11、M12、M17、與M18皆關閉，讓拉升單元501與拉升控制單元502運作，直到拉降單元504接收到的第n+2驅動信號G(n+2)位於高邏輯準位時，再將第n操作信號Q(n)拉降至電壓源Vss之準位。

請一併參照第4圖與第5圖，於t1時刻，前一級移位暫存器中的拉升控制單元(未繪示於第5圖)輸出第n-1驅動信號G(n-1)作為第n級移位暫存器的第n操作信號Q(n)，第三電晶體M3與第四電晶體M4皆開啟，但此刻第一時序信號CLK1仍位於低邏輯準位，因此第三電晶體M3並未產生第n驅動信號G(n)，而第n操作信號Q(n)維持在一電壓Va的準位。接著在t2時刻，第一時序信號CLK1位於高邏輯準位，使得第三電晶體M3依據第一時序信號 CLK1產生第n驅動電壓G(n)，並藉著第三電晶體M3本身的寄生電容(未繪示於第5圖)的耦合效應，將第n操作信號Q(n)拉升至一電壓Vb的準位。另外由於第一控制信號C1為前六級的操作信號Q(n-6)也在t2時刻位於高邏輯準位，而第二控制信號C2為後六級的操作信號Q(n+6)於此時尚未拉起，於是第一控制信號C1開啟第一電晶體M1並依據第n驅動信號G(n)產生第一閘極驅動信號GC(n)，而第二電晶體M2因並未開啟於是不會輸出第二閘極驅動信號GS(n)。

接著在t3時刻，第一時序信號CLK1降至低邏輯準位，使得第n驅動信號G(n)亦降至低邏輯準位，於是第n操作信號Q(n)降至電壓Va的準位。在t4時刻，第n+2級移位暫存器(未繪示於第5圖)因第三時序信號CLK3位於高邏輯準位，產生的第n+2驅動信號G(n+2)亦位於高邏輯準位(未繪示於第4圖)，使得拉降單元504中的第六電晶體M6開啟，於是將第n操作信號Q(n)拉降至電壓源Vss的準位，並藉著輔助拉降單元505將第n操作信號Q(n)與第n驅動信號G(n)維持在電壓源Vss的準位。

直到t5-t8時刻，第n操作信號Q(n)再次位於高邏輯準位，這邊的工作原理與t1-t4時刻相似，唯一不同的是在t6時刻，第一控制信號C1已維持在電壓源Vss的準位，而第二控制信號C2則是位於高邏輯準位，因此第一電晶體M1維持關閉，而第二電晶體M2開啟，使得輸出單元503僅輸出第二閘極驅動信號GS(n)。藉此，可以僅用一個移位 暫存器達到輸出兩個不同時序的驅動信號至畫素，以本實施例為例可應用於具有電荷分享畫素之顯示裝置，然其應用不僅於此，亦可適用於感應觸碰顯示裝置。例如：提供第一閘極驅動信號GC(n)至畫素陣列之掃描線而提供第二閘極驅動信號GS(n)至觸碰驅動之感應線，然不以此為限。

另外在t2時刻，當第一時序信號CLK1位於高邏輯準位時，會進一步開啟拉升控制單元502中的第五電晶體M5，使得第五晶體M5依據第n驅動信號G(n)產生輸出給下一級的移位暫存器(未繪示於第5圖)作為該級移位暫存器的操作信號。藉由依據上一級輸出的驅動信號以及時序信號的控制，達到準確輸出第一閘極驅動信號GC(n)以及第二閘極驅動信號GS(n)。

值得一提的是，移位暫存器50還可包含一電容C耦接於拉升單元501中的第三電晶體M3的閘極端與源極端之間，藉由電容耦合效應，可以使得拉升單元501在第一時序信號CLK1位於高邏輯準位時，將第n操作信號Q(n)拉升至更高的電壓準位，用以增加第n操作信號Q(n)的驅動能力，也同時增加第一控制信號C1與第二控制信號C2的驅動能力。

另外，第一控制信號與第二控制信號的來源亦可以是其它信號。請參照第6圖，第6圖係依照本發明另一實施例中繪示的一種移位暫存器之電路圖。與第5圖比較，移位暫存器60還包含一第二拉降單元606電性連接電壓源Vss，除此之外，移位暫存器60中用來分別控制輸出第一 閘極驅動信號GC(n)和第二閘極驅動信號GS(n)的第一控制信號C1與第二控制信號C2是採用不同級的驅動信號。同樣的，第一控制信號C1可以是前k級移位暫存器的驅動信號G(n-k)，第二控制信號C2則是後k級移位暫存器的驅動信號Q(n+k)，而k例如是大於3的整數。

請一併參照第4圖，同樣地在t2時刻，第一時序信號CLK1位於高邏輯準位，拉升單元601產生第n驅動信號G(n)，此時前6級操作信號Q(n-6)以及第一時序信號CLK1同樣位於高邏輯準位，使得前6級移位暫存器(未繪示於第6圖)產生前六級驅動信號G(n-6)，此時的第一控制信號C1即為前六級驅動信號G(n-6)，於是輸出單元603輸出第一閘極驅動信號GC(n)，而後6級的驅動信號G(n+6)尚未產生，使得輸出單元603並不會輸出第二閘極驅動信號GS(n)。而在t6時刻，因前6級操作信號Q(n-6)已位於電壓源Vss的準位，使得前6級驅動信號G(n-6)亦位於低邏輯準位，而後6級驅動信號G(n+6)剛好位於高邏輯準位，使得輸出單元603輸出第二閘極驅動信號GS(n)而不會輸出第一閘極驅動信號GC(n)。

為避免第一閘極驅動信號GC(n)與第二閘極驅動信號GS(n)未準確拉降至低邏輯準位，移位暫存器60還包含第二拉降單元606用以將第一閘極驅動信號GC(n)與第二閘極驅動信號GS(n)拉降至電壓源Vss之準位。第二拉降單元606包含第十九電晶體M19與第二十電晶體M20，第十九電晶體M19與第二十電晶體M20的閘極端皆接收第n+1 級的驅動信號G(n+1)，第十九電晶體M19與第二十電晶體M20的源極端皆連接到電壓源Vss，第十九電晶體M19的汲極端接收第一閘極驅動信號GC(n)；第二十電晶體M20的汲極端接收第二閘極驅動信號GS(n)。當第n+1驅動信號G(n+1)位於高邏輯準位時，第十九電晶體M19與第二十電晶體M20分別將第一閘極驅動信號GC(n)與第二閘極驅動信號GS(n)拉降至電壓源Vss之準位。

於本發明的實施例中，由於第一控制信號與第二控制信號為不同級移位暫存器的信號，依據此設計，在第一級的移位暫存器前可增加虛擬分享電路(dummy share circuit)，用以提供前面級數的移位暫存器之第一控制訊號C1，而虛擬分享電路所需的級數則是由時序信號CLK(n)的責任週期所決定，也就是前述的m或k。以第4圖為例，若第一控制信號C1為前6級的操作信號Q(n-6)，則使用6級的虛擬分享電路，以產生前6級的操作信號Q(n-6)作為第一級移位暫存器所需的第一控制信號C1(1)，使得第一級移位暫存器可以產生對應的第一閘極驅動信號GC(1)。

此外，在最後一級的移位暫存器後亦可增加虛擬分享電路，用以提供後面級數的移位暫存器之第二控制訊號C2，而虛擬分享電路所需的級數則是由時序信號CLK(n)的責任週期所決定，也就是前述的m或k。以第4圖為例，若第二控制信號C2為後6級的操作信號Q(n+6)，則使用6級的虛擬分享電路，以產生後6級的操作信號Q(n+6)作為最後一級移位暫存器所需的第二控制信號C2(n)，使得最後 一級移位暫存器可以產生對應的第二閘極驅動信號GS(n)。

由上述本發明的實施例可知，於閘極驅動電路內單一級移位暫存器的電路架構中，可以輸出兩個不同時序的閘極驅動信號，而不需要用到額外的移位暫存器。另外，本發明的移位暫存器中的拉升單元，因並非直接輸出閘極驅動信號，而是透過輸出單元中的兩個電晶體輸出閘極驅動信號，因此拉升單元使用的電晶體的佈局面積可以縮小，不僅簡化了閘極驅動電路佈局設計的複雜度，還使得寄生電容變小，讓時序信號需要的上升時間和降下時間縮短，提高信號傳遞的速度。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

50‧‧‧移位暫存器

501‧‧‧拉升單元

502‧‧‧拉升控制單元

503‧‧‧輸出單元

504‧‧‧拉降單元

505‧‧‧輔助拉降單元

5051‧‧‧第一輸入單元

5052‧‧‧第二輸入單元

Claims (16)

1. 一種閘極驅動電路，包括多級彼此串接的移位暫存器，該些級移位暫存器之一第n級移位暫存器包含：一拉升單元，用以接收一第一時序信號與一第n操作信號，當該第n操作信號位於高邏輯準位時，該拉升單元依據該第一時序信號產生一第n驅動信號，並拉升該第n操作信號；一拉升控制單元，用以接收該第一時序信號、該第n操作信號與該第n驅動信號，當該第n操作信號於高邏輯準位時，該拉升控制單元依據該第一時序信號輸出第n驅動信號給一第n+1級移位暫存器；以及一輸出單元，用以接收該第n驅動信號，並依據一第一控制信號產生一第一閘極驅動信號，以及依據一第二控制信號產生一第二閘極驅動信號，其中該第一控制信號與該第二控制信號不重疊。
2. 如申請專利範圍第1項所述之閘極驅動電路，其中當該第一時序信號的責任週期為1/m時，該第一控制信號為該第n級移位暫存器之前m級移位暫存器之一第n-m操作信號，該第二控制信號為該第n級移位暫存器之後m級移位暫存器之一第n+m操作信號，其中m為大於3的整數。
3. 如申請專利範圍第1項所述之閘極驅動電路，其中該輸出單元包含： 一第一電晶體，具有一閘極端接收該第一控制信號，一第一端接收該第n驅動信號，與一第二端輸出該第一閘極驅動信號；以及一第二電晶體，具有一閘極端接收該第二控制信號，一第一端接收該第n驅動信號，與一第二端輸出該第二閘極驅動信號；其中當該第一控制信號開啟該第一電晶體時，該第一電晶體依據該第n驅動信號產生該第一閘極驅動信號，以及當該第二控制信號開啟該第二電晶體時，該第二電晶體依據該第n驅動信號產生該第二閘極驅動信號。
4. 如申請專利範圍第3項所述之閘極驅動電路，其中該拉升單元包含一第三電晶體，具有一閘極端接收該第n操作信號，一第一端接收該第一時序信號，與一第二端輸出該第n驅動信號。
5. 如申請專利範圍第4項所述之閘極驅動電路，更包含一電容，電性耦接在該第三電晶體之該閘極端與該第二端之間。
6. 如申請專利範圍第3項所述之閘極驅動電路，其中該拉升控制單元包含：一第四電晶體，具有一閘極端接收該第n操作信號，一第一端接收該第一時序信號，與一第二端；以及 一第五電晶體，具有一閘極端電性連接該第四電晶體之該第二端，一第一端接收該第n驅動信號，與一第二端輸出該第n驅動信號；其中當該第n操作信號開啟該第四電晶體時，該第四電晶體依據該第一時序信號開啟該第五電晶體，該第五電晶體輸出該第n驅動信號。
7. 如申請專利範圍第1項所述之閘極驅動電路，更包含一第一拉降單元，電性連接該拉升單元與一電壓源，用以將該第n操作信號拉降至該電壓源之電壓。
8. 如申請專利範圍第7項所述之閘極驅動電路，其中該第一拉降單元包含一第六電晶體，具有一閘極端接收一第n+2驅動信號，一第一端連接該拉升單元，與一第二端連接該電壓源，當該第n+2驅動信號開啟該第六電晶體時，該第一拉降單元將該第n操作信號拉降至該電壓源之電壓。
9. 如申請專利範圍第7項所述之閘極驅動電路，更包含一輔助拉降單元，電性連接該電壓源，用以接收該第n操作信號，並依據一第一低頻時序信號與一第二低頻時序信號，將該第n操作信號與第n驅動信號維持在該電壓源之電壓，其中該第一低頻時序信號與該第二低頻時序信號的時序係為互補。
10. 如申請專利範圍第9項所述之閘極驅動電路，其中該輔助拉降單元包含一第一輸入單元與一第二輸入單元，該第一輸入單元用以接收該第一低頻時序信號，以及該第二輸入單元用以接收該第二低頻時序信號。
11. 如申請專利範圍第10項所述之閘極驅動電路，其中該第一輸入單元包含：一第七電晶體，具有一閘極端接收該第n操作信號，一第一端，以及一第二端電性連接該電壓源；一第八電晶體，具有一閘極端接收該第n操作信號，一第一端，以及一第二端電性連接該電壓源；一第九電晶體，具有一閘極端接收該第一低頻時序信號，一第一端電性連接該閘極端，以及一第二端電性連接該第七電晶體的該第一端；一第十電晶體，具有一閘極端電性連接該第九電晶體的該第二端，一第一端電性連接該第九電晶體的該第一端，以及一第二端電性連接該第八電晶體的該第一端；一第十一電晶體，具有一閘極端電性連接該第十電晶體的該第二端，以及一第一端電性連接該拉升單元；以及一第十二電晶體，具有一閘極端電性連接該第十電晶體的該第二端，一第一端電性連接該拉升單元，以及一第二端電性連接該電壓源；其中當該第一低頻時序信號位於高邏輯準位時，該第一輸入單元將該第n操作信號與第n驅動信號維持在該電 壓源之電壓。
12. 如申請專利範圍第10項所述之閘極驅動電路，其中該第二輸入單元包含：一第十三電晶體，具有一閘極端接收該第n操作信號，一第一端，以及一第二端電性連接該電壓源；一第十四電晶體，具有一閘極端接收該第n操作信號，一第一端，以及一第二端電性連接該電壓源；一第十五電晶體，具有一閘極端接收該第二低頻時序信號，一第一端電性連接該閘極端，以及一第二端電性連接該第十三電晶體的該第一端；一第十六電晶體，具有一閘極端電性連接該第十五電晶體的該第二端，一第一端電性連接該第十五電晶體的該第一端，以及一第二端電性連接該第十四電晶體的該第一端；一第十七電晶體，具有一閘極端電性連接該第十六電晶體的該第二端，以及一第一端電性連接該拉升單元；以及一第十八電晶體，具有一閘極端電性連接該第十六電晶體的該第二端，一第一端電性連接該拉升單元，以及一第二端電性連接該電壓源；其中當該第二低頻時序信號位於高邏輯準位時，該第二輸入單元將該第n操作信號與第n驅動信號維持在該電壓源之電壓。
13. 如申請專利範圍第7項所述之閘極驅動電路，其中該電壓源具有一低電壓準位。
14. 如申請專利範圍第7項所述之閘極驅動電路，其中當該第一時序信號的責任週期為1/k時，該第一控制信號為該第n級移位暫存器之一前k級移位暫存器之一第n-k驅動信號，該第二控制信號為該第n級移位暫存器之後k級移位暫存器之一第n+k驅動信號，其中k為大於3的整數。
15. 如申請專利範圍第14項所述之閘極驅動電路，更包含一第二拉降單元電性連接該電壓源，用以將該第一閘極驅動信號與該第二閘極驅動信號拉降至該電壓源之電壓。
16. 如申請專利範圍第15項所述之閘極驅動電路，其中該第二拉降單元包括：一第十九電晶體，具有一閘極端接收該第n+1驅動信號，一第一端接收該第一閘極驅動信號，與一第二端電性連接該電壓源；以及一第二十電晶體，具有一閘極端接收該第n+1驅動信號，一第一端接收該第二閘極驅動信號，與一第二端電性連接該電壓源；其中當該第n+1驅動信號開啟該第十九電晶體與該第 二十電晶體時，該第二拉降單元將該第一閘極驅動信號以及該第二閘極驅動信號拉降至該電壓源之電壓。