WO2015089954A1 - 移位寄存器单元、栅极驱动电路及显示器件 - Google Patents

移位寄存器单元、栅极驱动电路及显示器件 Download PDF

Info

Publication number
WO2015089954A1
WO2015089954A1 PCT/CN2014/074666 CN2014074666W WO2015089954A1 WO 2015089954 A1 WO2015089954 A1 WO 2015089954A1 CN 2014074666 W CN2014074666 W CN 2014074666W WO 2015089954 A1 WO2015089954 A1 WO 2015089954A1
Authority
WO
WIPO (PCT)
Prior art keywords
pull
terminal
transistor
signal
shift register
Prior art date
Application number
PCT/CN2014/074666
Other languages
English (en)
French (fr)
Inventor
曹昆
Original Assignee
京东方科技集团股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司 filed Critical 京东方科技集团股份有限公司
Priority to EP14861172.6A priority Critical patent/EP3086312B1/en
Priority to US14/416,884 priority patent/US9865211B2/en
Publication of WO2015089954A1 publication Critical patent/WO2015089954A1/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Shift register unit gate drive circuit and display device
  • the present invention relates to the field of display technologies, and in particular, to a shift register unit, a gate driving circuit, and a display device. Background technique
  • Liquid Crystal Display has the advantages of low radiation, small volume and low energy consumption, and is widely used in electronic products such as notebook computers, flat-panel TVs and mobile phones.
  • the liquid crystal display is composed of a matrix of pixels located in both horizontal and vertical directions.
  • the data driving circuit can sequentially latch the input display data and the clock signal, and convert the input display data into an analog signal and input the data line to the liquid crystal panel, and the gate driving circuit can
  • the input clock signal is converted into a voltage for controlling pixel on/off by a shift register, and is applied to the gate line of the liquid crystal panel row by row.
  • the existing gate drive circuit often uses a GOA (gate driver on Array) design to integrate a TFT (Thin Film Transistor) gate switch circuit.
  • GOA gate driver on Array
  • TFT Thin Film Transistor
  • the gate drive integrated circuit portion can be omitted, which can not only reduce the product cost from the material cost and the manufacturing process, but also the display panel can be implemented on both sides.
  • This gate switching circuit integrated on the array substrate using GOA technology is also called a GOA circuit or a shift register circuit.
  • the opening or closing of the TFT is required to turn on or off the gate line of the corresponding row.
  • a control signal can be input to the TFT in the GOA circuit through the signal input terminal to turn off the TFT, thereby controlling the gate line of the corresponding row of the TFT to have no signal output.
  • the control signal is an alternating current square wave
  • a gap occurs in the off state of the TFT, and there is no guarantee that the gate line of the corresponding row of the TFT remains in a state of no signal output in the non-output phase.
  • the DC signal is used to control the TFT off, although the above gap can be avoided, the TFT at the DC level for a long time will generate a threshold voltage. Drift, eventually causing the TFT to fail to turn on properly, thereby reducing the stability of the TFT and GOA circuits.
  • a shift register unit capable of maintaining a state in which a gate line of a non-output line remains signalless.
  • the following technical solutions can be used in the embodiments of the present invention:
  • a shift register unit including: an input module, respectively connected to a first signal input end and a pull-up control node, configured to control a signal according to the signal input by the first signal input end Describe the potential of the pull-up control node;
  • a pull-up module respectively connected to the first clock signal end, the pull-up control node, and the signal output end of the current stage, configured to enable the first-level signal output end to output the first clock signal under the control of the pull-up control node Signal of the end;
  • a pull-down control module respectively connected to the voltage terminal, the pull-up control node, the first signal input end, and the pull-down control node, for inputting a signal according to the first signal input end and a potential of the pull-up control node Controlling the potential of the pull-down control node;
  • a first pull-down module respectively connected to the voltage terminal, the pull-down control node, and the signal output terminal of the current level, for using the current level under the control of the pull-down control node The signal output from the signal output is pulled down to a low level;
  • a second pull-down module respectively connected to the voltage terminal, the second clock signal end, and the signal output end of the current stage, for outputting the signal output by the signal output end of the current stage according to the signal input by the second clock signal end Pulling down to a low level; and resetting the module, respectively connecting the voltage terminal, the second signal input end, the pull-up control node, and the local signal output end, for inputting according to the second signal input end
  • the signal resets the potential of the pull-up control section, and the signal outputted by the signal output of the current stage.
  • a gate driving circuit comprising any one of the shift register units as described above; and a signal of each of the other shift register units except the first stage shift register unit The input terminal is connected to the signal output end of the previous stage of the shift register unit adjacent thereto; Except for the last stage shift register unit, the signal output terminal of each of the remaining shift register units is connected to the signal input terminal of its adjacent lower shift register unit.
  • a display device comprising any of the gate drive circuits as described above.
  • Embodiments of the present invention provide a shift register unit, a gate driving circuit, and a display device.
  • the shift register unit includes an input module, a pull-up module, a pull-down control module, a first pull-down module, a second pull-down module, and a reset module.
  • the first pull-down module and the second pull-down module alternately pull down the output voltage of the pull-up module connected to them to a low level, so that the gate line of the non-output line can maintain a state of no signal output.
  • FIG. 1 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 2 is a timing waveform diagram of an operation signal of a shift register unit according to an embodiment of the present invention
  • FIG. 4, FIG. 5, FIG. 6, FIG. 7, FIG. 8 are schematic diagrams showing an operation state of a shift register unit according to an embodiment of the present invention
  • FIG. 9 is a view showing an operation state according to an embodiment of the present invention
  • Schematic diagram of a gate drive circuit is a schematic structural diagram of a shift register unit according to an embodiment of the present invention.
  • the transistor in order to distinguish The two poles of the transistor except the gate, one of which is called the source and the other is called the drain.
  • the transistor can be divided into an N-type transistor or a P-type transistor.
  • the first pole when the N-type transistor is used, the first pole can be the source, and the second pole can be the drain.
  • the first pole may be the drain and the second pole may be the source.
  • the transistors used in the embodiments of the present invention may be N-type transistors or P-type transistors. In the following embodiments, the description is made by taking an N-type transistor as an example.
  • a shift register unit includes: an input module 10, a pull-up module 20, a pull-down control module 30, a first pull-down module 31, a second pull-down module 40, and a reset module. 50.
  • the input module 10 is connected to the first signal input terminal INPUT and the pull-up control node Q, respectively, for controlling the potential of the pull-up control node Q according to the signal input by the first signal input terminal INPUT;
  • the pull-up module 20 is respectively connected to the first clock signal terminal CLKB, the pull-up control node Q and the signal output terminal OUTPUT of the present stage, and is configured to enable the first-level signal output terminal OUTPUT to output the first one under the control of the potential of the pull-up control node Q.
  • the pull-down control module 30 is connected to the voltage terminal V, the pull-up control node Q, the first clock signal terminal CLKB, and the pull-down control node QB, respectively, for controlling the signal input according to the first clock signal terminal CLKB and the potential of the pull-up control node Q.
  • the potential of the control node QB is pulled down;
  • the first pull-down module 31 is connected to the voltage terminal V, the pull-down control node QB, and the signal output terminal OUTPUT of the current level, respectively, for outputting the signal output terminal OUTPUT of the current level under the control of the potential of the pull-down control node QB.
  • the output signal is pulled down to a low level; the second pull-down module 40 is respectively connected to the voltage terminal, the second clock signal terminal CLK and the signal output terminal OUTPUT of the current stage, and is used for the signal of the current level according to the signal input by the second clock signal terminal CLK.
  • the signal output from the output OUTPUT is pulled low.
  • the reset module 50 is connected to the voltage terminal V and the second signal input terminal, respectively.
  • the RESET, the pull-up control node Q and the signal output terminal OUPUT of the present stage are used to reset the potential of the pull-up control node Q and the signal outputted by the signal output terminal OUPUT of the current stage according to the signal input by the second signal input terminal RESET.
  • the voltage terminal V can be the ground terminal, or the voltage terminal V can input the low level VSS or VGL, or the voltage terminal V can also be the high voltage Vdd. Since the transistor in the embodiment of the present invention is described by taking the N-type as an example, the following embodiments are described by taking the voltage terminal V as the low-level VGL as an example. Embodiments of the present invention provide a shift register unit.
  • the shift register unit includes an input module, a pull-up module, a pull-down control module, a first pull-down module, a second pull-down module, and a reset module.
  • the first pull-down module and the second pull-down module alternately pull down the output voltage of the pull-up module connected to them to a low level, so that the gate line of the non-output line can maintain a state of no signal output.
  • the input module 10 may include: a first transistor M1 having a first pole connected to the first signal input terminal INPUT and a second pole connected to the pull-up control node Q.
  • the second transistor M2 has a first pole connected to the first signal input terminal INPUT, a gate connected to the second clock signal terminal CLK, and a second pole connected to the pull-up control node Q.
  • the pull-up module 20 includes: a third transistor M3 having a first pole connected to the first clock signal terminal CLKB, a gate connected to the pull-up control node Q, and a second pole connected to the signal output terminal OUTPUT of the current stage.
  • the capacitor C is connected in parallel between the gate of the third transistor M3 and the second pole.
  • the pull-down control module 30 includes:
  • the fourth transistor M4 has a first electrode and a gate connected to the first clock signal terminal CLKB, and a fifth transistor M5 having a first electrode connected to the first clock signal terminal CLKB and a gate connected to the second electrode of the fourth transistor M4.
  • the second transistor of the fifth transistor M5 is connected to the pull-down control node QB;
  • the sixth transistor M6 has a first pole connected to the reset module 50, a gate connected to the pull-down control node QB, and a second pole connected to the voltage terminal VGL;
  • the ninth transistor M9 the first pole is connected to the second pole of the fourth transistor M4, and the gate is connected Connected to the pull control node 0, the second pole is connected to the voltage terminal VGL;
  • the tenth transistor M10 the first pole is connected to the pull-down control node QB, the gate is connected to the pull-up control node 0, and the second pole is connected to the voltage terminal VGL .
  • the first pull-down module 31 includes:
  • the seventh transistor M7 has a first pole connected to the pull-up control node Q, a gate connected to the pull-down control node QB, and a second pole connected to the voltage terminal VGL;
  • the eighth transistor M8 has a first pole connected to the signal output terminal OUTPUT of the current stage, a gate connected to the pull-down control node QB, and a second pole connected to the voltage terminal VGL. Further, the second pull-down module 40 includes:
  • the eleventh transistor M1 l has a first pole connected to the signal output terminal 0UPUT of the current stage, a gate connected to the second clock signal terminal CLK, and a second pole connected to the voltage terminal VGL. Further, the reset module 50 includes:
  • the twelfth transistor M12 has a first pole connected to the pull-up control node Q, a gate connected to the second signal input terminal RESET, and a second pole connected to the voltage terminal VGL;
  • the thirteenth transistor M13 has a first pole connected to the signal output terminal OUTPUT of the current stage, a gate connected to the second signal input terminal RESET, and a second pole connected to the voltage terminal VGL;
  • the fourteenth transistor M14 has a first pole connected to the first clock signal terminal CLKB, a gate connected to the pull-up control node Q, and a second pole connected to the first pole of the sixth transistor M6.
  • the reset module 50 further includes: a lower signal trigger terminal C0UT connected to the second pole of the fourteenth transistor M14.
  • the first pull-down module 31 passes through the pull-down control node QB and the second pull-down module during the non-output time.
  • the output voltage of the signal output terminal OUTPUT of the current stage connected thereto can be alternately pulled down to a low level, so that the gate line of the non-output line can be in the above non- There is no signal output state for the output time.
  • the high level control is turned on, thereby preventing the potential of the pull-down control node QB from being pulled to the low level VGL when the potential of the pull-down control node QB is erroneously raised to a high level. In this way, the first pull-down module 31 is in an inoperative state.
  • the second pull-down module 40 starts to operate, so that the signal output terminal OUTPUT of the current stage can be pulled down to the low level VGL.
  • OUTPUT 0, which controls the gate line of the non-output line to have no signal output.
  • the T1 phase is the charging phase of capacitor C in the shift register.
  • the sixth transistor M6, the seventh transistor M7, and the eighth transistor M8 are turned off, and the first pull-down module 31 is also in a non-operating state.
  • the pull-up control node Q outputs a high level to turn on the third transistor M3, so that the high level outputted by the first clock signal terminal CLKB is input to the signal output terminal OUTPUT of the current stage, and the high-voltage is outputted by the signal output terminal OUTPUT of the current stage.
  • the output is flat to a row of gate lines corresponding to the shift register unit, so that all thin film transistors on the row gate line in the display area of the liquid crystal panel are turned on, and the data line starts to write signals.
  • the pull-up control node Q outputs a high level to turn on the fourteenth transistor M14, so the lower-level signal trigger terminal COUT also outputs a high level, thereby making the input During the out time, the lower level signal trigger terminal COUT can input the trigger signal to the next stage shift register unit.
  • the T2 phase is the phase in which the shift register is turned on.
  • the twelfth transistor M12 and the thirteenth transistor M13 are turned on, and the twelfth transistor M12 pulls up the potential of the control node Q and the present The signal outputted by the level signal output terminal OUTPUT is pulled to the low level VGL, so that the signal outputted by the pull-up control node Q or the signal output terminal OUTPUT of the current stage can be prevented from becoming high level by other interference signals.
  • the output terminal OUTPUT of the current stage can be outputted to a low level, when one of the two thin film transistors is damaged, the other can still Keeping the OUTOUT output of the signal output of this level to a low level, this setting acts as a double fuse, which can better avoid the OUTPUT of the signal output of this stage to become high level under the action of other interference signals, and make it
  • the gate line opening error caused by the gate line controlled by the high level is turned on.
  • the T3 phase is the phase of shift register reset.
  • the first transistor M1, the second transistor M2 The third transistor M3, the ninth transistor M9, the tenth transistor M10, the twelfth transistor M12, the thirteenth transistor M13, and the fourteenth transistor M14 are all turned off, and the eleventh transistor Mi l is also disconnected, and the second pull-down is performed.
  • Module 40 is in a non-operational state.
  • the sixth transistor M6, the seventh transistor M7, and the eighth transistor M8 are turned on, and the sixth transistor M6 pulls the potential of the lower-level signal trigger terminal COUT to a low level.
  • the transistor M3, the fourth transistor M4, the fifth transistor M5, the twelfth transistor M12, and the thirteenth transistor M13 are all turned off, and the potential of the pull-up control node Q is a low level, so the ninth transistor M9 and the tenth transistor M10 And the fourteenth transistor M14 is also in an off state.
  • the potential of the pull-down control node QB is low, so that the sixth transistor M6, the seventh transistor M7, and the eighth transistor M8 are also turned off.
  • the lower level becomes high, so that the line gate line controlled by it is turned on under the action of the high level to cause the gate line opening error.
  • the shift register unit repeats the T4 and T5 phases, which may be referred to as the non-working time of the shift register unit.
  • the Tl ⁇ T3 phase can be referred to as the working time of the shift register unit.
  • first clock signal terminal CLKB and the second clock signal terminal CLK output waveforms are complementary to each other, they can alternately control the first stage signal by controlling the first pull-down module 31 and the second pull-down module 40.
  • the output terminal OUTPUT and the output potential of the lower-level signal trigger terminal COUT are pulled low to the low level VGL, so that the signal output terminal OUTPUT of the first stage and the trigger terminal COUT of the lower stage signal can be in the non-output time, so that the shift register unit corresponds to The gate line of the row can remain in a state of no signal output at all times.
  • Embodiments of the present invention provide a gate driving circuit, as shown in FIG. 9, including a plurality of stages of shift register units as described above. In Figure 9, only five shift register units are taken as an example. They are the n-2th shift register unit, the n-1th shift register unit, the nth shift register unit, and the n+1. Stage shift register unit and n+2 shift Memory unit.
  • each shift register unit has a first clock signal terminal CLKB and a second clock signal terminal CLK input signal;
  • the clock signal terminal CLKB and the signal input by the second clock signal terminal CLK have a phase difference of 180 degrees, and the signals input by the first clock signal terminal CLKB and the second clock signal terminal CLK are outputted with high power for half of the respective duty cycles.
  • VGL can be VSS.
  • the signal input terminals of each of the other shift register units for example, G(nl), are connected to the local signal output terminal OUTPUT of the adjacent shift register unit adjacent thereto.
  • the signal output terminal OUTPUT of each of the remaining shift register units is connected to the signal input terminal of the adjacent shift register unit adjacent thereto, for example, G(nl). Further, in addition to the first stage shift register unit, the signal input terminals of each of the remaining shift register units are connected to the lower stage signal trigger terminal COUT of the upper shift register unit adjacent thereto. Except for the last stage shift register unit, the lower stage signal trigger terminal COUT of each of the other shift register units is connected to the signal input end of its adjacent lower stage shift register unit.
  • the stage shift register unit outputs a signal as a trigger signal for the n+1th stage shift register unit.
  • Embodiments of the present invention provide a gate driving circuit.
  • the gate driving circuit includes a shift register unit including an input module, a pull-up module, a pull-down control module, a first pull-down module, a second pull-down module, and a reset module.
  • Embodiments of the present invention provide a display device including any of the gate driving circuits as described above. The same advantages as the gate driving circuit provided by the foregoing embodiments of the present invention are provided. Since the gate driving circuit has been described in detail in the foregoing embodiments, details are not described herein again.
  • the display device may specifically be any liquid crystal display product or component having a display function, such as a liquid crystal display, a liquid crystal television, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • Embodiments of the present invention provide a display device including a gate driving circuit.
  • the gate driving circuit includes a shift register unit including an input module, a pull-up module, a pull-down control module, a first pull-down module, a second pull-down module, and a reset module.
  • the first pull-down module and the second pull-down module alternately pull down the output voltage of the pull-up module connected to them to a low level, so that the gate lines of the non-output lines can remain in an output-free state.
  • the foregoing program may be stored in a computer readable storage medium, and the program is executed when executed.
  • the foregoing steps include the steps of the foregoing method embodiments; and the foregoing storage medium includes: a medium that can store program codes, such as a ROM, a RAM, a magnetic disk, or an optical disk.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

一种移位寄存器单元、栅极驱动电路及显示器件，能够使得非输出行的栅线一直保持无信号输出的状态。该移位寄存器单元包括输入模块 (10)、上拉模块(20)、下拉控制模块(30)、第一下拉模块(31)、第二下拉模块(40)以及复位模块(50)。在非输出时间内，第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得非输出行的栅线能够保持无信号输出的状态。

Description

移位寄存器单元、 栅极驱动电路及显示器件 技术领域
本发明涉及显示技术领域， 尤其涉及一种移位寄存器单元、 栅极 驱动电路及显示器件。 背景技术
液晶显示器 ( Liquid Crystal Display, 简称 LCD )具有低辐射、 体 积小及低耗能等优点， 被广泛地应用在笔记本电脑、 平面电视或移动 电话等电子产品中。 液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成。 当液晶显示器进行显示时， 数据驱动电路可以将输入的显示数据及时 钟信号定时顺序锁存， 并将输入的显示数据转换成模拟信号后输入到 液晶面板的数据线， 栅级驱动电路则可以将输入的时钟信号经过移位 寄存器转换成控制像素开启 /关断的电压， 并逐行施加到液晶面板的栅 级线上。 为了进一步降低液晶显示器产品的生产成本， 现有的栅极驱动电 路常釆用 GOA ( Gate Driver on Array , 阵列基板行驱动）设计将 TFT ( Thin Film Transistor, 薄膜场效应晶体管）栅极开关电路集成在显示 面板的阵列基板上， 以形成对显示面板的扫描驱动， 从而可以省掉栅 极驱动集成电路部分， 其不仅可以从材料成本和制作工艺两方面降低 产品成本， 而且显示面板可以做到两边对称和窄边框的美观设计。 这 种利用 GOA技术集成在阵列基板上的栅极开关电路也称为 GOA电路 或移位寄存器电路。
现有的 GOA电路中， 需要 TFT的开启或关断来实现对应行的栅 线的开启或关闭。 具体地， 可以通过信号输入端向 GOA电路中的 TFT 输入控制信号使得 TFT关断， 从而控制该 TFT对应行的栅线无信号输 出。 然而， 当该控制信号为交流方波时， 会使得 TFT的关断状态出现 间隙， 从而不能保证该 TFT对应行的栅线在非输出阶段一直保持无信 号输出的状态。 如果釆用直流信号来控制 TFT关断， 虽然可以避免上 述间隙的产生， 但是长时间处于该直流高电平的 TFT会产生阔值电压 漂移， 最终导致 TFT无法正常开启， 从而降低 TFT以及 GOA电路的 稳定性。 发明内容
按照本发明的实施例， 提供一种移位寄存器单元、 栅极驱动电路 及显示器件， 能够使得非输出行的栅线一直保持无信号输出的状态。 在本发明的实施例中可釆用如下技术方案：
按照本发明实施例的一方面， 提供一种移位寄存器单元， 包括： 输入模块， 分别连接第一信号输入端和上拉控制节点， 用于根据 所述第一信号输入端输入的信号控制所述上拉控制节点的电位；
上拉模块， 分别连接第一时钟信号端、 上拉控制节点以及本级信 号输出端， 用于在所述上拉控制节点的控制下使得所述本级信号输出 端输出所述第一时钟信号端的信号；
下拉控制模块， 分别连接电压端、 所述上拉控制节点、 所述第一 信号输入端、 下拉控制节点， 用于根据所述第一信号输入端输入的信 号以及所述上拉控制节点的电位控制所述下拉控制节点的电位； 第一下拉模块， 分别连接电压端、 所述下拉控制节点和所述本级 信号输出端， 用于在所述下拉控制节点的控制下将所述本级信号输出 端输出的信号下拉为低电平；
第二下拉模块， 分别连接所述电压端、 第二时钟信号端和所述本 级信号输出端， 用于根据所述第二时钟信号端输入的信号将所述本级 信号输出端输出的信号下拉为低电平； 以及 复位模块， 分别连接所述电压端、 第二信号输入端、 所述上拉控 制节点以及所述本级信号输出端， 用于根据所述第二信号输入端输入 的信号复位所述上拉控制节,、的电位以及所述本级信号输出端输出的 信号。 按照本发明实施例的另一方面， 提供一种栅极驱动电路， 包括如 上所述的任意一种移位寄存器单元； 除第一级移位寄存器单元外， 其余每个移位寄存器单元的信号输 入端连接与其相邻的上一级移位寄存器单元的本级信号输出端； 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的本级 信号输出端与其相邻的下级移位寄存器单元的信号输入端相连接。 按照本发明实施例的又一方面， 提供一种显示器件， 包括如上所 述的任意一种栅极驱动电路。 本发明实施例提供一种移位寄存器单元、 栅极驱动电路及显示器 件。 该移位寄存器单元包括输入模块、 上拉模块、 下拉控制模块、 第 一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下 拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下 拉至低电平， 从而使得非输出行的栅线能够保持无信号输出的状态。 附图说明 为了更清楚地说明本发明实施的技术方案， 下面将对实施例描述中所 需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发 明的一部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的 前提下， 还可以根据这些附图获得其他的附图。 图 1为按照本发明实施例的一种移位寄存器单元的结构示意图； 图 2 为按照本发明实施例的一种移位寄存器单元的工作信号时序 波形图； 图 3为按照本发明实施例的另一种移位寄存器单元的结构示意图； 图 4、 图 5、 图 6、 图 7、 图 8为按照本发明实施例的移位寄存器 单元的工作状态示意图； 图 9为按照发明实施例的一种栅极驱动电路的结构示意图。 具体实施方式 下面将结合附图对本发明实施例的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下 所获得的所有其他实施例， 都属于本发明保护的范围。 本发明所有实施例中釆用的晶体管均可以为薄膜晶体管或场效应 管或其他特性相同的器件。 由于这里釆用的晶体管的源极、 漏极是对 称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分 晶体管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以将晶体管分为 N型晶体管或 P型晶 体管， 在本发明实施例中， 当釆用 N型晶体管时， 其第一极可以是源 极， 第二极可以是漏极， 当釆用 P型晶体管时， 其第一极可以是漏极， 第二极可以是源极。 本发明实施例中所釆用的晶体管可以均为 N型晶 体管， 也可以均为 P型晶体管。 在以下实施例中， 均是以晶体管均为 N型晶体管为例进行的说明， 可以想到， 当均釆用 P型晶体管时需要 相应调整驱动信号的时序。 如图 1 所示， 按照本发明实施例的一种移位寄存器单元， 包括： 输入模块 10、 上拉模块 20、 下拉控制模块 30、 第一下拉模块 31、 第 二下拉模块 40以及复位模块 50。 在图 1 中， 输入模块 10分别连接第一信号输入端 INPUT和上拉 控制节点 Q， 用于根据第一信号输入端 INPUT输入的信号控制上拉控 制节点 Q的电位；
上拉模块 20分别连接第一时钟信号端 CLKB、上拉控制节点 Q以 及本级信号输出端 OUTPUT , 用于在上拉控制节点 Q的电位的控制下 使得本级信号输出端 OUTPUT 输出上述第一时钟信号端 CLKB 的信 号；
下拉控制模块 30分别连接电压端 V、 上拉控制节点 Q、 第一时钟 信号端 CLKB、 下拉控制节点 QB， 用于根据第一时钟信号端 CLKB输 入的信号以及上拉控制节点 Q的电位的控制下拉控制节点 QB的电位； 第一下拉模块 31分别连接电压端 V、 下拉控制节点 QB、 本级信 号输出端 OUTPUT , 用于在下拉控制节点 QB 的电位的控制下将本级 信号输出端 OUTPUT输出的信号下拉为低电平； 第二下拉模块 40， 分别连接电压端 、 第二时钟信号端 CLK和本 级信号输出端 OUTPUT ,用于根据第二时钟信号端 CLK输入的信号将 本级信号输出端 OUTPUT输出的信号下拉为低电平。 需要说明的是， 如图 2所示， 第一时钟信号端 CLKB和第二时钟 信号端 CLK输入的信号周期相同相位相反。 在图 1 中， 复位模块 50 分别连接电压端 V、 第二信号输入端 RESET, 上拉控制节点 Q以及本级信号输出端 OUPUT， 用于根据第二 信号输入端 RESET输入的信号复位上拉控制节点 Q的电位以及本级信 号输出端 OUPUT输出的信号。 需要说明的是， 电压端 V可以为接地端， 或电压端 V输入低电平 VSS或 VGL， 或者电压端 V也可以是高电压 Vdd。 由于在本发明实施 例中的晶体管是以 N型为例进行的说明， 因此以下实施例均以电压端 V输入低电平 VGL为例进行说明。 本发明实施例提供一种移位寄存器单元。 该移位寄存器单元包括 输入模块、 上拉模块、 下拉控制模块、 第一下拉模块、 第二下拉模块 以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替 将与它们相连接的上拉模块的输出电压下拉至低电平， 从而使得非输 出行的栅线能够保持无信号输出的状态。 进一步地， 如图 3所示， 输入模块 10可包括： 第一晶体管 Ml， 其第一极与栅极连接第一信号输入端 INPUT , 第 二极与上拉控制节点 Q相连接。 第二晶体管 M2， 其第一极连接第一信号输入端 INPUT ,栅极连接 第二时钟信号端 CLK， 第二极与上拉控制节点 Q相连接。 进一步地， 上拉模块 20包括： 第三晶体管 M3， 其第一极连接第一时钟信号端 CLKB， 栅极连接 上拉控制节点 Q， 第二极与本级信号输出端 OUTPUT相连接。 电容 C， 并联于第三晶体管 M3的栅极与第二极之间。 进一步地， 下拉控制模块 30包括：
第四晶体管 M4， 其第一极和栅极连接第一时钟信号端 CLKB ; 第五晶体管 M5， 其第一极连接第一时钟信号端 CLKB， 栅极连接 第四晶体管 M4的第二极，该第五晶体管 M5的第二极连接下拉控制节 点 QB ; 第六晶体管 M6， 其第一极连接复位模块 50， 栅极连接下拉控制 节点 QB， 第二极与电压端 VGL相连接； 第九晶体管 M9， 其第一极^接第四晶体管 M4的第二极， 栅极连 接上拉控制节点 0， 第二极与电压端 VGL相连接； 第十晶体管 M10， 其第一极连接下拉控制节点 QB， 栅极连接上拉 控制节点 0， 第二极与电压端 VGL相连接。
进一步地， 第一下拉模块 31包括：
第七晶体管 M7， 其第一极连接上拉控制节点 Q， 栅极连接下拉控 制节点 QB， 第二极与电压端 VGL相连接；
第八晶体管 M8， 其第一极连接本级信号输出端 OUTPUT ,栅极连 接下拉控制节点 QB， 第二极与电压端 VGL相连接。 进一步地， 第二下拉模块 40包括：
第十一晶体管 Ml l， 其第一极连接本级信号输出端 0UPUT , 栅极 连接第二时钟信号端 CLK， 第二极与电压端 VGL相连接。 进一步地， 复位模块 50包括：
第十二晶体管 M12， 其第一极连接上拉控制节点 Q， 栅极连接第 二信号输入端 RESET , 第二极与电压端 VGL相连接；
第十三晶体管 M13， 其第一极连接本级信号输出端 OUTPUT , 栅 极连接第二信号输入端 RESET , 第二极与电压端 VGL相连接；
第十四晶体管 M14， 其第一极连接第一时钟信号端 CLKB， 栅极 连接上拉控制节点 Q， 第二极与第六晶体管 M6的第一极相连接。
其中， 复位模块 50还包括： 下级信号触发端 C0UT， 与第十四晶 体管 M14的第二极相连接。
这样一来， 由于第一时钟信号端 CLKB与第二时钟信号端 CLK输 入的信号周期相同相位相反， 因此， 在非输出时间内， 第一下拉模块 31通过下拉控制节点 Q B以及第二下拉模块 40通过控制第十一晶体管 Mi l 的开启和关闭， 因此可以交替将与它们相连接的本级信号输出端 OUTPUT 的输出电压下拉至低电平， 从而使得非输出行的栅线能够在 上述非输出时间内一直保持无信号输出的状态。
以下以图 3所示的结构为例并结合如图 2所示的该移位寄存器单 元的输入输出时序图， 对该移位寄存器单元的工作过程进行详细的描 述。 Tl阶段： INPUT: 1 ; CLKB=0; QB=0; CLK=1 ; Q=l ; OUTPUT=0; RESET=0。
如图 4所示， 由于在 Tl阶段中第一信号输入端 INPUT=1， 因此第一晶 体管 Ml 导通并控制移位寄存器开始工作， 第一信号输入端 INPUT通过第 一晶体管 Ml 为电容 C充电并将上拉控制节点 Q的电位拉高。 由于第二时 钟信号端 CLK = 1， 因此通过导通第二晶体管 M2为电容 C加速充电； 第三 晶体管 M3 导通， 由于第一时钟信号端 CLKB = 0， 因此本级信号输出端 OUTPUT=0， 无信号输出。 因为第一时钟信号端 CLKB = 0， 因此第四晶体 管 M4、 第五晶体管 M5断开， 使得下拉控制节点 QB为低电位 QB=0， 第 九晶体管 M9和第十晶体管 M10在上拉控制节点 Q的高电平控制下导通， 从而避免当下拉控制节点 QB的电位误被升高至高电平时，能够将下拉控制 节点 QB的电位拉至低电平 VGL。 这样一来， 第一下拉模块 31处于非工作 状态。 然而， 由于此时的第二时钟信号端 CLK = 1， 使得第十一晶体管 Mi l 导通， 第二下拉模块 40 开始工作， 从而可以将本级信号输出端 OUTPUT 拉低至低电平 VGL即 OUTPUT=0， 从而控制非输出行的栅线无信号输出。 T1 阶段为该移位寄存器中电容 C的充电阶段。
T2阶段： INPUT=0; CLKB=1 ; QB=0; CLK=0; Q=l ; OUTPUT=l ; RESET=0。 如图 5所示， 由于在 T2阶段中第一信号输入端 INPUT=0; 第二时钟信 号端 CLK=0， 因此， 第一晶体管 Ml、 第二晶体管 M2断开。 此时， 第十一 晶体管 Mi l断开， 因此， 第二下拉模块 40处于非工作状态。 由于第一时钟 信号端 CLKB=1， 第四晶体管 M4、 第五晶体管 M5导通， 使得下拉控制节 点 QB的电位升高， 但是由于电容 C的自举作用将上拉控制节点 Q 的电位 进一步拉高， 因此第九晶体管 M9和第十晶体管 M10导通， 又将下拉控制 节点 QB 的电位拉低至低电平， 从而使得 QB=0。 这样一来， 第六晶体管 M6、 第七晶体管 M7以及第八晶体管 M8关闭， 第一下拉模块 31同样处于 非工作状态。 上拉控制节点 Q输出高电平将第三晶体管 M3导通， 使得第 一时钟信号端 CLKB输出的高电平输入至本级信号输出端 OUTPUT, 进而 由本级信号输出端 OUTPUT将该高电平输出到与该移位寄存器单元对应的 一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开 启， 数据线开始写入信号。 同时， 上拉控制节点 Q输出高电平开启第十四 晶体管 M14， 因此下级信号触发端 COUT同样输出高电平， 从而使得在输 出时间内， 下级信号触发端 COUT能够向下一级移位寄存器单元输入触发 信号。 T2 阶段为该移位寄存器开启的阶段。
T3阶段： INPUT=0; CLKB=0; QB=0; CLK=1 ; Q=0; OUTPUT=0; RESET=1。 如图 6所示， 由于在 T3阶段中第二信号输入端 RESET=1， 因此第十 二晶体管 M12和第十三晶体管 M13导通， 第十二晶体管 M12将上拉控制 节点 Q的电位以及本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 从而可以避免上拉控制节点 Q或本级信号输出端 OUTPUT输出的信号在其 他干扰信号的作用下变为高电平。 由于第十二晶体管 M12 和第十三晶体管 M13 能够同时导通， 并最终能够使本级信号输出端 OUTPUT输出低电平， 因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持本级信 号输出端 OUTPUT输出低电平， 这种设置起到了双保险的作用， 从而能够 更好地避免本级信号输出端 OUTPUT在其他干扰信号的作用下变为高电 平， 并使其所控制的一行栅线在高电平作用下开启造成的栅线开启错误。 此外， 第一时钟信号端 CLKB=0， 第四晶体管 M4、 第五晶体管 M5断 开， 使得下拉控制节点 QB为低电位 QB=0， 因此第六晶体管 M6、 第七晶 体管 M7以及第八晶体管 M8断开， 第一下模块 31处于非工作状态。 同时， 第二时钟信号端 CLK=1， 第十一晶体管 Mi l导通， 第二下拉模块 40开始 工作，从而可以将本级信号输出端 OUTPUT输出的信号拉低至低电平 VGL 即 OUTPUT=0， 从而使得该移位寄存器单元对应的栅线在非输时间内无信 号输出。 T3阶段为移位寄存器复位的阶段。
T4阶段： INPUT=0; CLKB=1 ; QB=1 ; CLK=0; Q=0; OUTPUT=0; RESET=0。 如图 7所示， 由于在 T4阶段中第一信号输入端 INPUT=0， 第二时钟信 号端 CLK=0， 第二信号输入端 RESET=0; 因此， 第一晶体管 Ml、 第二晶 体管 M2、 第三晶体管 M3、 第九晶体管 M9、 第十晶体管 M10、 第十二晶 体管 M12、第十三晶体管 M13以及第十四晶体管 M14均断开， 同时第十一 晶体管 Mi l也断开， 第二下拉模块 40处于非工作状态。 由于第一时钟信号 端 CLKB=1， 第四晶体管 M4、第五晶体管 M5导通，使得下拉控制节点 QB 的电位升高 QB=1。 这样一来， 第六晶体管 M6、 第七晶体管 M7以及第八 晶体管 M8导通， 第六晶体管 M6将下级信号触发端 COUT的电位拉至低 电平 VGL， 从而使得在非输出时间内， 下级信号触发端 COUT不能向下一 级移位寄存器单元输入触发信号； 第八晶体管 M8 将本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 从而使得在非输出时间内， 本级信 号输出端 OUTPUT=0， 无信号输出。
T5阶段： INPUT=0; CLKB=0; QB=0; CLK=1 ; Q=0; OUTPUT=0; RESET=0。 如图 8所示， 由于在 T5阶段中第一信号输入端 INPUT=0， 第一时钟信 号端 CLKB=0， 第二信号输入端 RESET=0， 第一晶体管 Ml、 第二晶体管 M2、第三晶体管 M3、第四晶体管 M4、第五晶体管 M5、第十二晶体管 M12、 第十三晶体管 M13均断开， 上拉控制节点 Q的电位为低电平， 因此第九晶 体管 M9、 第十晶体管 M10以及第十四晶体管 M14也处于断开状态。 下拉 控制节点 QB的电位为低电平， 使得第六晶体管 M6、 第七晶体管 M7和第 八晶体管 M8也断开。 第二时钟信号 CLK=1， 第十一晶体管 Mi l导通， 可 以将本级信号输出端 OUTPUT输出的信号拉至低电平 VGL， 因此可以避免 本级信号输出端 OUTPUT在其他干扰信号的作用下变为高电平， 使其所控 制的一行栅线在高电平作用下开启造成栅线开启错误。 此后直到下一次第一信号输入端 INPUT 为高电平时，该移位寄存器单 元重复 T4 和 T5 阶段， 这一时期可以称为移位寄存器单元的非工作时间。 而 Tl ~ T3 阶段可以称为移位寄存器单元的工作时间。 本级信号输出端 OUTPUT和下级信号触发端 COUT只有在 T2阶段， 即移位寄存器的开启 阶段， 才输出高电平， 其它非输出时间均无信号输出。
综上所述， 可以看出由于第一时钟信号端 CLKB 和第二时钟信号端 CLK输出波形相互互补， 因此它们可以通过控制第一下拉模块 31和第二下 拉模块 40交替地将本级信号输出端 OUTPUT以及下级信号触发端 COUT 的输出电位拉低至低电平 VGL， 这样一来， 本级信号输出端 OUTPUT 和下级信号触发端 COUT可以在非输出时间内，使得该移位寄存器单元 对应行的栅线能够一直保持无信号输出的状态。 本发明实施例提供一种栅极驱动电路， 如图 9所示， 包括多级如 上所述的移位寄存器单元。 图 9 中仅以五个移位寄存器单元为例进行 说明， 分别为第 n-2 级移位寄存器单元、 第 n-1 级移位寄存器单元、 第 n级移位寄存器单元、 第 n+1级移位寄存器单元和第 n+2级移位寄 存器单元。
其中， 每一级移位寄存器单元的输出端 OUTPUT输出本级的行扫描信 G;每个移位寄存器单元都有一个第一时钟信号端 CLKB和一个第二时钟信 号端 CLK输入信号； 第一时钟信号端 CLKB与第二时钟信号端 CLK输入 的信号具有 180度的相位差， 并且第一时钟信号端 CLKB和第二时钟信号 端 CLK输入的信号均在各自的工作周期内一半时间输出高电平， 另一半时 间输出氐电平。 其中 VGL可以为 VSS。 除第一级移位寄存器单元外， 其余每个移位寄存器单元的信号输入端 例如 G(n-l)连接与其相邻的上一级移位寄存器单元的本级信号输出端 OUTPUT。 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的本级信号 输出端 OUTPUT 与其相邻的下一级移位寄存器单元的信号输入端例如 G(n-l)相连接。 进一步地， 除第一级移位寄存器单元外， 其余每个移位寄存器单元 的信号输入端连接与其相邻的上一级移位寄存器单元的下级信号触发 端 C0UT。 除最后一级移位寄存器单元外， 其余每个移位寄存器单元的下级 信号触发端 C0UT与其相邻的下级移位寄存器单元的信号输入端相连 接。 这样一来， 第 n 级移位寄存器单元的输出 G(n)， 不仅向第 n-1 级 移位寄存器单元反馈以关断第 n-1 级移位寄存器单元，同时还向第 n+1 级移位寄存器单元输出信号以作为该第 n+1 级移位寄存器单元的触发 信号。 本发明实施例提供一种栅极驱动电路。 该栅极驱动电路包括移位 寄存器单元， 该移位寄存器单元包括输入模块、 上拉模块、 下拉控制 模块、 第一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出 电压下拉至低电平， 从而使得非输出行的栅线能够保持无信号输出的 状态。 本发明实施例提供一种显示器件， 包括如上所述的任意一种栅极驱动 电路。 具有与本发明前述实施例提供的栅极驱动电路相同的有益效果， 由于栅极驱动电路在前述实施例中已经进行了详细说明， 此处不再赘 述。 该显示器件具体可以为液晶显示器、 液晶电视、 数码相框、 手机、 平板电脑等任何具有显示功能的液晶显示产品或者部件。 本发明实施例提供一种显示装置， 包括栅极驱动电路。 该栅极驱 动电路包括移位寄存器单元， 该移位寄存器单元包括输入模块、 上拉 模块、 下拉控制模块、 第一下拉模块、 第二下拉模块以及复位模块。 在非输出时间内， 第一下拉模块和第二下拉模块交替将与它们相连接 的上拉模块的输出电压下拉至低电平， 从而使得非输出行的栅线能够 保持无输出的状态。 本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步 骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可 读取存储介质中， 该程序在执行时，执行包括上述方法实施例的步骤； 而前 述的存储介质包括： ROM、 RAM, 磁碟或者光盘等各种可以存储程序代码 的介质。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并 不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范 围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括：
输入模块， 分别连接第一信号输入端和上拉控制节点， 用于根据所 述第一信号输入端输入的信号控制所述上拉控制节点的电位；
上拉模块， 分别连接第一时钟信号端、 所述上拉控制节点以及本级 信号输出端，用于在所述上拉控制节点的控制下使得所述本级信号输出 端输出所述第一时钟信号端的信号；
下拉控制模块， 分别连接电压端、 所述上拉控制节点、 所述第一信 号输入端、 下拉控制节点， 用于根据所述第一信号输入端输入的信号以 及所述上拉控制节点的电位控制所述下拉控制节点的电位；
第一下拉模块， 分别连接所述电压端、 所述下拉控制节点和所述本 级信号输出端，用于在所述下拉控制节点的控制下将所述本级信号输出 端输出的信号下拉为低电平；
第二下拉模块， 分别连接所述电压端、 第二时钟信号端和所述本级 信号输出端，用于根据所述第二时钟信号端输入的信号将所述本级信号 输出端输出的信号下拉为低电平； 以及
复位模块， 分别连接所述电压端、 第二信号输入端、 所述上拉控制 节点以及所述本级信号输出端，用于根据所述第二信号输入端输入的信 号复位所述上拉控制节点的电位以及所述本级信号输出端输出的信号。
2、 根据权利要求 1 所述的移位寄存器单元， 其中， 所述输入模块 包括：
第一晶体管， 其第一极与栅极连接所述第一信号输入端， 第二极与 所述上拉控制节点相连接；
第二晶体管， 其第一极连接所述第一信号输入端， 栅极连接所述第 二时钟信号端， 第二极与所述上拉控制节点相连接。
3、 根据权利要求 2所述的移位寄存器单元， 其中， 所述上拉模块 包括：
第三晶体管， 其第一极连接所述第一时钟信号端， 栅极连接所述上 拉控制节点， 第二极与所述本级信号输出端相连接；
电容， 并联于所述第三晶体管的栅极与第二极之间。
4、 根据权利要求 3所述的移位寄存器单元， 其中， 所述下拉控制 模块包括：
第四晶体管， 其第一极和栅极连接所述第一时钟信号端； 第五晶体管， 其第一极连接所述第一时钟信号端， 栅极连接所述第 四晶体管的第二极， 第二极连接所述下拉控制节点；
第六晶体管， 其第一极连接所述复位模块， 栅极连接所述下拉控制 节点， 第二极与所述电压端相连接；
第九晶体管， 其第一极连接所述第四晶体管的第二极， 栅极连接所 述上拉控制节点， 第二极与所述电压端相连接；
第十晶体管， 其第一极连接所述下拉控制节点， 栅极连接所述上拉 控制节点， 第二极与所述电压端相连接。
5、 根据权利要求 4所述的移位寄存器单元， 其中， 所述第一下拉 模块包括：
第七晶体管， 其第一极连接所述上拉控制节点， 栅极连接所述下拉 控制节点， 第二极与所述电压端相连接；
第八晶体管， 其第一极连接所述本级信号输出端， 栅极连接所述下 拉控制节点， 第二极与所述电压端相连接。
6、 根据权利要求 5所述的移位寄存器单元， 其中， 所述第二下拉 模块包括：
第十一晶体管， 其第一极连接所述本级信号输出端， 栅极连接所述 第二时钟信号端， 第二极与所述电压端相连接。
7、 根据权利要求 1-6任一项所述的移位寄存器单元， 其中， 所述 复位模块包括：
第十二晶体管， 其第一极连接所述上拉控制节点， 栅极连接所述第 二信号输入端， 第二极与所述电压端相连接；
第十三晶体管， 其第一极连接所述本级信号输出端， 栅极连接所述 第二信号输入端， 第二极与所述电压端相连接；
第十四晶体管， 其第一极连接所述第一时钟信号端， 栅极连接所述 上拉控制节点， 第二极与所述第六晶体管的第一极相连接。
8、 根据权利要求 7所述的移位寄存器单元， 其中， 所述复位模块 还包括：
下级信号触发端， 与所述第十四晶体管的第二极相连接。
9、 一种栅极驱动电路， 包括多级如权利要求 1-6任一项所述的移 位寄存器单元；
除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入 端连接与其相邻的上一级移位寄存器单元的本级信号输出端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信 号输出端与其相邻的下级移位寄存器单元的信号输入端相连接。
10、 根据权利要求 9所述的栅极驱动电路， 其中，
除所述第一级移位寄存器单元外，其余每个移位寄存器单元的信号 输入端连接与其相邻的上一级移位寄存器单元的下级信号触发端； 除所述最后一级移位寄存器单元外，其余每个移位寄存器单元的下 级信号触发端与其相邻的下级移位寄存器单元的信号输入端相连接。
11、 根据权利要求 9所述的栅极驱动电路， 其中，
所述复位模块包括：
第十二晶体管， 其第一极连接所述上拉控制节点， 栅极连接所述第 二信号输入端， 第二极与所述电压端相连接；
第十三晶体管， 其第一极连接所述本级信号输出端， 栅极连接所述 第二信号输入端， 第二极与所述电压端相连接；
第十四晶体管， 其第一极连接所述第一时钟信号端， 栅极连接所述 上拉控制节点， 第二极与所述第六晶体管的第一极相连接。
12、 根据权利要求 11所述的栅极驱动电路， 其中，
所述复位模块还包括：
下级信号触发端， 与所述第十四晶体管的第二极相连接。
13、 一种显示器件， 包括如权利要求 9所述的栅极驱动电路。
14、 一种显示器件， 包括如权利要求 10-12任一项所述的栅极驱动 电路。
PCT/CN2014/074666 2013-12-20 2014-04-02 移位寄存器单元、栅极驱动电路及显示器件 WO2015089954A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP14861172.6A EP3086312B1 (en) 2013-12-20 2014-04-02 Shift register unit, gate drive circuit and display device
US14/416,884 US9865211B2 (en) 2013-12-20 2014-04-02 Shift register unit, gate driving circuit and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310711658.9A CN103700355B (zh) 2013-12-20 2013-12-20 一种移位寄存器单元、栅极驱动电路及显示器件
CN201310711658.9 2013-12-20

Publications (1)

Publication Number Publication Date
WO2015089954A1 true WO2015089954A1 (zh) 2015-06-25

Family

ID=50361863

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/074666 WO2015089954A1 (zh) 2013-12-20 2014-04-02 移位寄存器单元、栅极驱动电路及显示器件

Country Status (4)

Country Link
US (1) US9865211B2 (zh)
EP (1) EP3086312B1 (zh)
CN (1) CN103700355B (zh)
WO (1) WO2015089954A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108540118A (zh) * 2017-03-06 2018-09-14 上海森太克汽车电子有限公司 一种sip-3封装的双路输出霍尔芯片

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103985341B (zh) * 2014-04-30 2016-04-20 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路和显示装置
CN104064160B (zh) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104217693A (zh) * 2014-09-04 2014-12-17 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及其驱动方法、显示装置
CN104361869A (zh) * 2014-10-31 2015-02-18 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、驱动方法及显示装置
CN104505033A (zh) * 2014-12-18 2015-04-08 深圳市华星光电技术有限公司 栅极驱动电路、阵列基板及显示装置
CN104575429A (zh) * 2015-01-30 2015-04-29 合肥京东方光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN104537980B (zh) * 2015-02-03 2017-03-29 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN104700814B (zh) * 2015-04-09 2017-03-22 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置以及显示装置
CN105047160B (zh) * 2015-08-24 2017-09-19 武汉华星光电技术有限公司 一种扫描驱动电路
CN105206238B (zh) * 2015-10-15 2017-12-15 武汉华星光电技术有限公司 栅极驱动电路及应用该电路的显示装置
CN105206246B (zh) * 2015-10-31 2018-05-11 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的液晶显示装置
CN105575329B (zh) * 2016-03-16 2017-12-01 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN106128364B (zh) * 2016-07-15 2018-12-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN106201111B (zh) * 2016-08-05 2018-12-14 京东方科技集团股份有限公司 触控驱动电路和触控显示器件
CN106128379B (zh) * 2016-08-08 2019-01-15 武汉华星光电技术有限公司 Goa电路
CN107068077B (zh) * 2017-01-03 2019-02-22 京东方科技集团股份有限公司 阵列基板行驱动单元、装置、驱动方法及显示装置
CN108269539B (zh) * 2017-01-03 2019-10-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路以及异常情况处理方法
CN108694916B (zh) 2017-04-12 2020-06-02 京东方科技集团股份有限公司 移位寄存器单元、栅线驱动电路及其驱动方法
CN107154244B (zh) * 2017-07-10 2019-08-02 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107154234B (zh) 2017-07-20 2020-01-21 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN107657918B (zh) 2017-09-29 2019-10-01 上海天马微电子有限公司 发光控制信号生成电路、其驱动方法及装置
CN107993620B (zh) * 2017-11-17 2020-01-10 武汉华星光电技术有限公司 一种goa电路
CN108538256B (zh) * 2018-04-23 2021-06-01 上海天马有机发光显示技术有限公司 移位寄存单元及其驱动方法、扫描驱动电路和显示装置
CN108628049B (zh) * 2018-05-31 2021-01-26 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
CN109584780B (zh) * 2019-01-30 2020-11-06 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN110189694B (zh) * 2019-06-19 2022-04-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路
CN114038386B (zh) * 2021-11-30 2023-08-11 长沙惠科光电有限公司 栅极驱动器及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339631B1 (en) * 1999-03-02 2002-01-15 Lg. Philips Lcd Co., Ltd. Shift register
CN102654986A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器的级、栅极驱动器、阵列基板以及显示装置
US20120256817A1 (en) * 2011-04-07 2012-10-11 Beijing Boe Optoelectronics Technology Co., Ltd. Shifting register and apparatus for driving gate lines
CN202502720U (zh) * 2012-03-16 2012-10-24 合肥京东方光电科技有限公司 一种移位寄存器、阵列基板栅极驱动装置和显示装置
CN103035298A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103345941A (zh) * 2013-07-03 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、移位寄存器电路及显示装置
CN103413531A (zh) * 2013-07-22 2013-11-27 北京京东方光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101277152B1 (ko) * 2006-08-24 2013-06-21 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101286539B1 (ko) * 2008-04-15 2013-07-17 엘지디스플레이 주식회사 쉬프트 레지스터
CN101645308B (zh) * 2008-08-07 2012-08-29 北京京东方光电科技有限公司 包括多个级电路单元的移位寄存器
JP5484109B2 (ja) * 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
CN102237029B (zh) * 2010-04-23 2013-05-29 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
KR101793633B1 (ko) * 2011-01-14 2017-11-21 삼성디스플레이 주식회사 주사 구동 장치 및 그 구동 방법
CN102629459A (zh) * 2011-10-26 2012-08-08 北京京东方光电科技有限公司 栅线驱动方法、移位寄存器及栅线驱动装置
CN102708926B (zh) * 2012-05-21 2015-09-16 京东方科技集团股份有限公司 一种移位寄存器单元、移位寄存器、显示装置和驱动方法
CN102819998B (zh) * 2012-07-30 2015-01-14 京东方科技集团股份有限公司 移位寄存器和显示装置
CN102983132B (zh) 2012-11-29 2015-04-22 京东方科技集团股份有限公司 阵列基板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339631B1 (en) * 1999-03-02 2002-01-15 Lg. Philips Lcd Co., Ltd. Shift register
US20120256817A1 (en) * 2011-04-07 2012-10-11 Beijing Boe Optoelectronics Technology Co., Ltd. Shifting register and apparatus for driving gate lines
CN102654986A (zh) * 2011-11-25 2012-09-05 京东方科技集团股份有限公司 移位寄存器的级、栅极驱动器、阵列基板以及显示装置
CN202502720U (zh) * 2012-03-16 2012-10-24 合肥京东方光电科技有限公司 一种移位寄存器、阵列基板栅极驱动装置和显示装置
CN103035298A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103345941A (zh) * 2013-07-03 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、移位寄存器电路及显示装置
CN103413531A (zh) * 2013-07-22 2013-11-27 北京京东方光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108540118A (zh) * 2017-03-06 2018-09-14 上海森太克汽车电子有限公司 一种sip-3封装的双路输出霍尔芯片

Also Published As

Publication number Publication date
EP3086312A4 (en) 2017-07-26
US9865211B2 (en) 2018-01-09
US20150325190A1 (en) 2015-11-12
EP3086312A1 (en) 2016-10-26
CN103700355B (zh) 2016-05-04
EP3086312B1 (en) 2019-07-17
CN103700355A (zh) 2014-04-02

Similar Documents

Publication Publication Date Title
WO2015089954A1 (zh) 移位寄存器单元、栅极驱动电路及显示器件
CN108682398B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
WO2020024641A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2020015569A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2020173229A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
WO2017067300A1 (zh) 一种栅极驱动电路及其驱动方法、显示面板
WO2017020549A1 (zh) 移位寄存器、栅极驱动电路、显示面板的驱动方法、显示装置
TWI520493B (zh) 移位暫存電路以及削角波形產生方法
WO2017059792A1 (zh) 移位寄存器单元、栅线驱动装置以及驱动方法
WO2018205543A1 (zh) 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
US9928797B2 (en) Shift register unit and driving method thereof, gate driving apparatus and display apparatus
WO2018171133A1 (zh) 移位寄存器单元、栅极驱动电路以及驱动方法
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
WO2016145780A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
WO2018059075A1 (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
WO2018205526A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路
WO2016101618A1 (zh) 移位寄存器单元及其驱动方法、移位寄存器电路以及显示装置
US10431143B2 (en) Shift register, driving method thereof, gate driving circuit and display device
WO2015090019A1 (zh) 移位寄存器单元、栅极驱动电路及显示装置
WO2015010364A1 (zh) 移位寄存器单元、栅极驱动电路及显示器件
WO2019200967A1 (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
WO2018059159A1 (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
WO2015014026A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
WO2020098309A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置
WO2019042173A1 (zh) 移位寄存器单元及其驱动方法、阵列基板和显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14416884

Country of ref document: US

REEP Request for entry into the european phase

Ref document number: 2014861172

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2014861172

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14861172

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE