CN102983132B - 阵列基板和显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板和设置有该阵列基板的显示装置，涉及显示领域，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积。本发明所述阵列基板，包括：基板，设置在所述基板上的栅线，以及移位寄存器；所述移位寄存器包括：与所述栅线相连的第一薄膜晶体管；时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。

Description

阵列基板和显示装置

技术领域

本发明涉及显示领域，尤其涉及一种阵列基板和包括该阵列基板的显示装置。

背景技术

阵列基板行驱动(Gate Driver on Array，GOA)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上，来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。

但现有GOA电路尺寸较大，占用较大的空间，导致现有使用GOA集成技术的液晶面板，其边框尺寸很难进一步缩小，影响实际的窄边框效果。

发明内容

本发明所要解决的技术问题在于提供一种阵列基板和设置有该阵列基板的显示装置，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积。

为达到上述目的，本发明的实施例采用如下技术方案：

一种阵列基板，包括：基板，设置在所述基板上的栅线，以及所述向栅线输出栅极驱动信号的移位寄存器；所述移位寄存器包括：

与所述栅线相连的第一薄膜晶体管；

时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；

所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。

优选地，所述第一信号线与所述栅线间隔设置，且与所述栅线平行。

可选地，所述时钟控制信号线平行于所述栅线。

进一步地，所述移位寄存器还包括：输出所述第一薄膜晶体管导通或截止的控制信号的控制单元，

所述控制单元与所述第一信号线相连，设置在所述阵列基板边缘的非显示区域内。

可选地，所述控制单元包括：

第二薄膜晶体管，其源极和栅极连接在一起作为该移位寄存器的输入端，其漏极与所述第一信号线相连，及，

第三薄膜晶体管，其源极与所述第二薄膜晶体管的漏极相连，其漏极接收接地信号，其栅极接收复位信号，以及，

第四薄膜晶体管，其源极与所述栅线相连，其漏极与接地信号相连，其栅极接收复位信号。

可选地，所述第一信号线与所述栅线位于同一层。

可选地，所述时钟控制信号线与所述栅线位于同一层。

可选地，还包括数据线，所述时钟控制信号线与所述数据线位于同一层。

优选地，所述第一薄膜晶体管以相等的间距设置在所述阵列基板的显示区域内。

可选地，所述的阵列基板还包括：设置在阵列基板显示区域的驱动薄膜晶体管；

所述第一薄膜晶体的有源层与所述驱动薄膜晶体管的有源层位于同一层。

本实施例还提供一种显示装置，设置有所述的任一阵列基板。

现有液晶面板的设计使用GOA集成技术，但因GOA电路尺寸较大，占用较大的空间，因此很难做到窄边框的效果。而本发明中提供的阵列基板和设置有该阵列基板的显示装置，通过将GOA电路当中占用面积较大的用于输出栅极驱动信号的薄膜晶体管以及电容，转移到阵列面板内部，减小GOA电路占用的边框区域，从而达到缩减边框尺寸的目的，使得窄边框的设计得以实现，提升显示装置的有效显示面积。

附图说明

图1为一种常用的栅极驱动电路的移位寄存器的示意图；

图2为本发明实施例提供的阵列基板的结构示意图；

图3为本发明实施例中阵列基板显示区域的局部放大示意图；

图4为第二种常用的栅极驱动电路的移位寄存器的示意图；

图5为本发明实施例提供的另一阵列基板的结构示意图；

图6为第三种常用的栅极驱动电路的移位寄存器的示意图。

附图标记说明

11-显示区域，12-栅线，13-第一信号线，14-时钟控制信号线，

15-数据线，16-公共电极线，M-驱动薄膜晶体管，21-控制单元。

具体实施方式

本发明实施例提供一种阵列基板和设置有该阵列基板的显示装置，能进一步缩减周边的边框尺寸，实现更窄边框，从而提升显示装置的有效显示面积，改善显示效果。

现有技术中通过GOA集成技术将栅极驱动电路设置在阵列基板的边缘(边框的对应位置，即阵列基板的非显示区域)，但因用于输出栅极驱动信号的薄膜晶体管以及电容占用面积较大，导致边框尺寸很难进一步缩小。本发明通过将第一薄膜晶体管以及电容转移到阵列基板的显示区域，减小栅极驱动电路在边框区域占用的面积，从而达到缩减边框尺寸的目的，使得窄边框的设计得以实现，提升显示装置的有效显示面积。

下面结合附图对本发明实施例进行详细描述。此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

需要说明的是，对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的源极可以为晶体管的漏极，晶体管的漏极也可以为晶体管的源极。

实施例

如图1所示，为一种用于栅极驱动电路的移位寄存器，针对多个该移位寄存器相互级联构成栅极驱动电路，本发明实施例提供一种窄边框的阵列基板，如图2所示，该阵列基板包括：基板(图中未示出)，设置在所述基板上的栅线12(图中仅示出一行)，以及向栅线12输出栅极驱动信号的移位寄存器(图中仅示出一个)；所述移位寄存器，包括：

至少一个第一薄膜晶体管M1’，与栅线12相连；

时钟控制信号线14和第一信号线13，延伸至阵列基板的显示区域11；

所述至少一个第一薄膜晶体管M1’，分布在阵列基板的显示区域11内，第一薄膜晶体管M1’的源极与时钟控制信号线14相连，其漏极与所述栅线12相连，其栅极与第一信号线13相连。

本实施例所述第一信号线13延伸到阵列基板的显示区域11内，与第一薄膜晶体管M1’的栅极相连，输入控制第一薄膜晶体管M1’导通或截止的控制信号。

一般移位寄存器中向栅线输出栅极驱动信号的薄膜晶体管(即负责输出的薄膜晶体管，如图1中的M1)尺寸最大，占用面积大，另外电容C的尺寸也很大，本实施例采用的方法为：将负责输出的薄膜晶体管M1分解成至少1个位于显示区11的第一薄膜晶体管M1’，例如多个小的第一薄膜晶体管M1’，分散设置在显示区域11当中，同时将与图1中负责输出的薄膜晶体管M1相连的时钟控制信号线14和第一信号线13延伸至阵列基板的显示区域11，从而缩减栅极驱动电路在边框区域占用的面积，达到缩减边框尺寸的目的。其中，第一信号线13及相连的第一薄膜晶体管M1’的栅极，与栅线12及相连的第一薄膜晶体管M1’的漏极之间存在寄生电容，等效于图1中的电容C。

其中，作为一种优选的实施方式，所述第一薄膜晶体管M1’以相等的间距设置在阵列基板的显示区域内，设计简单，避免第一薄膜晶体管M1’的不均匀分布对寄生电容(等效于图1中的电容C)产生不良影响，保证像素电极的充放电。

除此之外，所述移位寄存器中还包括输出第一薄膜晶体管M1’导通或截止的控制信号的控制单元21，即控制单元21与第一信号线13连接，设置在所述阵列基板边缘的非显示区域内，即控制单元21通过第一信号线13连接至第一薄膜晶体管M1’的栅极。

可选地，控制单元21包括：用于接收输入信号的第二薄膜晶体管M2，第三薄膜晶体管M3和第四薄膜晶体管M4，均设置在阵列基板边缘的非显示区域内(边框区域)。其中，用于接收输入信号的第二薄膜晶体管M2，其源极和栅极连接在一起作为该移位寄存器的输入端(INPUT)，其漏极与第一信号线13相连；第三薄膜晶体管M3用于接收复位信号，控制PU节点(位于M2、M3之间，且与第一信号线13相连的点)充放电，其源极与第二薄膜晶体M2管的漏极相连，其漏极接收接地信号VSS，其栅极接收复位信号RESET；第四薄膜晶体管M4用于接收复位信号，产生下拉信号(即控制OUTPUT节点充放电)，其源极与栅线12相连，其漏极与接地信号VSS相连，其栅极接收复位信号RESET。该移位寄存器的工作原理与现有技术相同，在此不再赘述。

另外，控制单元21还包括下拉单元，其用于在该级移位寄存器的非工作时间内将PU点和栅线可能出现的噪声(Noise)及时拉低，其可以设置在阵列基板边缘的非显示区域内。

一方面，如图4所示，所述下拉单元可以包括第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7和第九薄膜晶体管M9。其中，第五薄膜晶体管M5和第六薄膜晶体管M6在VDD和PU点电压作用下，控制PD点的电压，进而在该级移位寄存器的非工作时间内将PU点和栅线(OUTPUT)可能出现的噪声(Noise)及时拉低。

优选的，所述下拉单元还可以进一步包括第八薄膜晶体管M8，其在RESET信号控制下，控制PD点的电压。

另一方面，如图6所示，所述下拉单元可以包括第五薄膜晶体管T5，第六薄膜晶体管T6，第七薄膜晶体管T7，第八薄膜晶体管T8，第九薄膜晶体管T9和第十薄膜晶体管T10。其中，第七薄膜晶体管T7，第八薄膜晶体管T8，第九薄膜晶体管T9和第十薄膜晶体管T10在CLK2和PU点电压作用下，控制PD点的电压，进而控制第五薄膜晶体管T5和第六薄膜晶体管T6，使得该级移位寄存器在非工作时间内将PU点和输出端(OUT)可能出现的噪声(Noise)及时拉低。

进一步的，所述下拉单元可以包括第十二薄膜晶体管T12，其在CLK1的作用下对输出端(OUT)可能产生的噪声进行下拉。进一步的，控制单元21还包括第十一薄膜晶体管T11，其在CLK1的作用下输入INPUT信号，可以与第一薄膜晶体管T1一起作为该移位寄存器的输入端。

本发明实施例通过将占用面积较大的薄膜晶体管以及电容转移到阵列基板的显示区域，减小栅极驱动电路在边框区域占用的面积，从而达到缩减边框尺寸的目的，使得窄边框的设计得以实现，提升显示装置的有效显示面积。

其中，所述第一信号线与所述栅线间隔设置，且与所述栅线平行。如果第一信号线13、栅线12位于同一层，间隔一定间距设置，其上覆盖绝缘层使其相互绝缘；如果第一信号线13、栅线12位于不同层，第一信号线13与栅线12之间设置绝缘层间隔。

优选地，如图3所示，第一信号线13、时钟控制信号线14平行于栅线12，而且栅线12、时钟控制信号线14分别位于第一信号线13的两侧，相互间隔设置。优选的，第一信号线13、时钟控制信号线14、栅线12位于同一层，制作时在同一次工艺制作完成。

优选地，为了防止第一信号线13、时钟控制信号线14和栅线12存在短接，相互间可以设置绝缘层。例如，第一信号线13、时钟控制信号线14和栅线12在同层时，第一信号线13隔着绝缘层设置在栅线12的一侧，且与栅线12平行。

另外，第一信号线13与栅线12之间存在寄生电容(等效于图1中的电容C)，设计时为增大该寄生电容，如果第一信号线13与栅线12位于同一层，则优选地，第一信号线13与栅线12相邻，如图3所示；如果第一信号线13与栅线12不位于同一层，优选地，第一信号线13隔着绝缘层设置在栅线12的上方或下方。

进一步地，如图3所示，所述的阵列基板还包括：数据线15和设置在阵列基板显示区域的驱动薄膜晶体管M。可选地，为便于制造，第一信号线13与栅线12位于同一层，时钟控制信号线14也可与栅线12位于同一层；第一薄膜晶体M’的有源层与驱动薄膜晶体管M的有源层位于同一层，第一薄膜晶体M’的栅极直接为第一信号线13的一部分，第一薄膜晶体M’的源漏极可与数据线15位于同一层，此时，第一薄膜晶体M’的源极通过过孔连接至时钟控制信号线14，其漏极通过过孔连接至栅线13。这样，在阵列基板制造过程中，信号线13可与栅线13，时钟控制信号线14也可与栅线12位于同一层，第一薄膜晶体M’的源漏极与数据线15同层，第一薄膜晶体M’与驱动薄膜晶体管M可经相同的制程同步形成，不会增加额外工序，对现有阵列基板的制造流程改动也最小。

另外，优选地，时钟控制信号线14也可以与数据线15位于同一层，第一薄膜晶体M’的栅极和漏极与上面所述相同，但其源极处无需设置过孔，而是时钟控制信号线14中的一部分直接作为第一薄膜晶体M1’的源极。

所述阵列基板上还设置有公共电极线16，具体实施时可与栅线12平行排列，与栅线12位于同一层。

本实施例中“多个该移位寄存器相互级联构成栅极驱动电路”，具体为：除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的输出端(OUTPUT端，即栅线)均和与其相邻下一个移位寄存器的输入端(INPUT端)以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的输出端与第二个移位寄存器的输入端连接，最后一个移位寄存器的输出端和与其相邻的上一个移位寄存器的复位信号输入端(RESET端)以及自身的复位信号输入端连接；第一个移位寄存器的输入端输入帧起始信号。

本发明实施例所述阵列基板，栅极驱动电路在边框区域占用的面积进一步减小，可实现窄边框设计，从而提升显示装置的有效显示面积，并且不会因此增加额外工序，对现有阵列基板的制造流程改动较小。

本实施例还提供另一阵列基板，如图5所示，该阵列基板中的移位寄存器由位于显示区域和阵列基板边缘的非显示区域的两部分电路组成。该阵列基板适用于多个图4所示的移位寄存器相互级联构成的栅极驱动电路。

其中，用于向栅线12输出栅极驱动信号的多个第一薄膜晶体管M1’(等效于图4中的薄膜晶体管M1)位于显示区域，与薄膜晶体管M1相连的时钟控制信号线14和第一信号线13，延伸至阵列基板的显示区域11。图4中的电容C等效为第一信号线13及相连的第一薄膜晶体管M1’的栅极，与栅线12及相连的第一薄膜晶体管M1’的漏极之间存在寄生电容。移位寄存器中除此之外的薄膜晶体管M2～M9设置在阵列基板边缘的非显示区域内；图5和图4的工作原理相同，其区别仅在于阵列基板边缘的非显示区域内的部分电路不同，在此不再一一叙述。。

需注意：本发明所述阵列基板设计也适用于如图6所示的其它移位寄存器以及由该移位寄存器级联组成的栅极驱动电路，所述阵列基板显示区域内的结构大致类似，工作原理相同也相同，其区别仅在于阵列基板边缘的非显示区域内的部分电路不同，在此不再一一叙述。

本发明实施例通过将占用面积较大的薄膜晶体管以及电容转移到阵列基板的显示区域，减小栅极驱动电路在边框区域占用的面积，从而达到缩减边框尺寸的目的，实现了窄边框的设计，从而提升显示装置的有效显示面积。

本发明实施例还提供一种显示装置，其包括上述任意一种阵列基板。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

因本实施例中的显示装置，采用了本发明所述的阵列基板，将占用面积较大的薄膜晶体管以及电容转移到液晶面板的显示区域，减小了栅极驱动电路在边框区域占用的面积，从而使得窄边框的设计得以实现，显示装置的有效显示面积增大。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种阵列基板，包括：基板，设置在所述基板上的栅线，以及向所述栅线输出栅极驱动信号的移位寄存器；其特征在于，所述移位寄存器包括：

与所述栅线相连，用于输出栅极驱动信号的第一薄膜晶体管；

时钟控制信号线和第一信号线，延伸至所述阵列基板的显示区域；

所述第一薄膜晶体管至少一个，且分布在所述阵列基板的显示区域内，所述第一薄膜晶体管的源极与时钟控制信号线相连，其漏极与所述栅线相连，其栅极与所述第一信号线相连。

2.根据权利要求1所述的阵列基板，其特征在于，

所述第一信号线与所述栅线间隔设置，且与所述栅线平行。

3.根据权利要求1所述的阵列基板，其特征在于，

所述时钟控制信号线平行于所述栅线。

4.根据权利要求1所述的阵列基板，其特征在于，所述移位寄存器还包括：

输出所述第一薄膜晶体管导通或截止的控制信号的控制单元，

所述控制单元与所述第一信号线相连，设置在所述阵列基板非显示区域内。

5.根据权利要求4所述的阵列基板，其特征在于，所述控制单元包括：

第二薄膜晶体管，其源极和栅极连接在一起作为该移位寄存器的输入端，其漏极与所述第一信号线相连，及，

第三薄膜晶体管，其源极与所述第二薄膜晶体管的漏极相连，其漏极接收接地信号，其栅极接收复位信号，以及，

第四薄膜晶体管，其源极与所述栅线相连，其漏极与接地信号相连，其栅极接收复位信号。

6.根据权利要求1所述的阵列基板，其特征在于，

所述第一信号线与所述栅线位于同一层。

7.根据权利要求1所述的阵列基板，其特征在于，

所述时钟控制信号线与所述栅线位于同一层。

8.根据权利要求1所述的阵列基板，其特征在于，还包括：数据线；

所述时钟控制信号线与所述数据线位于同一层。

9.根据权利要求1所述的阵列基板，其特征在于，

所述第一薄膜晶体管以相等的间距设置在所述阵列基板的显示区域内。

10.根据权利要求1-9任一项所述的阵列基板，其特征在于，还包括：设置在阵列基板显示区域的驱动薄膜晶体管；

所述第一薄膜晶体的有源层与所述驱动薄膜晶体管的有源层位于同一层。

11.一种显示装置，其特征在于，包括权利要求1-10任一项所述的阵列基板。