CN104950540A - 阵列基板及其制作方法和显示装置 - Google Patents

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Abstract

本发明涉及一种阵列基板，包括多条栅线和数据线，栅线和数据线交叉限定多个像素单元，每个像素单元包括像素电极，其特征在于，还包括：沿数据线延伸方向设置的公共电极线和像素电极线，像素电极线与像素电极电连接，公共电极线与像素电极线之间设置有绝缘层，公共电极线与像素电极线形成存储电容。根据本发明的技术方案，可以设置像素电极线和公共电极线具有适当的宽度来保证像素具有较高开口率，同时提升公共电极线与像素电极线的正对面积，进而提升存储电容。

Description

阵列基板及其制作方法和显示装置
技术领域
本发明涉及显示技术领域，具体而言，涉及一种阵列基板、一种显示装置和一种阵列基板制作方法。
背景技术
现有技术中的显示基板中一般通过像素电极和公共电极线(与公共电极电连接的金属线)交叠来形成存储电容，例如在漏极和像素电极搭接的过孔处设置公共电极线，以与其上层的像素电极交叠形成存储电容。
但是过孔处的像素电极面积有限，使得公共电极线需要设置的较宽才能得到较大的存储电容。进一步地，例如图1所示的双栅结构基板中，为了增大存储电容，还会在像素单元周围添加存储电容。上述结构在增大存储电容的同时，都会导致像素区域的开口率降低。因此难以兼顾开口率和存储电容。
发明内容
本发明所要解决的技术问题是，在避免降低像素开口率的前提下，提高存储电容的电容值。
为此目的，本发明提出了一种阵列基板，包括多条栅线和数据线，所述栅线和数据线交叉限定多个像素单元，每个所述像素单元包括像素电极，其特征在于，还包括：
沿数据线延伸方向设置的公共电极线和像素电极线，所述像素电极线与所述像素电极电连接，
所述公共电极线与所述像素电极线之间设置有绝缘层，
所述公共电极线与所述像素电极线形成存储电容。
优选地，所述公共电极线和像素电极线位于相邻的像素单元之间。
优选地，所述公共电极线和像素电极线位于相邻的两列像素单元之间。
优选地，每隔两列像素单元设置一列所述公共电极线和像素电极线。
优选地，每行像素单元分为多个像素单元组，每个像素单元组由相邻的两个像素单元组成，每个像素单元只属于一个像素单元组；
每行像素单元上方设置有第一栅线，每行像素单元下方设置有第二栅线，所述第一栅线和第二栅线用于分别驱动所述每个像素单元组中的两个像素单元，
其中，每个像素单元组中的两个像素单元连接于同一条数据线，或每个像素单元组中的两个像素单元连接于不同的数据线，所述公共电极线和所述像素电极线设置于相邻的像素单元组之间。
优选地，在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间设置有第一像素电极线和第二像素电极线，所述第一像素电极线与所述第一像素单元的像素电极电连接，所述第二像素电极线与所述第二像素单元的像素电极电连接。
优选地，所述像素单元还包括薄膜晶体管，所述薄膜晶体管包括栅极、有源层、源极和漏极，所述栅极与所述栅线连接，所述源极与所述数据线连接，所述漏极与所述像素电极线和像素电极连接。
优选地，所述公共电极线与所述栅线处于同一层，所述像素电极线与所述数据线处于同一层。
优选地，还包括：
钝化层，设置在所述数据线之上，其中，所述像素电极设置在所述钝化层之上；
像素电极延长部，设置在所述钝化层之上，且与所述像素电极电连接，与所述公共电极线形成存储电容。
本发明还提出了一种显示装置，包括上述任一项所述的阵列基板。
本发明还提出了一种阵列基板制作方法，包括，形成多条栅线和数据线，以使所述栅线和数据线交叉限定多个像素单元，形成所述像素单元的像素电极，其特征在于，还包括：
形成沿所述数据线延伸方向的公共电极线；
形成沿所述数据线延伸方向的像素电极线，以使所述像素电极线与所述像素电极电连接；
在所述公共电极线和所述像素电极线之间形成绝缘层，以使所述像素电极线与所述公共电极线形成存储电容。
优选地，形成所述公共电极线和像素电极线包括：
在相邻的像素单元之间形成沿所述数据线延伸方向的公共电极线和像素电极线。
优选地，形成所述公共电极线和像素电极线包括：
在相邻的两列像素单元之间形成沿所述数据线延伸方向的公共电极线和像素电极线。
优选地，形成所述公共电极线和像素电极线包括：
每隔两列像素单元形成一列沿所述数据线延伸方向的公共电极线和像素电极线。
优选地，形成所述栅线包括：
在每行像素单元上方形成第一栅线，在每行像素单元下方形成第二栅线，其中，每行像素单元分为多个像素单元组，所述第一栅线和第二栅线用于分别驱动所述每个像素单元组中的两个像素单元，每个像素单元只属于一个像素单元组，
其中，每个像素单元组中的两个像素单元连接于同一条数据线，或每个像素单元组中的两个像素单元连接于不同的数据线，
形成所述公共电极线包括：
在相邻的像素单元组之间形成所述公共电极线，
形成所述像素电极线包括：
在相邻的像素单元组之间形成所述像素电极线。
优选地，形成所述像素电极线包括：
在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间形成第一像素电极线和第二像素电极线，以使所述第一像素电极线与所述第一像素单元的像素电极电连接，所述第二像素电极线与所述第二像素单元的像素电极电连接。
优选地，还包括：
形成薄膜晶体管；
其中，形成所述薄膜晶体管包括：
形成栅极、有源层、源极和漏极，以使所述栅极与所述栅线连接，所述源极与所述数据线连接，所述漏极与所述像素电极线和像素电极连接。
优选地，在形成所述公共电极线时形成所述栅线，在形成所述像素电极线时形成所述数据线。
优选地，还包括：
在所述数据线之上形成钝化层，其中，所述像素电极设置在所述钝化层之上；
在所述钝化层之上形成与所述像素电极电连接的像素电极延长部，以与所述公共电极线形成存储电容。
根据本发明的技术方案，可以设置像素电极线和公共电极线具有适当的宽度来保证像素具有较高开口率，同时提升公共电极线与像素电极线的正对面积，进而提升存储电容。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1示出了现有技术中阵列基板的结构示意图；
图2示出了根据本发明一个实施例的阵列基板的结构示意图；
图3示出了根据本发明一个实施例的阵列基板沿AA’的截面示意图；
图4示出了根据本发明又一个实施例的阵列基板的结构示意图；
图5示出了根据本发明又一个实施例的阵列基板的结构示意图；
图6示出了根据本发明又一个实施例阵列基板沿AA’的截面示意图；
图7示出了根据本发明一个实施例的阵列基板制作方法的示意流程图；
附图标号说明：
1-数据线；11-第一数据线；12-第二数据线；2-公共电极线；3-像素电极线；31-第一像素电极线；32-第二像素电极线；33-像素电极延长部；41-第一栅线；42-第二栅线；5-栅绝缘层；6-钝化层；7-第一像素单元的像素电极；8-第二像素单元的像素电极；21-第一像素；22-第二像素；23-第三像素；24-第四像素。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
如图2和图3所示，根据本发明一个实施例的阵列基板包括：多条栅线和数据线1，栅线和数据线1交叉限定多个像素单元，每个像素单元包括像素电极，其特征在于，还包括：
沿数据线1延伸方向设置的公共电极线2和像素电极线3，像素电极线3与像素电极电连接，
公共电极线2与像素电极线3之间设置有绝缘层，
公共电极线2与像素电极线3形成存储电容。
相对于现有技术中仅在漏极与像素电极过孔区域形成存储电容，本实施例通过像素电极线3和公共电极线2形成的存储电容，由于像素电极线3(即与像素电极电连接的金属线)和公共电极线2(即与公共电极电连接的金属线)沿数据线1设置，像素电极线3和公共电极线2具有更加充裕的空间，便于形成具有较大的长度的像素电极线3和公共电极线2，从而使像素电极线3和公共电极线2具有更大的正对面积，进而形成更大的存储电容。
并且在像素电极线3和公共电极线2具有较大的长度的情况下，在形成与现有技术中相同的存储电容时，本实施例中的公共电极线2和像素电极线3可以具有更小的宽度，从而减少对像素区域的遮挡，使得像素区域具有更高的透过率，间接降低了背光源的功耗。
因此根据本发明的技术方案，可以通过设置公共电极线2和像素电极线3的宽度来保证像素区域较高开口率，同时提升公共电极线2与像素电极线3的正对面积，进而提升存储电容。
需要说明的是，本实施例中的公共电极线2和像素电极线3是沿着数据线1延伸方向设置的，其中，可以将公共电极线2和像素电极线3制作为直线，并平行于数据线1，以简化制作工艺，也可以将公共电极线2和像素电极线3制作为曲线，但仍保证公共电极线2和像素电极线3延伸方向与数据线1延伸方向相同，以提高公共电极线2和像素电极线3制的正对面积，从而提高两者形成的存储电容。公共电极线2和像素电极线3的具体形状可以根据需要设置。
优选地，公共电极线2和像素电极线3位于相邻的像素单元之间。
优选地，公共电极线位1和像素电极线3于相邻的两列像素单元之间。
优选地，每隔两列像素单元设置一列公共电极线2和像素电极线3。公共电极线2和像素电极线3具体的条数和分布方式可以根据成本和基板的均一性要求来进行设置。
优选地，每行像素单元分为多个像素单元组，每个像素单元组由相邻的两个像素单元组成，每个像素单元只属于一个像素单元组，如图2所示，以位于同一行的四个像素单元为例，第一像素单元21、第二像素单元22、第三像素单元23和第四像素单元24处于同一行，第一像素单元21与第二像素单元22相邻，第二像素单元22与第四像素单元24相邻，第三像素单元23与第一像素单元21相邻，第一像素单元21和第三像素单元23构成一个像素单元组，第二像素单元22和第四像素单元24构成一个像素单元组；
每行像素单元上方设置有第一栅线41，每行像素单元下方设置有第二栅线42，第一栅线41和第二栅线42用于分别驱动每个像素单元组中的两个像素单元，例如第一栅线41用于驱动第三像素单元23和第二像素单元22，第二栅线42用于驱动第一像素单元21和第四像素单元24。
如图4所示，每个像素单元组中的两个像素单元连接于同一条数据线，其中第一像素单元21和第三像素单元23属于同一像素单元组，第一像素单元21的薄膜晶体管10位于第一像素单元21的左下方，第三像素单元23的薄膜晶体管10位于第三像素单元23的右上方，第一数据线11用于向第一像素单元21和第三像素单元23传输数据信号。薄膜晶体管层10相对于所在像素单元的位置可以根据需要进行具体设置。
本实施例的结构可以应用于Dule Gate的Z反转驱动型像素，相对于现有技术，在设置有相同存储电容的情况下，可以缩小公共电极线2和像素电极线3的宽度，从而将像素的开口率从40.9％提升至43.7％，提升率为6.8％。
如图5所示，每个像素单元组中的两个像素单元连接于不同的数据线1，其中第一像素单元21和第三像素单元23属于同一像素单元组，第一像素单元21的薄膜晶体管10位于第一像素单元21的右上方，第三像素单元23的薄膜晶体管10位于第三像素单元23的左下方，第一数据线11用于向第三像素单元23传输数据信号，第二数据线12用于向第一像素单元21传输数据信号。薄膜晶体管层10相对于所在像素单元的位置可以根据需要进行具体设置。
本实施例的结构可以应用于Dule Gate普通模式驱动型像素，相对于现有技术，在设置有相同存储电容的情况下，可以缩小公共电极线2和像素电极线3的宽度，从而将像素的开口率从39.8％提升至41.1％，提升率为3.3％。
公共电极线和像素电极线3设置于相邻的像素单元组之间，例如公共电极线2和像素电极线3设置在第一像素单元21和第二像素单元22之间。
上述两种实施例的布线方式可以保证第一像素单元21和第二像素单元22之间无需设置数据线1，从而为公共电极线2提供空间，保证公共电极线2可以设置在第一像素单元21和第二像素单元22之间，而不会遮挡第一像素单元21和第二像素单元22，避免了为形成存储电容而导致第一像素单元21和第二像素单元22透过率降低。
优选地，在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间设置有第一像素电极线31和第二像素电极线32，第一像素电极线31与第一像素单元的像素电极电连接，第二像素电极线32与第二像素单元的像素电极电连接。
例如第一像素单元21的像素电极7与第一像素电极线31电连接，第二像素单元22的像素电极8与第二像素电极线32电连接。第一像素电极线31和第二像素电极线32可以与公共电极线2分别形成相同的存储电容，保证电容存储电荷的均衡性。
优选地，像素单元还包括薄膜晶体管10，薄膜晶体管包括栅极、有源层、源极和漏极，栅极与栅线连接，在栅线之上还设置有栅绝缘层5，有源层、源极、漏极和数据线1设置在栅绝缘层5之上，源极与数据线1连接，漏极与像素电极线3和像素电极连接。
本实施例中，公共电极线2和像素电极线3之间的绝缘层为栅绝缘层5，并且公共电极线2位于像素电极线3之下。实际上则可以根据需要设置公共电极线2和像素电极线3各自所在的层，以及两者的上下位置关系，只需保证两者之间存在正对面积以形成存储电容即可。
其中，像素电极线3可以在形成漏极时，作为漏极的延长部直接制成，无需单独在掩膜板上制作像素电极线3的通孔，只需将漏极对应掩膜的通孔扩大即可，简化了制备工艺。由于漏极与像素电极电连接，因此可以保证像素电极线3与像素电极电连接。
优选地，公共电极线2与栅线处于同一层，像素电极线3与数据线1处于同一层。
将公共电极线2和栅线设置在同一层，将像素电极线3和数据线1设置在同一层，可以简化制作工艺。并且将公共电极线2和像素电极线3设置在栅绝缘层5两侧，可以保证公共电极线2和像素电极线3之间的距离较小，保证两者能够形成较大的存储电容。
优选地，还包括：
钝化层6，设置在数据线1之上，其中，像素电极设置在钝化层6之上；
像素电极延长部33，设置在钝化层6之上，且与像素电极电连接，与公共电极线2形成存储电容。
如图6所示，与第一像素单元21的像素电极7和第二像素单元22的像素电极8分别电连接的像素电极延长部33与公共电极线2存在正对面积，从而使得第一像素单元21的像素电极7和第二像素单元22的像素电极8能够分别与公共电极线2形成存储电容，进一步增加了阵列基板整体的存储电容。
优选地，还包括：
源极和漏极，设置在栅绝缘层5之上，其中，像素电极线3为源极平行于数据线1的延长部，或漏极平行于数据线1的延长部。
本发明还提出了一种显示装置，包括上述任一项的阵列基板。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
如图7所示，本发明还提出了一种阵列基板制作方法，包括：
S1，形成多条栅线和数据线1，以使栅线和数据线1交叉限定多个像素单元，形成像素单元的像素电极，还包括：
S2，形成沿数据线1延伸方向的公共电极线2；
S3，形成沿数据线1延伸方向的像素电极线3，以使像素电极线3与像素电极电连接；
S4，在公共电极线2和像素电极线3之间形成绝缘层5，以使像素电极线3与公共电极线2形成存储电容。
本实施例中，若将像素电极线3形成在公共电极线2之上，则可以先进行步骤S2，然后进行步骤S4，最后进行步骤S3，若将公共电极线2形成在像素电极线3之上，则可以先进行步骤S3，然后进行步骤S4，最后进行步骤S2。
优选地，形成公共电极线2和像素电极线3包括：
在相邻的像素单元之间形成沿数据线1延伸方向的公共电极线2和像素电极线3。
优选地，形成公共电极线2和像素电极线3包括：
在相邻的两列像素单元之间形成沿数据线1延伸方向的公共电极线2和像素电极线3。
优选地，形成公共电极线2和像素电极线3包括：
每隔两列像素单元形成一列沿数据线延1伸方向的公共电极线2和像素电极线3。
优选地，形成栅线包括：
在每行像素单元上方形成第一栅线41，在每行像素单元下方形成第二栅线42，其中，每行像素单元分为多个像素单元组，第一栅线41和第二栅线42用于分别驱动每个像素单元组中的两个像素单元，每个像素单元只属于一个像素单元组，
其中，每个像素单元组中的两个像素单元连接于同一条数据线1，或每个像素单元组中的两个像素单元连接于不同的数据线1，
形成公共电极线2包括：
在相邻的像素单元组之间形成公共电极线2，
形成像素电极线3包括：
在相邻的像素单元组之间形成像素电极线3。
优选地，形成像素电极线3包括：
在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间形成第一像素电极线31和第二像素电极线31，以使第一像素电极线31与第一像素单元的像素电极7电连接，第二像素电极线32与第二像素单元的像素电极8电连接。
优选地，还包括：
形成薄膜晶体管；
其中，形成薄膜晶体管包括：
形成栅极、有源层、源极和漏极，以使栅极与栅线连接，源极与数据1线连接，漏极与像素电极线3和像素电极连接。
优选地，在形成公共电极线2时形成栅线，在形成像素电极线3时形成数据线1。
优选地，还包括：
在数据线1之上形成钝化层6，其中，像素电极3设置在钝化层6之上；
在钝化层6之上形成与像素电极3电连接的像素电极延长部33，以与公共电极线2形成存储电容。
其中，上述流程所采用的形成工艺例如可包括：沉积、溅射等成膜工艺和刻蚀等构图工艺。
以上结合附图详细说明了本发明的技术方案，考虑到现有技术中，在增大阵列基板的存储电容时，难以避免的会降低像素的开口率。通过本发明的技术方案，可以设置像素电极线和公共电极线具有适当的宽度来保证像素具有较高开口率，同时提升公共电极线与像素电极线的正对面积，进而提升存储电容。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间惟一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
在本发明中，术语“第一”、“第二”、“第三”和“第四”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种阵列基板，包括多条栅线和数据线，所述栅线和数据线交叉限定多个像素单元，每个所述像素单元包括像素电极，其特征在于，还包括：
沿数据线延伸方向设置的公共电极线和像素电极线，所述像素电极线与所述像素电极电连接，
所述公共电极线与所述像素电极线之间设置有绝缘层，
所述公共电极线与所述像素电极线形成存储电容。
2.根据权利要求1所述的阵列基板，其特征在于，
所述公共电极线和像素电极线位于相邻的像素单元之间。
3.根据权利要求2所述的阵列基板，其特征在于，
所述公共电极线和像素电极线位于相邻的两列像素单元之间。
4.根据权利要求2所述的阵列基板，其特征在于，
每隔两列像素单元设置一列所述公共电极线和像素电极线。
5.根据权利要求1所述的阵列基板，其特征在于，
每行像素单元分为多个像素单元组，每个像素单元组由相邻的两个像素单元组成，每个像素单元只属于一个像素单元组；
每行像素单元上方设置有第一栅线，每行像素单元下方设置有第二栅线，所述第一栅线和第二栅线用于分别驱动所述每个像素单元组中的两个像素单元，
其中，每个像素单元组中的两个像素单元连接于同一条数据线，或每个像素单元组中的两个像素单元连接于不同的数据线，所述公共电极线和所述像素电极线设置于相邻的像素单元组之间。
6.根据权利要求5所述的阵列基板，其特征在于，在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间设置有第一像素电极线和第二像素电极线，所述第一像素电极线与所述第一像素单元的像素电极电连接，所述第二像素电极线与所述第二像素单元的像素电极电连接。
7.根据权利要求1至6中任一项所述的阵列基板，其特征在于，所述像素单元还包括薄膜晶体管，所述薄膜晶体管包括栅极、有源层、源极和漏极，所述栅极与所述栅线连接，所述源极与所述数据线连接，所述漏极与所述像素电极线和像素电极连接。
8.根据权利要求1至6中任一项所述的阵列基板，其特征在于，
所述公共电极线与所述栅线处于同一层，所述像素电极线与所述数据线处于同一层。
9.根据权利要求8所述的阵列基板，其特征在于，还包括：
钝化层，设置在所述数据线之上，其中，所述像素电极设置在所述钝化层之上；
像素电极延长部，设置在所述钝化层之上，且与所述像素电极电连接，与所述公共电极线形成存储电容。
10.一种显示装置，其特征在于，包括权利要求1至9中任一项所述的阵列基板。
11.一种阵列基板制作方法，包括，形成多条栅线和数据线，以使所述栅线和数据线交叉限定多个像素单元，形成所述像素单元的像素电极，其特征在于，还包括：
形成沿所述数据线延伸方向的公共电极线；
形成沿所述数据线延伸方向的像素电极线，以使所述像素电极线与所述像素电极电连接；
在所述公共电极线和所述像素电极线之间形成绝缘层，以使所述像素电极线与所述公共电极线形成存储电容。
12.根据权利要求11所述的阵列基板制作方法，其特征在于，形成所述公共电极线和像素电极线包括：
在相邻的像素单元之间形成沿所述数据线延伸方向的公共电极线和像素电极线。
13.根据权利要求12所述的阵列基板制作方法，其特征在于，形成所述公共电极线和像素电极线包括：
在相邻的两列像素单元之间形成沿所述数据线延伸方向的公共电极线和像素电极线。
14.根据权利要求11所述的阵列基板制作方法，其特征在于，形成所述公共电极线和像素电极线包括：
每隔两列像素单元形成一列沿所述数据线延伸方向的公共电极线和像素电极线。
15.根据权利要求11所述的阵列基板制作方法，其特征在于，形成所述栅线包括：
在每行像素单元上方形成第一栅线，在每行像素单元下方形成第二栅线，其中，每行像素单元分为多个像素单元组，所述第一栅线和第二栅线用于分别驱动所述每个像素单元组中的两个像素单元，每个像素单元只属于一个像素单元组，
其中，每个像素单元组中的两个像素单元连接于同一条数据线，或每个像素单元组中的两个像素单元连接于不同的数据线，
形成所述公共电极线包括：
在相邻的像素单元组之间形成所述公共电极线，
形成所述像素电极线包括：
在相邻的像素单元组之间形成所述像素电极线。
16.根据权利要求15所述的阵列基板制作方法，其特征在于，形成所述像素电极线包括：
在同一行像素单元中属于不同像素单元组的相邻的第一像素单元和第二像素单元之间形成第一像素电极线和第二像素电极线，以使所述第一像素电极线与所述第一像素单元的像素电极电连接，所述第二像素电极线与所述第二像素单元的像素电极电连接。
17.根据权利要求11至16中任一项所述的阵列基板制作方法，其特征在于，还包括：
形成薄膜晶体管；
其中，形成所述薄膜晶体管包括：
形成栅极、有源层、源极和漏极，以使所述栅极与所述栅线连接，所述源极与所述数据线连接，所述漏极与所述像素电极线和像素电极连接。
18.根据权利要求11至16中任一项所述的阵列基板制作方法，其特征在于，在形成所述公共电极线时形成所述栅线，在形成所述像素电极线时形成所述数据线。
19.根据权利要求18所述的阵列基板制作方法，其特征在于，还包括：
在所述数据线之上形成钝化层，其中，所述像素电极设置在所述钝化层之上；
在所述钝化层之上形成与所述像素电极电连接的像素电极延长部，以与所述公共电极线形成存储电容。
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