CN104485085B - 一种阵列基板及显示装置 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及显示装置，涉及显示技术领域，能够解决由于GOA电路中驱动TFT的尺寸较大，不利于显示面板窄边框的设计趋势的问题。其中，阵列基板包括栅极驱动电路，栅极驱动电路包括至少两级移位寄存器单元，每一级移位寄存器单元与一行栅线相连接。移位寄存器单元包括驱动模块以及逻辑模块；驱动模块位于阵列基板的显示区域；逻辑模块位于阵列基板的非显示区域。

Description

一种阵列基板及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)是由水平和垂直两个方向的栅线和数据线交叉定义的像素矩阵构成的，当TFT-LCD进行显示时，通过栅线(Gate)上的栅极驱动依次从上到下对每一像素行输入一定宽度的方波进行选通，再通过数据线上的源极(Source)驱动将每一行像素所需的信号依次从上往下输出，当分辨率较高时，显示器的栅极驱动和源极驱动的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的绑定(Bonding)工艺。
为了解决上述问题，现有显示器的制造常采用GOA(Gate Driver on Array，阵列基板行驱动)电路的设计，将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动电路的Bonding区域以及外围布线空间。
然而，现有的GOA电路中包括多个TFT，一些TFT通过导通和截止两种状态，控制GOA电路中部分线路的通断，从而实现信号的逻辑输出，因此上述TFT称为逻辑TFT。而一些TFT在导通状态下，能够向栅线输入扫描信号，以使得扫描信号能够通过栅线将显示区域中的像素单元开启，因此，上述TFT称为驱动TFT。由于输入栅线的扫描信号，能够控制位于同一行的多个像素单元的开启和关闭，所以栅线的负载较大。这样一来，就需要增大驱动TFT的尺寸。
现有技术中，上述驱动TFT的尺寸一般远大于所述逻辑TFT的尺寸。然而，由于GOA电路设置于阵列基板的非显示区域，而所述非显示区域对应显示面板的边框位置。因此当上述驱动TFT的尺寸较大时，会占据大量的版图空间，将不利于显示面板窄边框的设计趋势。
发明内容
本发明的实施例提供一种阵列基板及显示装置，能够解决由于GOA电路中驱动TFT的尺寸较大，不利于显示面板窄边框的设计趋势的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种阵列基板，包括栅极驱动电路，所述栅极驱动电路包括至少两级移位寄存器单元，每一级所述移位寄存器单元与一行栅线相连接，所述移位寄存器单元包括驱动模块以及逻辑模块；
所述驱动模块位于所述阵列基板的显示区域；
所述逻辑模块位于所述阵列基板的非显示区域；
每个所述驱动模块分别连接所述逻辑模块、所述栅线以及第一驱动信号输入端；在所述逻辑模块输出信号的控制下，将所述第一驱动信号输入端输入的信号传输至所述栅线。
本发明实施例的另一方面，提供一种显示装置，包括如上所述的任意一种阵列基板。
本发明实施例提供一种阵列基板及显示装置，其中，所述阵列基板包括栅极驱动电路，栅极驱动电路包括至少两级移位寄存器单元，每一级移位寄存器单元与一行栅线相连接。从而可以依次向栅线输入扫描信号，以实现栅线的逐行扫描。为了实现移位输出的功能，所述移位寄存器单元包括用于向栅线输入扫描信号的驱动模块以及用于通过逻辑输出以实现移位功能的逻辑模块。具体的，驱动模块位于阵列基板的显示区域；逻辑模块位于阵列基板的非显示区域。驱动模块分别连接逻辑模块、栅线以及第一驱动信号输入端；在逻辑模块输出信号的控制下，将第一驱动信号输入端输入的信号传输至栅线。由于栅线的负载较大，因此驱动模块相对于逻辑模块而言，其尺寸较大。所以当将尺寸较大驱动模块设置于显示区域后，可以大大减小非显示区域的布线空间，从而实现窄边框的设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明实施例提供的一种阵列基板的结构示意图；
图1b为本发明实施例提供的一种栅极驱动电路的结构示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图；
图3a为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3b为本发明实施例提供的一种移位寄存器单元中各个部件的连接结构示意图；
图4a为本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4b为本发明实施例提供的一种移位寄存器单元中的驱动晶体管尺寸设计对比图；
图5为本发明实施例提供的一种移位寄存器单元中的驱动晶体管的分布图；
图6a为本发明实施例提供的另一种移位寄存器单元中的驱动晶体管的分布图；
图6b为本发明实施例提供的又一种移位寄存器单元中的驱动晶体管的分布图；
图6c为本发明实施例提供的一种移位寄存器单元中各个驱动晶体管的连接结构图。
附图标记：
(D1、D2…Dn)-驱动模块；(L1、L2…Ln)-逻辑模块；Signal_A-第一控制信号输出端；Signal_B-第二控制信号输出端；(Gate1、Gate2…Gaten)-栅线；(Data1、Data2…Datan)-数据线；01-阵列基板；10-栅极驱动电路；Input-第一信号输入端；Reset-第二信号输入端；Output-本级信号输出端；STV-起始信号；RST-复位信号；(SR1、SR2…SRn)-移位寄存器单元；CLK-第一驱动信号输入端；VSS-第二驱动信号输入端；T1-第一驱动晶体管；T2-第二驱动晶体管；C-电容；200-驱动子模块；T1s-第一驱动子晶体管；Cs-子电容；T2s-第二子驱动晶体管；100-显示区域；101-非显示区域；102-像素单元；30-半导体有源层；31-过孔；40-中心区域；41-边缘区域；201-第一逻辑子模块；202-第二逻辑子模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板01，如图1a所示，可以包括栅极驱动电路10。所述栅极驱动电路10如图1b所示，可以包括至少两级移位寄存器单元(SR1、SR2…SRn)，每一级移位寄存器单元(例如SRn)与一行栅线(例如Gaten)相连接。其中，所述移位寄存器单元(例如SRn)可以包括驱动模块(例如Dn)以及逻辑模块(例如Ln)。其中，n≥2且为整数。
具体的，驱动模块(D1、D2…Dn)位于阵列基板01的显示区域100。
逻辑模块(L1、L2…Ln)位于阵列基板01的非显示区域101。
每个驱动模块(例如D1)分别连接逻辑模块(例如L1)、栅线(例如Gate1)以及第一驱动信号输入端CLK；在逻辑模块(例如L1)输出信号的控制下，将第一驱动信号输入端CLK输入的信号传输至栅线(例如Gate1)。
需要说明的是，第一、本发明实施例中的逻辑模块(L1、L2…Ln)可以包括多个用于实现逻辑运算的薄膜晶体管(图中未示出，以下简称逻辑TFT)。通过上述逻辑TFT可以实现部分电路的通断，从而实现可以对控制信号的输出进行逻辑运算，以达到移位输出的目的。由于逻辑TFT输出端的负载较小，因此所述逻辑TFT的尺寸较小，一般可以为10μm。所以即使将由多个逻辑TFT构成的逻辑模块(L1、L2…Ln)设置于非显示区域101，也不会占用太大的布线空间。
第二、显示区域100内的多条横纵交叉的栅线(Gate1、Gate2…Gaten)与数据线(Data1、Data2…Datan)交叉界定出多个呈矩阵形式排列的像素单元102。上述驱动模块(D1、D2…Dn)可以设置于上述像素单元102内。其中，本发明实施例对驱动模块(D1、D2…Dn)在显示区域100内的具体位置不做限定，例如不同行的驱动模块可以均设置在第一列像素单元102中。也可以如图1a所示，不同行的驱动模块位于不同列的像素单元102中。
第三、如图1b所示，上述栅极驱动电路10中，除第一级移位寄存器单元SR1外，其余每一级移位寄存器单元的第一信号输入端Input与其相邻的上一级移位寄存器单元的本级信号输出端Output相连接。此外，第一级移位寄存器单元SR1的第一信号输入端Input接收起始信号STV。
除最后一级移位寄存器单元SRn外，其余每一级移位寄存器单元的第二信号输入端Reset与其相邻的下一级移位寄存器单元的本级信号输出端Output相连接。此外，最后一级移位寄存器单元SRn的第二信号输入端Reset可以输入复位信号RST。
第四，移位寄存器单元的数量与显示区域的栅线Gate的数量相等。即每一级移位寄存器单元的本级信号输出端Output与显示区域的一行栅线Gate相连接，从而通过多级移位寄存器对输入的扫描信号进行移位，来实现对各行栅线的逐行扫描。
以如图1b所示的栅极驱动电路10为例，还可以根据起始信号STV输入位置的不同实现不同方向的扫描。
具体的，当上述栅极驱动电路的各级移位寄存器单元(SR1、SR2…SRn)中的第一极移位寄存器单元SR1的第一信号输入端Input接收起始信号STV，最后一级移位寄存器单元SRn的第二信号输入端Reset输入复位信号RST时，各级移位寄存器(SR1、SR2…SRn)的本级信号输出端Output按正向(从上至下)顺序地将扫描信号输出到与其相对应的栅线(Gate1、Gate2…Gaten)上。
当上述栅极驱动电路的各级移位寄存器单元(SR1、SR2…SRn)中的最后一级移位寄存器单元SRn的第二信号输入端Reset接收起始信号STV，第一极移位寄存器单元SR1的第一信号输入端Input输入复位信号RST时，各级的本级信号输出端Output按反向(从下至上)顺序地将扫描信号输出到与其相对应的栅线(Gaten、Gaten-1…Gate1)上。
当然上述描述仅仅是以如图1b所示的栅极驱动电路10为例进行的说明。其他结构的栅极驱动电路在此不再赘述，但均属于本发明的保护范围。
本发明实施例提供一种阵列基板，包括栅极驱动电路，栅极驱动电路包括至少两级移位寄存器单元，每一级移位寄存器单元与一行栅线相连接。从而可以依次向栅线输入扫描信号，以实现栅线的逐行扫描。为了实现移位输出的功能，所述移位寄存器单元包括用于向栅线输入扫描信号的驱动模块以及用于通过逻辑输出以实现移位功能的逻辑模块。具体的，驱动模块位于阵列基板的显示区域；逻辑模块位于阵列基板的非显示区域。驱动模块分别连接逻辑模块、栅线以及第一驱动信号输入端；在逻辑模块输出信号的控制下，将第一驱动信号输入端输入的信号传输至栅线。由于栅线的负载较大，因此驱动模块相对于逻辑模块而言，其尺寸较大。所以当将尺寸较大驱动模块设置于显示区域后，可以大大减小非显示区域的布线空间，从而实现窄边框的设计。
以下通过具体的实施例，对上述驱动模块(D1、D2…Dn)以及逻辑模块(L1、L2…Ln)进行举例说明。
实施例一
如图2所示，驱动模块(例如D1)可以包括:第一驱动晶体管T1和电容C。
其中，第一驱动晶体管T1，其栅极连接逻辑模块(例如L1)的第一控制信号输出端Signal_A，第一极连接第一驱动信号输入端CLK，第二极与栅线(例如Gate1)相连接。
所述电容C的一端与第一驱动晶体管T1的栅极相连接，另一端连接第一驱动晶体管T1的第二极。
这样一来，当逻辑模块L1从第一控制信号输出端Signal_A输出的控制信号将第一驱动晶体管T1导通时，第一驱动信号输入端CLK输入的信号可以作为扫描信号输出至与移位寄存器单元SR1相对应的栅线Gate1上。以使得栅线Gate1将与其相连的一行像素单元102打开，当数据线(Data1、Data2…Datan)输入数据信号时，与栅线Gate1相连的一行像素单元102可以进行画面显示。
上述实施例中，第一驱动晶体管T1用于向栅线(Gate1、Gate2…Gaten)输入扫描信号，由于栅线(Gate1、Gate2…Gaten)的负载较大，因此第一驱动晶体管T1的尺寸较大，大概在1000μm左右，远大于一般用于实现逻辑运算的逻辑TFT(尺寸在10μm)。因此，将上述尺寸较大的第一驱动晶体管T1设置于显示区域100中，能够减小非显示区域101的布线空间，从而有利于显示面板窄边框的设计。
实施例二
如图3a所示，在实施例一的基础上，上述驱动模块(例如D1)还可以包括：第二驱动晶体管T2。
具体的，所述第二驱动晶体管T2的栅极连接逻辑模块(例如L1)的第二控制信号输出端Signal_B，第一极连接栅线(例如Gate1)，第二极与第二驱动信号输入端VSS相连接。
其中，本发明实施例中，是以第二驱动信号输入端VSS输入低电平，或者接地为例进行的说明。
如图3b所示，为第一驱动晶体管T1和第二驱动晶体管T2的接线连接图。其中，第一驱动晶体管T1的第二极通过过孔31与栅线Gate相连接。第二驱动晶体管T2的第二极通过过孔31与第二驱动信号输入端VSS相连接。并且，构成第一驱动晶体管T1和第二驱动晶体管T2的半导体有源层30的材料可以是氧化物半导体有源层，例如氧化铟锡、氧化铟锌；或者可以由低温多晶硅构成；或者还可以由非晶硅构成。本发明对此不作限制。
此外，构成第一驱动晶体管T1、第二驱动晶体管T2的第一极和第二极(源极和漏极)，以及第一驱动信号输入端CLK的连接线可以由制备数据线的数据金属层构成。而第一控制信号输出端Signal_A的连接线、第二控制信号输出端Signal_B的连接线以及第二驱动信号输入端VSS的连接线可以由制备栅线Gate的栅极金属层构成。
综上所述，上述移位寄存器单元(例如SR1)，不仅可以在输出阶段，通过逻辑模块L1从第一控制信号输出端Signal_A输出的控制信号将第一驱动晶体管T1导通，将第一驱动信号输入端CLK输入的信号可以作为扫描信号输出至与移位寄存器单元SR1相对应的栅线Gate1上。而且在非输出阶段，还可以通过逻辑模块L1从第二控制信号输出端Signal_B输出的控制信号将第二驱动晶体管T2导通，将第二驱动信号输入端VSS输入的信号输出至移位寄存器单元SR1相对应的栅线Gate1上，由于第二驱动信号输入端VSS输入低电平，因此在移位寄存器单元SR1的非输出阶段，与其相对应的栅线Gate1不会输出扫描信号。
因此，通过在移位寄存器单元SR1中设置第一驱动晶体管T1以及第二驱动晶体管T2，可以在移位寄存器单元SR1的输出阶段，通过第一驱动晶体管T1将栅线Gate1信号拉高，以对栅线Gate1进行扫描；在非输出阶段，通过第二驱动晶体管T2将栅线Gate1信号拉低，从而可以防止移位寄存器单元在非输出阶段误输出扫描信号，确保栅极驱动电路具有较高的稳定性和可信赖性。
上述实施例中，第二驱动晶体管T2用于向栅线(Gate1、Gate2…Gaten)输入低电平。第二驱动晶体管T2的尺寸相对于第一驱动晶体管T1而言较小，一般为100μm左右。但是还是大于一般的用于实现逻辑运算的逻辑TFT(尺寸在10μm)。因此，将上述尺寸较大的第一驱动晶体管T1以及第二驱动晶体管T2设置于显示区域100中，能够减小非显示区域101的布线空间，从而有利于显示面板窄边框的设计。
实施例三
如图4a所示，所述驱动模块(例如D1)可以包括至少两个驱动子模块200，驱动子模块200可以包括第一驱动子晶体管T1s和子电容Cs。
其中，第一子驱动晶体管T1s，其栅极连接逻辑模块(例如L1)的第一控制信号输出端Signal_A，第一极连接第一驱动信号输入端CLK，第二极与栅线(例如Gate1)相连接。
所述子电容Cs，其一端与第一子驱动晶体管T1s的栅极相连接，另一端连接第一子驱动晶体管T1s的第二极。
这样一来，当逻辑模块L1从第一控制信号输出端Signal_A输出的控制信号将多个第一子驱动晶体管T1s导通时，第一驱动信号输入端CLK输入的信号可以作为扫描信号输出至与移位寄存器单元SR1相对应的栅线Gate1上。以使得栅线Gate1将与其相连的一行像素单元102打开，当数据线(Data1、Data2…Datan)输入数据信号时，与栅线Gate1相连的一行像素单元102可以进行画面显示。
上述实施例中，多个第一子驱动晶体管T1s用于向栅线(Gate1、Gate2…Gaten)输入扫描信号。这样一来，多个第一子驱动晶体管T1s的尺寸之和可以等于一个第一驱动晶体管T1的尺寸，即多个第一子驱动晶体管T1s并联后可以为一个第一驱动晶体管T1。例如，第一驱动晶体管T1的尺寸为1000μm。当所述驱动模块(例如D1)可以包括至少十个驱动子模块200时，每个驱动子模块200中的第一子驱动晶体管T1s的尺寸可以为100μm。此外，子电容Cs的设置方式同上所述。
具体的，如图4b所示，用于驱动第一行栅线Gate1的移位寄存器单元SR1包括位于非显示区域的逻辑模块L1和位于第一个像素单元102中的第一驱动晶体管T1。其中，第一驱动晶体管T1的尺寸采用圆形表示。可以看出由于第一驱动晶体管T1的尺寸较大，因此占据了像素单元102的大部分面积，因此设置有第一驱动晶体管T1的像素单元102的开口率低。
然而，用于驱动第二行栅线Gate2的移位寄存器单元SR2包括位于非显示区域的逻辑模块L2和多个分别位于不同像素单元102中的多个第一子驱动晶体管T1s。其中，第一子驱动晶体管T1s采用圆形表示，并且多个第一子驱动晶体管T1s的尺寸之和等于第一驱动晶体管T1的尺寸。由于第一子驱动晶体管T1s的尺寸相对于第一驱动晶体管T1的尺寸而言较小。因此第一子驱动晶体管T1s占用像素单元102的面积也较小，因此与第二行栅线Gate2相连的像素单元102的开口率较大。
在上述方案的基础上，驱动子模块200还可以包括：第二子驱动晶体管T2s。
具体的，所述第二子驱动晶体管T2s，其栅极连接逻辑模块(例如L1)的第二控制信号输出端Signal_B，第一极连接栅线(例如Gate1)，第二极与第二驱动信号输入端VSS相连接。
这样一来，上述移位寄存器单元(例如SR1)，不仅可以在输出阶段，通过逻辑模块L1从第一控制信号输出端Signal_A输出的控制信号将多个第一子驱动晶体管T1s导通，将第一驱动信号输入端CLK输入的信号可以作为扫描信号输出至与移位寄存器单元SR1相对应的栅线Gate1上。而且在非输出阶段，还可以通过逻辑模块L1从第二控制信号输出端Signal_B输出的控制信号将多个第二子驱动晶体管T2s导通，将第二驱动信号输入端VSS输入的信号输出至移位寄存器单元SR1相对应的栅线Gate1上，由于第二驱动信号输入端VSS输入低电平，因此在移位寄存器单元SR1的非输出阶段，与其相对应的栅线Gate1不会输出扫描信号。
综上所述，通过在移位寄存器单元SR1中设置多个第一子驱动晶体管T1s以及多个第二子驱动晶体管T2s，可以在移位寄存器单元SR1的输出阶段，通过多个第一子驱动晶体管T1s将栅线Gate1信号拉高，以对栅线Gate1进行扫描；在非输出阶段，通过多个第二子驱动晶体管T2s将栅线Gate1信号拉低，从而可以防止移位寄存器单元在非输出阶段误输出扫描信号，确保栅极驱动电路的具有较高的稳定性和可信赖性。
上述实施例中，多个第二子驱动晶体管T2s用于向栅线(Gate1、Gate2…Gaten)输入低电平。这样一来，多个第二子驱动晶体管T2s的尺寸之和可以等于一个第二驱动晶体管T2的尺寸，即多个第二子驱动晶体管T2s并联后可以为一个第二驱动晶体管T2。例如，第一驱动晶体管T2的尺寸为100μm。当所述驱动模块(例如D1)可以包括至少十个驱动子模块200时，每个驱动子模块200中的第二子驱动晶体管T2s的尺寸可以为10μm。
这样一来，一方面，尺寸较大的驱动模块(例如D1)设置于显示区域100，可以减小非显示区域101的布线空间。
另一方面，由于驱动模块(例如D1)中包括多个驱动子模块200，当将每个驱动子模块200分别设置于不同的像素单元102时，相对于将一个驱动模块(例如D1)设置于一个像素单元102时占用像素单元102的面积而言，驱动子模块200占用像素单元102的面积大大减小，从而可以减小对显示面板开口率的影响。因此上述实施例不仅可以实现窄边框设计，而且可以确保显示面板具有较高的开口率。
优选的，所述显示区域100的每个像素单元102中可以设置有一个所述驱动子模块200。这样一来，可以进一步减小驱动子模块200中第一驱动子晶体管T1s和子电容Cs的尺寸。从而进一步减小对显示面板开口率的影响。
以下通过具体的实施例对多个第一驱动子晶体管T1s以及多个第二驱动子晶体管T2s在显示区域中的分布情况进行举例说明。
实施例四
如图5所示，每一级移位寄存器单元中的第一子驱动晶体管T1s与第二子驱动晶体管T2s分别位于同一行的，两个相邻的像素单元102中。需要说明的是，图5为简化示意图，因此上述驱动晶体管以及逻辑模块(L1、L2…Ln)的具体连线未示出。
通过上述设置方法，可以将每一级移位寄存器单元中的第一子驱动晶体管T1s与第二子驱动晶体管T2s设置于不同的像素单元102中。因此相对于将驱动子模块200设置于一个像素单元102的方案而言，上述方案能够更进一步的减小对像素单元102面积的占用，从而可以提高显示面板的开口率。
实施例五
对于高PPI(Pixels Per Inch，每英寸所拥有的像素数目)显示面板而言，由于像素单元102的尺寸较小。因此为了满足窄边框的设计，可以在显示区域100两侧的边缘区域41设置上述第一逻辑子模块201或第二逻辑子模块202。
具体的，如图6a所示，逻辑模块(L1、L2…Ln)可以包括分别位于所述显示区域100两侧的第一逻辑子模块201和第二逻辑子模块202。
其中，每一级移位寄存器单元中，第一逻辑子模块201连接第一子驱动晶体管T1s的栅极。
第二逻辑子模块202连接第二子驱动晶体管T2s的栅极。
第一子驱动晶体管T1s与第二子驱动晶体管T2s分别位于显示区域的中心区域40两侧的边缘区域41。
其中，上述边缘区域41包括至少一列像素单元102。
所述中心区域40像素单元102的列数大于所述边缘区域41像素单元的列数。
需要说明的是，第一、上述边缘区域41可以是指位于显示面板两侧的靠近显示面板边框处的几列像素单元102，而中心区域40为显示面板上除了上述两侧的边缘区域41以外的区域。其中，中心区域40像素单元102的列数远大于边缘区域41像素单元102的列数。
第二、图6a为简化示意图，因此上述驱动晶体管以及逻辑模块(L1、L2…Ln)的具体连接结构未示出。
上述方案中，由于近在边缘区域41设置第一子驱动晶体管T1s与第二子驱动晶体管T2s。因此对于像素单元102尺寸非常小的高PPI显示面板而言，驱动晶体管至占用了一小部分有效显示区域的面积。因此，可以在实现窄边框设计的同时，减小对显示面板开口率的影响。
然而，如图6a所示的设置方式中，不同移位寄存器单元的第一子驱动晶体管T1s均设置于显示面板左侧的边缘区域41中，而移位寄存器单元的第二子驱动晶体管T2s均设置于显示面板右侧的边缘区域41中。由于第一子驱动晶体管T1s的尺寸大于第二子驱动晶体管T2s的尺寸。这样一来将会导致，显示面板左侧边缘区域41与右侧边缘区域41的开口率相差很大，使得画面的显示亮度不均匀，降低了显示效果。
因此，为了解决上述问题，如图6b所示，在位于同一侧边缘区域41的相邻两行所述像素单元102中，一行的每个像素单元102对应一个第一子驱动晶体管T1s，另一行的每个像素单元102对应一个第二子驱动晶体管T2s。通过对相邻移位寄存器单元中的第一子驱动晶体管T1s和第二子驱动晶体管T2s进行交叉设置，使得两侧的边缘区域41被上述驱动晶体管占用的面积相当，从而使得上述驱动晶体管对两侧的边缘区域41开口率的影响程度相当。进而能够提高显示画面的亮度均匀性，提升显示效果。
其中，相邻移位寄存器单元中的第一子驱动晶体管T1s和第二子驱动晶体管T2s进行交叉设置的方案的具体接线图如图6c所示。可以看出，由于对相邻移位寄存器单元中的第一子驱动晶体管T1s和第二子驱动晶体管T2s进行了交叉设置。因此，不同行的上述第一逻辑子模块201和第二逻辑子模块202的位置也不同。
例如，对于第一行像素单元102而言，第一逻辑子模块201(L1)位于图6c的左侧的边缘区域41中，第二逻辑子模块202(L1’)位于图6c的右侧的边缘区域41中。然而，对于第二行像素单元102而言，对移位寄存器单元SR2的第一子驱动晶体管T1s和第二子驱动晶体管T2s的位置进行了互换，因此第二逻辑子模块202(L2)位于图6c的左侧的边缘区域41中，第一逻辑子模块201(L2’)位于图6c的右侧的边缘区域41中。
本发明实施例提供一种显示装置，包括如上所述的任意一种阵列基板。具有与前述实施例提供的阵列基板相同的结构和有益效果。由于前述实施例中已经将阵列基板的结构和有益效果进行了详细的描述，此处不再赘述。
在本发明实施例中，显示装置具体可以包括液晶显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种阵列基板，包括栅极驱动电路，所述栅极驱动电路包括至少两级移位寄存器单元，每一级所述移位寄存器单元与一行栅线相连接，其特征在于，所述移位寄存器单元包括驱动模块以及逻辑模块；
所述驱动模块位于所述阵列基板的显示区域；
所述逻辑模块位于所述阵列基板的非显示区域；
每个所述驱动模块分别连接所述逻辑模块、所述栅线以及第一驱动信号输入端；在所述逻辑模块输出信号的控制下，所述驱动模块将所述第一驱动信号输入端输入的信号传输至所述栅线；
所述驱动模块包括至少两个驱动子模块，所述驱动子模块包括第一驱动子晶体管和子电容；所述第一子驱动晶体管，其栅极连接所述逻辑模块的第一控制信号输出端，第一极连接所述第一驱动信号输入端，第二极与所述栅线相连接；所述子电容，其一端与所述第一子驱动晶体管的栅极相连接，另一端连接所述第一子驱动晶体管的第二极；
所述驱动子模块还包括：第二子驱动晶体管；所述第二子驱动晶体管，其栅极连接所述逻辑模块的第二控制信号输出端，第一极连接所述栅线，第二极与第二驱动信号输入端相连接；
所述第一子驱动晶体管与所述第二子驱动晶体管分别位于不同的像素单元中。
2.根据权利要求1所述的阵列基板，其特征在于，每一级所述移位寄存器单元中的所述第一子驱动晶体管与所述第二子驱动晶体管分别位于同一行的，两个相邻的所述像素单元中。
3.根据权利要求1所述的阵列基板，其特征在于，
所述逻辑模块包括分别位于所述显示区域两侧的第一逻辑子模块和第二逻辑子模块；
其中，每一级所述移位寄存器单元的所述第一逻辑子模块连接所述第一子驱动晶体管的栅极；
所述第二逻辑子模块连接所述第二子驱动晶体管的栅极；
所述第一子驱动晶体管与所述第二子驱动晶体管分别位于所述显示区域的中心区域两侧的边缘区域；
其中，所述边缘区域包括至少一列像素单元；
所述中心区域像素单元的列数大于所述边缘区域像素单元的列数。
4.根据权利要求3所述的阵列基板，其特征在于，位于同一侧所述边缘区域的相邻两行所述像素单元中，一行的每个所述像素单元对应一个所述第一子驱动晶体管，另一行的每个所述像素单元对应一个所述第二子驱动晶体管。
5.一种显示装置，其特征在于，包括权利要求1-4任一项所述的阵列基板。
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