CN106023944B - 阵列基板、显示面板和显示装置 - Google Patents

Abstract

本发明属于显示技术领域，涉及阵列基板、显示面板和显示装置。该阵列基板由交叉设置的栅线和数据线划分为多个像素区，阵列基板包括多个在像素区设置的栅极驱动单元，栅极驱动单元包括多个控制元件，每一栅极驱动单元设置于在相邻的M条栅线以及相邻的N条数据线之间的多个像素区所形成的集成驱动区内，相邻行集成驱动区排布的栅极驱动单元依次级联设置，任一栅极驱动单元在集成驱动区的行方向上与相邻列集成驱动区的栅极驱动单元至少部分交错设置，每一栅极驱动单元用于驱动其所在集成驱动区中的一条栅线，M为大于等于2的整数，N为大于等于1的整数。该栅极驱动单元采用二维排布，有利于量产的不良检测和修复，而且可以提高像素的开口率。

Description

阵列基板、显示面板和显示装置

技术领域

本发明属于显示技术领域，具体涉及一种阵列基板、显示面板和显示装置。

背景技术

平板显示是目前的显示装置主流。在平板显示装置中，现有技术通常是通过对作为控制元件的像素薄膜晶体管进行驱动来实现图像显示。像素薄膜晶体管设置在像素区，通过栅极驱动器和数据驱动器联合进行驱动，当其开启时则对应像素区进行显示。

随着显示技术的发展，栅极驱动器经历了设置在阵列基板非显示区上方的栅极驱动芯片形成在阵列基板非显示区中的GOA(Gate Driver On Array)驱动电路的历程，极大地降低了成本。然而，GOA驱动电路仍分布在阵列基板的非显示区，仍需占用一定的空间，导致非显示区的宽度增加，从而影响了窄边框的实现；更为严重的是，这种驱动结构难以适用于异形显示。

集成栅极驱动电路(Gate driver In Array，简称GIA)应运而生，其将驱动电路中的元件设置在像素区，从而能减少外围IC数量及其与薄膜晶体管(Thin Film transistor，简称TFT)的连线。现有技术中栅极驱动单元通常以一维排列的形式分布在其对应的驱动行的像素区中，如图1所示，为GATE1行提供驱动的栅极驱动单元1(即G1GIA)分布在GATE1行的像素区中，为GATE2行提供驱动的栅极驱动单元1(即G2GIA)分布在GATE2行的像素区中，如此依次设置。由于GATE1行、GATE2行共用时钟信号线，因此GATE1行的栅极驱动单元1中的TFT排列不同于GATE2行的栅极驱动单元1中的TFT排列，导致相邻的栅极驱动单元1的布线(layout)差异很大；并且，多个TFT共用的节点的信号线在一维排布上布线一般更长，延迟(delay)更大，对驱动波形的质量也有影响，不良检测和修复也更复杂。

可见，在平板显示技术中，GIA栅极驱动电路的驱动薄膜晶体管布局和信号线布局上仍需做进一步的改进。

发明内容

本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种阵列基板、显示面板和显示装置，至少解决GIA栅极驱动电路的驱动薄膜晶体管布局和信号线布局的问题，该栅极驱动单元采用二维排布，重复性更好，有利于量产的不良检测和修复，而且还可以提高像素的开口率。

解决本发明技术问题所采用的技术方案是该阵列基板，由交叉设置的栅线和数据线划分为多个像素区，所述阵列基板包括多个在所述像素区设置的栅极驱动单元，所述栅极驱动单元包括多个控制元件，其特征在于，每一所述栅极驱动单元设置于在相邻的M条所述栅线以及相邻的N条所述数据线之间的多个所述像素区所形成的集成驱动区内，相邻行所述集成驱动区排布的所述栅极驱动单元依次级联设置，任一所述栅极驱动单元在所述集成驱动区的行方向上与相邻列所述集成驱动区的所述栅极驱动单元至少部分交错设置，每一所述栅极驱动单元用于驱动其所在所述集成驱动区中的一条所述栅线，其中，M为大于等于2的整数，N为大于等于1的整数。

优选的是，M＝2，每一所述栅极驱动单元的所有所述控制元件设置于相邻的两条奇数行的所述栅线之间的多个像素区所形成的集成驱动区内，或者设置于相邻的两条偶数行的所述栅线之间的多个所述像素区所形成的集成驱动区内，相邻列的位于奇数行所述栅线之间的所述集成驱动区中的所述栅极驱动单元中的所述控制元件与位于偶数行所述栅线之间的所述集成驱动区中的所述栅极驱动单元中的所述控制元件在行方向无交叉连线。

优选的是，任一所述集成驱动区的每一像素区内均分布有所述栅极驱动单元的部分所述控制元件，所述集成驱动区用于设置一个所述栅极驱动单元中的所述控制元件的所述像素区的列数，小于等于一个所述栅极驱动单元中所述控制元件在行方向上的排布列数。

优选的是，每一所述像素区内设置的所述控制元件的个数小于或等于两个。

优选的是，在相邻列、相邻行的所述集成驱动区的所述栅极驱动单元顺序错位斜向或逆序顺序错位斜向连接。

优选的是，所述阵列基板还包括用于为所述栅极驱动单元提供信号的多条信号线，每一所述栅极驱动单元至少有一条所述信号线位于其所在的所述集成驱动区内的相邻所述像素区之间，且所述信号线与所述栅线或所述数据线平行设置并分别和与其平行的所述栅线或所述数据线绝缘间隔。

优选的是，所述信号线包括用于提供时钟信号的至少两条时钟信号线，两条所述时钟信号线能提供互为相反电平的两个时钟信号；并且，所述时钟信号线与所述数据线平行设置，所述栅极驱动单元中所述时钟信号线与所述控制元件连接的位置，和与其相邻列紧邻的所述栅极驱动单元中的能提供相同时钟信号的所述时钟信号线与对应所述控制元件连接的位置互换。

优选的是，每一所述栅极驱动单元包括输入单元、输出单元、上拉驱动单元、上拉单元、下拉驱动单元、下拉单元和复位单元，其中：

所述输入单元，与上一级所述栅极驱动单元的输出端连接，用于将上一级所述栅极驱动单元的输出信号输出给当前行所述栅极驱动单元的输入端，以拉高上拉节点的电压，其中的上拉节点为所述输入单元、所述上拉驱动单元和所述上拉单元的连接点；

所述输出单元，与上拉节点和第二时钟信号连接，用于输出本级所述栅极驱动单元的栅极移位脉冲；

所述上拉驱动单元，与上拉节点连接，用于拉高上拉节点的电压，使得上拉节点产生高电平；

所述上拉单元，与上拉节点连接，用于在上拉节点为高电平时产生栅极移位脉冲；

所述下拉驱动单元，与下拉节点连接，用于拉高下拉节点的电压，使得下拉节点为高电平，其中的下拉节点为所述下拉驱动单元和所述下拉单元的连接点；

所述下拉单元，与下拉节点连接，用于在下拉节点为高电平时对输出端的噪声放电；

所述复位单元，与所述下拉单元连接，用于在下一级所述栅极驱动单元的栅极移位信号的控制下对输出节点和上拉节点复位，对输出后一个时刻的噪声放电。

优选的是，所述输入单元，包括第一晶体管，第一晶体管的栅极和源极与上一级所述栅极驱动单元的输出端连接，漏极与所述上拉节点连接；

所述输出单元，包括第三晶体管和耦合电容，第三晶体管的栅极与上拉节点连接，源极与第二时钟信号连接，漏极与当前行的栅线连接，输出第一输出信号；耦合电容的一端与上拉节点连接，另一端与第三晶体管的漏极连接，耦合电容能耦合电压增高上拉节点的电压；

所述上拉驱动单元，包括第十五晶体管，第十五晶体管的栅极与上一级所述栅极驱动单元的输出端连接，源极与栅极连接，漏极与上拉节点连接；

所述上拉单元，包括第六晶体管和第十一晶体管，第六晶体管的栅极与上拉节点连接，源极与下拉节点连接，漏极与第二低电平信号线连接；第十一晶体管的栅极与上拉节点连接，源极与第二时钟信号连接，漏极与当前行的栅线连接，输出第二输出信号；

所述下拉驱动单元，包括第五晶体管和第十晶体管，第五晶体管的栅极和源极与第一时钟信号连接，漏极与下拉节点连接；第十晶体管的栅极和源极与帧起始信号连接，漏极与下拉节点连接；

所述下拉单元，包括第七晶体管、第八晶体管、第九晶体管、第十二晶体管、第十三晶体管和第十四晶体管，第七晶体管的栅极与上一级所述栅极驱动单元的输出端连接，源极与第二低电平信号线连接，漏极与下拉节点连接；第八晶体管的栅极与下拉节点连接，源极与第二低电平信号线连接，漏极与上拉节点连接；第九晶体管的栅极与第二时钟信号连接，源极与下拉节点连接，漏极与第二低电平信号线连接；第十二晶体管的栅极与下拉节点连接，源极与第二晶体管的漏极连接，漏极与当前级所述栅极驱动单元的输出端连接；第十三晶体管的栅极与下拉节点连接，源极与第一低电平信号线连接，漏极与当前行栅线连接；第十四晶体管的栅极与第一时钟信号连接，源极与第一低电平信号线连接，漏极与当前行栅线连接；

所述复位单元，包括第二晶体管和第四晶体管，第二晶体管的栅极与下一级所述栅极驱动单元的输出端连接，源极与第一晶体管的漏极连接，漏极与第二低电平信号线连接；第四晶体管的栅极与下一级所述栅极驱动单元的输出端连接，源极与当前行栅线连接，漏极与第一低电平信号线连接。

优选的是，所述输入单元、所述输出单元、所述上拉驱动单元、所述上拉单元、所述下拉驱动单元、所述下拉单元和所述复位单元中的各晶体管分别设置在不同的所述像素区内。

优选的是，所述栅极驱动单元中的所述控制元件为多个互相连接的驱动薄膜晶体管和电容，各所述栅极驱动单元中的所述控制元件具有相同的排布结构以及相同的连线结构。

优选的是，每一所述栅极驱动单元的输出端与一条所述栅线连接；每一所述像素区均设置有像素薄膜晶体管，同行排布的所有所述像素薄膜晶体管的栅极与同一所述栅线分别连接。

一种显示面板，所述显示面板包括上述的阵列基板。

一种显示装置，包括上述的显示面板。

本发明的有益效果是：提供了一种栅极驱动单元的优化驱动方式，该栅极驱动单元采用二维排布，重复性更好，有利于量产的不良检测和修复，而且还可以提高像素的开口率。尤其是，该栅极驱动单元的排布方式，特别适用于异形显示的阵列基板的栅极驱动，也可以用来驱动分辨率要求不高的显示屏来缩小边框的尺寸。

附图说明

图1为现有技术中栅极驱动单元的结构示意图；

图2为本发明实施例1中栅极驱动单元的结构示意图；

图3A和图3B为栅极驱动单元的级联结构示意图；

图4为本发明实施例1中一种优选的栅极驱动单元的电路原理图；

图5为图4中栅极驱动单元的驱动波形图；

图中：

1－栅极驱动单元；2－数据线；3－栅线；4－时钟信号线；M－驱动薄膜晶体管；T－像素薄膜晶体管。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明阵列基板、显示面板和显示装置作进一步详细描述。

实施例1：

本实施例提供一种阵列基板，该阵列基板采用分布于像素区的栅极驱动单元对其中的像素进行驱动，而且各栅极驱动单元中的控制元件的排列相同，电路布线简单，驱动方便，能有效减少外围IC数量及其连线。

如图2所示，该阵列基板由交叉设置的栅线3(即图2中的GATE线)和数据线2(即图2中的DATA线)划分为多个像素区，每一像素区内设置有像素薄膜晶体管，阵列基板包括多个在像素区设置的栅极驱动单元1，栅极驱动单元1包括多个控制元件，每一栅极驱动单元1设置于在相邻的M条栅线3以及相邻的N条数据线2所围成的多个像素区所形成的集成驱动区内，由于像素区和集成驱动区均位于阵列基板的显示区，从物理结构上来说为同一区域，为像素提供驱动的栅极驱动单元不再设在非显示区，因此能减少外围IC数量及其与像素薄膜晶体管的连线，减小非显示区的宽度。

相邻行集成驱动区排布的栅极驱动单元1依次级联设置，任一栅极驱动单元1在集成驱动区的行方向上与相邻列集成驱动区的栅极驱动单元1至少部分交错设置，也即相邻列的集成驱动区内的栅极驱动单元至少分别占据位于同一行的几个像素区，使得邻近的集成驱动区形成互相交错形式的结构。每一栅极驱动单元1用于驱动其所在集成驱动区中的一条栅线3，其中，M为大于等于2的整数，N为大于等于1的整数。

基于上述的设置，各栅极驱动单元1中的控制元件具有相同的排布结构以及相同的连线结构，一个栅极驱动单元1中的控制元件在多个像素区二维排布，且各栅极驱动单元1中的控制元件的排列相同，电路布线相同。图2中，每相邻的M条栅线以及相邻的N条数据线所包围的多个像素区所形成的集成驱动区内的一个栅极驱动单元在图2中标识为一个GxGIA，其中Gx中的x为自然数，代表该栅极驱动单元始于第x行栅线，并至少为第x行栅线(Gx)提供栅极驱动信号。标识为Dummy的像素区为栅极驱动单元的输出信号不实际用于驱动像素，只是为了起始输出信号或者最后的输出信号正确。

具体的，图2中以M＝2作为示例，将阵列基板中的所有像素划分为两行、两列形成一个集成驱动区分别进行驱动，并将相邻的两条奇数行之间的多个像素区所形成集成的驱动区内的栅极驱动单元和相邻的两条偶数行之间的多个像素区所形成的集成驱动区内的栅极驱动单元分开驱动，每一栅极驱动单元向一条且仅一条栅线提供一个栅极驱动信号，栅极驱动单元1通常包括驱动薄膜晶体管M及电容C，为奇数行例如GATE1提供栅极驱动信号的栅极驱动单元1分布在GATE1行、GATE2行之间的像素区中，为偶数行例如GATE2提供栅极驱动信号的栅极驱动单元1分布在GATE2行、GATE3行之间行的像素区中；且为奇数行提供栅极驱动信号的栅极驱动单元1和为偶数行提供栅极驱动信号的栅极驱动单元1之间没有重叠，并可以依此规则循环排布，实现栅极驱动单元1的重复排布。这样，由于奇数行栅线的栅极驱动单元1和偶数行栅线的栅极驱动单元1在布线上分开，驱动薄膜晶体管相对集中，可以使得共用同一节点的栅极驱动单元1中的驱动薄膜晶体管更加邻近排布(比如图4中栅极驱动单元的一个示例中，其中的M3、M6、M11均与上拉节点PU连接)，减小电路布线的复杂性，有利于电路布线的优化，而且能使布线相对集中，相对现有技术中栅极驱动单元1的一维排列可以开口率能提高5％～10％，达到提高开口率的效果。

相邻列的位于奇数行栅线之间的集成驱动区中的栅极驱动单元中的控制元件与位于偶数行栅线之间的集成驱动区中的栅极驱动单元中的控制元件在行方向无交叉连线，有效简化布线。

图3A和图3B示出了栅极驱动单元的级联结构，其中排列在集成驱动区内的两行像素区之间的一条栅线3接受栅极驱动单元1(unit)的输出信号，并向与该栅线3连接的一行像素薄膜晶体管提供栅极驱动信号。为便于描述，图3A和图3B仅以集成驱动区标识的数字表明各栅极驱动单元依次级联的顺序，集成驱动区遵循与像素区共用物理区域的规则，其余未标识部分可为像素区，也可为空白区。根据行驱动方向(包括正向扫描方向和逆向扫描方向)，在相邻列、相邻行的集成驱动区的栅极驱动单元顺序错位斜向或逆序顺序错位斜向连接，采用本实施例中栅极驱动单元可以进行灵活的级联连接，因此特别适用于异形形状的显示面板的驱动。

栅极驱动单元1中的控制元件为多个互相连接的驱动薄膜晶体管和电容，多个栅极驱动单元1依次级联，图2的栅极驱动单元1的结构可简化为图3A。如图3A所示，优选将显示面板的行像素区整体划分为两列，栅极驱动单元1排布在多个像素区构成的两列集成驱动区内，这两列栅极驱动单元分别以顺序错位斜向和逆序顺序错位斜向连接的方式级联排列。按照上述的级联标识规则，图3A中栅极驱动单元1的连接关系为第一行、第一列(标识为1)→第二行、第二列(标识为2，相对1顺序错位斜向连接)→第三行、第一列(标识为3，相对2逆序错位斜向连接)→第四行、第二列(标识为4，相对3顺序错位斜向连接)→第五行、第一列(标识为5，相对4逆序错位斜向连接)……的顺序连接；又如图3B所示，也可以将显示面板的行像素区整体划分为四列，栅极驱动单元排布在多个像素区构成的四列集成驱动区内，这四列栅极驱动单元级联排列为：第一行、第一列(标识为1)→第二行、第二列(标识为2，相对1顺序错位斜向连接)→第三行、第一列(标识为3，相对2逆序错位斜向连接)→第四行、第二列(标识为4，相对3顺序错位斜向连接)→第五行、第三列(标识为5，相对4顺序错位斜向连接)→第六行、第四列(标识为6，相对5顺序错位斜向连接)……的顺序连接。在图3A和图3B中，每一栅极驱动单元1的所有控制元件设置于相邻的两奇数行的栅线3之间或相邻的两偶数行的栅线3之间的多个像素区内，相邻的两奇数行中的栅极驱动单元1中的控制元件与相邻的两偶数行中的栅极驱动单元1中的控制元件在行方向无交叉连线。这里应该理解的是，栅极驱动单元1所重叠的像素区并不限于所示例的两行；同时，根据显示面板的面积大小和栅极驱动单元1中控制元件的排布面积，可灵活设置栅极驱动单元1的列数以及每列所共用的像素区，这里均不做限定。

图3A和图3B仅以正向驱动(从第一行至最后一行依次扫描)为例进行了示例，根据驱动需要，其可很方便的设计为逆向驱动(从最后一行到第一行依次扫描)；也可根据需要，设计为逐行驱动或隔行驱动，这里不做限定。并且，从图3A和图3B的连接关系可知，只要合理设计集成驱动区所重叠的像素区，可很方便的形成不规则形状的显示区的栅极驱动电路为像素提供驱动，可见，采用本实施例中栅极驱动单元可以进行灵活的级联连接，为处于任何位置的像素区内的像素提供驱动，因此特别适用于异形形状的显示面板的驱动。

本实施例的阵列基板中，任一集成驱动区的每一像素区内均分布有栅极驱动单元的部分控制元件，集成驱动区用于设置一个栅极驱动单元1中的控制元件的像素区的列数，小于等于栅极驱动单元1中控制元件的排布列数。这样，容易实现高分辨率的显示面板的设计。

优选的是，每一像素区内设置的控制元件的个数小于或等于两个(例如图4的栅极驱动单元1中，除驱动薄膜晶体管M3与电容C位于同一像素区，其他的像素区均只设置一个驱动薄膜晶体管)，以防止栅极驱动单元1的控制元件在像素区内占用过多的空间，有利于实现高分辨率显示。

阵列基板还包括用于为栅极驱动单元1提供信号的多条信号线，例如，时钟信号线、低电平信号线和高电平信号线等。本实施例的阵列基板中，每一栅极驱动单元至少有一条信号线位于其所在的集成驱动区内的相邻像素区之间，且信号线与栅线3或数据线2平行设置且分别和与其平行的栅线3或数据线2绝缘间隔。

图4所示的阵列基板中，信号线包括用于提供时钟信号的至少两条时钟信号线4(标示输入的时钟信号为CKL1和CKL2)，两条时钟信号线4能提供互为相反电平的两个时钟信号；并且，时钟信号线4与数据线2平行设置，栅极驱动单元1中用于驱动当前行的栅线的时钟信号(例如CLK1)为输出晶体管提供高电平输出时，反相信号(例如CLK2)作为下拉晶体管的控制信号；相邻列的栅极驱动单元则相反，当前列的时钟信号(例如CLK2)为输出晶体管提供高电平输出，反相信号(例如CLK1)作为下拉晶体管的控制信号。由于栅极驱动单元1的布线完全相同且重复，因此可以将为奇数行提供驱动的栅极驱动单元1和为偶数行提供驱动的栅极驱动单元1的时钟信号线4设置为不同方向的排布，比如为奇数行提供驱动的栅极驱动单元1中的时钟信号线4按CLK1、CLK2……循环排列，为偶数行提供驱动的栅极驱动单元1中的时钟信号线4按CLK2、CLK1……循环排列，从而为各栅极驱动单元1中排布相同的驱动薄膜晶体管提供正确的时序驱动。可见，本实施例的阵列基板中，虽然为奇数行提供驱动的栅极驱动单元1和为偶数行提供驱动的栅极驱动单元1的时钟信号线4的排布顺序不同，但是由于各栅极驱动单元1中的驱动薄膜晶体管及连接关系相同，因此可以使用相同的栅极驱动单元的电路布线，保证阵列基板中像素排布及其栅极驱动单元1的排布的重复性更好，也进一步简化了产品的不良检测和修复。

每一栅极驱动单元1的输出端与一条栅线3连接；每一像素区均设置有像素薄膜晶体管，同行排布的所有像素薄膜晶体管的栅极与同一栅线3分别连接，使用一个栅极驱动单元1驱动与其连接的同一栅线3连接的一行中的所有像素。

以图4中的栅极驱动单元1对像素进行驱动作为示例，该栅极驱动单元1采用15个晶体管以及1个电容(M1-M15以及C)驱动方式，分布在两行×八列的像素区中，采用一对时钟信号驱动，时钟信号线4(CLK线)平行于数据线2(DATA线)排布，第一低电平信号线(VGL线)和第二低电平信号线(LVGL)平行于栅线3(GATE线)排布。其中，双点划虚线方框中所示的排列在同一行中、且与同一栅线3连接的多个像素薄膜晶体管T(像素薄膜晶体管以字母T示出，位于图4的双点划线方框中，其中，T后的第一位数字代表其所在的行数，第二位及其以后的数字代表其所在的列数)，其余的点划虚线方框中所示的驱动薄膜晶体管M(驱动薄膜晶体管以字母M示出，为图4的双点划线方框以外的部分，其中，M后的第一位数字代表其所在的行数，第二位及其以后的数字代表其所在的列数)和电容为栅极驱动单元1中的控制元件，可以看出奇数行的栅极驱动单元1中的控制元件和偶数行的栅极驱动单元1中的控制元件的排布和连接结构均是一致的。

图4的栅极驱动单元中，每一栅极驱动单元包括输入单元、输出单元、上拉驱动单元、上拉单元、下拉驱动单元、下拉单元和复位单元，其中：

输入单元，与上一级栅极驱动单元的输出端连接，用于将上一级栅极驱动单元的输出信号输出给当前级栅极驱动单元的输入端，以拉高上拉节点的电压，其中的上拉节点为输入单元、上拉驱动单元和上拉单元的连接点；

输出单元，与上拉节点和第二时钟信号连接，用于输出本级栅极驱动单元的栅极移位脉冲；

上拉驱动单元，与上拉节点连接，用于拉高上拉节点的电压，使得上拉节点产生高电平；

上拉单元，与上拉节点连接，用于在上拉节点为高电平时产生栅极移位脉冲；

下拉驱动单元，与下拉节点连接，用于拉高下拉节点的电压，使得下拉节点为高电平，其中的下拉节点为下拉驱动单元和下拉单元的连接点；

下拉单元，与下拉节点连接，用于在下拉节点为高电平时对输出端的噪声放电；

复位单元，与下拉单元连接，用于在下一级栅极驱动单元的栅极移位信号的控制下对输出节点和上拉节点复位，对输出后一个时刻的噪声放电。

具体的，输入单元包括第一晶体管M1，第一晶体管M1的栅极和源极与上一级栅极驱动单元的输出端连接，漏极与上拉节点PU连接；

输出单元包括第三晶体管M3和耦合电容C，第三晶体管M的栅极与上拉节点PU连接，源极与第二时钟信号CLK2连接，漏极与当前行的栅线连接，输出第一输出信号(例如GATE2)；耦合电容C的一端与上拉节点PU连接，另一端与第三晶体管M3的漏极连接，耦合电容C能耦合电压增高上拉节点PU的电压；

上拉驱动单元包括第十五晶体管M15，第十五晶体管M15的栅极与上一级栅极驱动单元的输出端连接，源极与栅极连接，漏极与上拉节点PU连接；

上拉单元包括第六晶体管M6和第十一晶体管M11，第六晶体管M6的栅极与上拉节点PU连接，源极与下拉节点PD连接，漏极与第二低电平信号线LVGL连接；第十一晶体管M11的栅极与上拉节点PU连接，源极与第二时钟信号CLK2连接，漏极与当前行的栅线连接，输出第二输出信号(例如GATE3)；

下拉驱动单元包括第五晶体管M5和第十晶体管M10，第五晶体管M5的栅极和源极与第一时钟信号CLK1连接，漏极与下拉节点PD连接；第十晶体管M10的栅极和源极与帧起始信号STV连接，漏极与下拉节点PD连接；

下拉单元包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14，第七晶体管M7的栅极与上一级栅极驱动单元的输出端连接，源极与第二低电平信号线LVGL连接，漏极与下拉节点PD连接；第八晶体管M8的栅极与下拉节点PD连接，源极与第二低电平信号线LVGL连接，漏极与上拉节点PU连接；第九晶体管M9的栅极与第二时钟信号CLK2连接，源极与下拉节点PD连接，漏极与第二低电平信号线LVGL连接；第十二晶体管M12的栅极与下拉节点PD连接，源极与第二晶体管M2的漏极连接，漏极与当前级栅极驱动单元的输出端连接；第十三晶体管M13的栅极与下拉节点PD连接，源极与第一低电平信号线VGL连接，漏极与当前行栅线连接；第十四晶体管M14的栅极与第一时钟信号CLK1连接，源极与第一低电平信号线VGL连接，漏极与当前行栅线连接；

复位单元包括第二晶体管M2和第四晶体管M4，第二晶体管M2的栅极与下一级栅极驱动单元的输出端连接，源极与第一晶体管M1的漏极连接，漏极与第二低电平信号线LVGL连接；第四晶体管M4的栅极与下一级栅极驱动单元的输出端连接，源极与当前行栅线连接，漏极与第一低电平信号线VGL连接。

图5为图4中阵列基板的栅极驱动单元1的驱动波形，包括CLK1、CLK2的驱动波形，栅极驱动单元1的输出波形，上拉节点PU和下拉节点PD的波形。其工作原理为：

第I阶段：第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，帧起始信号STV为低电平，输出端OUT、上拉节点PU、下拉节点PD都为低电平；

第II阶段：CLK1为低电平，CLK2为高电平，STV为高电平，上拉节点PU因充电电压逐渐变高，输出单元中的M3打开，由于CLK1为低电平，输出信号为低电平；

第III阶段：CLK1为高电平时输出高电平，这时通过耦合电容C将上拉节点PU进一步拉高，输出高电平；CLK1为高电平时，同时可以将下拉节点PD拉低，使得下拉单元中的M12、M13、M14关闭，不对输出放电；

第IV阶段：当CLK2为高电平时，可以拉高下拉节点PD的电压，使得下拉节点PD对上拉节点PU放电，同时M14打开对输出放电，此时输出为低电平，且输出单元中的M3关闭。由于下一行的输出此时也为高电平，可以通过复位单元中的M2、M4对上拉节点PU和输出端分别放电。

容易理解的是，图4中的栅极驱动单元1的构成结构和图5中的工作原理仅为示例，也即栅极驱动单元1还可以为其他结构，只要可以向多条栅线依次提供扫描信号，遵循各栅极驱动单元中的控制元件具有相同的排布结构以及相同的连线结构、并依次级联的结构即可，这里不做限定。

本实施例提供了一种栅极驱动单元的优化驱动方式，该栅极驱动单元采用二维排布，重复性更好，有利于量产的不良检测和修复，而且还可以提高像素的开口率。尤其是，该栅极驱动单元的排布方式，特别适用于异形显示的阵列基板的栅极驱动，也可以用来驱动分辨率要求不高的显示屏来缩小边框的尺寸。

实施例2：

该实施例提供一种显示面板，该显示面板包括实施例1中的阵列基板。

例如：在液晶显示面板中，该阵列基板和彩膜基板对合设置且在二者之间设置有液晶，通过实施例1中的阵列基板的栅极驱动单元实现各像素液晶的偏转驱动，显示图像；在OLED显示面板中，该阵列基板的上方还设置有OLED器件，同样可通过类似实施例1中的阵列基板的栅极驱动单元实现各像素的OLED器件的发光驱动，只是具体的基本电路单元会相应增加一些功能模块，从而实现图像显示。

该显示面板具有更窄的边框和更佳的显示效果。

实施例3：

该实施例提供一种显示装置，该显示装置包括实施例2中的显示面板。

显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

该显示装置具有更佳的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种阵列基板，由交叉设置的栅线和数据线划分为多个像素区，所述阵列基板包括多个在所述像素区设置的栅极驱动单元，所述栅极驱动单元包括多个控制元件，其特征在于，每一所述栅极驱动单元设置于在相邻的M条所述栅线以及相邻的N条所述数据线之间的多个所述像素区所形成的集成驱动区内，相邻行所述集成驱动区排布的所述栅极驱动单元依次级联设置，任一所述栅极驱动单元在所述集成驱动区的行方向上与相邻列所述集成驱动区的所述栅极驱动单元至少部分交错设置，每一所述栅极驱动单元用于驱动其所在所述集成驱动区中的一条所述栅线，其中，M为大于等于2的整数，N为大于等于1的整数；

其中，所述阵列基板还包括用于为所述栅极驱动单元提供信号的信号线，所述信号线包括用于提供时钟信号的至少两条时钟信号线，两条所述时钟信号线能提供互为相反电平的两个时钟信号；并且，所述时钟信号线与所述数据线平行设置，所述栅极驱动单元中所述时钟信号线与所述控制元件连接的位置，和与其相邻列紧邻的所述栅极驱动单元中的能提供相同时钟信号的所述时钟信号线与对应所述控制元件连接的位置互换。

2.根据权利要求1所述的阵列基板，其特征在于，M＝2，每一所述栅极驱动单元的所有所述控制元件设置于相邻的两条奇数行的所述栅线之间的多个像素区所形成的集成驱动区内，或者设置于相邻的两条偶数行的所述栅线之间的多个所述像素区所形成的集成驱动区内，相邻列的位于奇数行所述栅线之间的所述集成驱动区中的所述栅极驱动单元中的所述控制元件与位于偶数行所述栅线之间的所述集成驱动区中的所述栅极驱动单元中的所述控制元件在行方向无交叉连线。

3.根据权利要求1所述的阵列基板，其特征在于，任一所述集成驱动区的每一像素区内均分布有所述栅极驱动单元的部分所述控制元件，所述集成驱动区用于设置一个所述栅极驱动单元中的所述控制元件的所述像素区的列数，小于等于一个所述栅极驱动单元中所述控制元件在行方向上的排布列数。

4.根据权利要求1所述的阵列基板，其特征在于，每一所述像素区内设置的所述控制元件的个数小于或等于两个。

5.根据权利要求1所述的阵列基板，其特征在于，在相邻列、相邻行的所述集成驱动区的所述栅极驱动单元顺序错位斜向或逆序顺序错位斜向连接。

6.根据权利要求1所述的阵列基板，其特征在于，每一所述栅极驱动单元至少有一条所述信号线位于其所在的所述集成驱动区内的相邻所述像素区之间，且所述信号线与所述栅线或所述数据线平行设置并分别和与其平行的所述栅线或所述数据线绝缘间隔。

7.根据权利要求1所述的阵列基板，其特征在于，每一所述栅极驱动单元包括输入单元、输出单元、上拉驱动单元、上拉单元、下拉驱动单元、下拉单元和复位单元，其中：

所述输入单元，与上一级所述栅极驱动单元的输出端连接，用于将上一级所述栅极驱动单元的输出信号输出给当前行所述栅极驱动单元的输入端，以拉高上拉节点的电压，其中的上拉节点为所述输入单元、所述上拉驱动单元和所述上拉单元的连接点；

所述输出单元，与上拉节点和第二时钟信号连接，用于输出本级所述栅极驱动单元的栅极移位脉冲；

所述上拉驱动单元，与上拉节点连接，用于拉高上拉节点的电压，使得上拉节点产生高电平；

所述上拉单元，与上拉节点连接，用于在上拉节点为高电平时产生栅极移位脉冲；

所述下拉驱动单元，与下拉节点连接，用于拉高下拉节点的电压，使得下拉节点为高电平，其中的下拉节点为所述下拉驱动单元和所述下拉单元的连接点；

所述下拉单元，与下拉节点连接，用于在下拉节点为高电平时对输出端的噪声放电；

所述复位单元，与所述下拉单元连接，用于在下一级所述栅极驱动单元的栅极移位信号的控制下对输出节点和上拉节点复位，对输出后一个时刻的噪声放电。

8.根据权利要求7所述的阵列基板，其特征在于，

所述输入单元，包括第一晶体管，第一晶体管的栅极和源极与上一级所述栅极驱动单元的输出端连接，漏极与所述上拉节点连接；

所述输出单元，包括第三晶体管和耦合电容，第三晶体管的栅极与上拉节点连接，源极与第二时钟信号连接，漏极与当前行的栅线连接，输出第一输出信号；耦合电容的一端与上拉节点连接，另一端与第三晶体管的漏极连接，耦合电容能耦合电压增高上拉节点的电压；

所述上拉驱动单元，包括第十五晶体管，第十五晶体管的栅极与上一级所述栅极驱动单元的输出端连接，源极与栅极连接，漏极与上拉节点连接；

所述上拉单元，包括第六晶体管和第十一晶体管，第六晶体管的栅极与上拉节点连接，源极与下拉节点连接，漏极与第二低电平信号线连接；第十一晶体管的栅极与上拉节点连接，源极与第二时钟信号连接，漏极与当前行的栅线连接，输出第二输出信号；

所述下拉驱动单元，包括第五晶体管和第十晶体管，第五晶体管的栅极和源极与第一时钟信号连接，漏极与下拉节点连接；第十晶体管的栅极和源极与帧起始信号连接，漏极与下拉节点连接；

所述下拉单元，包括第七晶体管、第八晶体管、第九晶体管、第十二晶体管、第十三晶体管和第十四晶体管，第七晶体管的栅极与上一级所述栅极驱动单元的输出端连接，源极与第二低电平信号线连接，漏极与下拉节点连接；第八晶体管的栅极与下拉节点连接，源极与第二低电平信号线连接，漏极与上拉节点连接；第九晶体管的栅极与第二时钟信号连接，源极与下拉节点连接，漏极与第二低电平信号线连接；第十二晶体管的栅极与下拉节点连接，源极与第二晶体管的漏极连接，漏极与当前级所述栅极驱动单元的输出端连接；第十三晶体管的栅极与下拉节点连接，源极与第一低电平信号线连接，漏极与当前行栅线连接；第十四晶体管的栅极与第一时钟信号连接，源极与第一低电平信号线连接，漏极与当前行栅线连接；

所述复位单元，包括第二晶体管和第四晶体管，第二晶体管的栅极与下一级所述栅极驱动单元的输出端连接，源极与第一晶体管的漏极连接，漏极与第二低电平信号线连接；第四晶体管的栅极与下一级所述栅极驱动单元的输出端连接，源极与当前行栅线连接，漏极与第一低电平信号线连接。

9.根据权利要求8所述的阵列基板，其特征在于，所述输入单元、所述输出单元、所述上拉驱动单元、所述上拉单元、所述下拉驱动单元、所述下拉单元和所述复位单元中的各晶体管分别设置在不同的所述像素区内。

10.根据权利要求1-7任一项所述的阵列基板，其特征在于，所述栅极驱动单元中的所述控制元件为多个互相连接的驱动薄膜晶体管和电容，各所述栅极驱动单元中的所述控制元件具有相同的排布结构以及相同的连线结构。

11.根据权利要求1-7任一项所述的阵列基板，其特征在于，每一所述栅极驱动单元的输出端与一条所述栅线连接；每一所述像素区均设置有像素薄膜晶体管，同行排布的所有所述像素薄膜晶体管的栅极与同一所述栅线分别连接。

12.一种显示面板，其特征在于，所述显示面板包括权利要求1-11中任一项所述的阵列基板。

13.一种显示装置，其特征在于，包括权利要求12所述的显示面板。