CN106875890B - 阵列基板、显示面板、显示设备及驱动方法 - Google Patents

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Abstract

一种阵列基板、显示面板、显示设备及驱动方法，该阵列基板包括：在第一区域中阵列排布的多个第一像素单元；第一栅极驱动电路；第二栅极驱动电路；与所述第一栅极驱动电路连接的第一栅线；以及与所述第二栅极驱动电路连接的第二栅线，其中，所述第一像素单元中的第一部分与所述第一栅线连接，且所述第一部分的每个所述第一像素单元与所述多条第一栅线之一连接；所述第一像素单元中的第二部分与所述第二栅线连接，且所述第二部分的每个所述第一像素单元与所述多条第二栅线之一连接。该阵列基板、显示面板、显示设备及驱动方法可以改变显示分辨率并可以在阵列基板的不同区域进行不同分辨率的选择性驱动。

Description

阵列基板、显示面板、显示设备及驱动方法
技术领域
本公开的实施例涉及一种阵列基板、显示面板显示设备及驱动方法。
背景技术
在显示领域，有机发光二极管(OLED)显示面板具有自发光、对比度高、能耗低、视角广、响应速度快、可用于挠曲性面板、使用温度范围广、制造简单等特点，具有广阔的发展前景。由于上述特点，有机发光二极管(OLED)显示面板可以适用于手机、显示器、笔记本电脑、数码相机、仪器仪表等具有显示功能的装置。
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。
发明内容
本公开的实施例提供一种阵列基板，包括：在第一区域中阵列排布的多个第一像素单元；第一栅极驱动电路；第二栅极驱动电路；与所述第一栅极驱动电路连接的多条第一栅线；以及与所述第二栅极驱动电路连接的多条第二栅线，其中，所述多个第一像素单元中的第一部分与所述多条第一栅线连接，且所述第一部分的每个所述第一像素单元与所述多条第一栅线之一连接；所述多个第一像素单元中的第二部分与所述多条第二栅线连接，且所述第二部分的每个所述第一像素单元与所述多条第二栅线之一连接；所述多条第一栅线和所述多条第二栅线彼此独立；在第二区域中阵列排布的多个第二像素单元；在第三区域中阵列排布的多个第三像素单元；与所述第一栅极驱动电路连接的多条第三栅线；以及与所述第二栅极驱动电路连接的多条第四栅线，其中，所述多个第二像素单元中的第一部分与所述多条第一栅线连接，且所述第一部分的每个所述第二像素单元与所述多条第一栅线之一连接；所述多个第二像素单元中的第二部分与所述多条第三栅线连接，且所述第二部分的每个所述第二像素单元与所述多条第三栅线之一连接；所述多个第三像素单元中的第一部分与所述多条第二栅线连接，且所述第一部分的每个所述第三像素单元与所述多条第二栅线之一连接；所述多个第三像素单元中的第二部分与所述多条第四栅线连接，且所述第二部分的每个所述第三像素单元与所述多条第四栅线之一连接；所述多条第一栅线、所述多条第二栅线、所述多条第三栅线和所述多条第四栅线彼此独立。
例如，在本公开实施例提供的阵列基板中，第2n-1行的所述第一像素单元和第2n-1行的所述第二像素单元与第n条所述第一栅线连接；第2n行的所述第一像素单元和第2n行的所述第三像素单元与第n条所述第二栅线连接；第2n行的所述第二像素单元与第n条所述第三栅线连接；第2n-1行的所述第三像素单元与第n条所述第四栅线连接；n为大于0的整数。
例如，在本公开实施例提供的阵列基板中，所述第一区域设置在所述第二区域和所述第三区域之间。
例如，在本公开实施例提供的阵列基板中，所述第一栅极驱动电路和所述第二栅极驱动电路设置在所述阵列基板相对的两侧。
例如，在本公开实施例提供的阵列基板中，所述第一栅极驱动电路包括第一移位寄存器组，所述第一移位寄存器组包括级联的多个第一移位寄存器，除第一级和最后一级之外，本级第一移位寄存器的输入端与上一级第一移位寄存器的输出端连接；所述第二栅极驱动电路包括第二移位寄存器组，所述第二移位寄存器组包括级联的多个第二移位寄存器，除第一级和最后一级之外，本级第二移位寄存器的输入端与上一级第二移位寄存器的输出端连接；所述第一栅极驱动电路还包括第三移位寄存器组，所述第三移位寄存器组包括级联的多个第三移位寄存器，除第一级和最后一级之外，本级第三移位寄存器的输入端与上一级第三移位寄存器的输出端连接；所述第二栅极驱动电路还包括第四移位寄存器组，所述第四移位寄存器组包括级联的多个第一移位寄存器，除第一级和最后一级之外，本级第四移位寄存器的输入端与上一级第四移位寄存器的输出端连接。
例如，在本公开实施例提供的阵列基板中，各所述第一移位寄存器的输出端与所述第一栅线之一对应连接，各所述第一移位寄存器被配置为响应于第一时钟信号向所述第一栅线之一输出第一栅极驱动信号；各所述第二移位寄存器的输出端与所述第二栅线之一对应连接，各所述第二移位寄存器被配置为响应于第二时钟信号向所述第二栅线之一输出第二栅极驱动信号；各所述第三移位寄存器的输出端与第三栅线之一对应连接，各所述第三移位寄存器被配置为响应于第三时钟信号向所述第三栅线之一输出第三栅极驱动信号；各所述第四移位寄存器的输出端与第四栅线之一对应连接，各所述第四移位寄存器被配置为响应于第四时钟信号向所述第四栅线之一输出第四栅极驱动信号。
例如，本公开实施例提供的阵列基板，还包括第一时钟发生器和第二时钟发生器，其中，所述第一时钟发生器被配置为向所述第一移位寄存器提供所述第一时钟信号；所述第二时钟发生器被配置为向所述第二移位寄存器提供所述第二时钟信号；所述第一时钟发生器还被配置为向所述第三移位寄存器提供所述第三时钟信号；以及所述第二时钟发生器还被配置为向所述第四移位寄存器提供所述第四时钟信号。
例如，本公开实施例提供的阵列基板，还包括：时钟控制器，分别与所述第一时钟发生器和所述第二时钟发生器连接，被配置为控制所述第一时钟发生器提供的第一时钟信号和第三时钟信号的时序、以及控制所述第二时钟发生器提供的第二时钟信号和第四时钟信号的时序。
例如，本公开实施例提供的阵列基板，包括三个显示带，每个所述显示带包括所述第一区域、所述第二区域和所述第三区域，且位于同一个显示带中的所述第一区域中所述第一像素单元的行数、所述第二区域中所述第二像素单元的行数以及所述第三区域中所述第三像素单元的行数相等。
例如，在本公开实施例提供的阵列基板中，所述第一移位寄存器、所述第二移位寄存器、所述第三移位寄存器以及所述第四移位寄存器中的每个包括：输入电路，与所述输入端和上拉节点分别连接；复位电路，与所述上拉节点、复位端及第一电源端分别连接；输出电路，与所述上拉节点、时钟信号端及所述输出端分别连接；输出端下拉电路，与所述输出端、所述下拉节点及所述第一电源端分别连接；下拉节点控制电路，与所述下拉节点、第二电源端及所述第一电源端分别连接；以及存储电容，与所述上拉节点及所述输出端分别连接。
例如，在本公开实施例提供的阵列基板中，所述输入电路包括第一晶体管，所述第一晶体管的第一极与所述输入端连接，所述第一晶体管的栅极与所述输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述复位电路包括第二晶体管，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第二极与所述第一电源端连接；所述输出电路包括第三晶体管，所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；所述输出端下拉电路包括第四晶体管，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接；所述下拉节点控制电路包括第五晶体管和第六晶体管，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的栅极与所述第二电源端连接，所述第五晶体管的第二极与所述下拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第二极与所述第一电源端连接；所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述输出端连接。
本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的阵列基板。
本公开的实施例还提供一种显示设备，包括本公开任一实施例提供的显示面板。
本公开的实施例还提供一种驱动本公开任一实施例提供的阵列基板的方法，包括：通过所述第一栅极驱动电路向所述第一像素单元中的第一部分提供第一栅极驱动信号；以及通过所述第二栅极驱动电路向所述第一像素单元中的第二部分提供第二栅极驱动信号，其中，当所述第一区域处于高分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序不同；当所述第一区域处于低分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序相同。
本公开实施例提供的阵列基板、显示面板、显示设备及驱动方法可以改变显示分辨率并可以在阵列基板的不同区域进行不同分辨率的选择性驱动。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1是本公开实施例提供的阵列基板的示意图之一；
图2是本公开实施例提供的阵列基板的示意图之二；
图3是本公开实施例提供的阵列基板的示意图之三；
图4是本公开实施例提供的阵列基板的示意图之四；
图5是本公开实施例提供的阵列基板中移位寄存器的示意图之一；
图6是本公开实施例提供的阵列基板中移位寄存器的示意图之二；
图7是本公开实施例提供的如图6所示的移位寄存器的驱动时序图；
图8A是本公开实施例提供的阵列基板分区域进行不同分辨率显示的示意图之一；
图8B是本公开实施例提供的阵列基板进行如图8A所示的分区域不同分辨率显示时的驱动时序图；
图9A是本公开实施例提供的阵列基板分区域进行不同分辨率显示的示意图之二；
图9B是本公开实施例提供的阵列基板进行如图9A所示的分区域不同分辨率显示时的驱动时序图；
图10是本公开实施例提供的显示设备的示意图；以及
图11是本公开实施例提供的阵列基板的驱动方法的流程图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。
除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。
应用传统的栅极驱动电路的显示面板的分辨率是固定的，不能根据实际需要调整分辨率，也无法在显示面板的不同区域实现选择性驱动。本公开实施例提供的显示面板、显示设备及驱动方法可以改变显示分辨率并可以在显示面板的不同区域进行不同分辨率的选择性驱动。
例如，本公开的实施例提供一种阵列基板10，如图1所示，阵列基板10包括：在第一区域A1中阵列排布的多个第一像素单元P1；第一栅极驱动电路110；第二栅极驱动电路120；与第一栅极驱动电路110连接的多条第一栅线G1；以及与第二栅极驱动电路120连接的多条第二栅线G2。多个第一像素单元P1中的第一部分与多条第一栅线G1连接，且第一部分的每个第一像素单元P1与多条第一栅线G1之一连接；多个第一像素单元P1中的第二部分与多条第二栅线G2连接，且第二部分的每个第一像素单元P1与多条第二栅线G2之一连接。
例如，继续参见图1，在本公开实施例提供的阵列基板10中，第2n-1行的第一像素单元P1与第一栅线G1之一连接；第2n行的第一像素单元P1与第二栅线G2之一连接，n为大于0的整数。
又例如，第2n-1行的第一像素单元P1与第n条第一栅线G1连接；第2n行的第一像素单元P1与第n条第二栅线G2连接。
需要说明的是，本公开的实施例包括但不局限于第2n-1行的第一像素单元P1与第一栅线G1之一连接、第2n行的第一像素单元P1与第二栅线G2之一连接的情形，也可以是第2n-1行的第一像素单元P1与第二栅线G2之一连接、第2n行的第一像素单元P1与第一栅线G1之一连接。
例如，同一列的第一像素单元共用同一条数据线(图中未示出)，也就是说，同一列的第一像素单元与同一条数据线连接。在低分辨率模式中，第一栅极驱动电路110通过第一栅线G1提供的第一栅极驱动信号的时序和第二栅极驱动电路120通过第二栅线G2提供的第二栅极驱动信号的时序相同，同一列第2n-1行和第2n行的第一像素单元P1将同时分别响应于第一栅极驱动信号和第二栅极驱动信号开启，即接收相同的数据信号。此时，第2n-1行和第2n行的第一像素单元P1显示相同的图像，从而降低了阵列基板显示的分辨率。在高分辨率模式中，第一栅极驱动电路110通过第一栅线G1提供的第一栅极驱动信号的时序和第二栅极驱动电路120通过第二栅线G2提供的第二栅极驱动信号的时序不同，同一列的第一像素单元P1可以分别响应于第一栅极驱动信号和第二栅极驱动信号顺序开启，即进行逐行扫描。此时，第2n-1行和第2n行的第一像素单元P1显示不同的图像，从而保持了阵列基板显示的分辨率。
例如，栅极驱动信号的时序相同指的是相对应的栅线提供的栅极驱动信号均相同，例如，与第2n-1行第一像素单元P1连接的第一栅线提供的第一栅极驱动信号和与第2n行第一像素单元P1连接的第二栅线提供的第二栅极驱动信号均相同。
例如，低分辨率模式是FHD(2K像素)模式，高分辨率模式是UD(4K像素)模式。
例如，如图2所示，本公开实施例提供的阵列基板10还包括在第二区域A2中阵列排布的多个第二像素单元P2；在第三区域A3中阵列排布的多个第三像素单元P3；与第一栅极驱动电路110连接的多条第三栅线G3；以及与第二栅极驱动电路120连接的多条第四栅线G4。多个第二像素单元P2中的第一部分与多条第一栅线G1连接，且第一部分的每个第二像素单元P2与多条第一栅线G1之一连接；多个第二像素单元P2中的第二部分与多条第三栅线G3连接，且第二部分的每个第二像素单元P2与多条第三栅线G3之一连接；多个第三像素单元P3中的第一部分与多条第二栅线G2连接，且第一部分的每个第三像素单元P3与多条第二栅线G2之一连接；多个第三像素单元P3中的第二部分与多条第四栅线G4连接，且第二部分的每个第三像素单元P3与多条第四栅线G4之一连接。
例如，继续参见图2，在本公开实施例提供的阵列基板10中，第2n-1行的第一像素单元P1和第2n-1行的第二像素单元P2与第一栅线G1之一连接；第2n行的第一像素单元P1和第2n行的第三像素单元P3与第二栅线G2之一连接；第2n行的第二像素单元P2与第三栅线G3之一连接；第2n-1行的第三像素单元P3与第四栅线G4之一连接；n为大于0的整数。
又例如，第2n-1行的第一像素单元P1和第2n-1行的第二像素单元P2与第n条第一栅线G1连接；第2n行的第一像素单元P1和第2n行的第三像素单元P3与第n条第二栅线G2连接；第2n行的第二像素单元P2与第n条第三栅线G3连接；第2n-1行的第三像素单元P3与第n条第四栅线G4连接；n为大于0的整数。例如，当n＝1时，第1行的第一像素单元P1和第1行的第二像素单元P2与第1条第一栅线G1连接；第2行的第一像素单元P1和第2行的第三像素单元P3与第1条第二栅线G2连接；第2行的第二像素单元P2与第1条第三栅线G3连接；第1行的第三像素单元P3与第1条第四栅线G4连接；又例如，当n＝2时，第3行的第一像素单元P1和第3行的第二像素单元P2与第2条第一栅线G1连接；第4行的第一像素单元P1和第4行的第三像素单元P3与第2条第二栅线G2连接；第4行的第二像素单元P2与第2条第三栅线G3连接；第3行的第三像素单元P3与第2条第四栅线G4连接。例如，当n为大于0的其它整数时，依次类推，在此不再赘述。
例如，当第一区域A1为低分辨率模式时，第一栅极驱动电路110通过第一栅线G1输出的第一栅极驱动信号的时序与第二栅极驱动电路120通过第二栅线G2输出的第二栅极驱动信号的时序相同；当第一区域A1为高分辨率模式时，第一栅极驱动电路110通过第一栅线G1输出的第一栅极驱动信号的时序与第二栅极驱动电路120通过第二栅线G2输出的第二栅极驱动信号的时序不同。
例如，当第二区域A2为低分辨率模式时，第一栅极驱动电路110通过第一栅线G1输出的第一栅极驱动信号的时序与第一栅极驱动电路110通过第三栅线G3输出的第三栅极驱动信号的时序相同；当第二区域A2为高分辨率模式时，第一栅极驱动电路110通过第一栅线G1输出的第一栅极驱动信号的时序与第一栅极驱动电路110通过第三栅线G3输出的第三栅极驱动信号的时序不同。
例如，当第三区域A3为低分辨率模式时，第二栅极驱动电路120通过第二栅线G2输出的第二栅极驱动信号的时序与第二栅极驱动电路120通过第四栅线G4输出的第四栅极驱动信号的时序相同；当第三区域A3为高分辨率模式时，第二栅极驱动电路120通过第二栅线G2输出的第二栅极驱动信号的时序与第二栅极驱动电路120通过第四栅线G4输出的第四栅极驱动信号的时序不同。
例如，通过调整第一栅极驱动信号的时序、第二栅极驱动信号的时序、第三栅极驱动信号的时序和第四栅极驱动信号的时序之间的关系，可以改变显示分辨率并可以在阵列基板的不同区域(例如，第一区域A1、第二区域A2和第三区域A3)进行不同分辨率的选择性驱动，从而可以实现在不同的区域显示不同的分辨率，可以在兼顾用户观看体验的同时节约电能。
例如，当用户观看第一区域A1时，第一区域A1为高分辨率模式，第二区域A1和第三区域A3为低分辨率模式。
例如，继续参见图2，在本公开实施例提供的阵列基板10中，第一区域A1设置在第二区域A2和第三区域A3之间。
例如，本公开的实施例包括但不局限于阵列基板10包括第一区域A1、第二区域A2和第三区域A3的情形，阵列基板10也可以包括更多数量的区域。
例如，在本公开实施例提供的阵列基板10中，第一栅极驱动电路110和第二栅极驱动电路120设置在阵列基板10相对的两侧。例如，第一栅极驱动电路110和第二栅极驱动电路120设置在阵列基板10相对的两侧可以便于电路设计和生产，减少成本。
例如，如图3所示，在本公开实施例提供的阵列基板10中，第一栅极驱动电路110包括第一移位寄存器组，第一移位寄存器组包括级联的多个第一移位寄存器S1。除第一级和最后一级之外，本级第一移位寄存器S1的输入端IN与上一级第一移位寄存器S1的输出端OUT连接。第二栅极驱动电路120包括第二移位寄存器组，第二移位寄存器组包括级联的多个第二移位寄存器S2，除第一级和最后一级之外，本级第二移位寄存器S2的输入端IN与上一级第二移位寄存器S2的输出端OUT连接。第一栅极驱动电路110还包括第三移位寄存器组，第三移位寄存器组包括级联的多个第三移位寄存器S3。除第一级和最后一级之外，本级第三移位寄存器S3的输入端IN与上一级第三移位寄存器S3的输出端OUT连接。第二栅极驱动电路120还包括第四移位寄存器组，第四移位寄存器组包括级联的多个第一移位寄存器S1。除第一级和最后一级之外，本级第四移位寄存器S4的输入端IN与上一级第四移位寄存器S4的输出端OUT连接。
例如，如图3所示，除第一级和最后一级之外，本级第一移位寄存器S1的复位端RE与下一级第一移位寄存器S1的输出端OUT连接。除第一级和最后一级之外，本级第二移位寄存器S2的复位端RE与下一级第二移位寄存器S2的输出端OUT连接。除第一级和最后一级之外，本级第三移位寄存器S3的复位端RE与下一级第三移位寄存器S3的输出端OUT连接。除第一级和最后一级之外，本级第四移位寄存器S4的复位端RE与下一级第四移位寄存器S4的输出端OUT连接。
例如，如图3所示，第一级第一移位寄存器S1的输入端IN被配置为接收第一触发信号STV1。最后一级第一移位寄存器S1的复位端RE被配置为接收第一复位信号RST1。第一级第二移位寄存器S2的输入端IN被配置为接收第二触发信号STV2。最后一级第二移位寄存器S2的复位端RE被配置为接收第二复位信号RST2。第一级第三移位寄存器S3的输入端IN被配置为接收第三触发信号STV3。最后一级第三移位寄存器S3的复位端RE被配置为接收第三复位信号RST3。第一级第四移位寄存器S4的输入端IN被配置为接收第四触发信号STV4。最后一级第四移位寄存器S4的复位端RE被配置为接收第四复位信号RST4。
例如，如图3所示，在本公开实施例提供的阵列基板10中，各第一移位寄存器S1的输出端OUT与第一栅线G1之一对应连接，各第一移位寄存器S1被配置为响应于第一时钟信号CK1向第一栅线G1之一输出第一栅极驱动信号。各第二移位寄存器S2的输出端OUT与第二栅线G2之一对应连接，各第二移位寄存器S2被配置为响应于第二时钟信号CK2向第二栅线G2之一输出第二栅极驱动信号。各第三移位寄存器S3的输出端OUT与第三栅线G3之一对应连接，各第三移位寄存器S3被配置为响应于第三时钟信号CK3向第三栅线G3之一输出第三栅极驱动信号。各第四移位寄存器S4的输出端OUT与第四栅线G4之一对应连接，各第四移位寄存器S4被配置为响应于第四时钟信号CK4向第四栅线G4之一输出第四栅极驱动信号。
例如，如图3所示，第一时钟信号CK1包括通过不同时钟信号线输出的在时序上顺次排布的信号C11、C12、C13和C14。第二时钟信号CK2包括通过不同时钟信号线输出的在时序上顺次排布的信号C21、C22、C23和C24。第三时钟信号CK3包括通过不同时钟信号线输出的在时序上顺次排布的信号C31、C32、C33和C34。第四时钟信号CK4包括通过不同时钟信号线输出的在时序上顺次排布的信号C41、C42、C43和C44。
例如，时钟信号的时序相同指的是时钟信号中包括的顺次排布的信号均对应相同。例如，第一时钟信号CK1的时序与第二时钟信号CK2的时序相同指的是信号C11的时序与信号C21的时序相同、信号C12的时序与信号C22的时序相同、信号C13的时序与信号C23的时序相同、信号C14的时序与信号C24的时序相同。
例如，两个信号时序相同是指在该两个信号在同一时间的电压相同。
例如，如图3所示，本公开实施例提供的阵列基板10还包括第一时钟发生器130和第二时钟发生器140。第一时钟发生器130被配置为向第一移位寄存器S1(例如，第一移位寄存器S1的时钟信号端CLK)提供第一时钟信号CK1；第二时钟发生器140被配置为向第二移位寄存器S2(例如，第二移位寄存器S2的时钟信号端CLK)提供第二时钟信号CK2；第一时钟发生器130还被配置为向第三移位寄存器S3(例如，第三移位寄存器S3的时钟信号端CLK)提供第三时钟信号CK3；以及第二时钟发生器140还被配置为向第四移位寄存器S4(例如，第四移位寄存器S4的时钟信号端CLK)提供第四时钟信号CK4。
例如，第一时钟发生器130和第二时钟发生器140还可以被配置为分别或共同提供第一触发信号STV1、第一复位信号RST1、第二触发信号STV2、第二复位信号RST2、第三触发信号STV3、第三复位信号RST3、第四触发信号STV4和第四复位信号RST4等。
例如，如图3所示，第一时钟发生器130被配置为通过四条时钟信号线向各级第一移位寄存器S1提供第一时钟信号CK1。第4m-3级的第一移位寄存器S1被配置为接收第一时钟信号CK1中的信号C11；第4m-2级的第一移位寄存器S1被配置为接收第一时钟信号CK1中的信号C12；第4m-1级的第一移位寄存器S1被配置为接收第一时钟信号CK1中的信号C13；第4m级的第一移位寄存器S1被配置为接收第一时钟信号CK1中的信号C14，m为大于0的整数。
例如，如图3所示，第二时钟发生器140被配置为通过四条时钟信号线向各级第二移位寄存器S2提供第二时钟信号CK2。第4m-3级的第二移位寄存器S2被配置为接收第二时钟信号CK2中的信号C21；第4m-2级的第二移位寄存器S2被配置为接收第二时钟信号CK2中的信号C22；第4m-1级的第二移位寄存器S2被配置为接收第二时钟信号CK2中的信号C23；第4m级的第二移位寄存器S2被配置为接收第二时钟信号CK2中的信号C24，m为大于0的整数。
例如，如图3所示，第一时钟发生器130还被配置为通过四条时钟信号线向各级第三移位寄存器S3提供第三时钟信号CK3。第4m-3级的第三移位寄存器S3被配置为接收第三时钟信号CK3中的信号C31；第4m-2级的第三移位寄存器S3被配置为接收第三时钟信号CK3中的信号C32；第4m-1级的第三移位寄存器S3被配置为接收第三时钟信号CK3中的信号C33；第4m级的第三移位寄存器S3被配置为接收第三时钟信号CK3中的信号C34，m为大于0的整数。
例如，如图3所示，第二时钟发生器140还被配置为通过四条时钟信号线向各级第四移位寄存器S4提供第四时钟信号CK4。第4m-3级的第四移位寄存器S4被配置为接收第四时钟信号CK4中的信号C41；第4m-2级的第四移位寄存器S4被配置为接收第四时钟信号CK4中的信号C42；第4m-1级的第四移位寄存器S4被配置为接收第四时钟信号CK4中的信号C43；第4m级的第四移位寄存器S4被配置为接收第四时钟信号CK4中的信号C44，m为大于0的整数。
需要说明的是，本公开的实施例包括但不局限于图3所示的情形，第一时钟发生器130也可以被配置为通过两条时钟信号线向第一移位寄存器S1提供第一时钟信号CK1；第二时钟发生器140也可以被配置为通过两条时钟信号线向第二移位寄存器S2提供第二时钟信号CK2；第一时钟发生器130也可以被配置为通过两条时钟信号线向第三移位寄存器S3提供第三时钟信号CK3；第二时钟发生器140也可以被配置为通过两条时钟信号线向第四移位寄存器S4提供第四时钟信号CK4，在此不再赘述。
例如，如图3所示，本公开实施例提供的阵列基板10还包括时钟控制器150。时钟控制器150分别与第一时钟发生器130和第二时钟发生器140连接。时钟控制器150被配置为控制第一时钟发生器130提供的第一时钟信号CK1和第三时钟信号CK3的时序、以及控制第二时钟发生器140提供的第二时钟信号CK2和第四时钟信号CK4的时序。
例如，时钟控制器150还可以被配置为控制第一时钟发生器130和第二时钟发生器140分别或共同提供的第一触发信号STV1、第一复位信号RST1、第二触发信号STV2、第二复位信号RST2、第三触发信号STV3、第三复位信号RST3、第四触发信号STV4和第四复位信号RST4的时序。
例如，第一时钟发生器130、第二时钟发生器140和时钟控制器150可以分别由专用集成电路芯片实现，也可以由电路或者采用软件、硬件(电路)、固件或其任意组合方式实现。例如，第一时钟发生器130和第二时钟发生器140可以由同一块集成芯片实现。又例如，时钟控制器150可以集成在第一时钟发生器130或第二时钟发生器140中实现。
又例如，第一时钟发生器130、第二时钟发生器140或时钟控制器150可以包括处理器、存储器。在本公开的实施例中，处理器可以处理数据信号，可以包括各种计算结构，例如复杂指令集计算机(CISC)结构、结构精简指令集计算机(RISC)结构或者一种实行多种指令集组合的结构。在一些实施例中，处理器也可以是微处理器，例如X86处理器或ARM处理器，或者可以是数字处理器(DSP)等。处理器可以控制其它组件以执行期望的功能。在本公开的实施例中，存储器可以保存处理器执行的指令和/或数据。例如，存储器可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。所述易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。所述非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在所述计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器可以运行所述程序指令，以实现本公开实施例中(由处理器实现)期望的功能。在所述计算机可读存储介质中还可以存储各种应用程序和各种数据，例如所述应用程序使用和/或产生的各种数据等。
例如，如图4所示，本公开实施例提供的阵列基板10包括三个显示带B1、B2和B3(例如上下排列的三个显示带)，每个显示带包括第一区域A1、第二区域A2和第三区域A3，且位于同一个显示带中的第一区域A1中第一像素单元P1的行数、第二区域A2中第二像素单元P2的行数以及第三区域A3中第三像素单元P3的行数相等。
需要说明的是，本公开的实施例包括但不局限于阵列基板包括三个显示带的情形，阵列基板也可以包括其它数量(例如，4个，5个或更多)的显示带。
例如，如图4所示，分别与三个显示带B1、B2和B3对应连接的三个第一栅极驱动电路110可以连接在一起从而协同工作；分别与三个显示带B1、B2和B3对应连接的三个第二栅极驱动电路120可以连接在一起从而协同工作。例如，与显示带B1对应连接的第一栅极驱动电路中最后一级的第一移位寄存器的输出端可以和与显示带B2对应连接的第一栅极驱动电路中第一级的第一移位寄存器的输入端连接，从而使与显示带B1对应连接的第一栅极驱动电路中最后一级的第一移位寄存器的输出端输出的信号作为与显示带B2对应连接的第一栅极驱动电路中第一级的第一移位寄存器的第一触发信号STV1。又例如，与显示带B1对应连接的第一栅极驱动电路中最后一级的第一移位寄存器的复位端可以和与显示带B2对应连接的第一栅极驱动电路中第一级的第一移位寄存器的输出端连接，从而使与显示带B2对应连接的第一栅极驱动电路中第一级的第一移位寄存器输出端的输出信号作为与显示带B1对应连接的第一栅极驱动电路中最后一级的第一移位寄存器的第一复位信号RST1。类似的，与不同显示带对应连接的第一栅极驱动电路或第二栅极驱动电路中的其它移位寄存器也可以具有类似的连接关系，在此不再赘述。
例如，如图5所示，在本公开实施例提供的阵列基板10中，第一移位寄存器S1、第二移位寄存器S2、第三移位寄存器S3以及第四移位寄存器S4可以由图5所示的移位寄存器100实现。例如，第一移位寄存器S1、第二移位寄存器S2、第三移位寄存器S3以及第四移位寄存器S4中的每个包括：输入电路111、复位电路112、输出电路113、输出端下拉电路114、下拉节点控制电路115和存储电容Cst。输入电路111与输入端IN和上拉节点PU分别连接；复位电路112与上拉节点PU、复位端RE及第一电源端VGL分别连接；输出电路113与上拉节点PU、时钟信号端CLK及输出端OUT分别连接；输出端下拉电路114与输出端OUT、下拉节点PD及第一电源端VGL分别连接；下拉节点控制电路115与下拉节点PD、第二电源端VDD及第一电源端VGL分别连接；存储电容Cst与上拉节点PU及输出端OUT分别连接。
例如，第一电源端VGL提供的第一电源电压为低电平电压(例如，-1V，0V)；第二电源端VDD提供的第二电源电压为高电平电压(例如，5V，8V)。
例如，参见图5和图6，在本公开实施例提供的阵列基板10中，输入电路111包括第一晶体管T1，第一晶体管T1的第一极与输入端IN连接，第一晶体管T1的栅极与输入端IN连接，第一晶体管T1的第二极与上拉节点PU连接。复位电路112包括第二晶体管T2，第二晶体管T2的第一极与上拉节点PU连接，第二晶体管T2的栅极与复位端RE连接，第二晶体管T2的第二极与第一电源端VGL连接。输出电路113包括第三晶体管T3，第三晶体管T3的第一极与时钟信号端CLK连接，第三晶体管T3的栅极与上拉节点PU连接，第三晶体管T3的第二极与输出端OUT连接。输出端下拉电路114包括第四晶体管T4，第四晶体管T4的第一极与输出端OUT连接，第四晶体管T4的栅极与下拉节点PD连接，第四晶体管T4的第二极与第一电源端VGL连接。下拉节点控制电路115包括第五晶体管T5和第六晶体管T6，第五晶体管T5的第一极与第二电源端VDD连接，第五晶体管T5的栅极与第二电源端VDD连接，第五晶体管T5的第二极与下拉节点PD连接；第六晶体管T6的第一极与下拉节点PD连接，第六晶体管T6的栅极与上拉节点PU连接，第六晶体管T6的第二极与第一电源端VGL连接。存储电容Cst的第一端与上拉节点PU连接，存储电容Cst的第二端与输出端OUT连接。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。
需要说明的是，本公开的实施例提供的移位寄存器包括但不局限于图6所示的情形，根据实际需要，移位寄存器还可以包括其它电路，例如具有降噪功能的电路等。
例如，接下来介绍图6所示的移位寄存器的工作原理，参见图6和图7。
在第一时段t1，输入端IN接收到高电平的输入信号，第一晶体管T1将该高电平信号输入上拉节点PU，第三晶体管T3开启，第六晶体管T6开启，第六晶体管T6将第一电源端VGL的低电平电压输入到下拉节点PD，第二晶体管T2和第四晶体管T4关闭。
在第二时段t2，时钟信号端CLK接收到高电平的时钟信号，第三晶体管T3将该高电平信号传输到输出端OUT；由于存储电容Cst的自举作用，上拉节点PU的电压进一步升高，使得第三晶体管T3更充分地开启，高电平的时钟信号通过第三晶体管T3输出到输出端OUT。
在第三时段t3，复位端RE接收到高电平的信号，第二晶体管T2开启，第二晶体管T2将低电平的第一电源端VGL提供的第一电源电压传输到上拉节点PU，第六晶体管T6关闭，第五晶体管T5将高电平的第二电源端VDD提供的第二电源电压传输到下拉节点PD，第四晶体管T4开启，第四晶体管T4将低电平的第一电源端VGL提供的第一电源电压传输到输出端OUT。
例如，通过上述工作过程可以看出，在第二时段t2，输出端OUT可以与时钟信号端CLK接收到的高电平时钟信号同步或基本同步输出高电平信号。
例如，在阵列基板10中，可以通过调整时钟信号(例如，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4)来调整第一栅极驱动电路110和第二栅极驱动电路120输出的各个栅极驱动信号，进而实现改变显示分辨率并可以在阵列基板的不同区域进行不同分辨率的选择性驱动。例如，这种设置方式可以节省电能。
例如，图8A是本公开实施例提供的阵列基板分区域进行不同分辨率显示的示意图之一；图8B是本公开实施例提供的阵列基板进行如图8A所示的分区域不同分辨率显示时的驱动时序图。
例如，参见图8A和图8B，三个显示带分别包括三个区域，即阵列基板被分为九个可选择变更分辨率的区域。例如，在左上区域、中中区域和右下区域为高分辨率模式UD(4K像素)，其它区域为低分辨率模式FHD(2K像素)。在这种情况下，位于上方的第一显示带中，与其对应的第一时钟信号CK1的时序、第二时钟信号CK2的时序和第四时钟信号CK4的时序相同，而且它们与第三时钟信号CK3的时序不同。即信号C11的时序、信号C21的时序和信号C41的时序相同，而且它们与信号C31的时序不同；信号C12的时序、信号C22的时序和信号C42的时序相同，而且它们与信号C32的时序不同；信号C13的时序、信号C23的时序和信号C43的时序相同，而且它们与信号C33的时序不同；信号C14的时序、信号C24的时序和信号C44的时序相同，而且它们与信号C34的时序不同。这样即可实现左上区域为高分辨率模式UD、中上区域和右上区域为低分辨率模式FHD。例如，位于中间的第二显示带中，与其对应的第一时钟信号CK1的时序和第三时钟信号CK3的时序相同，第二时钟信号CK2的时序和第四时钟信号CK4的时序相同，而且第一时钟信号CK1的时序与第二时钟信号CK2的时序不同，这样即可实现中中区域为高分辨率模式UD、左中区域和右中区域为低分辨率模式FHD。例如，位于下方的第三显示带中，与其对应的第一时钟信号CK1的时序、第二时钟信号CK2的时序和第三时钟信号CK3的时序相同，而且它们与第四时钟信号CK4的时序不同，这样即可实现右下区域为高分辨率模式UD、左下区域和中下区域为低分辨率模式FHD。
例如，图9A是本公开实施例提供的阵列基板分区域进行不同分辨率显示的示意图之二；图9B是本公开实施例提供的阵列基板进行如图9A所示的分区域不同分辨率显示时的驱动时序图。
例如，参见图9A和图9B，三个显示带分别包括三个区域，即阵列基板被分为九个可选择变更分辨率的区域，从而可以实现九个区域帧频的变换。例如，在左中区域、中中区域和右中区域的帧频为60Hz，其它区域的帧频为30Hz。在这种情况下，位于上方的第一显示带中，与其对应的第一时钟信号CK1的时序、第二时钟信号CK2的时序、第三时钟信号CK3的时序和第四时钟信号CK4的时序均相同。例如，位于中间的第二显示带中，与其对应的第一时钟信号CK1的时序和第三时钟信号CK3的时序不同，第二时钟信号CK2的时序和第四时钟信号CK4的时序不同。例如，位于下方的第三显示带中，与其对应的第一时钟信号CK1的时序、第二时钟信号CK2的时序、第三时钟信号CK3的时序和第四时钟信号CK4的时序均相同。
需要说明的是，阵列基板10的显示方式包括但不局限于图8A、8B、9A和9B所示的情形，通过调整各个时钟信号的时序，可以实现更多情况的分辨率的选择性驱动，在此不再赘述。
本公开的实施例还提供一种显示面板2，如图10所示，显示面板2包括本公开任一实施例提供的阵列基板10。
例如，本公开实施例提供的显示面板2可以是GOA(gate on array)显示面板。
本公开的实施例还提供一种显示设备1，如图10所示，显示设备1包括本公开任一实施例提供的显示面板2。
例如，显示设备1可以为电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
例如，在本公开的至少一个实施例中，显示设备1还可以包括信号接收电路、视频信号解码电路等从而可以接收、处理视频信号，或者根据需要还可以包括调制解调电路或天线等从而可以通过网络、无线信号等与其他设备信号连接。
本公开的实施例还提供一种驱动本公开任一实施例提供的阵列基板10的方法，包括如下步骤：
步骤S10：通过第一栅极驱动电路110向第一像素单元P1中的第一部分提供第一栅极驱动信号；以及
步骤S20：通过第二栅极驱动电路120向第一像素单元P1中的第二部分提供第二栅极驱动信号。
例如，当所述第一区域处于高分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序不同；当所述第一区域处于低分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序相同。
例如，该驱动方法中，可以通过调整时钟信号(例如，第一时钟信号CK1、第二时钟信号CK2)来调整第一栅极驱动电路110和第二栅极驱动电路120输出的第一和第二栅极驱动信号，进而实现改变显示分辨率并可以在阵列基板的不同区域进行不同分辨率的选择性驱动。
例如，当阵列基板还包括第二区域和第三区域时，可以通过调整时钟信号(例如，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4)来调整第一栅极驱动电路110和第二栅极驱动电路120输出的各个栅极驱动信号，进而实现改变显示分辨率并可以在阵列基板的不同区域进行不同分辨率的选择性驱动。
虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (13)

1.一种阵列基板，包括：
在第一区域中阵列排布的多个第一像素单元；
第一栅极驱动电路；
第二栅极驱动电路；
与所述第一栅极驱动电路连接的多条第一栅线；以及
与所述第二栅极驱动电路连接的多条第二栅线，其中，
所述多个第一像素单元中的第一部分与所述多条第一栅线连接，且所述第一部分的每个所述第一像素单元与所述多条第一栅线之一连接；
所述多个第一像素单元中的第二部分与所述多条第二栅线连接，且所述第二部分的每个所述第一像素单元与所述多条第二栅线之一连接；
在第二区域中阵列排布的多个第二像素单元；
在第三区域中阵列排布的多个第三像素单元；
与所述第一栅极驱动电路连接的多条第三栅线；以及
与所述第二栅极驱动电路连接的多条第四栅线，其中，
所述多个第二像素单元中的第一部分与所述多条第一栅线连接，且所述第一部分的每个所述第二像素单元与所述多条第一栅线之一连接；
所述多个第二像素单元中的第二部分与所述多条第三栅线连接，且所述第二部分的每个所述第二像素单元与所述多条第三栅线之一连接；
所述多个第三像素单元中的第一部分与所述多条第二栅线连接，且所述第一部分的每个所述第三像素单元与所述多条第二栅线之一连接；
所述多个第三像素单元中的第二部分与所述多条第四栅线连接，且所述第二部分的每个所述第三像素单元与所述多条第四栅线之一连接；
其中，所述多条第一栅线、所述多条第二栅线、所述多条第三栅线和所述多条第四栅线彼此独立；
第2n-1行的所述第一像素单元和第2n-1行的所述第二像素单元与第n条所述第一栅线连接；
第2n行的所述第一像素单元和第2n行的所述第三像素单元与第n条所述第二栅线连接；
第2n行的所述第二像素单元与第n条所述第三栅线连接；
第2n-1行的所述第三像素单元与第n条所述第四栅线连接；
n为大于0的整数。
2.根据权利要求1所述的阵列基板，其中，所述第一区域设置在所述第二区域和所述第三区域之间。
3.根据权利要求1项所述的阵列基板，其中，所述第一栅极驱动电路和所述第二栅极驱动电路设置在所述阵列基板相对的两侧。
4.根据权利要求1-3任一项所述的阵列基板，其中，
所述第一栅极驱动电路包括第一移位寄存器组，所述第一移位寄存器组包括级联的多个第一移位寄存器，除第一级和最后一级之外，本级第一移位寄存器的输入端与上一级第一移位寄存器的输出端连接；
所述第二栅极驱动电路包括第二移位寄存器组，所述第二移位寄存器组包括级联的多个第二移位寄存器，除第一级和最后一级之外，本级第二移位寄存器的输入端与上一级第二移位寄存器的输出端连接；
所述第一栅极驱动电路还包括第三移位寄存器组，所述第三移位寄存器组包括级联的多个第三移位寄存器，除第一级和最后一级之外，本级第三移位寄存器的输入端与上一级第三移位寄存器的输出端连接；
所述第二栅极驱动电路还包括第四移位寄存器组，所述第四移位寄存器组包括级联的多个第一移位寄存器，除第一级和最后一级之外，本级第四移位寄存器的输入端与上一级第四移位寄存器的输出端连接。
5.根据权利要求4所述的阵列基板，其中，
各所述第一移位寄存器的输出端与所述第一栅线之一对应连接，各所述第一移位寄存器被配置为响应于第一时钟信号向所述第一栅线之一输出第一栅极驱动信号；
各所述第二移位寄存器的输出端与所述第二栅线之一对应连接，各所述第二移位寄存器被配置为响应于第二时钟信号向所述第二栅线之一输出第二栅极驱动信号；
各所述第三移位寄存器的输出端与第三栅线之一对应连接，各所述第三移位寄存器被配置为响应于第三时钟信号向所述第三栅线之一输出第三栅极驱动信号；
各所述第四移位寄存器的输出端与第四栅线之一对应连接，各所述第四移位寄存器被配置为响应于第四时钟信号向所述第四栅线之一输出第四栅极驱动信号。
6.根据权利要求5所述的阵列基板，还包括第一时钟发生器和第二时钟发生器，其中，
所述第一时钟发生器被配置为向所述第一移位寄存器提供所述第一时钟信号；
所述第二时钟发生器被配置为向所述第二移位寄存器提供所述第二时钟信号；
所述第一时钟发生器还被配置为向所述第三移位寄存器提供所述第三时钟信号；以及
所述第二时钟发生器还被配置为向所述第四移位寄存器提供所述第四时钟信号。
7.根据权利要求6所述的阵列基板，还包括：
时钟控制器，分别与所述第一时钟发生器和所述第二时钟发生器连接，被配置为控制所述第一时钟发生器提供的第一时钟信号和第三时钟信号的时序、以及控制所述第二时钟发生器提供的第二时钟信号和第四时钟信号的时序。
8.根据权利要求1-3任一项所述的阵列基板，包括三个显示带，每个所述显示带包括所述第一区域、所述第二区域和所述第三区域，且位于同一个显示带中的所述第一区域中所述第一像素单元的行数、所述第二区域中所述第二像素单元的行数以及所述第三区域中所述第三像素单元的行数相等。
9.根据权利要求5所述的阵列基板，其中，所述第一移位寄存器、所述第二移位寄存器、所述第三移位寄存器以及所述第四移位寄存器中的每个包括：
输入电路，与所述输入端和上拉节点分别连接；
复位电路，与所述上拉节点、复位端及第一电源端分别连接；
输出电路，与所述上拉节点、时钟信号端及所述输出端分别连接；
输出端下拉电路，与所述输出端、下拉节点及所述第一电源端分别连接；
下拉节点控制电路，与所述下拉节点、第二电源端及所述第一电源端分别连接；以及
存储电容，与所述上拉节点及所述输出端分别连接。
10.根据权利要求9所述的阵列基板，其中，
所述输入电路包括第一晶体管，所述第一晶体管的第一极与所述输入端连接，所述第一晶体管的栅极与所述输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述复位电路包括第二晶体管，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的栅极与所述复位端连接，所述第二晶体管的第二极与所述第一电源端连接；
所述输出电路包括第三晶体管，所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；
所述输出端下拉电路包括第四晶体管，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的栅极与所述下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接；
所述下拉节点控制电路包括第五晶体管和第六晶体管，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的栅极与所述第二电源端连接，所述第五晶体管的第二极与所述下拉节点连接，所述第六晶体管的第一极与所述下拉节点连接，所述第六晶体管的栅极与所述上拉节点连接，所述第六晶体管的第二极与所述第一电源端连接；
所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述输出端连接。
11.一种显示面板，包括如权利要求1-10任一项所述的阵列基板。
12.一种显示设备，包括如权利要求11所述的显示面板。
13.一种驱动如权利要求1-10任一项所述的阵列基板的方法，包括：
通过所述第一栅极驱动电路向所述第一像素单元中的第一部分提供第一栅极驱动信号；以及
通过所述第二栅极驱动电路向所述第一像素单元中的第二部分提供第二栅极驱动信号，其中，
当所述第一区域处于高分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序不同；
当所述第一区域处于低分辨率模式时，所述第一栅极驱动信号的时序与所述第二栅极驱动信号的时序相同。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106875890B (zh) 2017-04-27 2021-01-12 京东方科技集团股份有限公司 阵列基板、显示面板、显示设备及驱动方法
KR20190002942A (ko) * 2017-06-30 2019-01-09 주식회사 태창피엔지 베개
DE102017129795A1 (de) 2017-06-30 2019-01-03 Lg Display Co., Ltd. Anzeigevorrichtung und gate-treiberschaltkreis davon, ansteuerungsungsverfahren und virtuelle-realität-vorrichtung
CN108182921B (zh) * 2018-01-03 2020-05-22 上海中航光电子有限公司 一种阵列基板、显示面板与显示装置
CN109559673A (zh) 2019-01-18 2019-04-02 京东方科技集团股份有限公司 一种显示面板的驱动方法及显示装置
CN115938322A (zh) * 2019-07-31 2023-04-07 京东方科技集团股份有限公司 显示面板、显示装置以及驱动方法
CN110426900B (zh) * 2019-08-06 2022-09-16 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
US11798510B2 (en) 2019-09-11 2023-10-24 Beijing Boe Optoelectronics Technology Co., Ltd. Display apparatus and driving method thereof
US11741896B2 (en) 2020-09-29 2023-08-29 Chengdu Boe Optoelectronics Technology Co., Ltd. Pixel driving circuit, display apparatus, and pixel driving method
CN115398518A (zh) 2021-01-28 2022-11-25 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法和显示面板
US20220293025A1 (en) * 2021-03-10 2022-09-15 Samsung Electronics Co., Ltd. Electronic device and method of operating the same
CN117461399A (zh) * 2022-05-23 2024-01-26 京东方科技集团股份有限公司 显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1885395A (zh) * 2006-05-25 2006-12-27 广辉电子股份有限公司 依分辨率调节驱动电路的显示器及驱动方法
US20080084411A1 (en) * 2003-04-09 2008-04-10 Matsushita Electric Industrial Co., Ltd. Display apparatus, source driver and dispaly panel
US20090086021A1 (en) * 2007-09-27 2009-04-02 Rockwell Automation Technologies, Inc. Dynamically generating real-time visualizations in industrial automation environment as a function of contect and state information
CN202838908U (zh) * 2012-09-20 2013-03-27 北京京东方光电科技有限公司 栅极驱动电路、阵列基板和显示装置
CN106023944A (zh) * 2016-08-03 2016-10-12 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100611164B1 (ko) * 2004-02-09 2006-08-09 삼성에스디아이 주식회사 듀얼형 평판 표시 디스플레이 소자 및 듀얼형 평판 표시 디스플레이 장치
KR100731267B1 (ko) * 2004-11-10 2007-06-21 삼성에스디아이 주식회사 액정 표시 장치 및 그 구동방법
TWI386744B (zh) 2004-12-14 2013-02-21 Samsung Display Co Ltd 薄膜電晶體面板以及使用該薄膜電晶體面板之液晶顯示器
KR101122230B1 (ko) * 2004-12-14 2012-03-19 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 이용한 액정 표시 장치
KR20080004719A (ko) * 2006-07-06 2008-01-10 삼성전자주식회사 표시 장치
KR20080077807A (ko) 2007-02-21 2008-08-26 삼성전자주식회사 표시장치
KR20090010826A (ko) * 2007-07-24 2009-01-30 삼성전자주식회사 표시장치 및 표시장치의 구동방법
KR102251729B1 (ko) * 2009-07-31 2021-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101910340B1 (ko) * 2011-10-12 2018-10-23 삼성디스플레이 주식회사 내로우 베젤을 갖는 액정표시장치
TWI466081B (zh) * 2012-02-07 2014-12-21 Novatek Microelectronics Corp 顯示驅動裝置及驅動方法
MY167330A (en) * 2012-04-20 2018-08-16 Sharp Kk Display device
CN102707524B (zh) * 2012-05-02 2015-09-09 京东方科技集团股份有限公司 一种阵列基板、显示装置和显示装置的驱动方法
CN103680396B (zh) * 2012-09-18 2016-01-13 乐金显示有限公司 有机电致发光显示设备及其驱动方法
JP5956600B2 (ja) * 2012-10-30 2016-07-27 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
TWI473057B (zh) * 2013-01-30 2015-02-11 Au Optronics Corp 畫素單元及畫素陣列
KR102167712B1 (ko) * 2013-12-05 2020-10-20 삼성디스플레이 주식회사 데이터 구동 장치 및 이를 포함하는 표시 장치
CN103913915B (zh) * 2014-03-27 2016-08-17 京东方科技集团股份有限公司 一种阵列基板、显示面板和显示装置
JP6606345B2 (ja) * 2014-05-16 2019-11-13 株式会社ジャパンディスプレイ タッチ検出機能付き表示装置及び電子機器
KR102263258B1 (ko) * 2014-08-25 2021-06-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 구동 방법
CN104318885B (zh) * 2014-10-29 2017-02-15 京东方科技集团股份有限公司 一种触控显示屏及其分时驱动方法
CN104376825B (zh) * 2014-11-20 2017-02-22 深圳市华星光电技术有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104599627B (zh) 2015-03-02 2016-11-09 京东方科技集团股份有限公司 阵列基板行驱动电路及其驱动方法和显示装置
CN106033658A (zh) * 2015-03-18 2016-10-19 群创光电股份有限公司 显示器装置
CN104795044B (zh) * 2015-05-12 2017-07-28 京东方科技集团股份有限公司 驱动装置、驱动方法和显示装置
CN205581456U (zh) * 2016-01-29 2016-09-14 上海中航光电子有限公司 一种集成触控显示面板
CN105549247B (zh) 2016-01-29 2018-10-26 上海中航光电子有限公司 一种集成触控显示面板及其制备方法
CN107293259B (zh) * 2016-03-29 2019-07-12 乐金显示有限公司 有机发光二极管显示器
CN106098010B (zh) * 2016-08-17 2018-06-05 京东方科技集团股份有限公司 一种阵列基板及显示面板
CN106504705B (zh) * 2016-11-24 2019-06-14 京东方科技集团股份有限公司 像素电路及其驱动方法、以及显示面板
CN106548745A (zh) * 2017-01-19 2017-03-29 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN106875890B (zh) * 2017-04-27 2021-01-12 京东方科技集团股份有限公司 阵列基板、显示面板、显示设备及驱动方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080084411A1 (en) * 2003-04-09 2008-04-10 Matsushita Electric Industrial Co., Ltd. Display apparatus, source driver and dispaly panel
CN1885395A (zh) * 2006-05-25 2006-12-27 广辉电子股份有限公司 依分辨率调节驱动电路的显示器及驱动方法
US20090086021A1 (en) * 2007-09-27 2009-04-02 Rockwell Automation Technologies, Inc. Dynamically generating real-time visualizations in industrial automation environment as a function of contect and state information
CN202838908U (zh) * 2012-09-20 2013-03-27 北京京东方光电科技有限公司 栅极驱动电路、阵列基板和显示装置
CN106023944A (zh) * 2016-08-03 2016-10-12 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置

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WO2018196323A1 (zh) 2018-11-01
US20190279574A1 (en) 2019-09-12
US10679565B2 (en) 2020-06-09
CN106875890A (zh) 2017-06-20

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