KR20080077807A

KR20080077807A - 표시장치

Info

Publication number: KR20080077807A
Application number: KR1020070017472A
Authority: KR
Inventors: 윤여건; 허명구; 곽상기
Original assignee: 삼성전자주식회사
Priority date: 2007-02-21
Filing date: 2007-02-21
Publication date: 2008-08-26
Also published as: CN101251692A; US20080198283A1

Abstract

표시장치에서, 표시패널은 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 픽셀그룹을 포함한다. 다수의 게이트 라인은 제1 방향으로 연장되어 게이트 신호를 순차적으로 입력받고, 다수의 데이터 라인은 제1 방향과 직교하는 제2 방향으로 연장되어 다수의 게이트 라인과 절연되게 교차하고, 데이터 신호를 입력받는다. 각 픽셀그룹은 제1 방향으로 길게 연장되고 제2 방향으로 연속하여 배치되는 제1 내지 제3 세로 픽셀로 이루어진다. 제1 내지 제3 세로 픽셀은 연속하는 세 개의 게이트 라인에 전기적으로 연결되어 게이트 신호를 입력받고, 세 개 미만의 데이터 라인에 연결되어 데이터 신호를 입력받는다. 따라서, 표시장치에서 구동칩의 개수를 감소시킬 수 있고, 글자의 표현을 명확하게 할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.

도 2는 도 1에 도시된 픽셀 그룹들 중 내 개의 픽셀 그룹을 샘플링하여 나타낸 도면이다.

도 3은 도 2에 도시된 제1 내지 제3 게이트 라인의 입력 파형 및 제1 내지 제3 픽셀전극의 입력 파형을 나타낸 파형도이다.

도 4a는 종래의 가로 픽셀 구조에서 액정표시패널에 표시되는 글자를 나타낸 도면이다.

도 4b는 본 발명에 따른 세로 픽셀 구조에서 액정표시패널에 표시되는 글자를 나타낸 도면이다.

도 5는 본 발명의 다른 실시예에 따른 픽셀 그룹의 연결 구조를 나타낸 도면이다.

도 6은 본 발명의 또 다른 실시예에 따른 픽셀 그룹의 연결 구조를 나타낸 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 액정표시패널 210 -- 제1 게이트 구동회로

220 -- 제2 데이터 구동회로 310 -- 데이터 구동칩

300 -- 테이프 캐리어 패키지 400 -- 인쇄회로기판

500 -- 액정표시장치

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 명확한 글자 표현이 가능하며 구동칩의 개수를 감소시킬 수 있는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다.

액정표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다. 일반적으로, 게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 필름 또는 액정표시패널 상에 실장된다.

최근 액정표시장치는 칩의 개수를 감소시키기 위하여 게이트 구동회로가 박막 공정을 통해서 하부기판 상에 직접적으로 형성된 지아이엘(Gate IC Less: GIL) 구조를 채택하고 있다. GIL 액정표시장치에서 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 구비한다.

최근에는 GIL 액정표시장치에서 데이터 라인의 개수를 감소시켜 데이터 구동칩의 개수를 1/3개로 감소시키는 구조가 개발되고 있다. 이와 같이, 데이터 라인의 개수를 감소시킨 구조에서는 데이터 라인이 연장된 방향으로 연속하는 세 개의 픽셀이 하나의 색정보를 나타내는 픽셀 그룹에 포함된다. 상기한 세 개의 픽셀은 상기 게이트 라인이 연장된 방향으로 길게 연장된 가로 픽셀 구조로 이루어진다. 이러한 구조에서 컬러필터의 레드, 그린 및 블루 색화소들은 상기 데이터 라인이 연장된 방향으로 순차적으로 배열되고, 게이트 라인이 연장된 방향으로 스트라이프 형태로 연장된다.

그러나, 상기한 가로 픽셀 구조에서 글자를 명확하게 표현하고자 픽셀들을 개별 동작시키는 클리어 타입 폰트 방식을 적용하면, 글자의 사선 부분이 매끄럽게 표시되지 않는다. 결과적으로, 가로 픽셀 구조를 채용한 액정표시장치에서는 글자가 명확하게 표시되지 않는다.

따라서, 본 발명의 목적은 명확한 글자 표현이 가능하며 구동칩의 개수를 감소시킬 수 있는 표시장치를 제공하는 것이다.

본 발명에 따른 표시장치는 표시패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시패널은 게이트 신호에 응답하여 데이터 신호를 입력받아서 상기 데이터 신호에 대응하는 영상을 표시한다. 상기 게이트 구동부는 상기 표시패널에 상기 게이트 신호를 제공한다. 상기 데이터 구동부는 표시패널에 상기 데이터 신호 를 제공한다.

상기 표시패널은 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 픽셀그룹을 포함한다. 상기 다수의 게이트 라인은 제1 방향으로 연장되고, 상기 제1 방향과 수직한 제2 방향으로 배열되며, 상기 게이트 신호를 순차적으로 입력받는다. 상기 다수의 데이터 라인은 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열되며, 상기 데이터 신호를 입력받는다.

상기 각 픽셀그룹은 상기 제1 방향으로 길게 연장되고 상기 제2 방향으로 연속하여 배치되는 제1 내지 제3 세로 픽셀로 이루어진다. 상기 제1 내지 제3 세로 픽셀은 상기 다수의 게이트 라인 중 연속하는 세 개의 게이트 라인에 전기적으로 연결되어 상기 게이트 신호를 입력받고, 상기 다수의 데이터 라인 중 세 개 미만의 데이터 라인에 연결되어 상기 데이터 신호를 입력받는다.

이러한 표시장치에 따르면, 각 픽셀 그룹은 상기 게이트 라인이 연장된 방향으로 배열되고, 데이터 라인이 연장된 방향으로 연장된 세로 픽셀 구조를 갖는 세 개의 세로 픽셀을 구비함으로써, 클리어 타입 폰트 방식 적용시 글자의 사선 부분을 명확하게 표시할 수 있고, 데이터 구동칩의 전체 개수를 1/3로 감소시켜 표시장치의 생산성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 액정표시장치(500)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 인접한 인쇄회로기판(400) 및 상기 액정표시패널(100)과 상기 인쇄회로기판(400)을 전기적으로 연결시키는 테이프 캐리어 패키지(300)를 포함한다.

상기 액정표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 마주하는 대향기판(120) 및 상기 어레이 기판(110)과 상기 대향기판(120)과의 사이에 개재된 액정층(130)으로 이루어진다. 상기 어레이 기판(110)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)에 인접한 제1 내지 제3 주변영역(PA1, PA2, PA3)으로 구분된다.

상기 어레이 기판(110)의 상기 표시영역(DA)에는 매트릭스 형태로 다수의 픽셀이 구비된다. 구체적으로, 상기 표시영역(DA)은 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 다수의 데이터 라인(DL1 ~ DLm)에 의해서 다수의 픽셀영역이 정의된다. 상기 다수의 픽셀은 상기 다수의 픽셀영역에 일대일 대응하도록 배치된다.

상기 대향기판(120)의 상기 표시영역(DA)에는 상기 다수의 픽셀영역에 일대일 대응하는 다수의 색화소(예를 들어, 레드, 그린 및 블루 색화소(R, G, B))가 구비된다. 도 1에 도시된 바와 같이, 상기 레드, 그린 및 블루 색화소(R, G, B)는 상기 제1 방향(D1)으로 한번씩 번갈아 배치된다. 여기서, 연속하여 배치되는 상기 레드, 그린 및 블루 색화소에 각각 대응하는 세 개의 픽셀은 하나의 색 정보를 표시하는 하나의 픽셀 그룹으로 정의된다.

상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부 에 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 N/2개의 제1 게이트 신호를 순차적으로 출력하는 제1 게이트 구동회로(210)가 구비된다. 상기 제1 게이트 구동회로(210)는 서로 종속적으로 연결된 N/2개의 스테이지로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다.

상기 N/2개의 스테이지의 출력단자는 상기 다수의 게이트 라인(GL1 ~ GLn) 중 홀수번째 게이트 라인의 제1 단부에 전기적으로 연결된다. 따라서, 상기 N/2개의 스테이지는 순차적으로 턴-온되면서 상기 홀수번째 게이트 라인에 제1 게이트 신호를 순차적으로 인가한다. 도면에 도시하지는 않았지만, 상기 제1 쉬프트 레지스터는 N/2번째 스테이지의 구동을 제어하는 더미 스테이지를 더 포함할 수 있다.

상기 제2 주변영역(PA2)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 제2 단부에 인접하는 영역이고, 상기 제2 주변영역(PA2)에는 N/2개의 제2 게이트 신호를 순차적으로 출력하는 제2 게이트 구동회로(220)가 구비된다. 상기 제2 게이트 구동회로(220)는 서로 종속적으로 연결된 N/2개의 스테이지로 이루어진 하나의 제2 쉬프트 레지스터를 포함한다.

상기 N/2개의 스테이지의 출력단자는 상기 다수의 게이트 라인(GL1 ~ GLn) 중 짝수번째 게이트 라인의 제2 단부에 전기적으로 연결된다. 따라서, 상기 N/2개의 스테이지는 순차적으로 턴-온되면서 상기 짝수번째 게이트 라인에 제2 게이트 신호를 순차적으로 인가한다. 도면에 도시하지는 않았지만, 상기 제2 쉬프트 레지스터는 N/2번째 스테이지의 구동을 제어하는 더미 스테이지를 더 포함할 수 있다.

본 발명의 일 예로, 상기 제1 및 제2 게이트 구동회로(210, 220)는 상기 어 레이 기판(110)에 화소들을 형성하는 박막 공정을 통해 상기 화소들과 동시에 형성된다. 이와 같이, 상기 제1 및 제2 게이트 구동회로(210, 220)가 상기 어레이 기판(110)에 지아이엘(Gate IC Less: GIL) 구조로 집적됨으로써, 액정표시장치(500)에서 상기 제1 및 제2 게이트 구동회로(210, 220)가 내장되었던 구동칩들이 제거되고, 그 결과로 액정표시장치(500)의 생산성이 향상되며 전체적인 사이즈가 감소한다.

한편, 상기 제3 주변영역(PA3)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하는 영역으로써, 상기 제3 주변영역(PA3)에는 상기 테이프 캐리어 패키지(300)의 제1 단부가 부착된다. 상기 테이프 캐리어 패키지(300)의 제2 단부는 상기 인쇄회로기판(400)에 부착된다. 상기 테이프 캐리어 패키지(300) 상에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 전압을 제공하는 데이터 구동칩(310)이 실장된다. 따라서, 상기 데이터 구동칩(310)은 상기 인쇄회로기판(400)으로부터의 데이터 제어신호에 응답하여 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 제공할 수 있다.

또한, 상기 인쇄회로기판(400)으로부터 출력된 제1 및 제2 게이트 제어신호는 상기 테이프 캐리어 패키지(300)를 통해 상기 제1 및 제2 게이트 구동회로(210, 220)로 각각 제공된다. 따라서, 상기 제1 게이트 구동회로(210)는 상기 제1 게이트 제어신호에 응답하여 상기 홀수번째 게이트 라인에 제1 게이트 신호를 순차적으로 인가하고, 상기 제2 게이트 구동회로(220)는 상기 제2 게이트 제어신호에 응답하여 상기 짝수번째 게이트 라인에 제2 게이트 신호를 순차적으로 인가한다.

상기 어레이 기판(110)에 구비되는 다수의 픽셀은 상기 제1 방향(D1)보다 상기 제2 방향(D2)으로 길게 연장된 세로 픽셀 구조로 이루어진다. 특히, 하나의 픽셀 그룹에는 세로 픽셀 구조를 갖는 세 개의 픽셀이 구비되고, 상기 세 개의 픽셀은 상기 제1 및 제2 게이트 신호에 응답하여 하나의 픽셀행이 턴-온되는 1H 시간 중 H/3 시간씩 순차적으로 구동된다. 따라서, 상기 세 개의 픽셀에는 서로 다른 데이터 신호가 H/3 시간씩 순차적으로 인가된다.

상기한 구조에서는 하나의 픽셀그룹을 턴-온시키기 위해서 3개의 게이트 라인과 한 개 또는 두 개의 데이터 라인을 필요로 한다. 따라서, 상기한 구조에서는 데이터 라인의 개수가 감소하는 대신 게이트 라인의 개수가 증가한다.

이와 같이 데이터 라인의 개수가 감소하면, 데이터 신호를 출력하는 데이터 구동칩(310)의 개수가 감소한다. 반면에, 상기 게이트 라인의 개수는 증가하지만, 상술한 바와 같이 상기 제1 및 제2 게이트 구동회로(210, 220)가 상기 어레이 기판(110) 상에 박막 공정을 통해서 집적되므로 게이트 라인의 개수가 증가하더라도 상기 액정표시장치(500)의 칩의 개수에는 영향을 미치지 않는다. 결과적으로, 상기 액정표시장치(500)의 전체 칩의 개수가 감소함으로써 상기 액정표시장치(500)의 생산성이 향상될 수 있다.

도 2를 참조하면, 제1 내지 제6 게이트 라인(GL1 ~ GL6)이 제2 방향(D2)으로 순차적으로 배열되고, 제1 픽셀그룹(PG1)은 상기 제2 게이트 라인(GL2)과 상기 제3 게이트 라인(GL3)과의 사이에 배치된다.

상기 제1 내지 제6 게이트 라인(GL1 ~ GL6) 중 홀수번째 게이트 라인(GL1, GL3, GL5)는 제1 게이트 구동회로(210, 도 1에 도시됨)로부터 제1 게이트 신호를 순차적으로 입력받고, 짝수번째 게이트 라인(GL2, GL4 GL6)은 제2 게이트 구동회로(220, 도 2에 도시됨)로부터 제2 게이트 신호를 순차적으로 입력받는다.

상기 제1 픽셀그룹(PG1)은 상기 제2 방향(D2)으로 길게 연장되고, 상기 제1 방향(D1)으로 연속하여 배치되는 제1 내지 제3 세로 픽셀(P1, P2, P3)로 이루어진다. 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)은 레드, 그린 및 블루 색화소(R, G, B)와 일대일 대응하도록 구비된다.

한편, 상기 제1 세로 픽셀(P1)의 좌측에는 제j-1 데이터 라인(DLj-1)이 구비되고, 상기 제3 세로 픽셀(P3)의 우측에는 제j 데이터 라인(DLj)이 구비된다.

상기 제1 세로 픽셀(P1)은 상기 제1 게이트 라인(GL1)과 상기 제j 데이터 라인(DLj)에 전기적으로 연결된다. 구체적으로, 상기 제1 세로 픽셀(P1)은 제1 박막 트랜지스터(T1) 및 제1 픽셀전극(PE1)으로 이루어진다. 상기 제1 박막 트랜지스터(T1)의 게이트 전극은 상기 제1 게이트 라인(GL1)에 전기적으로 연결되어 제1 게이트 구동회로(210)로부터 제1 게이트 신호를 입력받는다. 상기 제1 박막 트랜지스터(T1)의 소오스 전극은 제1 연결라인(CL1)을 통해 상기 제j 데이터 라인(DLj)에 전기적으로 연결되어 정극성의 제1 데이터 신호(+Vd1)를 입력받는다. 상기 제1 박막 트랜지스터(T1)의 드레인 전극은 상기 제1 픽셀전극(PE1)에 전기적으로 연결된다. 따라서, 상기 제1 게이트 라인(GL1)에 상기 제1 게이트 신호가 인가되면, 상기 제1 박막 트랜지스터(T1)는 상기 제1 게이트 신호에 응답하여 턴-온되고, 상기 정극성의 제1 데이터 신호(+Vd1)는 상기 제1 픽셀전극(PE1)으로 출력된다.

상기 제2 세로 픽셀(P2)은 상기 제3 게이트 라인(GL3)과 상기 제j-1 데이터 라인(DLj-1)에 전기적으로 연결된다. 구체적으로, 상기 제2 세로 픽셀(P2)은 제2 박막 트랜지스터(T2) 및 제2 픽셀전극(PE2)으로 이루어진다. 상기 제2 박막 트랜지스터(T2)의 게이트 전극은 상기 제3 게이트 라인(GL3)에 전기적으로 연결되어 상기 제1 게이트 구동회로(210)로부터 제1 게이트 신호를 입력받는다. 상기 제2 박막 트랜지스터(T2)의 소오스 전극은 제2 연결라인(CL2)을 통해 상기 제j-1 데이터 라인(DLj-1)에 전기적으로 연결되어 부극성의 제2 데이터 신호(-Vd2)를 입력받는다. 상기 제2 박막 트랜지스터(T2)의 드레인 전극은 상기 제2 픽셀전극(PE2)에 전기적으로 연결된다. 따라서, 상기 제3 게이트 라인(GL3)에 상기 제1 게이트 신호가 인가되면, 상기 제2 박막 트랜지스터(T2)는 상기 제1 게이트 신호에 응답하여 턴-온되고, 상기 부극성의 제2 데이터 신호(-Vd2)는 상기 제2 픽셀전극(PE2)으로 출력된다.

상기 제3 세로 픽셀(P3)은 상기 제2 게이트 라인(GL2)과 상기 제j 데이터 라인(DLj)에 전기적으로 연결된다. 구체적으로, 상기 제3 세로 픽셀(P3)은 제3 박막 트랜지스터(T3) 및 제3 픽셀전극(PE3)으로 이루어진다. 상기 제3 박막 트랜지스터(T3)의 게이트 전극은 상기 제2 게이트 라인(GL2)에 전기적으로 연결되어 제2 게이트 구동회로(220)로부터 제2 게이트 신호를 입력받는다. 상기 제3 박막 트랜지스터(T3)의 소오스 전극은 상기 제1 연결라인(CL1)을 통해 상기 제j 데이터 라 인(DLj)에 전기적으로 연결되어 정극성의 제3 데이터 신호(+Vd3)를 입력받는다. 상기 제3 박막 트랜지스터(T3)의 드레인 전극은 상기 제3 픽셀전극(PE3)에 전기적으로 연결된다. 따라서, 상기 제2 게이트 라인(GL2)에 상기 제2 게이트 신호가 인가되면, 상기 제3 박막 트랜지스터(T3)는 상기 제2 게이트 신호에 응답하여 턴-온되고, 상기 정극성의 제3 데이터 신호(+Vd3)는 상기 제3 픽셀전극(PE3)으로 출력된다.

본 발명의 일 예로, 상기 제1 및 제2 게이트 라인(GL1, GL2)은 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)의 상측 단부에 인접하여 구비되고, 상기 제3 게이트 라인(GL3)은 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)의 하측 단부에 인접하여 구비된다. 따라서, 상기 제1 및 제3 박막 트랜지스터(T1, T3)는 상기 제1 및 제3 세로 픽셀(P1, P3)의 상측 단부에 각각 구비되고, 상기 제2 박막 트랜지스터(T2)는 상기 제2 세로 픽셀(P2)의 하측 단부에 구비된다.

또한, 상기 제1 픽셀 그룹(PG1)과 상기 제2 방향(D2)으로 인접하는 제2 픽셀 그룹(PG2) 사이에는 제3, 제4 및 제5 게이트 라인(GL3, GL4, GL5)이 개재된다. 결과적으로, 액정표시패널(100, 도 1에 도시됨)에서 상기 제2 방향(D2)으로 인접하는 두 개의 픽셀 그룹들 사이에는 세 개의 게이트 라인이 개재되는 것이다.

한편, 상기 제1 픽셀 그룹(PG1)과 상기 제1 방향(D1)으로 인접하는 제3 픽셀 그룹(PG3) 사이에는 제j 데이터 라인(DLj)이 개재된다. 결과적으로, 상기 제1 방향(D1)으로 인접하는 두 개의 픽셀 그룹들 사이에는 한 개의 데이터 라인이 개재된다.

여기서, 상기 제j-1 데이터 라인(DLj-1)과 상기 제j 데이터 라인(DLj)에는 서로 다른 극성을 갖는 데이터 신호가 인가된다. 상기 액정표시패널(100)이 1×1 도트 반전으로 구동하기 위해서, 상기 제j 데이터 라인(DLj)은 상기 제1 픽셀 그룹(PG1)의 제1 및 제3 세로 픽셀(P1, P3)에 연결되고, 상기 제j-1 데이터 라인(DLj-1)은 상기 제1 픽셀 그룹(PG1)의 제2 세로 픽셀(P2) 및 상기 제2 픽셀 그룹(PG2)의 제1 및 제3 세로 픽셀(P1, P3)에 연결된다. 따라서, 상기 제1 방향(D1) 및 제2 방향(D2)으로 인접하는 세로 픽셀들 사이에는 서로 다른 극성의 데이터 신호가 인가되어, 상기 액정표시패널(100)은 1×1 도트 반전 방식으로 동작할 수 있다.

도 2 및 도 3을 참조하면, 첫번째 2H/3 시간동안 제1 게이트 라인(GL1)은 하이 상태의 제1 게이트 신호를 제1 게이트 구동회로(210, 도 1에 도시됨)로부터 입력받는다. 상기 제1 게이트 라인(GL1)이 하이 상태로 발생된 시점으로부터 H/3 시간 경과된 후, 두 번째 2H/3 시간동안 상기 제2 게이트 라인(GL2)은 하이 상태의 제2 게이트 신호를 제2 게이트 구동회로(220, 도 1에 도시됨)로부터 입력받는다. 다음, 상기 제2 게이트 라인(GL2)이 하이 상태로 발생된 시점으로부터 H/3 시간 경과된 후, 세 번째 2H/3 시간동안 상기 제3 게이트 라인(GL3)은 하이 상태의 상기 제1 게이트 신호를 상기 제1 게이트 구동회로(210)로부터 입력받는다.

상기 첫번째 2H/3 시간 중 초기 H/3 시간동안 제1 세로 픽셀(P1)의 제1 픽셀 전극(PE1)은 상기 제j 데이터 라인(DLj)으로부터 정극성의 제1 데이터 신호(+Vd1)를 입력받는다. 이후, 두번째 2H/3 시간 중 초기 H/3 시간동안 제3 세로 픽셀(P3)의 제3 픽셀 전극(PE3)은 상기 제j 데이터 라인(DLj)으로부터 정극성의 제2 데이터 신호(+Vd2)를 입력받는다. 마지막으로, 세번째 2H/3 시간 중 초기 H/3 시간동안 제2 세로 픽셀(P2)의 제2 픽셀 전극(PE2)은 제j-1 데이터 라인(DLj-1)으로부터 부극성의 제2 데이터 신호(+Vd2)를 입력받는다.

즉, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 및 제2 게이트 라인(GL1, GL2)은 제1 및 제3 세로 픽셀(P1, P3)에 각각 연결되고, 제3 게이트 라인(GL2)은 제2 세로 픽셀(P2)에 연결된다. 따라서, 상기 제1 픽셀 그룹(PG1)에서 제1 내지 제3 세로 픽셀(P1, P2, P3)은 제1 세로 픽셀(P1) -> 제3 세로 픽셀(P3) -> 제2 세로 픽셀(P2)의 순서로 동작할 수 있다.

여기서, 하나의 화소행이 턴-온되는 시간을 1H 시간으로 정의할 때, 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)은 상기 1H 시간 중 H/3 시간씩 상기 제1 내지 제3 데이터 신호(+Vd1, -Vd2, +Vd3)를 각각 입력받는다. 따라서, 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)을 포함하는 제1 픽셀 그룹(PG1)은 상기 제1 내지 제3 데이터 신호(+Vd1, -Vd2, +Vd3)에 대응하는 계조 및 컬러를 표시한다. 여기서, 상기 제1 내지 제3 세로 픽셀(P1, P2, P3)에 인가된 상기 제1 내지 제3 데이터 신호(+Vd1, -Vd2, +Vd3)는 픽셀 전극, 액정층 및 공통 전극에 의해서 정의된 액정 커패시터에 의해서 한 프레임 동안 유지되어, 상기한 계조 및 컬러는 한 프레임동안 표시될 수 있다.

도 4a는 종래의 가로 픽셀 구조에서 액정표시패널에 표시되는 글자를 나타낸 도면이고, 도 4b는 본 발명에 따른 세로 픽셀 구조에서 액정표시패널에 표시되는 글자를 나타낸 도면이다.

도 4a를 참조하면, 데이터 라인의 전체 개수를 줄이기 위해서 가로 픽셀 구조를 갖는 GIL-액정표시패널에서 글자를 표시하기 위해서 클리어 타입 폰트 방식으로 동작하는 경우를 나타낸다. 구체적으로, 클러어 타입 폰트 방식은 하나의 픽셀 그룹에 포함된 세 개의 픽셀들을 개별적으로 동작시켜, 글자를 한 픽셀 그룹 단위가 아니 한 픽셀 단위로 표현함으로써, 글자의 사선 부분을 더욱 매끄럽게 표시하는 방식이다.

그러나, 종래의 가로 픽셀 구조에서는 하나의 픽셀 그룹은 제2 방향(D2)으로 순차적으로 배치된 세 개의 가로 픽셀로 이루어진다. 따라서, 상기 클리어 타입 폰트 방식을 적용하여 상기 세 개의 가로 픽셀을 개별적으로 구동시키더라도, 상기 글자의 사선 부분이 명확하게 표현되지 않는다.

도 4b를 참조하면, 본 발명에 따른 GIL-액정표시패널은 세로 픽셀 구조를 가지면서, 데이터 라인의 전체 개수를 감소시키는 형태로 레이아웃됨으로써, 종래의 가로 픽셀 구조의 GIL-액정표시패널의 장점을 갖는다. 또한, 본 발명에 따른 GIL-액정표시패널에서 하나의 픽셀 그룹은 제1 방향(D1)으로 순차적으로 배치된 세 개의 세로 픽셀로 이루어져 세로 픽셀 구조를 갖는다. 따라서, 도 4b에 도시된 바와 같이, 본 발명에 따른 GIL-액정표시패널에 상기 클리어 타입 폰트 방식을 적용하면, 글자의 사선 부분이 명확하게 표시되는 것을 볼 수 있다.

도 5는 본 발명의 다른 실시예에 따른 픽셀 그룹의 구조를 나타낸 도면이다. 단, 도 5에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 GIL-액정표시패널은 2×1 도트 반전 방식으로 구동된다. 즉, 픽셀전극으로 인가되는 데이터 신호의 극성이 두 개의 행 단위 및 한 픽셀 단위로 반전된다.

도 5에서 제1 픽셀 그룹(PG1)과 제2 방향(D2)으로 인접하는 제2 픽셀 그룹(PG2)은 서로 동일한 연결 구조를 갖는다. 구체적으로, 상기 제1 픽셀 그룹(PG1)에서 제1 및 제3 세로 픽셀(P1, P3)이 제j 데이터 라인(DLj)에 연결되고, 제2 세로 픽셀(P2)이 제j-1 데이터 라인(DLj-1)에 연결된 바와 같이, 상기 제2 픽셀 그룹(PG2)에서 제1 및 제3 세로 픽셀(P1, P3)은 상기 제j 데이터 라인(DLj)에 연결되고, 제2 세로 픽셀(P2)은 상기 제j-1 데이터 라인(DLj-1)에 연결된다.

따라서, 상기 제1 픽셀 그룹(PG1)의 제1 및 제3 세로 픽셀(P1, P3), 제2 픽셀 그룹(PG2)의 제1 및 제3 세로 픽셀(P1, P3)에는 정극성의 데이터 신호(+Vd)가 인가되고, 상기 제1 픽셀 그룹(PG1)의 제2 세로 픽셀(P2) 및 제2 픽셀 그룹(PG2)의 제2 세로 픽셀(P2)에는 부극성의 데이터 신호(-Vd)가 인가된다. 이로써, 상기 GIL-액정표시패널은 2×1 도트 반전 방식으로 동작할 수 있다.

도면에 도시하지는 않았지만, 상기 제2 방향(D2)으로 인접하는 픽셀 그룹들이 서로 동일한 구조로 이루어어지면, 상기 표시장치는 컬럼 반전으로 구동될 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 픽셀 그룹의 구조를 나타낸 도면이다. 단, 도 5에 도시된 구성요소 중 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 GIL-액정표시패널은 1×3 도트 반전 방식으로 구동된다. 즉, 픽셀전극으로 인가되는 데이터 신호의 극성이 한 행 단위 및 세 개의 픽셀 단위로 반전된다.

구체적으로, 상기 제1 픽셀 그룹(PG1)에서 제1 내지 제3 세로 픽셀(P1, P2, P3)이 제j 데이터 라인(DLj)에 연결되고, 상기 제1 픽셀 그룹(PG1)과 제2 방향(D2)으로 인접하는 제2 픽셀 그룹(PG2)에서 제1 내지 제3 세로 픽셀(P1, P2, P3)은 상기 제j 데이터 라인(DLj)에 연결된다. 상기 제1 픽셀 그룹(PG1)과 상기 제1 방향(D1)으로 인접하는 제3 픽셀 그룹(PPG3)에서 제1 내지 제3 세로 픽셀(P1, P2, P3)은 제j+1 데이터 라인(DLj+1)에 연결된다. 여기서, 상기 제j-1 및 제j+1 데이터 라인(DLj-1, DLj+1)에는 부극성의 데이터 신호(-Vd)가 인가되고, 상기 제j 데이터 라인(DLj)에는 정극성의 데이터 신호(+Vd)가 인가된다.

따라서, 상기 제1 픽셀 그룹(PG1)의 제1 내지 제3 세로 픽셀(P1, P2, P3)에는 정극성의 데이터 신호(+Vd)가 인가되고, 상기 제2 픽셀 그룹(PG2)의 제1 내지 제3 세로 픽셀(P1, P2, P3)에는 부극성의 데이터 신호(-Vd)가 인가되며, 상기 제3 픽셀 그룹(PG3)의 제1 내지 제3 세로 픽셀(P1, P2, P3)에는 부극성의 데이터 신호(-Vd)가 인가된다. 이로써, 상기 GIL-액정표시패널은 1×3 도트 반전 방식으로 동작할 수 있다.

상술한 바와 같이, 제1 픽셀 그룹(PG1)의 제1 내지 제3 세로 픽셀(P1, P2, P3)은 순차적으로 턴-온되고, 제j 데이터 라인(DLj)에 공통으로 연결되므로, 제1 내지 제3 게이트 라인(GL1, GL2, GL3)은 상기 제1 픽셀 그룹(PG1)의 상측 단부에 인접하여 순차적으로 구비된다. 또한, 제4 내지 제6 게이트 라인(GL4, GL5, GL6)은 상기 제1 픽셀 그룹(PG1)과 제2 방향(D2)으로 인접하는 상기 제2 픽셀 그룹(PG2)과의 사이에 구비된다.

도 1 내지 도 6에서는 GIL-액정표시패널이 1×1 도트, 2×1 도트 및 1×3 도트 반전 방식으로 동작할 때의 픽셀 구조를 나타냈다. 그러나, 본 발명에 따른 GIL-액정표시패널은 상기한 도트 반전 방식 이외에도 다양한 반전 방식으로 동작할 수 있다.

이와 같은 표시장치에 따르면, 하나의 색정보를 표시하는 하나의 픽셀 그룹들 각각에는 세 개의 픽셀이 구비되고, 상기한 세 개의 픽셀은 세 개의 게이트 라인과 하나 또는 두 개의 데이터 라인에 전기적으로 연결되며, 상기한 세 개의 픽셀은 상기 데이터 라인들과 평행한 방향으로 길게 연장된 세로 픽셀 구조로 이루어진다.

따라서, 상기한 픽셀 그룹은 상기한 바와 같이 상기 게이트 라인과 평행한 방향으로 배열되고, 세로 픽셀 구조를 갖는 세 개의 세로 픽셀을 구비함으로써, 클리어 타입 폰트 방식 적용시 글자의 사선 부분을 명확하게 표시할 수 있다. 또한, 데이터 구동칩의 개수를 1/3로 감소시킴으로써, 표시장치의 생산성을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

게이트 신호에 응답하여 데이터 신호를 입력받아서 상기 데이터 신호에 대응하는 영상을 표시하는 표시패널;

상기 표시패널에 상기 게이트 신호를 제공하는 게이트 구동부; 및

상기 표시패널에 상기 데이터 신호를 제공하는 데이터 구동부를 포함하고,

상기 표시패널은,

제1 방향으로 연장되고 상기 제1 방향에 수직한 제2 방향으로 배열되며, 상기 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인;

상기 제2 방향으로 연장되고 상기 제1 방향으로 배열되며, 상기 데이터 신호를 입력받는 다수의 데이터 라인; 및

상기 다수의 게이트 라인 중 연속하는 세 개의 게이트 라인에 전기적으로 연결되어 상기 게이트 신호를 입력받고, 상기 다수의 데이터 라인 중 세 개 미만의 데이터 라인에 연결되어 상기 데이터 신호를 입력받으며, 상기 제2 방향으로 길게 연장되고 상기 제1 방향으로 연속하여 배치되는 제1 내지 제3 세로 픽셀로 이루어진 다수의 픽셀 그룹을 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제2 방향으로 인접하는 두 개의 픽셀 그룹들 사이에는 연속하는 세 개의 게이트 라인이 구비되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 하나의 행을 이루는 픽셀그룹들이 턴-온되는 시간을 1H로 정의할 때,

상기 연속하는 세 개의 게이트 라인은 각각 2H/3 시간동안씩 상기 게이트 신호를 입력받고, 상기 연속하는 세 개의 게이트 라인으로 순차적으로 인가되는 상기 게이트 신호는 H/3 시간씩 지연되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 연속하는 세 개의 게이트 라인 중 제1 게이트 라인은 상기 제1 세로 픽셀에 전기적으로 연결되고,

상기 연속하는 세 개의 게이트 라인 중 제2 게이트 라인은 상기 제3 세로 픽셀에 전기적으로 연결되며,

상기 연속하는 세 개의 게이트 라인 중 제3 게이트 라인은 상기 제2 세로 픽셀에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 다수의 데이터 라인 중 하나의 픽셀 그룹에 인접하는 두 개의 데이터 라인 중 제1 데이터 라인은 상기 하나의 픽셀 그룹에 포함된 제1 및 제3 세로 픽셀에 전기적으로 연결되고,

상기 두 개의 데이터 라인 중 제2 데이터 라인은 상기 하나의 픽셀 그룹에 포함된 제2 세로 픽셀에 전기적으로 연결되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 제1 및 제2 게이트 라인은 상기 제1 내지 제3 세로 픽 셀의 제1 단부에 인접하여 구비되고, 상기 제3 게이트 라인은 상기 제1 단부와 반대하는 상기 제1 내지 제3 세로 픽셀의 제2 단부에 인접하여 구비되는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 제1 데이터 라인과 상기 제1 및 제3 세로 픽셀을 전기적으로 연결하고, 상기 제1 단부에 인접하여 구비되는 제1 연결라인; 및

상기 제2 데이터 라인과 상기 제2 세로 픽셀을 전기적으로 연결하고, 상기 제2 단부에 인접하여 구비되는 제2 연결라인을 더 포함하는 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 제1 연결라인은 상기 제1 데이터 라인을 이전단 픽셀 그룹의 제2 세로 픽셀에 전기적으로 연결시키고,

상기 제2 연결라인은 상기 제2 데이터 라인을 다음단 픽셀 그룹의 제1 및 제3 세로 픽셀에 전기적으로 연결시키는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 제1 및 제2 데이터 라인에는 서로 다른 극성을 갖는 데이터 신호가 인가되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 표시패널은 1×1 도트 반전 방식으로 구동되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 표시패널은 2×1 도트 반전 방식으로 구동되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 연속하는 세 개의 게이트 라인 중 제1 게이트 라인은 상기 제1 세로 픽셀에 전기적으로 연결되고,

상기 연속하는 세 개의 게이트 라인 중 제2 게이트 라인은 상기 제2 세로 픽셀에 전기적으로 연결되며,

상기 연속하는 세 개의 게이트 라인 중 제3 게이트 라인은 상기 제3 세로 픽셀에 전기적으로 연결되고,

상기 제1 내지 제3 세로 픽셀은 하나의 데이터 라인에 공통으로 연결된 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 표시패널은 1×3 도트 반전 방식으로 구동되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제1 내지 제3 세로 픽셀 각각은,

상기 게이트 신호에 응답하여 턴-온되어 상기 데이터 신호를 출력하는 박막 트랜지스터; 및

상기 박막 트랜지스터로부터 상기 데이터 신호를 입력받고, 상기 제1 방향으 로 길게 연장된 구조를 갖는 픽셀전극을 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 표시패널은,

상기 제1 내지 제3 세로 픽셀에 일대일 대응하는 레드, 그린 및 블루 색화소를 포함하는 컬러필터를 더 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 게이트 구동부는 박막 공정을 통해서 상기 표시패널 상에 직접적으로 형성되는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 게이트 구동부는,

상기 다수의 게이트 라인 중 홀수번째 게이트 라인의 제1 단부에 전기적으로 연결되어 상기 게이트 신호 중 제1 게이트 신호를 출력하는 제1 게이트 구동회로; 및

상기 다수의 게이트 라인 중 짝수번째 게이트 라인의 제2 단부에 전기적으로 연결되어 상기 게이트 신호 중 제2 게이트 신호를 출력하는 제2 게이트 구동회로를 더 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 데이터 구동부는 다수의 칩으로 이루어진 것을 특징으로 하는 표시장치.