CN104376825B - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开一种移位寄存器单元，用于为液晶显示器的第n级像素提供栅极电压，其包括第一至第三P型晶体管，第一及第二P型晶体管的栅极分别接收第n‑2及n+2级像素的栅极电压，第一及第二P型晶体管第一级分别接收第一及第二输入信号，第一及第二P型晶体管第二级均连接至第三P型晶体管的栅极；第n‑2及n+2级像素的栅极电压分别用于控制第一及第二P型晶体管的通断，以分别使第一或第二输入信号通断第三P型晶体管；n是大于2的自然数；第三P型晶体管的第一级连接至第一时钟信号或第二时钟信号，第二级作为电压输出端，用于连接至第n级像素。本发明可以减小液晶显示器的边框尺寸。本发明还提供了一种栅极驱动电路及液晶显示器。

Description

一种移位寄存器单元、栅极驱动电路及显示装置
技术领域
本发明涉及显示器驱动技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
目前，平板显示器是近年来发展较快的高新技术。由于平板显示器有许多优点，因此应用越来越广泛。其优点主要是：轻便、电压低、无X射线辐射、没有闪烁抖动、不产生静电、功耗低；并且大部分显示器的寿命比阴极射线管的寿命长。平板显示器的正极可做成便携式。以液晶显示器为例，液晶显示器显示图像时通常采用逐行扫面的方式，每一行子像素区域的薄膜液晶体管的导通和截止由一条栅线控制。其中，用于驱动液晶显示器的像素集的栅极驱动电路结构复杂，导致液晶显示器的边框尺寸较大。
发明内容
本发明所要解决的技术问题在于提供一种移位寄存器单元、栅极驱动电路及显示装置，以缩小液晶显示器的边框尺寸。
为了实现上述目的，本发明实施方式提供如下技术方案：
本发明供了一种移位寄存器单元，用于为液晶显示器的第n级像素提供栅极电压，所述移位寄存器单元包括第一P型晶体管、第二P型晶体管及第三P型晶体管，其中，
所述第一P型晶体管的栅极接收第n-2级像素的栅极电压，所述第一P型晶体管的第一级接收第一输入信号，所述第一P型晶体管的第二级连接至所述第三P型晶体管的栅极；其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管的通断，从而控制所述第一输入信号对所述第三P型晶体管的通断；其中，n是大于2的自然数；
所述第二P型晶体管的栅极接收第n+2级像素的栅极电压，所述第二P型晶体管的第一级接收所述第二输入信号，所述第二P型晶体管的第二级连接至所述第三P型晶体管的栅极；其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管的通断，从而控制所述第二输入信号对所述第三P型晶体管的通断；
所述第三P型晶体管的第一级连接至第一时钟信号或第二时钟信号，所述第二P型晶体管的第二级作为所述移位寄存器单元的电压输出端，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而提供栅极电压。
其中，所述移位寄存器单还包括第一电容，所述第一电容连接在所述第三P型晶体管的栅极与所述第三P型晶体管的第二级之间。
其中，所述移位寄存器单元还包括第四P型晶体管，所述第四P型晶体管的栅极接收所述第一时钟信号或第二时钟信号，所述第四P型晶体管的第一级连接至所述第三P型晶体管的栅极，所述第四P型晶体管的第二级连接至所述第三P型晶体管的第二端，其中，所述第四P型晶体管的栅极与所述第三P型晶体管的第一级接收的时钟信号相同。
其中，所述移位寄存器单元还包括第五P型晶体管，所述第五P型晶体管的第一级连接至所述第三P型晶体管的第二级，所述第五P型晶体管的第二级连接至直流高电压源，所述第五P型晶体管的栅极接收上拉控制信号，以在所述第三P型晶体管导通时处于断开状态。
其中，所述移位寄存器单元还包括第六P型晶体管、第七P型晶体管、第八P型晶体管及第二电容，所述第六P型晶体管的栅极连接至所述第六P型晶体管的第一级，所述第六P型晶体管的第一级接收第二时钟信号或第一时钟信号，所述第六P型晶体管的第二级连接至所述第二电容的第一端，并连接至所述第五P型晶体管的栅极，以输出所述上拉控制信号至所述第五P型晶体管的栅极，所述第二电容的第二端连接至所述第五P型晶体管的第二级，所述第七P型晶体管的栅极连接至所述第一及第二P型晶体管的第二级，所述第七P型晶体管的第一级连接至所述第六P型晶体管的栅极或连接所述直流高电压源，所述第七P型晶体管的第二级连接至所述第六P型晶体管的第二级，所述第八P型晶体管的栅极接收复位信号，所述第八P型晶体管的第一级连接至所述第七P型晶体管的栅极，所述第八P型晶体管的第二级连接至所述第五P型晶体管的第二级，其中，所述第六P型晶体管的第一级与所述第三P型晶体管的第一级接收的时钟信号不同。
本发明还提供一种栅极驱动电路，用于为液晶显示器的像素集提供栅极电压，所述栅极驱动电路包括第一及第二组移位寄存器单元，所述第一组移位寄存器单元设置于所述像素集的一侧，以为所述像素集中的奇数行的像素提供栅极电压，所述第二组移位寄存器单元设置于所述像素集的另一侧，以为所述像素集中的偶数行的像素提供栅极电压，其中，所述第一及第二组移位寄存器单元中的每个移位寄存器单元均包括第一P型晶体管、第二P型晶体管及第三P型晶体管，一个移位寄存器单元对应一行像素；
在第一及第二组移位寄存器单元中，除首行移位寄存器单元外，其余每个移位寄存器单元的第一P型晶体管的栅极连接至相应组的上一级移位寄存器单元的电压输出端，第一P型晶体管的第一级接收第一输入信号，第一P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的上一级移位寄存器单元的电压输出端用于控制相应的第一P型晶体管的通断，从而控制所述第一输入信号对相应的第三P型晶体管的通断；
在第一及第二组移位寄存器单元中，除尾行移位寄存器单元外，其余每个移位寄存器单元的第二P型晶体管的栅极连接至相应组的下一级移位寄存器单元的电压输出端，第二P型晶体管的第一级接收所述第二输入信号，第二P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的下一级移位寄存器单元的电压输出端用于控制相应的第二P型晶体管的通断，从而控制所述第二输入信号对相应的第三P型晶体管的通断；
每个移位寄存器单元的第三P型晶体管的第一级连接至第一或第二时钟信号，第三P型晶体管的第二级作为相应的移位寄存器单元的电压输出端，用于连接至相应行的像素，以对所述像素进行充、放电，从而提供栅极电压。
其中，所述第一组及第二组移位寄存器单元均设置于液晶显示器的玻璃基板上。
其中，每一移位寄存器单还包括第一电容，所述第一电容连接在相应的移位寄存器的第三P型晶体管的栅极与第三P型晶体管的第二级之间。
其中，每一移位寄存器单元还包括第四P型晶体管，所述第四P型晶体管的栅极接收所述第一时钟信号或第二时钟信号，所述第四P型晶体管的第一级连接至相应的第三P型晶体管的栅极，所述第四P型晶体管的第二级连接至相应的第三P型晶体管的第二端，其中，所述第四P型晶体管的栅极与相应的第三P型晶体管的第一级接收的时钟信号相同。
本发明还提供了一种液晶显示器，包括像素集及栅极驱动电路，其中，所述栅极驱动电路包括第一及第二组移位寄存器单元，所述第一组移位寄存器单元设置于所述像素集的一侧，以为所述像素集中的奇数行的像素提供栅极电压，所述第二组移位寄存器单元设置于所述像素集的另一侧，以为所述像素集中的偶数行的像素提供栅极电压，其中，所述第一及第二组移位寄存器单元中的每个移位寄存器单元均包括第一P型晶体管、第二P型晶体管及第三P型晶体管，一个移位寄存器单元对应一行像素，
在第一及第二组移位寄存器单元中，除首行移位寄存器单元外，其余每个移位寄存器单元的第一P型晶体管的栅极连接至相应组的上一级移位寄存器单元的电压输出端，第一P型晶体管的第一级接收第一输入信号，第一P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的上一级移位寄存器单元的电压输出端用于控制相应的第一P型晶体管的通断，从而控制所述第一输入信号对相应的第三P型晶体管的通断；
在第一及第二组移位寄存器单元中，除尾行移位寄存器单元外，其余每个移位寄存器单元的第二P型晶体管的栅极连接至相应组的下一级移位寄存器单元的电压输出端，第二P型晶体管的第一级接收所述第二输入信号，第二P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的下一级移位寄存器单元的电压输出端用于控制相应的第二P型晶体管的通断，从而控制所述第二输入信号对相应的第三P型晶体管的通断；
每个移位寄存器单元的第三P型晶体管的第一级连接至第一或第二时钟信号，第三P型晶体管的第二级作为相应的移位寄存器单元的电压输出端，用于连接至相应行的像素，以对所述像素进行充、放电，从而提供栅极电压。
本发明所述移位寄存器单元包括第一P型晶体管、第二P型晶体管、第三P型晶体管。所述第一P型晶体管的栅极接收第n-2级像素的栅极电压。所述第一P型晶体管的第一级连接至第一输入信号。所述第一P型晶体管的第二级连接至所述第三P型晶体管的栅极。其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管的通断，从而控制所述第一输入信号对所述第三P型晶体管的通断。其中，n是大于2的自然数。所述第二P型晶体管的栅极接收第n+2级像素的栅极电压。所述第二P型晶体管的第一级接收第二输入信号。所述第二P型晶体管的第二级连接至所述第三P型晶体管的栅极。其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管的通断，从而控制所述第二输入信号对所述第三P型晶体管的通断。所述第三P型晶体管的第一级接收第一时钟信号或第二时钟信号。所述第二P型晶体管的第二级作为所述移位寄存器单元的电压输出端，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而为所述第n级像素提供栅极电压。因此，所述移位寄存器单元可以为液晶显示器的第n级像素提供稳定地栅极电压，且结构精简，可以减小所述液晶显示器的边框尺寸，且所述移位寄存器单元属于单级架构，在运作过程中不会出行持续的大电流，因此功耗较低。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本发明第一方案的第一实施例提供的一种移位寄存器单元的电路图；
图2是本发明第一方案的第二实施例提供的一种移位寄存器单元的电路图；
图3是本发明第二方案的实施例提供的栅极驱动电路的应用环境示意图；
图4是图3中的栅极驱动电路的移位寄存器单元的扫描时序图；
图5是本发明第三方案的实施例提供的液晶显示器的示意图。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述。
请参阅图1，本发明第一方案第一实施例提供一种移位寄存器单元100。所述移位寄存器单元100用于为液晶显示器的第n级像素提供栅极电压。所述移位寄存器单元100包括第一P型晶体管T1、第二P型晶体管T2、第三P型晶体管T3及第一电容C1。其中，所述第一P型晶体管T1的栅极接收第n-2级像素的栅极电压。所述第一P型晶体管T1的第一级连接至第一输入信号D2U。所述第一P型晶体管T1的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管T1的通断，从而控制所述第一输入信号D2U对所述第三P型晶体管T3的通断。其中，n是大于2的自然数。
所述第二P型晶体管T2的栅极接收第n+2级像素的栅极电压。所述第二P型晶体管T2的第一级接收第二输入信号U2D。所述第二P型晶体管T2的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管T2的通断，从而控制所述第二输入信号对所述第三P型晶体管T3的通断。
需要说明的是，所述移位寄存器单元100为第n级移位寄存器单元。所述第n级移位寄存器单元的第一P型晶体管T1的栅极接收第n-2级像素的栅极电压是通过连接至所述第n-2级移位寄存器单元的电压输出端G(n-2)得到。所述第n级移位寄存器单元的第二P型晶体管T2的栅极接收第n+2级像素的栅极电压是通过连接至所述第n+2级移位寄存器单元的电压输出端G(n-2)得到。
所述第三P型晶体管T3的第一级接收第一时钟信号CK1或第二时钟信号CK2。所述第二P型晶体管T2的第二级作为所述移位寄存器单元100的电压输出端G(n)，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而为所述第n级像素提供栅极电压。
在本实施例中，所述第一输入信号D2U与所述第二输入信号U2D的电位相反，即当所述第一输入信号D2U为高电位信号时，所述第二输入信号U2D为低电位信号。当所述第一输入信号D2U为低电位信号时，所述第二输入信号U2D为高电位信号。所述第一P型晶体管、所述第二P型晶体管及所述第三P型晶体管为NMOS(N-Mental-Oxide-Semiconductor，N型金属-氧化物-半导体)薄膜晶体管。由于这里采用的第一至第三P型晶体管T1-T3的源极与漏极是对称的，所以其源极及栅极是没有区别的。故，所述第一至第三P型晶体管T1-T3的第一级及第二级可以分别为源极及漏极，也可以为漏极及源极。
在其他的实施例中，所述第一至第三P型晶体管T1-T3也可以为场效应管或其他特性相同的器件。
需要说明的是，所述第三P型晶体管T3的栅极与所述第一及第二P型晶体管T1及T2之间的节点定义为Q(n)。
进一步地，所述第一电容C1连接在所述第三P型晶体管T3的栅极与所述第三P型晶体管T3的第二级之间。
当所述液晶显示器的显示屏的栅极扫描方式为由下向上时，且所述第一输入信号D2U为低电位，所述第二输入信号U2D为高电位。当第n-2级像素的栅极电压为低电位时，所述第一P型晶体管T1导通，使得所述第一输入信号D2U传输至所述第三P型晶体管T3的栅极。所述第三P型晶体管T3导通，所述第一时钟信号CK1或第二时钟信号CK2通过所述电压输出端G(n)对所述第n级像素进行充电及放电，以提供栅极电压。其中，由于所述第一电容C1自举效应来调整所述节点Q(n)的电位，以减小所述移位寄存器单元100的电压输出端G(n)输出栅极电压的延时，进而提高了所述移位寄存器单元100输出的稳定性。
当第n+2级像素的栅极电压为低电位时，所述第二P型晶体管T2导通，使得所述第二输入信号U2D传输至所述第三P型晶体管T3的栅极。所述第三P型晶体管T3截止。所述第一时钟信号CK1或第二时钟信号CK2不再影响所述移位寄存器单元100的电压输出端G(n)的电位。
同理，当所述液晶显示器的显示屏的栅极扫描方式为由上向下时，且所述第一输入信号D2U为高电位，所述第二输入信号U2D为低电位。当第n+2级像素的栅极电压为低电位时，所述第二P型晶体管T2导通，使得所述第二输入信号U2D传输至所述第三P型晶体管T3的栅极。所述第三P型晶体管T3导通，所述第一时钟信号CK1或第二时钟信号CK2通过所述电压输出端G(n)对所述第n级像素进行充电及放电，以提供栅极电压。其中，由于所述第一电容C1自举效应来调整所述节点Q(n)的电位，以减小所述移位寄存器单元100的电压输出端G(n)输出栅极电压的延时，进而提高了所述移位寄存器单元100输出的稳定性。
当第n-2级像素的栅极电压为低电位时，所述第一P型晶体管T1导通，使得所述第一输入信号D2U传输至所述第三P型晶体管T3的栅极。所述第三P型晶体管T3截止。所述第一时钟信号CK1或第二时钟信号CK2不再影响所述移位寄存器单元100的电压输出端G(n)的电位。
在本实施例中，所述移位寄存器单元100包括第一P型晶体管T1、第二P型晶体管T2、第三P型晶体管T3。所述第一P型晶体管T1的栅极接收第n-2级像素的栅极电压。所述第一P型晶体管T1的第一级连接至第一输入信号D2U。所述第一P型晶体管T1的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管T1的通断，从而控制所述第一输入信号对所述第三P型晶体管T3的通断。其中，n是大于2的自然数。所述第二P型晶体管T2的栅极接收第n+2级像素的栅极电压。所述第二P型晶体管T2的第一级接收第二输入信号U2D。所述第二P型晶体管T2的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管T2的通断，从而控制所述第二输入信号U2D对所述第三P型晶体管T3的通断。所述第三P型晶体管T3的第一级接收第一时钟信号CK1或第二时钟信号CK2。所述第二P型晶体管T2的第二级作为所述移位寄存器单元100的电压输出端G(n)，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而为所述第n级像素提供栅极电压。因此，所述移位寄存器单元100可以为液晶显示器的第n级像素提供稳定地栅极电压，且结构精简，可以减小所述液晶显示器的边框尺寸，且所述移位寄存器单元100属于单级架构，在运作过程中不会出行持续的大电流，因此功耗较低。
进一步地，所述移位寄存器单元100还包括第四P型晶体管T4。所述第四P型晶体管T4的栅极接收所述第一时钟信号CK1或第二时钟信号CK2。所述第四P型晶体管T4的第一级连接至所述第三P型晶体管T3的栅极。所述第四P型晶体管T4的第二级连接至所述第三P型晶体管T3的第二端。其中，所述第四P型晶体管T4的栅极与所述第三P型晶体管T3的第一级接收的时钟信号相同。
所述第四P型晶体管T4受到所述第一时钟信号CK1或第二时钟信号CK2的控制在非充电时段对所述节点Q(n)进行上拉，保持Q(n)处于高电位状态，从而维持所述移位寄存器单元100的电压输出端G(n)输出栅极电压的稳定性。
进一步地，所述移位寄存器单元100还包括第六P型晶体管T6、第七P型晶体管T7、第八P型晶体管T8及第二电容C2。所述第六P型晶体管T6的栅极连接至所述第六P型晶体管T6的第一级。所述第六P型晶体管T6的第一级接收第二时钟信号CK2或第一时钟信号CK1。所述第六P型晶体管T6的第二级连接至所述第二电容C2的第一端，并连接至所述第五P型晶体管T5的栅极，以输出所述上拉控制信号至所述第五P型晶体管T5的栅极。所述第二电容C2的第二端连接至所述第五P型晶体管T5的第二级。所述第七P型晶体管T7的栅极连接至所述第一及第二P型晶体管T1及T2的第二级。所述第七P型晶体管T7的第一级连接至所述第六P型晶体管T6的第二级。所述第七P型晶体管T7的第二级连接至所述第六P型晶体管T6的第二级。所述第八P型晶体管T8的栅极接收复位信号RESET。所述第八P型晶体管T8的第一级连接至所述第七P型晶体管T7的栅极。所述第八P型晶体管T8的第二级连接至所述第五P型晶体管T5的第二级。其中，所述第六P型晶体管T6的第一级与所述第三P型晶体管T3的第一级接收的时钟信号不同。
需要说明的是，当所述第三P型晶体管的第一级接收所述第一时钟信号CK1，则所述第六P型晶体管T6的第一级接收所述第二时钟信号CK2，所述第四P型晶体管T4的栅极接收所述第一时钟信号CK1。当所述第三P型晶体管的第一级接收所述第二时钟信号CK2，则所述第六P型晶体管T6的第一级接收所述第一时钟信号CK1，所述第四P型晶体管T4的栅极接收所述第二时钟信号CK2。所述第六P型晶体管T6、所述第七P型晶体管T8及第二电容C2可以构成上拉控制单元，来输出所述上拉控制信号。所述第六P型晶体管T6的第二级与所述第二电容C2之间的节点P(n)输出所述上拉控制信号至所述第五P型晶体管T5的栅极。所述节点P(n)输出的所述上拉控制信号用于控制所述第五P型晶体管T5在所述第n级像素的电压输入端充电前及充电时截止，并在除此之外的其他时间处于导通状态，以维持所述移位寄存器单元100的电压输出端G(n)处于高电位状态。所述第八P型晶体管T8的栅极接收所述复位信号RESET，当复位信号RESET为低电位时，所述第八P型晶体管T8导通，从而将所述节点Q(n)上拉至高电位，使得第三P型晶体管T3截止，从而使得所述移位寄存器单元100的电压输出端G(n)输出的栅极电压不受所述信号的影响，进而提高了所述移位寄存器单元100输出的稳定性。
请参阅图2，本发明第一方案的第二实施例提供一种移位寄存器200。所述第二实施例提供的移位寄存器200与所述第一实施例提供的移位寄存器100相似，两者的区别在于：在第二实施例中，所述第七P型晶体管T7的第一级连接至所述直流高电压源，以在所述移位寄存器100的电压输出端G(n)对所述第n级像素放电时，保持所述第五P型晶体管处于截止状态，以维持所述移位寄存器单元100的电压输出端G(n)处于低电位状态。
具体地，当所述移位寄存器100的电压输出端G(n)对所述第n级像素放电时，所述节点Q(n)处于低电位，所述第七P型晶体管T7导通，可以在所述第二时钟信号或第一时钟信号变为高电位时上拉所述节点P(n)，使得所述节点P(n)处于高电位，从而使得所述第五P型晶体管T5处于截止状态。
在本实施例中，所述移位寄存器单元200包括第一P型晶体管T1、第二P型晶体管T2及第三P型晶体管T3。所述第一P型晶体管T1的栅极接收第N-2级像素的栅极电压。所述第一P型晶体管T1的第一级连接至第一输入信号D2U。所述第一P型晶体管T1的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管T1的通断，从而控制所述第一输入信号D2U对所述第三P型晶体管T3的通断。其中，n是大于2的自然数。所述第二P型晶体管T2的栅极接收第n+2级像素的栅极电压。所述第二P型晶体管T2的第一级接收第二输入信号U2D。所述第二P型晶体管T2的第二级连接至所述第三P型晶体管T3的栅极。其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管T2的通断，从而控制所述第二输入信号U2D对所述第三P型晶体管T3的通断。所述第三P型晶体管T3的第一级接收第一时钟信号CK1或第二时钟信号CK2。所述第二P型晶体管T2的第二级作为所述移位寄存器单元100的电压输出端G(n)，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而为所述第n级像素提供栅极电压。因此，所述移位寄存器单元100可以为液晶显示器的第n级像素提供稳定的栅极电压，且结构精简，可以减小所述液晶显示器的边框尺寸，且所述移位寄存器单元100属于单级架构，在运作过程中不会出行持续的大电流，因此功耗较低。
请参阅图3，本发明第二方案提供一种栅极驱动电路300。所述栅极驱动电路300用于为液晶显示器的像素集310提供栅极电压。所述栅极驱动电路300包括第一寄存器单元301及第二组移位寄存器单元302。所述第一组移位寄存器单元301设置于所述像素集310的一侧，以为所述像素集310中的奇数行的像素提供栅极电压。所述第二组移位寄存器单元302设置于所述像素集310的另一侧，以为所述像素集310中的偶数行的像素提供栅极电压。其中，所述第一及第二组移位寄存器单元301及302中的移位寄存器单元可以为第一方案第一实施例提供的移位寄存器单元100。当然也可以为第一方案第二实施例提供的移位寄存器单元200。所述移位寄存器单元100的结构及功能已在上述第一方案中进行了详细的描述，在此不再赘述。
在第一及第二组移位寄存器单元301及302中，除首行移位寄存器单元100外，其余每个移位寄存器单元100的第一P型晶体管T1的栅极连接至相应组的上一级移位寄存器单元100的电压输出端。
在第一及第二组移位寄存器单元301及302中，除尾行移位寄存器单元100外，其余每个移位寄存器单元100的第二P型晶体管T2的栅极连接至相应组的下一级移位寄存器单元100的电压输出端。
需要说明的是，所述第一组移位寄存器单元301包括单数级寄存器单元100，如第一级寄存器单元、第三级寄存器单元、第五级寄存器单元等。所述第一级寄存器单元、所述第三级寄存器单元、所述第五级寄存器单元等分别对应所述第一级像素、所述第三级像素、所述第五级像素等。除了位于首行的第一级移位寄存器单元外，所述第三级移位寄存器单元的第一P型晶体管T1的栅极连接至所述第一级移位寄存器单元100的电压输出端G(1)；所述第三级移位寄存器单元的第二P型晶体管T2的栅极连接至所述第五级移位寄存器单元100的电压输出端G(5)；所述第五级移位寄存器单元的第一P型晶体管T1的栅极连接至所述第三级移位寄存器单元100的电压输出端G(3)；所述第五级移位寄存器单元的第二P型晶体管T2的栅极连接至所述第七级移位寄存器单元100的电压输出端G(7)；以此类推，不再进行赘述。
具体地，所述第一组及第二组移位寄存器单元301及302设置于液晶显示器的玻璃基板上。
请参阅图4，以下以图1所示的结构为例，其中，所述移位寄存器单元100中的第一至第八P型晶体管T1-T8均是以PMOS薄膜晶体管。结合所述移位寄存器单元100的扫描时序图，对所述移位寄存器单元100的工作过程进行详细的描述。
需要说明的是，在所述扫描时序图中，所述第一输入信号D2U为低电位，所述第二输入信号U2D为高电位。CK1_L和CK2_L为驱动第一组移位寄存器单元301的第一及第二时钟信号。CK1_R和CK2_R为驱动所述第二组移位寄存器单元302的第一及第二时钟信号。所述复位信号RESET在特殊时段(如开机时)输出低电位，使得所述节点Q(n)的电位被拉高，此时，时钟信号不再影响所述移位寄存器单元输出的电压输出端G(n)的电位。其中，t1～t3时段为第n-2级移位寄存器单元的电压输出端G(n-2)在给第n-2级像素充电前的准备时间；t3～t4时段为第n-2级移位寄存器单元的电压输出端G(n-2)在给第n-2级像素充电的充电时间。具体为：
在t1时，所述第二时钟信号CK2_L和第n-4级移位寄存器单元的电压输出端G(n-4)的电位开始下降，所述第n-2级移位寄存器单元100的第一P型晶体管T1导通。所述节点Q(n-2)被拉至低电位。所述第三P型晶体管T3导通，所述第一时钟信号CK1_L为高电位。所述第n-2级移位寄存器单元100的电压输出端G(n-2)处于高电位。
在t2时，所述第二时钟信号CK2_L和第n-4级移位寄存器单元的电压输出端G(n-4)的电位上升，所述第n-2级移位寄存器单元100的第一P型晶体管T1断开，所述节点Q(n-2)保持低电位。所述节点P(n-2)的电位被拉低至高电位，使起上拉作用的第五P型晶体管T5导通。所述第n-2级移位寄存器单元100的电压输出端G(n-2)处于高电位。
在t3时，所述第一时钟信号CK1_L电位下降，由于所述节点Q(n-2)处于低电位，因此所述第n-2级移位寄存器单元100的第三P型晶体管T3导通，从而将所述第n-2级移位寄存器单元100的电压输出端G(n-2)拉至低电位。
在t4时，所述第一时钟信号CK1_L电位上升，由于所述节点Q(n-2)仍处于低电位，所述第n-2级移位寄存器单元100的第三P型晶体管T3仍导通，从而将所述第n-2级移位寄存器单元100的电压输出端G(n-2)拉至高电位。
同样道理，t3～t5时段为第n级移位寄存器单元的电压输出端G(n)在给第N级像素充电前的准备时间；t5～t6时段为第n级移位寄存器单元的电压输出端G(n)在给第n-2级像素充电的充电时间。
需要说明的是，各级移位寄存器单元逐级地给相应级像素各级栅极扫描线充电、放电，使得液晶面板可以正常工作。
在本实施例中，所述第一及第二组移位寄存器单元301及302均包括所述移位寄存器单元100。在第一及第二组移位寄存器单元301及302中，除首行移位寄存器单元100外，在所述第一组及第二组移位寄存器单元301及302中，除首行移位寄存器单元100外，其余每个移位寄存器单元100的第一P型晶体管T1的栅极连接至相应组的上一级移位寄存器单元100的电压输出端。，除尾行移位寄存器单元100外，其余每个移位寄存器单元100的第二P型晶体管T2的栅极连接至相应组的下一级移位寄存器单元100的电压输出端。且所述栅极驱动电路300结构精简，可以减小所述液晶显示器的边框尺寸，且所述移位寄存器单元100属于单级架构，在运作过程中不会出行持续的大电流，因此功耗较低。
请继续参阅图5，本发明第三方案的实施例提供一种液晶显示器500。所述液晶显示器500包括像素集510及栅极驱动电路。其中，所述栅极驱动电路可以为上述第二方案提供的栅极驱动电路300。由于所述栅极驱动电路300已在上述第二方案中进行了详细的描述，故在此不再进行赘述。所述栅极驱动电路连接至所述像素集，以为所述像素集提供栅极电压。
在本实施例中，所述液晶显示器包括所述第一及第二组移位寄存器单元301及302。在第一及第二组移位寄存器单元301及302中，除首行移位寄存器单元100外，在所述第一组及第二组移位寄存器单元301及302中，除首行移位寄存器单元100外，其余每个移位寄存器单元100的第一P型晶体管T1的栅极连接至相应组的上一级移位寄存器单元100的电压输出端。，除尾行移位寄存器单元100外，其余每个移位寄存器单元100的第二P型晶体管T2的栅极连接至相应组的下一级移位寄存器单元100的电压输出端。且所述栅极驱动电路300结构精简，可以减小所述液晶显示器的边框尺寸，且所述移位寄存器单元100属于单级架构，在运作过程中不会出行持续的大电流，因此所述液晶显示器500的功耗较低。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (8)

1.一种移位寄存器单元，用于为液晶显示器的第n级像素提供栅极电压，其特征在于：所述移位寄存器单元包括第一P型晶体管、第二P型晶体管及第三P型晶体管，其中，
所述第一P型晶体管的栅极接收第n-2级像素的栅极电压，所述第一P型晶体管的第一级接收第一输入信号，所述第一P型晶体管的第二级连接至所述第三P型晶体管的栅极；其中，所述第n-2级像素的栅极电压用于控制所述第一P型晶体管的通断，从而控制所述第一输入信号对所述第三P型晶体管的通断；其中，n是大于2的自然数；
所述第二P型晶体管的栅极接收第n+2级像素的栅极电压，所述第二P型晶体管的第一级接收第二输入信号，所述第二P型晶体管的第二级连接至所述第三P型晶体管的栅极；其中，所述第n+2级像素的栅极电压用于控制所述第二P型晶体管的通断，从而控制所述第二输入信号对所述第三P型晶体管的通断；
所述第三P型晶体管的第一级连接至第一时钟信号或第二时钟信号，所述第三P型晶体管的第二级作为所述移位寄存器单元的电压输出端，用于连接至所述第n级像素，以对所述第n级像素进行充、放电，从而提供栅极电压；
所述移位寄存器单元还包括第四P型晶体管，所述第四P型晶体管的栅极接收所述第一时钟信号或第二时钟信号，所述第四P型晶体管的第一级连接至所述第三P型晶体管的栅极，所述第四P型晶体管的第二级连接至所述第三P型晶体管的第二端，其中，所述第四P型晶体管的栅极与所述第三P型晶体管的第一级接收的时钟信号相同。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单还包括第一电容，所述第一电容连接在所述第三P型晶体管的栅极与所述第三P型晶体管的第二级之间。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第五P型晶体管，所述第五P型晶体管的第一级连接至所述第三P型晶体管的第二级，所述第五P型晶体管的第二级连接至直流高电压源，所述第五P型晶体管的栅极接收上拉控制信号，以在所述第三P型晶体管导通时处于断开状态。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第六P型晶体管、第七P型晶体管、第八P型晶体管及第二电容，所述第六P型晶体管的栅极连接至所述第六P型晶体管的第一级，所述第六P型晶体管的第一级接收第二时钟信号或第一时钟信号，所述第六P型晶体管的第二级连接至所述第二电容的第一端，并连接至所述第五P型晶体管的栅极，以输出所述上拉控制信号至所述第五P型晶体管的栅极，所述第二电容的第二端连接至所述第五P型晶体管的第二级，所述第七P型晶体管的栅极连接至所述第一及第二P型晶体管的第二级，所述第七P型晶体管的第一级连接至所述第六P型晶体管的栅极或连接所述直流高电压源，所述第七P型晶体管的第二级连接至所述第六P型晶体管的第二级，所述第八P型晶体管的栅极接收复位信号，所述第八P型晶体管的第一级连接至所述第七P型晶体管的栅极，所述第八P型晶体管的第二级连接至所述第五P型晶体管的第二级，其中，所述第六P型晶体管的第一级与所述第三P型晶体管的第一级接收的时钟信号不同。
5.一种栅极驱动电路，用于为液晶显示器的像素集提供栅极电压，其特征在于：所述栅极驱动电路包括第一及第二组移位寄存器单元，所述第一组移位寄存器单元设置于所述像素集的一侧，以为所述像素集中的奇数行的像素提供栅极电压，所述第二组移位寄存器单元设置于所述像素集的另一侧，以为所述像素集中的偶数行的像素提供栅极电压，其中，所述第一及第二组移位寄存器单元中的每个移位寄存器单元均包括第一P型晶体管、第二P型晶体管及第三P型晶体管，一个移位寄存器单元对应一行像素；
在第一及第二组移位寄存器单元中，除首行移位寄存器单元外，其余每个移位寄存器单元的第一P型晶体管的栅极连接至相应组的上一级移位寄存器单元的电压输出端，第一P型晶体管的第一级接收第一输入信号，第一P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的上一级移位寄存器单元的电压输出端用于控制相应的第一P型晶体管的通断，从而控制所述第一输入信号对相应的第三P型晶体管的通断；
在第一及第二组移位寄存器单元中，除尾行移位寄存器单元外，其余每个移位寄存器单元的第二P型晶体管的栅极连接至相应组的下一级移位寄存器单元的电压输出端，第二P型晶体管的第一级接收第二输入信号，第二P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的下一级移位寄存器单元的电压输出端用于控制相应的第二P型晶体管的通断，从而控制所述第二输入信号对相应的第三P型晶体管的通断；
每个移位寄存器单元的第三P型晶体管的第一级连接至第一或第二时钟信号，第三P型晶体管的第二级作为相应的移位寄存器单元的电压输出端，用于连接至相应行的像素，以对所述像素进行充、放电，从而提供栅极电压；
每一移位寄存器单元还包括第四P型晶体管，所述第四P型晶体管的栅极接收所述第一时钟信号或第二时钟信号，所述第四P型晶体管的第一级连接至相应的第三P型晶体管的栅极，所述第四P型晶体管的第二级连接至相应的第三P型晶体管的第二端，其中，所述第四P型晶体管的栅极与相应的第三P型晶体管的第一级接收的时钟信号相同。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述第一组及第二组移位寄存器单元均设置于液晶显示器的玻璃基板上。
7.如权利要求5所述的栅极驱动电路，其特征在于，每一移位寄存器单还包括第一电容，所述第一电容连接在相应的移位寄存器的第三P型晶体管的栅极与第三P型晶体管的第二级之间。
8.一种液晶显示器，包括像素集及栅极驱动电路，其中，所述栅极驱动电路包括第一及第二组移位寄存器单元，所述第一组移位寄存器单元设置于所述像素集的一侧，以为所述像素集中的奇数行的像素提供栅极电压，所述第二组移位寄存器单元设置于所述像素集的另一侧，以为所述像素集中的偶数行的像素提供栅极电压，其中，所述第一及第二组移位寄存器单元中的每个移位寄存器单元均包括第一P型晶体管、第二P型晶体管及第三P型晶体管，一个移位寄存器单元对应一行像素，
在第一及第二组移位寄存器单元中，除首行移位寄存器单元外，其余每个移位寄存器单元的第一P型晶体管的栅极连接至相应组的上一级移位寄存器单元的电压输出端，第一P型晶体管的第一级接收第一输入信号，第一P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的上一级移位寄存器单元的电压输出端用于控制相应的第一P型晶体管的通断，从而控制所述第一输入信号对相应的第三P型晶体管的通断；
在第一及第二组移位寄存器单元中，除尾行移位寄存器单元外，其余每个移位寄存器单元的第二P型晶体管的栅极连接至相应组的下一级移位寄存器单元的电压输出端，第二P型晶体管的第一级接收第二输入信号，第二P型晶体管的第二级连接至相应的第三P型晶体管的栅极；其中，相应组的下一级移位寄存器单元的电压输出端用于控制相应的第二P型晶体管的通断，从而控制所述第二输入信号对相应的第三P型晶体管的通断；
每个移位寄存器单元的第三P型晶体管的第一级连接至第一或第二时钟信号，第三P型晶体管的第二级作为相应的移位寄存器单元的电压输出端，用于连接至相应行的像素，以对所述像素进行充、放电，从而提供栅极电压；
每一移位寄存器单元还包括第四P型晶体管，所述第四P型晶体管的栅极接收所述第一时钟信号或第二时钟信号，所述第四P型晶体管的第一级连接至相应的第三P型晶体管的栅极，所述第四P型晶体管的第二级连接至相应的第三P型晶体管的第二端，其中，所述第四P型晶体管的栅极与相应的第三P型晶体管的第一级接收的时钟信号相同。
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