CN101847445B - 移位寄存器及其栅线驱动装置 - Google Patents

Abstract

本发明公开了一种移位寄存器及其栅线驱动装置，涉及液晶显示领域，解决了由于薄膜晶体管开启电压的偏移造成的移位寄存器电路不稳定的技术问题。移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管和第五薄膜晶体管；电容，连接在第一节点与本级输出端之间；第一工作模块，连接在第一工作信号端与第一节点之间，且与低电平信号端连接；第二工作模块，连接在第二工作信号端与第一节点之间，且与低电平信号端连接；其中，第一工作模块与第二工作模块交替工作，并且第一工作模块和第二工作模块分别用于在移位寄存器不工作时，保持第二薄膜晶体管的栅极和漏极都为低电平。本发明应用于一种中大尺寸的液晶面板。

Description

移位寄存器及其栅线驱动装置

技术领域

本发明涉及液晶显示领域，尤其涉及一种移位寄存器及其栅线驱动装置。

背景技术

近年来，液晶显示装置(Liquid Crystal Display，简称LCD)产品发展十分迅猛，越来越多高品质的薄膜晶体管液晶显示装置逐渐上市，其应用领域也不断拓宽。

液晶显示的像素阵列包括交错的数行栅极扫描线和数列数据线。其中，由数个移位寄存器构成的栅线驱动装置给像素阵列的数行栅极扫描线提供信号。

薄膜晶体管的开启电压的增加与栅极和源极的两端电压直接相关，栅极和源极两端电压越大，加压的时间越长，开启电压增加的就越大。图1为薄膜晶体管一直处于栅极偏置电压下开启电压漂移与时间的关系图，如图1所示，垂直方向表示薄膜晶体管的开启电压，水平方向表示连续加压的时间。从图中可以看出，如果一直给一个薄膜晶体管加压的话，该薄膜晶体管的开启电压会一直加压，最后导致薄膜晶体管不能够打开，最终导致电路无法工作。

在移位寄存器中，硅薄膜晶体管的占空比比较大，基本在5％-10％之间，甚至更大。在栅极正向偏置电压下，薄膜晶体管的工作电流会下降，并且开启电压的偏移也越来越大，最后阻止薄膜晶体管正常工作，从而影响了移位寄存器的稳定性。

发明内容

本发明所要解决的技术问题在于提供一种移位寄存器，能够减少薄膜晶体管开启电压的偏移，保持电路的稳定性。

为解决上述技术问题，本发明的实施例采用如下技术方案：

一种移位寄存器，包括：

第一薄膜晶体管，其栅极和源极连接在一起与触发信号端连接，其漏极与作为上拉节点的第一节点连接；

第二薄膜晶体管，其栅极与所述第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接；

第三薄膜晶体管，其栅极与所述时钟信号端连接，其源极与所述第一节点连接，其漏极与本级输出端连接；

第四薄膜晶体管，其栅极与所述反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接；

第五薄膜晶体管，其栅极与反馈信号端连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

电容，连接在所述第一节点与本级输出端之间；

第一工作模块，连接在第一工作信号端与所述第一节点之间，且与低电平信号端连接；

第二工作模块，连接在第二工作信号端与所述第一节点之间，且与低电平信号端连接；

其中，所述第一工作模块与第二工作模块交替工作，并且所述第一工作模块和第二工作模块分别用于在所述移位寄存器不工作时，保持所述第二薄膜晶体管的栅极和漏极都为低电平。

所述第一工作模块包括：

第六薄膜晶体管，其栅极和源极同时与第一工作信号端连接，其漏极与作为下拉节点的第二节点连接；

第七薄膜晶体管，其栅极与反馈信号端连接，其源极与第一工作信号端连接，其漏极与所述第二节点连接；

第八薄膜晶体管，其栅极与所述第二节点连接，其源极与第一节点连接，其漏极与低电平信号端连接；

第九薄膜晶体管，其栅极与所述第一节点连接，其源极与第二节点连接，其漏极与低电平信号端连接；

第十薄膜晶体管，其栅极与所述第二节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

第十一薄膜晶体管，其栅极与所述第一工作信号端连接，其源极与作为下拉节点的第三节点连接，其漏极与低电平信号端连接；

所述第二工作模块包括：

第十二薄膜晶体管，其栅极和源极同时与第二工作信号端连接，其漏极与所述第三节点连接；

第十三薄膜晶体管，其栅极与反馈信号端连接，其源极与所述第二工作信号端连接，其漏极与所述第三节点连接；

第十四薄膜晶体管，其栅极与所述第三节点连接，其源极与所述第一节点Q连接，其漏极与低电平信号端连接；

第十五薄膜晶体管，其栅极与所述第一节点连接，其源极与所述第三节点Qb连接，其漏极与低电平信号端连接；

第十六薄膜晶体管，其栅极与所述第三节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

第十七薄膜晶体管，其栅极与所述第二工作信号端连接，其源极与所述第二节点连接，其漏极与低电平信号端连接。

所述第六薄膜晶体管和第十三薄膜晶体管具有相同的结构；所述第七薄膜晶体管和所述第十二薄膜晶体管具有相同的结构；所述第八薄膜晶体管和所述第十四薄膜晶体管具有相同的结构；所述第九薄膜晶体管和所述第十五薄膜晶体管具有相同的结构；所述第十薄膜晶体管和所述第十六薄膜晶体管具有相同的结构；所述第十一薄膜晶体管和所述第十七薄膜晶体管具有相同的结构。

本发明提供的栅极驱动移位寄存单元，通过第一对称模块和第二对称模块的轮流工作，恢复了开启电压的偏移，保证了栅极驱动移位寄存电路的稳定性。

本发明所要解决的又一技术问题在于提供一种栅线驱动装置，能够减少薄膜晶体管开启电压的偏移，保持电路的稳定性。

为解决上述技术问题，本发明采用如下技术方案：

一种采用上述移位寄存器的栅线驱动装置，包括与信号发生单元连接的数个移位寄存器，所述移位寄存器具有一个时钟信号端、一个第一工作信号端、一个第二工作信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的触发信号端和一个接收后一级移位寄存器输出信号的反馈信号端；

所述移位寄存器接收至少两个所述信号发生单元发出的输入信号。

所述信号发生单元发出的输入信号为幅值相等且互为相反的第一工作信号和第二工作信号以及周期性交替的第一时钟信号和第二时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端接收所述第一工作信号；

所述第二工作信号端接收所述第二工作信号；

所述时钟信号端接收所述第一时钟信号和第二时钟信号中的一个时钟信号。

所述信号发生单元发出的输入信号为周期性交替的第一时钟信号和第二时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端与所述时钟信号端分别接收所述第一时钟信号和第二时钟信号中的同一个时钟信号；

所述第二工作信号接收所述第一时钟信号和第二时钟信号中的另一个时钟信号。

又一种采用上述移位寄存器的栅线驱动装置，包括串联连接的数个移位寄存器，所述移位寄存器具有一个时钟信号端、一个第一工作信号端、一个第二工作信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的触发信号端和一个接收后二级移位寄存器输出信号的反馈信号端；

所述移位寄存器接收至少两个所述信号发生单元发出的输入信号。

所述信号发生单元发出的输入信号为周期性交替的第一工作信号和第二工作信号以及周期性顺序输出的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端所接收述第一工作信号；

所述第二工作信号端接收所述第二工作信号；

所述时钟信号端接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的一个时钟信号。

所述信号发生单元发出的输入信号为周期性顺序输出的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的一个时钟信号；

所述第二工作信号端与所述时钟信号端分别接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中，与所述一个时钟信号间隔一个时钟信号的下一个时钟信号。

本发明提供的栅线驱动装置，恢复了开启电压的偏移，保持整个电路的稳定性。

附图说明

图1为薄膜晶体管一直处于栅极偏置电压下开启电压偏移与时间的关系图；

图2为本发明移位寄存器的结构示意图；

图3为本发明移位寄存器实施例一的结构示意图；

图4为本发明栅线驱动装置实施例一的结构示意图；

图5为应用图4所示栅线驱动装置的第N极移位寄存器的结构示意图；

图6为图4所示栅线驱动装置的工作时序图；

图7为图5中VDD1为高电平、VDD2为低电平的简化电路示意图；

图8为图5中VDD1为低电平、VDD2为高电平的简化电路示意图；

图9为本发明栅线驱动装置实施例二的结构示意图；

图10为应用图9所示栅线驱动装置的第N极移位寄存器的结构示意图；

图11为图9所示栅线驱动装置的工作时序图；

图12为本发明栅线驱动装置实施例三的结构示意图；

图13为应用图12所示栅线驱动装置的第N极移位寄存器的结构示意图；

图14为图12所示栅线驱动装置的工作时序图；

图15为图13中VDD1为高电平、VDD2为低电平的简化电路示意图；

图16为图13中VDD1为低电平、VDD2为高电平的简化电路示意图；

图17为本发明栅线驱动装置实施例四的结构示意图；

图18为应用图17所示栅线驱动装置的第N极移位寄存器的结构示意图；

图19为图17所示栅线驱动装置的工作时序图。

具体实施方式

本发明实施例提供一种移位寄存器及其栅线驱动装置，恢复了开启电压的偏移，保证了电路的稳定性。

下面结合附图对本发明实施例移位寄存器及其栅线驱动装置进行详细描述。

图2为本发明移位寄存器的结构示意图。如图2所示，本发明移位寄存器的主体包括五个氢化非晶硅薄膜晶体管、一个存储电容、第一工作模块1、第二工作模块2和相应输入输出端，其中，第一薄膜晶体管M1，其栅极和源极连接在一起与触发信号端连接，其漏极与作为上拉节点的第一节点Q连接，其作用是当接收到一个高电平信号时控制移位寄存器开始工作；第二薄膜晶体管M2，其栅极与第一节点Q连接，其源极与一时钟信号端连接，其漏极与本级输出端连接，其作用是为本级输出端提供高电平输出；第三薄膜晶体管M3，其栅极与时钟信号端连接，其源极与第一节点Q连接，其漏极与本级输出端连接，其作用是当时钟信号变为高电平时，加速使得本级输出端由低电平变为高电平，从而减少上升延长；第五薄膜晶体管M5，其栅极与反馈信号端连接，其源极与本级输出端连接，其漏极与低电平信号端VSS连接；第四薄膜晶体管M4，其栅极与反馈信号端连接，其源极与第一节点Q连接，其漏极与低电平信号端VSS连接，其作用是接收反馈信号，在反馈信号为高电平时使第一节点Q保持低电平，从而维持第二薄膜晶体管M2的栅极为低电平；电容C，连接在第一节点Q与本级输出端之间；第一工作模块1，连接在第一工作信号端与第一节点Q之间，且与低电平信号端VSS连接；第二工作模块2，连接在第二工作信号端与第一节点Q之间，且与低电平信号端VSS连接；其中，所述第一工作模块1与第二工作模块2交替工作，并且第一工作模块1和第二工作模块2分别用于在移位寄存器不工作时，保持第二薄膜晶体管M2的栅极和漏极都为低电平。

本发明提供的移位寄存器，通过第一工作模块和第二工作模块的轮流工作，恢复了开启电压的偏移，保证了电路的稳定性。

图3为本发明移位寄存器实施例一的结构示意图。本实施例移位寄存器的主体结构包括十七个氢化非晶硅薄膜晶体管、一个存储电容和相应的输入输出端，十七个薄膜晶体管分别为第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、第十六薄膜晶体管M16和第十七薄膜晶体管M17，存储电容为电容C，输入输出端包括低电平信号端VSS、本级输出端、接收触发信号的触发信号端、接收反馈信号的反馈信号端、一个第一工作信号端、一个第二工作信号端和一个时钟信号端。

具体地，第一薄膜晶体管M1，其栅极和源极连接在一起与触发信号端连接，其漏极与作为上拉节点的第一节点Q连接；第二薄膜晶体管M2，其栅极与第一节点Q连接，其源极与时钟信号端连接，其漏极与本级输出端连接；第三薄膜晶体管M3，其栅极与时钟信号端连接，其源极与第一节点Q连接，其漏极与本级输出端连接；第四薄膜晶体管M4，其栅极与反馈信号端连接，其源极与第一节点Q连接，其漏极与低电平信号端VSS连接；第五薄膜晶体管M5，其栅极与反馈信号端连接，其源极与本级输出端连接，其漏极与低电平信号端VSS连接；第六薄膜晶体管M6，其栅极和源极同时与第一工作信号端连接，其漏极与作为下拉节点的第二节点QB连接；第七薄膜晶体管M7，其栅极与反馈信号端连接，其源极与第一工作信号端连接，其漏极与所述第二节点QB连接；第八薄膜晶体管M8，其栅极与所述第二节点QB连接，其源极与第一节点Q连接，其漏极与低电平信号端VSS连接；第九薄膜晶体管M9，其栅极与所述第一节点Q连接，其源极与第二节点QB连接，其漏极与低电平信号端VSS连接；第十薄膜晶体管M10，其栅极与所述第二节点QB连接，其源极与本级输出端连接，其漏极与低电平信号端VSS连接；第十一薄膜晶体管M11，其栅极与第一工作信号端连接，其源极与作为下拉节点的第三节点Qb连接，其漏极与低电平信号端VSS连接；第十二薄膜晶体管M12，其栅极和源极同时与第二工作信号端连接，其漏极与作为下拉节点的第三节点Qb连接；第十三薄膜晶体管M13，其栅极与反馈信号端连接，其源极与第一工作信号端连接，其漏极与所述第三节点Qb连接；第十四薄膜晶体管M14，其栅极与所述第三节点Qb连接，其源极与第一节点Q连接，其漏极与低电平信号端VSS连接；第十五薄膜晶体管M15，其栅极与所述第一节点Q连接，其源极与第三节点Qb连接，其漏极与低电平信号端VSS连接；第十六薄膜晶体管M16，其栅极与所述第三节点Qb连接，其源极与本级输出端连接，其漏极与低电平信号端VSS连接；第三薄膜晶体管M15，其栅极与时钟信号端连接，其源极与第一节点Q连接，其漏极与本级输出端连接；第十七薄膜晶体管M17，其栅极与第二工作信号端连接，其源极与所述第二节点QB连接，其漏极与低电平信号端VSS连接；电容C，连接在第一节点Q与本级输出端之间。

其中，第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10和第十一薄膜晶体管M11组成本实施例的第一工作模块，第一工作模块用于维持当移位寄存器不工作的时候，第二薄膜晶体管M2的栅极和漏极都为低电平，保持电路的稳定性，从而起到抗干扰的作用。第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15、第十六薄膜晶体管M16、第十七薄膜晶体管M17组成本实施例的第二工作模块，第二工作模块与第一工作模块作用相同。当第一工作模块工作时，第二工作模块不工作；当第二工作模块工作时，第一工作模块不工作，第一工作模块与第二工作模块交替工作。需要说明的是，如果只有一个工作模块，则这个工作模块的薄膜晶体管大多数情况下都是出处开启的状态，导致这部分的薄膜晶体管的开启电压很容易上升，从而导致薄膜晶体管不能够工作，最后造成整个模块都不能正常工作。采用两个工作模块，其中一个工作模块在工作，另外一个工作模块的薄膜晶体管处于不工作的状态，薄膜晶体管的开启电压可以慢慢恢复过来，从而可以增强电路的稳定性，并且增加电路的工作时间。

进一步地，所述第六薄膜晶体管M6和第十三薄膜晶体管M13具有相同的结构；所述第七薄膜晶体管M7和所述第十二薄膜晶体管M12具有相同的结构；所述第八薄膜晶体管M8和所述第十四薄膜晶体管M14具有相同的结构；所述第九薄膜晶体管M9和所述第十五薄膜晶体管M15具有相同的结构；所述第十薄膜晶体管M10和所述第十六薄膜晶体管M16具有相同的结构；所述第十一薄膜晶体管M11和所述第十七薄膜晶体管M17具有相同的结构。

在实际使用中，本实施例上述技术方案不仅适用于氢化非晶硅薄膜晶体管，对其它薄膜晶体管也适用。

需要说明的是，上述实施例只是本发明移位寄存器的一种优选实施方式，而非限制。

本发明实施例还提供一种栅线驱动装置，包括串联连接的数个移位寄存器，且五个串联连接的移位寄存器组成一个移位寄存器组，每个移位寄存器分别具有一个时钟信号端、一个第一工作信号端、一个第二工作信号端、一个向相应栅线发送栅线驱动信号的本级输出端、一个接收触发信号作为本级移位寄存器初始信号的触发信号端和一个反馈信号端，此外，每个移位寄存器还与低电平信号端连接。

图4为本发明栅线驱动装置实施例一的结构示意图。如图4所示，移位寄存器组的五个移位寄存器分别为第N-2级移位寄存器SRN-2、第N-1级移位寄存器SRN-1、第N级移位寄存器SRN、第N+1级移位寄存器SRN+1和第N+2级移位寄存器SRN+2，每个移位寄存器具有图3所示的结构。

在本实施例中，信号发生单元发出的输入信号为第一工作信号VDD1、第二工作信号VDD2和周期性交替的第一时钟信号CLK1和第二时钟信号CLK2，则第一工作信号端接收第一工作信号VDD1；第二工作信号端接收第二工作信号VDD2；时钟信号端接收第一时钟信号CLK1和第二时钟信号CLK2中的一个时钟信号。

图5为应用图4所示栅线驱动装置的第N极移位寄存器的结构示意图。如图5所示，以第N级移位寄存器SRN为例，其输入输出端具体为：第一工作信号端接收的信号为VDD1、第二工作信号端接收的信号为VDD2、时钟信号端接收的信号为CLK1、反馈信号端为从后一级移位寄存器接收反馈信号的OUTN+1、接收前一级(第N-1级)移位寄存器输出端输出信号的触发信号端OUTN-1、本级输出端为OUTN，其中，本级输出端OUTN同时还向后一级(第N+1级)移位寄存器输出作为其初始信号的触发信号。

图6为图4所示栅线驱动装置的工作时序图。下面结合图5和图6通过第N级移位寄存器的工作过程进一步说明本实施例的技术方案。

在图5中，第一工作信号VDD1和第二工作信号VDD2为幅值相等且互为相反的高低电平。

具体地，当第一工作信号VDD1为高电平，第二工作信号VDD2为低电平时：

由于第二工作信号VDD2为低电平，因此第十二薄膜晶体管M12以及第十七薄膜晶体管M17为截止状态，此时第三节点Qb的电压为低电平。同时由于第一工作信号VDD1为高电平，第十一薄膜晶体管M11处于导通状态，导致第三节点Qb的电压变得更低。这样可以使得第十四薄膜晶体管M14和第十六薄膜晶体管M16的开启电压更有效地恢复到原来的状态。

图7为图5中VDD1为高电平、VDD2为低电平的简化电路示意图。图5中的移位寄存器可以等效为图7中的移位寄存器。

如图5所示，当第一工作信号VDD1为低电平，第二工作信号VDD2为高电平时：

由于第一工作信号VDD1为低电平，所以第六薄膜晶体管M6以及第十一薄膜晶体管M11为截止状态，此时第二节点QB的电压为低电平。同时，由于第二工作信号VDD2为高电平，第十七薄膜晶体管M17处于导通状态，导致第二节点QB的电压变得更低。这样使得第八薄膜晶体管M8和第十薄膜晶体管M10的开启电压更有效地恢复到原来的状态。

图8为图5中VDD1为低电平、VDD2为高电平的简化电路示意图。图5中的移位寄存器可以等效为图8中的移位寄存器。

由于图7和图8的工作原理一样，如图6所示，以第一工作信号VDD1为高电平，第二工作信号VDD2为低电平为例，如图7所示，则第N级移位寄存器的工作过程如下：

在T0阶段，由于移位寄存器接收到的触发信号和反馈信号都是低电平，这个移位寄存器处于非工作状态。因为VDD1为高电平，所以第六薄膜晶体管M6处于导通状态，从而使得第二节点QB为高电平。当第二节点QB为高电平时，第八薄膜晶体管M8以及第十薄膜晶体管M10同时处于开启状态，则第一节点Q为低电平，可以使第二薄膜晶体管M2的栅极和漏极保持为低电平。即无论时钟信号CLK1为高电平还是低电平，第二薄膜晶体管M2都是处于截止状态，始终保持本级输出端OUT N为低电平，这样能够有效的防止外界信号的干扰。

当达到T1阶段时，与第一薄膜晶体管M1连接的触发信号端OUTN-1变成高电平，此时第一薄膜晶体管M1处于导通状态。由于反馈信号端OUTN+1为低电平，第四薄膜晶体管M4和第五薄膜晶体管M5为截止状态。此时第一节点Q的电压变为高电平。当第一节点Q变为高电平时第九薄膜晶体管M9打开同时使得第二节点QB变为低电平。此时第八薄膜晶体管M8和第十薄膜晶体管M10处于截止状态。

当到达T2阶段时，触发信号端OUT N-1由高电平变为低电平，此时的时钟信号CLK1变为高电平。由于存储电容C的作用，此时第一节点Q的电压保持与T1阶段一样为高电平。所以第十五薄膜晶体管M15处于开启状态。同时由于时钟信号CLK1变为高电平，所以第三薄膜晶体管M3也处于开启状态。这样在第二薄膜晶体管M2与第三薄膜晶体管M3之间形成了一个循环，能够使得第一节点Q的电压达到与时钟信号CLK1一样高的电压，能够更快地使得本级输出端OUTN变为高电平，从而有效提高第二薄膜晶体管M2拉动负载的能力。

当到达T3阶段时，时钟信号CLK1由高电平变为低电平。同时反馈信号端OUT N+1变为高电平。此时第四薄膜晶体管M4、第七薄膜晶体管M7、第五薄膜晶体管M5处于导通状态。通过第四薄膜晶体管M4使得第一节点Q变为低电平，同时由于第五薄膜晶体管M5处于开启状态，开始对本级输出端OUT N放电，使得本级输出端OUT N从高电平变为低电平。由于第一节点Q为低电平，第九薄膜晶体管M9变为截止状态。同时第七薄膜晶体管M7开启，从而第二节点QB的电压变为高电平。这样第八薄膜晶体管M8和第九薄膜晶体管M9重新开启，加速第一节点Q和本级输出端OUT N变为低电平。之后一直保持在T0阶段的状态，直到下一个信号来的时候重复上述流程。

从整个工作流程中可以看出，本发明实施例所提供的移位寄存器结构稳定，整个移位寄存器没有直流电流经过，都是通过电荷积累来实现整个电路工作过程，因此整个电路是一个非常节能的电路。同时该电路结构具有高稳定性，能够非常有效的降低信号上升和下降的延长时间。从而能够有效地实现由大量移位寄存器组成的栅线驱动装置，适合应用于中大尺寸的液晶面板。

图9为本发明栅线驱动装置实施例二的结构示意图。如图9所示，本实施例与栅线驱动装置实施例一的结构基本相同，不同之处在于，在本实施例中，采用以时钟信号线CLK1和CLK2代替VDD1和VDD2的技术方案，即信号发生单元发出的输入信号为周期性交替的第一时钟信号CLK1和第二时钟信号CLK2，则第一工作信号端与时钟信号端分别接收第一时钟信号CLK1和第二时钟信号CLK2中的同一个时钟信号；第二工作信号端接收第一时钟信号CLK1和第二时钟信号CLK2中的另一个时钟信号。

图10为应用图9所示栅线驱动装置的第N极移位寄存器的结构示意图。如图10所示，以第N级移位寄存器SRN为例，其输入输出端具体为：第一工作信号端接收的信号为CLK1、第二工作信号端接收的信号为CLK2、时钟信号端接收的信号为CLK1、反馈信号端为从后一级移位寄存器接收反馈信号的OUTN+1、接收前一级(第N-1级)移位寄存器输出端输出信号的触发信号端OUTN-1、本级输出端为OUTN，其中，本级输出端OUT N同时还向后一级(第N+1级)移位寄存器输出作为其初始信号的触发信号。

图11为图9所示栅线驱动装置的工作时序图。如图11所示，其移位寄存器的工作原理与实施例一的工作原理近似，在此不再赘述。

本实施例的技术方案采用交替的两个时钟信号CLK1和CLK2代替VDD1和VDD2，第一工作模块和第二工作模块中的薄膜晶体管的工作时间占空比都为50％，能够在一定程度上增加薄膜晶体管的工作寿命，但是效果没有采用VDD1和VDD2好。同时采用交替的两个时钟信号CLK1和CLK2代替VDD1和VDD2，会增加时钟信号线的负载，这样可能导致在驱动较多的移位寄存器时的延迟比较大，影响电路的正常驱动。此种技术方案适合应用在小尺寸的液晶面板上。

图12为本发明栅线驱动装置实施例三的结构示意图。如图12所示，移位寄存器组的五个移位寄存器分别为第N-2级移位寄存器SRN-2、第N-1级移位寄存器SRN-1、第N级移位寄存器SRN、第N+1级移位寄存器SRN+1和第N+2级移位寄存器SRN+2，每个移位寄存器具有图3所示的结构。

在本实施例中，信号发生单元发出的输入信号为：幅值相等且互为相反的第一工作信号VDD1和第二工作信号VDD2以及周期性顺序输出的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，则第一工作信号端接收第一工作信号VDD1；第二工作信号端接收第二工作信号VDD2；时钟信号端接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的一个时钟信号。

图13为应用图12所示栅线驱动装置的第N极移位寄存器的结构示意图。如图13所示，以第N级移位寄存器SRN为例，其输入输出端具体为：第一工作信号端接收第一工作信号VDD1、第二工作信号端接收第二工作信号VDD2、时钟信号端接收第三时钟信号CLK3、反馈信号端为从后两级移位寄存器接收反馈信号的OUTN+2、接收前一级(第N-1级)移位寄存器输出端输出信号的触发信号端OUTN-1，本级输出端OUTN，其中，本级输出端OUTN同时还向后一级(第N+1级)移位寄存器输出作为其初始信号的触发信号。

图14为图12所示栅线驱动装置的工作时序图。本发明实施例在驱动栅极负载的时候提供一个预充电的过程，从而使得像素充电能够达到更好的效果。下面结合图14和图15通过第N级移位寄存器的工作过程进一步说明本实施例的技术方案。

在图14中，第一工作信号VDD1和第二工作信号VDD2为幅值相等且互为相反的高低电平。

具体地，当第一工作信号VDD1为高电平，第二工作信号VDD2为低电平时：

由于第二工作信号VDD2为低电平，所以第十二薄膜晶体管M12以及第十七薄膜晶体管M17为截止状态，此时第三节点Qb的电压为低电平。同时由于第一工作信号VDD1为高电平，第十一薄膜晶体管M11处于导通状态，这样导致第三节点Qb的电压变得更低。这样使得第十四薄膜晶体管M14和第十六薄膜晶体管M16的开启电压更有效地恢复到原来的状态。

图15为图13中VDD1为高电平、VDD2为低电平的简化电路示意图。图13中的移位寄存器可以等效为图15中的移位寄存器。

如图13所示，当第一工作信号VDD1为低电平，第二工作信号VDD2为高电平时：

由于第一工作信号VDD1为低电平，所以第六薄膜晶体管M6以及第十一薄膜晶体管M11为截止状态，此时第二节点QB的电压为低电平。同时由于第二工作信号VDD2为高电平，第十七薄膜晶体管M17处于导通状态，导致第二节点QB的电压变得更低。这样使得第八薄膜晶体管M8和第十薄膜晶体管M10的开启电压更有效地恢复到原来的状态。

图16为图13中VDD1为高电平、VDD2为低电平的简化电路示意图。图13中的移位寄存器可以等效为图16中的移位寄存器。

由于图15和图16的工作原理相同，如图14所示，以第一工作信号VDD1为高电平，第二工作信号VDD2为低电平为例，如图15所示，则第N级移位寄存器的工作过程如下：

最开始的阶段T0时，由于移位寄存器接收到的触发信号和反馈信号都是低电平，这个移位寄存器处于非工作状态。因为VDD1为高电平，所以第六薄膜晶体管M6处于导通状态，从而使得第二节点QB为高电平。当第二节点QB为高电平时，第八薄膜晶体管M8以及第十薄膜晶体管M10同时处于开启状态，则第一节点Q为低电平，可以使第二薄膜晶体管M2的栅极和漏极保持为低电平。即无论时钟信号CLK3为高电平还是低电平，第二薄膜晶体管M2都是处于截止状态，始终保持输出端为低电平，这样能够有效的防止外界信号的干扰。

当达到T1阶段时，与第一薄膜晶体管M1连接的触发信号端OUTN-1端变成高电平，此时第一薄膜晶体管M1处于导通状态。由于反馈信号端OUTN+1为低电平，第四薄膜晶体管M4和第五薄膜晶体管M5为截止状态。此时第一节点Q的电压变为高电平。当第一节点Q变为高电平时第九薄膜晶体管M9打开的同时使得第二节点QB变为低电平。此时第八薄膜晶体管M8和第十薄膜晶体管M10处于截止状态，此时的第一节点Q的电压变得更高。

当到达T2阶段时，触发信号端OUT N-1端还是保持为高电平，此时的时钟信号CLK3变为高电平。此时第一节点Q保持高电平，第二薄膜晶体管M2开启。由于时钟信号CLK3变为高电平，所以第三薄膜晶体管M3也是处于开启的状态。这样在第二晶体管M2和第三薄膜晶体管M3之间形成了一个循环。能够使得第一节点Q的电压达到与时钟信号CLK3一样高的电压，能够更快的使得本级输出端OUT N变为高电平，从而提高第二薄膜晶体管M2拉动负载能力。

当到达T3阶段时，OUT N-1端由高电平变为低电平，此时的时钟信号CLK3保持高电平。由于存储电容C的作用，此时第一节点Q的电压保持和T2阶段一样为高电平。所以第十五薄膜晶体管M15处开启状态。使得第二节点QB保持为低电平。第八薄膜晶体管M8和第十薄膜晶体管M10都是处于截止状态。同时由于时钟信号CLK3仍为高电平，所以第三薄膜晶体管M3也处于开启的状态。这样第二薄膜晶体管M2和第三薄膜晶体管M3之间形成了一个循环。能够使得第一节点Q的电压达到与时钟信号CLK3一样高的电压，从而保持本级输出端OUT N为高电平。

当到达T4阶段时，时钟信号CLK3由高电平变为低电平。同时反馈信号端OUT N+2变为高电平。此时第四薄膜晶体管M4、第七薄膜晶体管M7、第五薄膜晶体管M5处于导通状态。通过第四薄膜晶体管M4使得第一节点Q变为低电平，同时由于第五薄膜晶体管M5处于开启状态，开始对本级输出端OUT N放电，使得本级输出端OUT N从高电平变为低电平。由于第一节点Q为低电平，第九薄膜晶体管M9变为截止的状态。同时第七薄膜晶体管M7开启，从而第二节点QB的电压变为高电平。这样第八薄膜晶体管M8和第九薄膜晶体管M9重新开启，加速第一节点Q和本级输出端OUT N变为低电平。

之后一直保持在T0阶段的状态，直到下一个信号来的时候重复上面的流程。

从整个工作流程中可以看出，本发明所提供的移位寄存器结构稳定，整个移位寄存器没有直流电流经过，都是通过电荷积累来实现整个电路的工作过程。因此整个电路是一个非常节能的电路。同时该电路结构具有高稳定性，能够有效地降低信号上升和下降的延长时间。从而能够有效地实现大量的移位寄存器组成的栅线驱动装置，适合应用于中大尺寸的液晶面板。

图17为本发明栅线驱动装置实施例四的结构示意图。如图9所示，本实施例与栅线驱动装置实施例三的结构基本相同，不同之处在于，在本实施例中，采用四个周期性交替的时钟信号中的两个时钟信号来代替VDD1和VDD2的技术方案，即信号发生单元发出的输入信号为周期性顺序输出的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，则第一工作信号端接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的一个时钟信号；第二工作信号端与时钟信号端分别接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中，与所述一个时钟信号间隔一个时钟信号的下一个时钟信号。

图18为应用图17所示栅线驱动装置的第N极移位寄存器的结构示意图。如图18所示，以第N级移位寄存器SRN为例，其输入输出端具体为：第一工作信号端接收的信号为CLK1、第二工作信号端接收的信号为CLK3、时钟信号端接收的信号为CLK3、反馈信号端为从后两级移位寄存器接收反馈信号的OUTN+2、接收前一级(第N-1级)移位寄存器输出端输出信号的触发信号端OUTN-1、本级输出端为OUTN，其中，本级输出端OUTN同时还向后一级(第N+1级)移位寄存器输出作为其初始信号的触发信号。

图19为图17所示栅线驱动装置的工作时序图。如图19所示，其移位寄存器的工作原理与实施例三的工作原理近似，在此不再赘述。

本实施例的技术方案采用周期性顺序输出的四个时钟信号中的两个时钟信号代替VDD1和VDD2，第一工作模块和第二工作模块中的薄膜晶体管的工作时间占空比都为50％，虽然能够在一定程度上增加薄膜晶体管的工作寿命，但是效果没有采用VDD1和VDD2好。并且，采用交替的两个时钟信号代替VDD1和VDD2，会增加时钟信号线的负载，可能导致在驱动较多的移位寄存器的时候延迟比较大，影响电路的正常驱动。因此，本技术方案适合应用在小尺寸的液晶面板上。

需要说明的是，上述实施例中所述的薄膜晶体管为氢化非晶硅薄膜晶体管。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种移位寄存器，其特征在于，包括：

第一薄膜晶体管，其栅极和源极连接在一起与触发信号端连接，其漏极与作为上拉节点的第一节点连接；

第二薄膜晶体管，其栅极与所述第一节点连接，其源极与时钟信号端连接，其漏极与本级输出端连接；

第三薄膜晶体管，其栅极与所述时钟信号端连接，其源极与所述第一节点连接，其漏极与本级输出端连接；

第四薄膜晶体管，其栅极与反馈信号端连接，其源极与所述第一节点连接，其漏极与低电平信号端连接；

第五薄膜晶体管，其栅极与反馈信号端连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

电容，连接在所述第一节点与本级输出端之间；

第一工作模块，连接在第一工作信号端与所述第一节点之间，且与低电平信号端连接；

第二工作模块，连接在第二工作信号端与所述第一节点之间，且与低电平信号端连接；

其中，所述第一工作模块与第二工作模块交替工作，并且所述第一工作模块和第二工作模块分别用于在所述移位寄存器不工作时，保持所述第二薄膜晶体管的栅极和漏极都为低电平。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述第一工作模块包括：

第六薄膜晶体管，其栅极和源极同时与第一工作信号端连接，其漏极与作为下拉节点的第二节点连接；

第七薄膜晶体管，其栅极与反馈信号端连接，其源极与第一工作信号端连接，其漏极与所述第二节点连接；

第八薄膜晶体管，其栅极与所述第二节点连接，其源极与第一节点连接，其漏极与低电平信号端连接；

第九薄膜晶体管，其栅极与所述第一节点连接，其源极与第二节点连接，其漏极与低电平信号端连接；

第十薄膜晶体管，其栅极与所述第二节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

第十一薄膜晶体管，其栅极与所述第一工作信号端连接，其源极与作为下拉节点的第三节点连接，其漏极与低电平信号端连接；

所述第二工作模块包括：

第十二薄膜晶体管，其栅极和源极同时与第二工作信号端连接，其漏极与所述第三节点连接；

第十三薄膜晶体管，其栅极与反馈信号端连接，其源极与所述第二工作信号端连接，其漏极与所述第三节点连接；

第十四薄膜晶体管，其栅极与所述第三节点连接，其源极与所述第一节点连接，其漏极与低电平信号端连接；

第十五薄膜晶体管，其栅极与所述第一节点连接，其源极与所述第三节点连接，其漏极与低电平信号端连接；

第十六薄膜晶体管，其栅极与所述第三节点连接，其源极与本级输出端连接，其漏极与低电平信号端连接；

第十七薄膜晶体管，其栅极与所述第二工作信号端连接，其源极与所述第二节点连接，其漏极与低电平信号端连接。

3.根据权利要求2所述的移位寄存器，其特征在于，

所述第六薄膜晶体管和第十三薄膜晶体管具有相同的结构；所述第七薄膜晶体管和所述第十二薄膜晶体管具有相同的结构；所述第八薄膜晶体管和所述第十四薄膜晶体管具有相同的结构；所述第九薄膜晶体管和所述第十五薄膜晶体管具有相同的结构；所述第十薄膜晶体管和所述第十六薄膜晶体管具有相同的结构；所述第十一薄膜晶体管和所述第十七薄膜晶体管具有相同的结构。

4.一种采用权利要求1或2或3所述移位寄存器的栅线驱动装置，包括与信号发生单元连接的数个移位寄存器，其特征在于，所述移位寄存器具有一个时钟信号端、一个第一工作信号端、一个第二工作信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的触发信号端和一个接收后一级移位寄存器输出信号的反馈信号端；

所述移位寄存器接收至少两个所述信号发生单元发出的输入信号。

5.根据权利要求4所述移位寄存器的栅线驱动装置，其特征在于，所述信号发生单元发出的输入信号为幅值相等且互为相反的第一工作信号和第二工作信号以及周期性交替的第一时钟信号和第二时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端接收所述第一工作信号；

所述第二工作信号端接收所述第二工作信号；

所述时钟信号端接收所述第一时钟信号和第二时钟信号中的一个时钟信号。

6.根据权利要求4所述的栅线驱动装置，其特征在于，所述信号发生单元发出的输入信号为周期性交替的第一时钟信号和第二时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端与所述时钟信号端分别接收所述第一时钟信号和第二时钟信号中的同一个时钟信号；

所述第二工作信号接收所述第一时钟信号和第二时钟信号中的另一个时钟信号。

7.一种采用权利要求1或2或3所述移位寄存器的栅线驱动装置，包括串联连接的数个移位寄存器，其特征在于，所述移位寄存器具有一个时钟信号端、一个第一工作信号端、一个第二工作信号端、一个本级输出端、一个接收前一级移位寄存器输出信号的触发信号端和一个接收后二级移位寄存器输出信号的反馈信号端；

所述移位寄存器接收至少两个信号发生单元发出的输入信号。

8.根据权利要求7所述移位寄存器的栅线驱动装置，其特征在于，所述信号发生单元发出的输入信号为周期性交替的第一工作信号和第二工作信号以及周期性顺序输出的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端所接收述第一工作信号；

所述第二工作信号端接收所述第二工作信号；

所述时钟信号端接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的一个时钟信号。

9.根据权利要求7所述的栅线驱动装置，其特征在于，所述信号发生单元发出的输入信号为周期性顺序输出的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，则所述移位寄存器接收至少两个所述信号发生单元发出的输入信号具体为：

所述第一工作信号端接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的一个时钟信号；

所述第二工作信号端与所述时钟信号端分别接收所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中，与所述一个时钟信号间隔一个时钟信号的下一个时钟信号。

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