KR20150101026A

KR20150101026A - 표시장치

Info

Publication number: KR20150101026A
Application number: KR1020140021785A
Authority: KR
Inventors: 정미혜; 정준기; 김일곤; 전상진; 박기범
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-02-25
Filing date: 2014-02-25
Publication date: 2015-09-03
Also published as: JP2015161945A; US20150243238A1; CN104867462A

Abstract

본 발명은 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 표시 영역과 비표시 영역으로 구분되고, 상기 표시 영역에는 데이터 라인들과 주사 라인들의 교차 영역에 매트릭스 형태로 배열되는 화소들이 형성되는 표시패널; 상기 데이터 라인들에 데이터 전압들을 출력하는 데이터 구동부; 및 상기 주사 라인들에 주사 신호들을 순차적으로 출력하는 주사 구동부를 구비하고, 상기 표시 영역은 제1 영역과 제2 영역으로 구분되며, 상기 주사 구동부의 일부는 상기 비표시 영역에 형성되고, 나머지 일부는 상기 제1 영역에 형성되며, 상기 제1 영역의 화소들 각각은 하나의 화소 전극을 포함하고, 상기 제2 영역의 화소들 각각은 복수의 화소 전극들을 포함하는 것을 특징으로 한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치가 활용되고 있다.

표시장치는 주사 라인들과 데이터 라인들의 교차 구조에 의해 형성된 영역에 매트릭스 형태로 배치되는 화소들을 포함하는 표시패널, 주사 라인들에 주사 신호들을 공급하는 주사 구동부, 및 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함한다. 주사 구동부는 게이트 드라이브 집적회로(gate drive integrated circuit)를 실장한 인쇄회로보드(printed circuit board)를 표시패널에 부착하는 TAB(tape automated bonding) 방식, 또는 게이트 드라이브 집적회로를 표시패널의 비표시 영역에 직접 형성하는 방식으로 구현될 수 있다.

게이트 드라이브 집적회로를 표시패널의 비표시 영역에 직접 형성하는 방식은 TAB 방식에 비해, 게이트 드라이브 집적회로를 실장하는 인쇄회로보드를 표시패널에 부착하는 공정이 필요 없기 때문에 표시장치의 슬림화가 가능하며, 이로 인해 외적 미관을 높일 수 있는 장점이 있다. 또한, 게이트 드라이브 집적회로를 표시패널의 비표시 영역에 직접 형성하는 방식은 TAB 방식에 비해, 게이트 드라이브 집적회로를 화소들과 동시에 표시패널에 형성하므로, 비용 절감이 가능하다는 장점이 있다. 나아가, 게이트 드라이브 집적회로를 표시패널의 비표시 영역에 직접 형성하는 방식은 TAB 방식에 비해, 주사 신호들을 표시패널 메이커(maker)가 직접 설계할 수 있는 장점이 있다.

한편, 최근에는 표시장치의 외적 미관이 중요시되고 있으며, 표시장치의 외적 미관을 높이기 위해 표시장치의 베젤 영역을 최소화하고 있다. 베젤 영역은 표시장치를 둘러싸고 있는 가장자리 영역으로, 영상이 표시되지 않는 비표시 영역을 포함한다. 게이트 드라이브 집적회로를 표시패널의 비표시 영역에 직접 형성하는 방식에서는 표시패널의 비표시 영역을 줄이기 위해서 게이트 드라이브 집적회로의 크기를 줄여야 하는 난제(難題)가 있다.

본 발명의 실시 예는 표시패널의 비표시 영역에 형성되는 주사 구동부를 최소화함으로써 베젤을 줄일 수 있는 표시장치를 제공한다.

본 발명의 실시 예에 따른 표시장치는 표시 영역과 비표시 영역으로 구분되고, 상기 표시 영역에는 데이터 라인들과 주사 라인들의 교차 영역에 매트릭스 형태로 배열되는 화소들이 형성되는 표시패널; 상기 데이터 라인들에 데이터 전압들을 출력하는 데이터 구동부; 및 상기 주사 라인들에 주사 신호들을 순차적으로 출력하는 주사 구동부를 구비하고, 상기 표시 영역은 제1 영역과 제2 영역으로 구분되며, 상기 주사 구동부의 일부는 상기 비표시 영역에 형성되고, 나머지 일부는 상기 제1 영역에 형성되며, 상기 제1 영역의 화소들 각각은 하나의 화소 전극을 포함하고, 상기 제2 영역의 화소들 각각은 복수의 화소 전극들을 포함하는 것을 특징으로 한다.

본 발명의 실시 예는 주사 구동부의 일부를 표시 영역의 제1 영역에 형성하므로, 비표시 영역에 형성되는 주사 구동부의 면적을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 표시패널의 비표시 영역을 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있다.

또한, 본 발명의 실시 예는 제2 영역의 화소들 각각이 복수의 화소 전극들을 포함하도록 형성하고, 복수의 화소 전극들 중 어느 한 화소 전극을 데이터 전압으로 충전하며, 또 다른 화소 전극을 상기 데이터 전압으로 표시하고자 했던 계조보다 낮은 계조 전압으로 충전한다. 그 결과, 본 발명의 실시 예는 VA 모드와 같은 수직전계 구동방식에서 액정층의 액정의 기울어지는 각도를 완만하게 조정할 수 있으므로, 측면 시인성을 개선할 수 있다.

또한, 본 발명의 실시 예는 제1 영역의 화소들 각각이 하나의 화소 전극을 포함하도록 형성한다. 그 결과, 본 발명의 실시 예는 제1 영역의 화소의 휘도와 제2 영역의 화소의 휘도 간의 차이를 최소화할 수 있다. 특히, 본 발명의 실시 예는 제2 영역의 화소의 복수의 화소 전극들이 형성되는 영역의 폭을 조정함으로써, 제1 영역의 화소의 휘도와 제2 영역의 화소의 휘도 간의 차이를 더욱 줄일 수 있다.

도 1은 표시장치의 일 예를 보여주는 사시도.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도.
도 3은 본 발명의 실시 예에 따른 표시장치를 보여주는 블록도.
도 4는 도 3의 제j 스테이지와 제j 주사 라인에 접속된 제1 영역의 화소들의 일 예를 보여주는 등가회로도.
도 5는 도 3의 제j 주사 라인에 접속된 제2 영역의 화소들의 일 예를 보여주는 등가회로도.
도 6은 도 4의 제1 영역의 화소의 일 예를 보여주는 평면도.
도 7은 도 6의 Ⅱ-Ⅱ'의 단면도.
도 8은 도 6의 Ⅲ-Ⅲ'의 단면도.
도 9는 도 5의 제2 영역의 화소의 일 예를 보여주는 평면도.
도 10은 도 5의 제2 영역의 화소의 또 다른 예를 보여주는 평면도.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 1은 표시장치의 일 예를 보여주는 사시도이다. 도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다. 도 1 및 도 2를 참조하면, 표시장치는 표시패널(DIS)과 표시패널(DIS)의 가장자리를 감싸는 케이스 부재(CASE)를 포함한다. 표시패널(DIS)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 또는 유기발광다이오드 소자(Organic Light Emitting Diode, OLED)로 구현될 수 있다. 표시장치는 표시패널(DIS)이 액정표시소자로 구현되는 경우 빛을 조사하기 위한 백라이트 유닛을 더 포함할 수 있다.

표시패널(DIS)은 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분된다. 표시 영역(DA)은 화소들이 매트릭스 형태로 형성되는 표시패널(DIS)의 화소 어레이 영역에 해당하고, 비표시 영역(NDA)은 케이스 부재(CASE)에 의해 가려지는 표시패널(DIS)의 영역에 해당한다. 비표시 영역(NDA)은 도 1 및 도 2와 같이 표시패널(DIS)의 가장자리 영역에 해당하는 것이 일반적이나, 이에 한정되지 않음에 주의하여야 한다. 비표시 영역(NDA)은 표시 영역(DA)들 사이에 존재할 수도 있다. 또한, 베젤 영역(BZ)은 도 1 및 도 2와 같이 표시패널(DIS)의 가장자리를 감싸는 케이스 부재(CASE)에 해당하는 영역이며, 비표시 영역(NDA)을 포함한다.

최근에 표시장치는 여러 장점으로 인해 주사 구동부를 실장한 인쇄회로보드(printed circuit board)를 표시패널에 부착하는 TAB(tape automated bonding) 방식보다 주사 구동부를 표시패널의 비표시 영역에 직접 형성하는 방식으로 형성되고 있다. 또한, 최근에는 표시장치의 외적 미관을 높이기 위해 표시장치의 베젤 영역(BZ)을 최소화하고 있다. 하지만, 표시장치의 베젤 영역(BZ)을 최소화하기 위해서는 표시패널(DIS)의 비표시 영역(NDA)을 줄여야 하나, 주사 구동부를 표시패널의 비표시 영역에 직접 형성하는 방식에서 표시패널(DIS)의 비표시 영역을 줄이기는 어렵다.

본 발명의 실시 예는 주사 구동부의 일부를 표시패널(DIS)의 표시 영역(DA)에 형성하는 AIP 방식(ASG(Amorphous Silicon Gate) in Pixel)으로 구현된다. ASG는 주사 구동부를 표시패널의 비표시 영역에 직접 형성하는 방식의 한 예를 의미한다. 이로 인해, 본 발명의 실시 예는 표시패널(DIS)의 비표시 영역(NDA)에 형성되는 주사 구동부의 크기를 줄일 수 있으므로, 표시패널(DIS)의 비표시 영역(NDA)의 크기를 줄일 수 있다. 따라서, 본 발명의 실시 예는 표시장치의 베젤 영역을 더 줄일 수 있다. 이하에서는, 도 3 내지 도 9를 결부하여 본 발명의 실시 예에 따른 표시장치를 상세히 설명한다.

도 3은 본 발명의 실시 예에 따른 표시장치를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(DIS), 주사 구동부(10), 데이터 구동부(20) 및 타이밍 제어부(30)를 포함한다. 본 발명의 실시 예에 따른 표시패널(DIS)은 액정표시소자, 전계 방출 표시소자, 플라즈마 디스플레이 패널, 또는 유기발광다이오드 소자로 구현될 수 있다. 본 발명은 아래의 실시 예에서 표시패널(DIS)이 액정표시소자로 구현된 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.

표시패널(DIS)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다. 표시 영역(DA)은 화소(P)들이 형성된 화소 어레이에 해당되는 영역으로, 화상을 표시하는 영역이다. 비표시 영역(NDA)은 표시 영역(DA)이 아닌 영역으로, 화상을 표시하지 않는 영역이다. 도 3에서 표시 영역(DA)은 점선으로 표시된 안쪽의 영역에 해당하고, 비표시 영역(NDA)은 표시 영역(DA)이 아닌 영역, 즉 점선으로 표시된 바깥쪽의 영역에 해당한다.

또한, 표시 영역(DA)은 주사 구동부(10)의 일부가 형성되는 제1 영역(A1)과 주사 구동부(10)가 형성되지 않는 제2 영역(A2)으로 구분된다. 예를 들어, 도 3과 같이 제1 영역(A1)은 제1 내지 제i(i는 1≤i<m-1을 만족하는 자연수) 데이터 라인들(D1~Di)에 접속된 화소들을 포함하는 영역이고, 제2 영역(A2)은 제i+1 내지 제m 데이터 라인들(Di+1~Dm)에 접속된 화소들을 포함하는 영역일 수 있다.

표시패널(DIS)의 하부기판에는 데이터 라인들(D1~Dm, m은 2 이상의 자연수)과 주사 라인들(G1~Gn, n은 2 이상의 자연수)(또는 스캔 라인들)이 상호 교차되도록 형성된다. 표시패널(DIS)의 표시 영역(DA)에는 데이터 라인들(D1~Dm)과 주사 라인들(G1~Gn)에 의해 정의된 셀 영역들에 매트릭스 형태로 배치된 화소(P)들이 형성된다.

표시 영역(DA)의 제1 영역(A1)에 형성되는 화소와 제2 영역(A2)에 형성되는 화소는 서로 다르다. 즉, 제1 영역(A1)에 형성되는 화소는 하나의 화소 전극을 포함하는 반면에, 제2 영역(A2)에 형성되는 화소는 복수의 화소 전극들을 포함할 수 있다. 표시 영역(DA)의 제1 영역(A1)에 형성되는 화소에 대한 자세한 설명은 도 4 및 도 6을 결부하여 후술한다. 표시 영역(DA)의 제2 영역(A2)에 형성되는 화소에 대한 자세한 설명은 도 5, 도 8 및 도 9를 결부하여 후술한다.

표시패널(DIS)의 상부기판에는 블랙 매트릭스(black matrix)와 같은 차광 부재, 컬러필터(color filter) 등이 형성된다. 표시패널(DIS)의 상부기판에는 상부 편광판이 부착되고, 하부기판에는 하부 편광판이 부착된다. 상부 편광판의 광투과축과 하부 편광판의 광투과축은 직교되도록 형성될 수 있다. 또한, 상부기판과 하부기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(DIS)의 상부기판과 하부기판 사이에는 액정층의 갭(gap)을 유지하기 위한 스페이서가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부기판에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 하부기판에 형성된다. 표시패널(DIS)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.

표시패널(DIS)은 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널로 구현될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode), OLED(Organic Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.

주사 구동부(10)는 타이밍 제어부(30)의 제어 하에 주사 신호들을 표시패널(DIS)의 주사 라인들(G1~Gn)에 공급한다. 주사 구동부(10)는 주사 라인들(G1~Gn)에 주사 신호들을 순차적으로 공급함으로써 데이터 전압들이 공급될 화소(P)들을 선택할 수 있다. 주사 구동부(10)의 일부는 표시패널(DIS)의 비표시 영역(NDA)에 형성되고, 나머지 일부는 표시패널(DIS)의 표시 영역(DA)의 제1 영역(A1)에 형성된다.

주사 구동부(10)는 순차적으로 출력신호를 발생하는 쉬프트 레지스터를 포함한다. 주사 구동부(10)의 쉬프트 레지스터는 도 3과 같이 종속적으로 접속된 복수의 스테이지들(ST1~STn)과 더미 스테이지(STn+1)를 포함할 수 있다. 제1 내지 제n 스테이지들(ST1~STn)은 제1 내지 제n 주사 라인들(G1~Gn)에 주사 신호들을 순차적으로 출력한다.

스테이지들(ST1, ST2, …, STn) 각각은 도 3과 같이 제1 서브 스테이지(SUB1)와 제2 서브 스테이지(SUB2)를 포함할 수 있다. 제1 서브 스테이지(SUB1)는 표시패널(DIS)의 비표시 영역(NDA)에 형성되고, 제2 서브 스테이지(SUB2)는 표시패널(DIS)의 표시 영역(DA)의 제1 영역(A1)에 형성된다. 이때, 제2 서브 스테이지(SUB2)는 제1 영역(A1)의 화소(P)들 사이에 배치될 수 있다. 예를 들어, 제2 서브 스테이지(SUB2)는 도 3과 같이 제1 영역(A1)의 제j(j는 1≤j≤n을 만족하는 자연수) 주사 라인에 접속된 화소들과 제j 주사 라인에 인접한 제j-1 또는 제j+1 주사 라인에 접속된 화소들 사이에 배치될 수 있다.

제1 서브 스테이지(SUB1)는 타이밍 제어부(30)로부터 게이트 스타트 신호(GST) 또는 전단 스테이지의 전달 신호, 클럭 신호들(CLKs), 후단 스테이지의 전달 신호를 입력받고, 주사 신호를 주사 라인으로 출력한다. 제2 서브 스테이지(SUB2)는 제1 서브 스테이지(SUB1)와 전기적으로 연결된다. 제2 서브 스테이지(SUB2)는 트랜지스터(transistor) 또는 다이오드(diode)와 같은 능동 소자(active element)를 포함할 수 있다. 예를 들어, 제2 서브 스테이지(SUB2)는 능동 소자를 이용하여 주사 라인을 게이트 오프 전압으로 방전할 수 있다. 게이트 오프 전압은 화소(P)들 각각에 포함된 스위치 트랜지스터의 턴-오프 전압이다. 제1 및 제2 서브 스테이지(SUB1, SUB2)에 대한 자세한 설명은 도 4를 결부하여 후술한다.

한편, 도 3에서는 설명의 편의를 위해 주사 구동부(10)가 표시패널(DIS)의 일 측면의 비표시 영역(NDA)에 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않음에 의하여야 한다. 즉, 주사 구동부(10)는 표시패널(DIS)의 양 측면의 비표시 영역(NDA)에 형성될 수 있다. 이 경우, 주사 구동부(10)의 기수 스테이지들(ST1, ST3, …, STn-1)이 표시패널(DIS)의 일 측면의 비표시 영역(NDA)에 형성되고, 우수 스테이지들(ST2, ST4, …, STn)이 표시패널(DIS)의 타 측면의 비표시 영역(NDA)에 형성될 수 있다.

데이터 구동부(20)는 적어도 하나의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 타이밍 제어부(30)로부터 입력되는 디지털 영상 데이터(DATA)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(DIS)의 데이터 라인들(D1~Dm)에 공급된다.

타이밍 제어부(30)는 호스트 시스템(미도시)으로부터 디지털 영상 데이터(DATA), 타이밍 신호들을 입력받는다. 디지털 영상 데이터(DATA)는 계조 값(grayscale value)을 갖는 디지털 데이터이다. 타이밍 신호들은 수평동기신호(horizontal synchronization signal), 수직동기신호(vertical synchronization signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock) 등을 포함할 수 있다.

타이밍 제어부(30)는 타이밍 신호들에 기초하여 주사 구동부(10)의 동작 타이밍을 제어하기 위한 주사 구동부 제어신호, 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어신호(DCS)를 발생한다. 주사 구동부 제어신호는 게이트 스타트 신호, 클럭 신호들 등을 포함한다. 게이트 스타트 신호는 제1 스테이지(ST1)의 주사 신호 출력을 제어하는 신호이다. 주사 구동부(10)의 제1 내지 제n 스테이지들(ST1~STn)은 게이트 스타트 신호가 입력됨에 따라 순차적으로 출력을 발생한다. 타이밍 제어부(30)는 게이트 스타트 신호 라인(GSTL)을 통해 게이트 스타트 신호를 출력하고, 클럭 라인들(CLs)을 통해 클럭 신호들을 주사 구동부(10)로 출력한다. 타이밍 제어부(40)는 디지털 영상 데이터(DATA)와 데이터 구동부 제어신호(DCS)를 데이터 구동부(20)로 출력한다.

도 4는 도 3의 제j 스테이지와 제j 주사 라인에 접속된 제1 영역의 화소들의 일 예를 보여주는 등가회로도이다. 도 4에는 제j 주사 라인(Gj)에 주사 신호를 출력하는 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)과 제2 서브 스테이지(SUB2) 및 제j 주사 라인(Gj)에 접속된 제1 영역(A1)의 화소(P1)들이 나타나 있다. 제1 영역(A1)의 화소(P1)들은 도 4와 같이 제1 내지 제i 데이터 라인들(D1~Di)에 접속된 화소들일 수 있다.

이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제j 스테이지(ST(j))를 기준으로, 전단 스테이지는 제1 내지 제j-1 스테이지 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제j 스테이지(ST(j))를 기준으로, 후단 스테이지는 제j+1 내지 제n 스테이지 중 어느 하나를 지시한다.

먼저, 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)에 대하여 상세히 설명한다. 제1 서브 스테이지(SUB1)에는 클럭 단자(CLK), 제1 내지 제3 입력 단자들(IN1, IN2, IN3), 제1 및 제2 전압 입력 단자들(Vin1, Vin2), 및 전달 신호 출력단자(Cout) 등이 형성된다.

제1 서브 스테이지(SUB1)의 클럭 단자(CLK)는 복수의 클럭 라인들(CLs) 중 어느 하나에 접속된다. 예를 들어, 제1 서브 스테이지(SUB1)의 클럭 단자(CLK)는 제1 및 제2 클럭 라인들 중 어느 하나에 접속될 수 있다. 이 경우, 제1 서브 스테이지(SUB1)의 클럭 단자(CLK)에는 제1 및 제2 클럭 신호들(C1, C2) 중 어느 하나가 입력될 수 있다. 제1 및 제2 클럭 신호들(C1, C2) 각각은 게이트 온 전압과 게이트 오프 전압으로 주기적으로 스윙하는 신호일 수 있다. 또한, 제2 클럭 신호(C2)는 제1 클럭 신호(C1)와 위상이 반대되는 신호일 수 있다. 이때, 제1 클럭 신호(C1)는 기수 스테이지들에 입력될 수 있고, 제2 클럭 신호(C2)는 우수 스테이지들에 입력될 수 있다.

제1 서브 스테이지(SUB1)의 제1 입력 단자(IN1)는 게이트 스타트 신호 라인(GSTL) 또는 전단 스테이지의 전달 신호 출력단자(Cout)에 접속된다. 이 경우, 제1 서브 스테이지(SUB1)의 제1 입력 단자(IN1)에는 게이트 스타트 신호 또는 전단 스테이지의 전달 신호(carry signal)가 입력될 수 있다. 예를 들어, 제1 스테이지(ST1)의 제1 서브 스테이지(SUB1)의 제1 입력 단자(IN1)에는 스타트 신호(VST)가 입력되고, 제2 내지 제n+1 스테이지(ST2~STn+1)의 제1 서브 스테이지들(SUB1)의 제1 입력 단자(IN1)에는 전단 스테이지의 전달 신호가 입력될 수 있다. 이때, 전단 스테이지의 전달 신호는 제j-1 스테이지(STj-1)의 전달 신호 출력단자(Cout)로부터 출력된 전달 신호일 수 있다.

제1 서브 스테이지(SUB1)의 제2 입력 단자(IN2)는 후단 스테이지의 전달 신호 출력단자(Cout)에 접속된다. 이 경우, 제1 서브 스테이지(SUB1)의 제2 입력 단자(IN2)에는 후단 스테이지의 전달 신호가 입력될 수 있다. 이때, 후단 스테이지의 전달 신호는 제j+1 스테이지(STj+1)의 전달 신호 출력단자(Cout)로부터 출력된 전달 신호일 수 있다.

제1 서브 스테이지(SUB1)의 제3 입력 단자(IN3)는 또 다른 후단 스테이지의 전달 신호 출력단자(Cout)에 접속된다. 이 경우, 제1 서브 스테이지(SUB1)의 제3 입력 단자(IN3)에는 또 다른 후단 스테이지의 전달 신호가 입력될 수 있다. 이때, 후단 스테이지의 전달 신호는 제j+2 스테이지(STj+2)의 전달 신호 출력단자(Cout)로부터 출력된 전달 신호일 수 있다.

제1 서브 스테이지(SUB1)의 제1 전압 입력단자(Vin1)는 제1 저전위 전압 공급선에 접속되고, 제2 전압 입력단자(Vin2)는 제2 저전위 전압 공급선에 접속된다. 이 경우, 제1 서브 스테이지(SUB1)의 제1 전압 입력단자(Vin1)에는 제1 저전위 전압(VSS1)이 입력되고, 제2 전압 입력단자(Vin2)에는 제2 저전위 전압(VSS2)이 입력될 수 있다. 제1 저전위 전압(VSS1)은 제2 저전위 전압(VSS2)과 다른 레벨의 전압일 수 있다. 제1 및 제2 저전위 전압들(VSS1, VSS2) 각각은 사전 실험을 통해 미리 결정될 수 있다.

제1 서브 스테이지(SUB1)의 전달 신호 출력단자(Cout)는 전단 스테이지의 제2 입력 단자(IN2), 또 다른 전단 스테이지의 제3 입력 단자(IN3), 및 후단 스테이지의 제1 입력 단자(IN1)에 접속된다. 예를 들어, 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)의 전달 신호 출력단자(Cout)는 제j-1 스테이지의 제2 입력 단자(IN2), 제j-2 스테이지의 제3 입력 단자(IN3), 및 제j+1 스테이지의 제1 입력 단자(IN1)에 접속될 수 있다. 이 경우, 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)의 전달 신호 출력단자(Cout)로부터 출력된 전달 신호는 제j-1 스테이지의 제2 입력 단자(IN2), 제j-2 스테이지의 제3 입력 단자(IN3), 및 제j+1 스테이지의 제1 입력단자(IN1)에 입력될 수 있다.

제j 스테이지(STj)의 제1 서브 스테이지(SUB1)는 제1 노드 충전부(110), 제2 노드 제어부(120), 제1 전달 신호 출력부(130), 제1 주사 신호 출력부(140), 제1 노드 방전부(150), 제2 노드 방전부(160), 제2 전달 신호 출력부(170) 및 제2 주사 신호 출력부(180)를 포함한다.

제1 노드 충전부(110)는 제1 노드(N1)를 게이트 온 전압으로 충전한다. 본 발명의 실시 예에서 제1 노드(N1)는 풀-업 제어 노드인 것을 중심으로 설명하였다. 구체적으로, 제1 노드 충전부(110)는 제1 입력 단자(IN1)로 입력되는 스타트 신호 또는 전단 스테이지의 전달 신호에 응답하여 제1 노드(N1)를 게이트 온 전압으로 충전한다. 이때, 전단 스테이지의 전달 신호는 제j-1 스테이지의 전달 신호 출력단자(Cout)로부터 출력된 신호일 수 있다.

제1 노드 충전부(110)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 온 전압을 갖는 스타트 신호 또는 전단 스테이지의 전달 신호에 의해 턴-온되어 제1 노드(N1)를 게이트 온 전압으로 충전할 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 제1 입력 단자(IN1)에 접속되고, 제1 전극은 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 전극은 소스 전극 또는 드레인 전극, 제2 전극은 제1 전극과 다른 전극일 수 있다. 예를 들어, 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다.

제2 노드 제어부(120)는 제2 노드(N2)를 클럭 단자(CLK)를 통해 입력되는 클럭 신호로 충방전한다. 본 발명의 실시 예에서 제2 노드(N2)는 풀-다운 제어 노드인 것을 중심으로 설명하였다.

제2 노드 제어부(120)는 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다. 제2 트랜지스터(T2)는 클럭 단자(CLK)를 통해 입력되는 클럭 신호가 게이트 온 전압인 경우 턴-온되어 제3 노드(N3)를 게이트 온 전압으로 충전한다. 제2 트랜지스터(T2)의 게이트 전극과 제2 전극은 클럭 단자(CLK)에 접속되고, 제1 전극은 제3 노드(N3)에 접속된다.

또한, 제3 트랜지스터(T3)는 제3 노드(N3)가 게이트 온 전압인 경우 턴-온되어 제2 노드(N2)를 클럭 단자(CLK)를 통해 입력되는 클럭 신호의 전압 레벨로 제어한다. 예를 들어, 제3 트랜지스터(T3)가 턴-온되는 경우, 클럭 단자(CLK)를 통해 입력되는 클럭 신호가 게이트 온 전압이면 제3 노드(N3)에는 게이트 온 전압이 공급되고, 클럭 단자(CLK)를 통해 입력되는 클럭 신호가 게이트 오프 전압이면 제3 노드(N3)에는 게이트 오프 전압이 공급될 수 있다.

제1 전달 신호 출력부(130)는 제1 노드(N1)의 전압에 따라 클럭 단자(CLK)를 통해 입력되는 클럭 신호를 전달 신호 출력부(ROUT)로 출력한다. 제1 전달 신호 출력부(130)는 제4 트랜지스터(T4)를 포함할 수 있다.

제4 트랜지스터(T4)는 제1 노드(N1)가 게이트 온 전압인 경우 턴-온되어 클럭 단자(CLK)를 통해 입력되는 클럭 신호를 전달 신호 출력부(ROUT)로 출력한다. 제4 트랜지스터(T4)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 전달 신호 출력부(ROUT)에 접속되며, 제2 전극은 클럭 단자(CLK)에 접속된다.

한편, 제4 노드(N4)는 전달 신호 출력부(ROUT)에 접속되므로, 제1 노드(N1)가 게이트 온 전압인 경우, 클럭 단자(CLK)를 통해 입력되는 클럭 신호가 게이트 온 전압이면 제4 노드(N4)는 게이트 온 전압으로 충전된다. 또한, 제1 노드(N1)가 게이트 온 전압인 경우, 클럭 단자(CLK)를 통해 입력되는 클럭 신호가 게이트 오프 전압이면 제4 노드(N4)는 게이트 오프 전압으로 방전된다.

제1 주사 신호 출력부(140)는 제1 노드(N1)의 전압에 따라 클럭 단자(CLK)를 통해 입력되는 클럭 신호를 제j 주사 라인(Gj)에 출력한다. 제1 주사 신호 출력부(140)는 풀-업 트랜지스터(TU)와 제1 캐패시터(C1)를 포함할 수 있다.

풀-업 트랜지스터(TU)는 제1 노드(N1)가 게이트 온 전압인 경우 턴-온되어 클럭 단자(CLK)를 통해 입력되는 클럭 신호를 제j 주사 라인(Gj)으로 출력한다. 특히, 풀-업 트랜지스터(TU)는 제1 노드(N1)가 제1 커패시터(C1)에 의해 부트스트래핑(bootstraping)되어 게이트 온 전압 이상의 전압으로 상승하는 경우, 완전히 턴-온되도록 구현될 수 있다. 풀-업 트랜지스터(TU)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제j 주사 라인(Gj)에 접속되며, 제2 전극은 클럭 단자(CLK)에 접속된다.

제1 커패시터(C1)는 풀-업 트랜지스터(TU)의 게이트 전극과 제1 전극 사이에 접속된다. 제1 커패시터(C1)는 제j 주사 라인(Gj)의 전압 변화량을 제1 노드(N1)에 반영하는 부스팅 커패시터로 기능한다.

제1 노드 방전부(150)는 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 방전한다. 구체적으로, 제1 노드 방전부(150)는 제2 입력 단자(IN2)로 입력되는 후단 스테이지의 전달 신호에 응답하여 제1 노드(N1)를 제2 저전위 전압으로 방전한다. 또한, 제1 노드 방전부(150)는 제3 입력 단자(IN3)로 입력되는 후단 스테이지의 전달 신호에 응답하여 제1 노드(N1)를 제2 저전위 전압으로 방전한다. 또한, 제1 노드 방전부(150)는 제2 노드(N2)의 전압에 따라 제1 노드(N1)를 제2 저전위 전압으로 방전한다.

제1 노드 방전부(150)는 제5 내지 제8 트랜지스터들(T5, T6, T7, T8)을 포함할 수 있다. 제5 트랜지스터(T5)는 제3 입력 단자(IN3)로 입력되는 후단 스테이지의 전달 신호가 게이트 온 전압인 경우 턴-온되어 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 방전한다. 제5 트랜지스터(T5)의 게이트 전극은 제3 입력 단자(IN3)에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.

제6 트랜지스터(T6)는 제2 노드(N2)가 게이트 온 전압인 경우 턴-온되어 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 방전한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.

제7 및 제8 트랜지스터(T7, T8)는 제2 입력 단자(IN2)로 입력되는 또 다른 후단 스테이지의 전달 신호가 게이트 온 전압인 경우 턴-온되어 제1 노드(N1)를 제2 저전위 전압(VSS2)으로 방전한다. 제7 트랜지스터(T7)의 게이트 전극은 제2 입력 단자(IN2)에 접속되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극 및 제2 전극에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다. 제8 트랜지스터(T8)의 게이트 전극 및 제2 전극은 제7 트랜지스터(T7)의 제1 전극에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속된다.

제2 노드 방전부(160)는 제2 노드(N2)를 방전한다. 구체적으로, 제2 노드 방전부(160)는 제1 입력 단자(IN1)로 입력되는 전단 스테이지의 전달 신호에 응답하여 제2 노드(N2)를 제2 저전위 전압(VSS2)으로 방전한다. 또한, 제2 노드 방전부(160)는 제4 노드(N4)의 전압에 따라 제2 노드(N2)를 제1 저전위 전압(VSS1)으로 방전한다. 나아가, 제2 노드 방전부(160)는 제3 노드(N3)를 제1 저전위 전압(VSS1)으로 방전하는 기능을 수행할 수도 있다.

제2 노드 방전부(160)는 제9 내지 제11 트랜지스터들(T9, T10, T11)을 포함할 수 있다. 제9 트랜지스터(T9)는 제1 입력 단자(IN1)로 입력되는 전단 스테이지의 전달 신호가 게이트 온 전압인 경우 턴-온되어 제2 노드(N2)를 제2 저전위 전압(VSS2)으로 방전한다. 제9 트랜지스터(T9)의 게이트 전극은 제1 입력 단자(IN1)에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.

제10 트랜지스터(T10)는 제4 노드(N4)가 게이트 온 전압인 경우 턴-온되어 제3 노드(N3)를 제1 저전위 전압(VSS1)으로 방전한다. 제10 트랜지스터(T10)의 게이트 전극은 제4 노드(N4)에 접속되고, 제1 전극은 제1 전압 입력단자(Vin1)에 접속되며, 제2 전극은 제3 노드(N3)에 접속된다.

제11 트랜지스터(T11)는 제4 노드(N4)가 게이트 온 전압인 경우 턴-온되어 제2 노드(N2)를 제1 저전위 전압(VSS1)으로 방전한다. 제11 트랜지스터(T11)의 게이트 전극은 제4 노드(N4)에 접속되고, 제1 전극은 제1 전압 입력단자(Vin1)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.

제2 전달 신호 출력부(170)는 전달 신호 출력부(ROUT)에 접속된 제4 노드(N4)를 제2 저전위 전압(VSS2)으로 방전한다. 이로 인해, 제j 스테이지(STj)의 전달 신호 출력부(ROUT)로는 제2 저전위 전압(VSS2)이 출력된다.

제2 전달 신호 출력부(170)는 제12 및 제13 트랜지스터들(T12, T13)을 포함할 수 있다. 제12 트랜지스터(T12)는 제2 입력 단자(IN2)를 통해 입력되는 후단 스테이지의 전달 신호가 게이트 온 전압인 경우 턴-온되어 전달 신호 출력부(ROUT)를 제4 노드(N4)를 제2 저전위 전압(VSS2)으로 방전한다. 제12 트랜지스터(T12)의 게이트 전극은 제2 입력 단자(IN2)에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속된다.

제13 트랜지스터(T13)는 제2 노드(N2)가 게이트 온 전압인 경우 턴-온되어 제4 노드(N4)를 제2 저전위 전압(VSS2)으로 방전한다. 제13 트랜지스터(T13)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제2 전압 입력단자(Vin2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속된다.

제2 주사 신호 출력부(180)는 제2 노드(N2)의 전압에 따라 제j 주사 라인(Gj)을 제1 저전위 전압(VSS1)으로 방전한다. 제2 주사 신호 출력부(180)는 풀-다운 트랜지스터(TD)를 포함할 수 있다.

풀-다운 트랜지스터(TU)는 제2 노드(N2)가 게이트 온 전압인 경우 턴-온되어 제j 주사 라인(Gj)을 제1 저전위 전압(VSS1)으로 방전한다. 풀-다운 트랜지스터(TD)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제j 주사 라인(Gj)에 접속되며, 제2 전극은 제1 전압 입력단자(Vin1)에 접속된다.

이상에서, 게이트 온 전압은 제1 서브 스테이지(SUB1)의 트랜지스터들의 턴-온 전압을 의미하고, 게이트 오프 전압은 제1 서브 스테이지(SUB1)의 트랜지스터들의 턴-오프 전압을 의미한다. 또한, 제1 및 제2 저전위 전압들(VSS1, VSS2)은 게이트 오프 전압일 수 있다. 또한, 도 4에서는 제1 서브 스테이지(SUB1)의 트랜지스터들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, P 타입 MOSFET으로 형성될 수도 있다.

한편, 본 발명의 실시 예에 따른 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)는 도 4에 도시된 실시 예에 한정되지 않음에 주의하여야 한다. 즉, 본 발명의 실시 예에 따른 제j 스테이지(STj)의 제1 서브 스테이지(SUB1)는 복수의 입력 단자들, 적어도 하나의 클럭 단자, 적어도 하나의 전압 입력 단자로부터 입력되는 신호들과 전압을 이용하여 풀-업 제어 노드에 접속된 풀-업 트랜지스터와 풀-다운 제어 노드에 접속된 풀-다운 트랜지스터를 제어함으로써, 제j 주사 라인(Gj)에 주사 신호를 공급할 수 있는 구성이라면 당업자에 의해 치환될 수 있음에 주의하여야 한다.

두 번째로, 제j 스테이지(STj)의 제2 서브 스테이지(SUB2)에 대하여 상세히 설명한다. 도 4를 참조하면, 제2 서브 스테이지(SUB2)는 능동 소자로서 방전 제어 스위치 소자(DCT)를 포함한다. 방전 제어 스위치 소자(DCT)는 제2 입력 단자(Vin2)를 통해 입력되는 후단 스테이지의 전달 신호에 응답하여 제j 주사 라인(Gj)을 저전위 전압으로 방전한다. 방전 제어 스위치 소자(DCT)의 게이트 전극은 제2 입력 단자(Vin2)에 접속되고, 제1 전극은 제j 주사 라인(Gj)에 접속되며, 제2 전극은 저전위 전압 단자(VSST)에 접속된다.

본 발명의 실시 예는 방전 제어 스위치 소자(DCT)로 인해, 제j 주사 라인(Gj)의 주사 신호의 폴링이 지연되는 것을 방지할 수 있다. 만약 방전 제어 스위치 소자(DCT)가 생략된다면, 제j 주사 라인(Gj)의 주사 신호의 폴링이 지연될 수 있으므로, 제j 주사 라인(Gj)에 접속된 화소들이 제j+1 주사 라인(Gj+1)에 접속된 화소들에 공급될 데이터 전압들에 의해 영향을 받는 문제가 발생할 수 있다.

결국, 제j 주사 라인(Gj)에 주사 신호를 안정적으로 공급하기 위해 방전 제어 스위치 소자(DCT)의 기능은 중요하므로, 제j 스테이지(STj)에서 방전 제어 스위치 소자(DCT)의 면적은 다른 스위치 소자에 비해 큰 편이다. 따라서, 본 발명의 실시 예는 제j 스테이지(STj)에서 상대적으로 면적이 큰 소자인 방전 제어 스위치 소자(DCT)를 표시 영역(DA)의 제1 영역(A1)에 형성함으로써, 비표시 영역(NDA)에 형성되는 주사 구동부(10)의 면적을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 표시패널(DIS)의 비표시 영역(NDA)을 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있다.

세 번째로, 제j 주사 라인(Gj)에 접속된 제1 영역(A1)의 화소(P1)들 각각에 대하여 상세히 설명한다. 도 4를 참조하면, 제1 영역(A1)의 화소(P1)들 각각은 제1 스위치 소자(ST1), 제1 화소 전극(PE1), 및 제1 스토리지 캐패시터(C1) 등을 포함한다. 제1 스위치 소자(ST1)는 제j 주사 라인(Gj)의 주사 신호에 응답하여 제k(k는 1≤k≤i를 만족하는 자연수) 데이터 라인(Dk)의 데이터 전압을 제1 화소 전극(PE1)과 제1 스토리지 캐패시터(C1)의 일측 전극에 공급한다. 제1 스위치 소자(ST1)의 게이트 전극은 제j 주사 라인(Gj)에 접속되고, 제1 전극은 제1 화소 전극(PE1)과 제1 스토리지 캐패시터(C1)의 일측 전극에 접속되며, 제2 전극은 제k 데이터 라인(Dk)에 접속된다.

제1 화소(P1)는 제1 화소 전극(PE1)의 데이터 전압과 공통전극(CE)의 공통전압(Vcom) 사이의 전계에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다. 제1 스토리지 캐패시터(C1)는 소정의 기간 동안 제1 화소 전극(PE1)에 공급된 데이터 전압을 유지한다.

도 4를 결부하여 살펴본 바와 같이, 본 발명의 실시 예는 주사 구동부(10)의 능동 소자를 표시 영역(DA)의 제1 영역(A1)에 형성하므로, 비표시 영역(NDA)에 형성되는 주사 구동부(10)의 면적을 줄일 수 있다. 이로 인해, 본 발명의 실시 예는 표시패널(DIS)의 비표시 영역(NDA)을 줄일 수 있으므로, 표시장치의 베젤 영역을 줄일 수 있다.

도 5는 도 3의 제j 주사 라인에 접속된 제2 영역의 화소들의 일 예를 보여주는 등가회로도이다. 도 5에는 제j 주사 라인(Gj)에 접속된 제2 영역(A2)의 화소(P2)들이 나타나 있다. 제2 영역(A2)의 화소(P2)들은 도 5와 같이 제i+1 내지 제m 데이터 라인들(Di+1~Dm)에 접속된 화소들일 수 있다. 제2 영역(A2)의 화소(P2)들 각각은 복수의 서브 화소들을 포함한다. 예를 들어, 제2 영역(A2)의 화소(P2)들 각각은 도 5와 같이 제1 및 제2 서브 화소들(PSUB1, PSUB2)을 포함할 수 있다.

도 5를 참조하면, 제1 서브 화소(PSUB1)는 제2 스위치 소자(ST2), 제2 화소 전극(PE2), 및 제2 스토리지 캐패시터(C2) 등을 포함한다. 제2 스위치 소자(ST2)는 제j 주사 라인(Gj)의 주사 신호에 응답하여 제p(p는 i+1≤p≤m을 만족하는 자연수) 데이터 라인(Dp)의 데이터 전압을 제2 화소 전극(PE2)과 제2 스토리지 캐패시터(C2)의 일측 전극에 공급한다. 제2 스위치 소자(ST2)의 게이트 전극은 제j 주사 라인(Gj)에 접속되고, 제1 전극은 제2 화소 전극(PE2)과 제2 스토리지 캐패시터(C2)의 일측 전극에 접속되며, 제2 전극은 제p 데이터 라인(Dp)에 접속된다.

제1 서브 화소(PSUB1)는 제2 화소 전극(PE2)의 데이터 전압과 공통전극(CE)의 공통전압(Vcom) 사이의 전계에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다. 제2 스토리지 캐패시터(C2)는 소정의 기간 동안 제2 화소 전극(PE2)에 공급된 데이터 전압을 유지한다.

제2 서브 화소(PSUB2)는 제3 및 제4 스위치 소자(ST3, ST4), 제3 화소 전극(PE3), 및 제3 스토리지 캐패시터(C3) 등을 포함한다. 제3 스위치 소자(ST3)는 제j 주사 라인(Gj)의 주사 신호에 응답하여 제p 데이터 라인(Dp)의 데이터 전압을 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(C3)의 일측 전극에 공급한다. 제3 스위치 소자(ST3)의 게이트 전극은 제j 주사 라인(Gj)에 접속되고, 제1 전극은 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(C3)의 일측 전극에 접속되며, 제2 전극은 제p 데이터 라인(Dp)에 접속된다.

제4 스위치 소자(ST4)는 제j 주사 라인(Gj)의 주사 신호에 응답하여 기준 전압 라인의 기준 전압(Vref)을 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(C3)의 일측 전극에 공급한다. 제4 스위치 소자(ST4)의 게이트 전극은 제j 주사 라인(Gj)에 접속되고, 제1 전극은 기준 전압 라인에 접속되며, 제2 전극은 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(C3)의 일측 전극에 접속된다. 기준 전압(Vref)은 피크 블랙 계조 전압일 수도 있으며, 피크 블랙 계조 전압보다 낮은 전압일 수 있다. 피크 블랙 계조 전압은 그 전압이 화소 전극에 공급되는 경우, 그 전압이 공급된 화소가 피크 블랙 계조(peak black grayscale)를 표시하게 되는 전압을 의미한다.

제3 및 제4 스위치 소자(ST3, ST4)가 동시에 턴-온됨으로써, 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(C3)의 일측 전극은 데이터 전압과 기준 전압 사이의 레벨 전압으로 충전된다. 제3 서브 화소(PSUB3)는 제3 화소 전극(PE3)의 데이터 전압과 기준 전압 사이의 레벨 전압과 공통전극(CE)의 공통전압(Vcom) 사이의 전계에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다. 제3 스토리지 캐패시터(C3)는 소정의 기간 동안 제3 화소 전극(PE3)에 공급된 데이터 전압을 유지한다.

결국, 제1 서브 화소(PSUB1)는 제p 데이터 라인(Dp)을 통해 공급된 데이터 전압에 의해 표시하고자 했던 계조를 표시하는 반면에, 제2 서브 화소(PSUB2)는 제p 데이터 라인(Dp)을 통해 공급된 데이터 전압에 의해 표시하고자 했던 계조보다 낮은 계조를 표시하게 된다. 즉, 본 발명의 실시 예는 제2 서브 화소(PSUB2)의 제3 화소 전극(PE3)에 원래 표시하고자 했던 계조보다 낮은 계조 전압으로 충전한다. 그 결과, 본 발명의 실시 예는 표시패널(DIS)이 VA 모드와 같은 수직전계 구동방식으로 구동되는 경우, 액정층의 액정의 기울어지는 각도를 완만하게 조정함으로써, 측면 시인성을 개선할 수 있다.

또한, 본 발명의 실시 예는 제2 영역(A2)의 화소(P2)들이 도 5와 같이 복수의 화소 전극들을 포함하도록 형성하는 반면에, 제1 영역(A1)의 화소(P1)들이 도 4와 같이 하나의 화소 전극을 포함하도록 형성한다. 이는 제1 영역(A1)에는 화소(P1)들 뿐만 아니라 주사 구동부(10)의 능동 소자가 함께 형성되기 때문에, 제1 영역(A1)의 화소(P1)들 각각이 형성될 수 있는 면적이 좁아지므로, 제1 영역(A1)의 화소(P1)들 각각이 제2 영역(A2)과 같이 복수의 화소 전극들을 포함하는 경우, 휘도가 너무 낮아질 수 있기 때문이다. 따라서, 본 발명의 실시 예는 제1 영역(A1)의 화소의 휘도와 제2 영역(A2)의 화소의 휘도 간의 차이를 최소화할 수 있다.

도 6은 도 4의 제1 영역의 화소의 일 예를 보여주는 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ'의 단면도이다. 도 8은 도 6의 Ⅲ-Ⅲ'의 단면도이다.

도 6을 참조하면, 제1 영역(A1)의 화소(P1)들 사이에는 주사 구동부(10)의 능동 소자가 형성된다. 도 6에서는 제1 영역(A1)의 화소(P1)와 그의 하측에 형성된 주사 구동부(10)의 방전 제어 스위치 소자(DCT)를 도시하였다.

도 6 내지 도 8을 참조하면, 제1 영역(A1)의 화소(P1)는 제1 스위치 소자(ST1), 제1 화소 전극(PE1) 등을 포함한다. 도 6 내지 도 8에서는 설명의 편의를 위해 제1 스토리지 캐패시터(C1)는 도시하지 않았다.

제1 스위치 소자(ST1)의 게이트 전극(101)은 제j 주사 라인(Gj)으로부터 연장되고, 제1 전극(102)은 제k 데이터 라인(Dk)으로부터 연장되며, 제2 전극(103)은 제1 전극(102)으로부터 소정의 간격만큼 떨어져 형성되며, 제1 콘택홀(CNT1)을 통해 제1 화소 전극(PE1)에 접속된다.

주사 구동부(10)의 방전 제어 스위치 소자(DCT)의 게이트 전극(111)은 제j+1 전달 신호 라인(RLj+1)으로부터 연장되고, 제1 전극(112)은 제2 콘택홀(CNT2)을 통해 제j 주사 라인(Gj)과 접속되며, 제2 전극(113)은 제1 전극(112)으로부터 소정의 간격만큼 떨어져 형성되며, 제3 콘택홀(CNT3)을 통해 저전위 전압 라인(VSSL)에 접속된다. 제j+1 전달 신호 라인(RLj+1)은 제j+1 스테이지의 전달 신호 출력부(Cout)에 접속된 라인으로, 제j+1 스테이지의 전달 신호를 전송한다.

제j 주사 라인(Gj), 제j+1 전달 신호 라인(RLj+1), 저전위 전압 라인(VSSL), 제1 스위치 소자(ST1)의 게이트 전극(101), 및 방전 제어 스위치 소자(DCT)의 게이트 전극(111)은 게이트 금속 패턴으로 형성된다. 게이트 절연막(GI)은 게이트 금속 패턴을 보호 및 절연하기 위해 게이트 금속 패턴 상에 형성된다. 다만, 게이트 절연막(GI)에는 방전 제어 스위치 소자(DCT)의 제1 전극(112)과 제j 주사 라인(Gj)를 접속하기 위해 제2 콘택홀(CNT2)이 형성되며, 방전 제어 스위치 소자(DCT)의 제2 전극(113)과 저전위 전압 라인(VSSL)을 접속하기 위해 제3 콘택홀(CNT3)이 형성된다. 게이트 절연막(GI) 상에는 제k 데이터 라인(Dk), 제1 스위치 소자(ST1)의 제1 및 제2 전극들(102, 103), 방전 제어 스위치 소자(DCT)의 제1 및 제2 전극들(112, 113)이 데이터 금속 패턴으로 형성된다. 보호막(PAS)은 데이터 금속 패턴을 보호 및 절연하기 위해 데이터 금속 패턴 상에 형성된다. 다만, 보호막(PAS)에는 제1 스위치 소자(ST1)의 제2 전극(103)과 제1 화소 전극(PE1)을 접속하기 위해 제1 콘택홀(CNT1)이 형성된다. 보호막(PAS) 상에는 제1 화소 전극(PE1)이 형성된다.

도 9는 도 5의 제2 영역의 화소의 일 예를 보여주는 평면도이다. 도 9에 도시된 Ⅳ-Ⅳ'의 단면도와 Ⅴ-Ⅴ'의 단면도는 도 7에 도시된 Ⅱ-Ⅱ'의 단면도와 유사하므로, 생략하였다.

도 9를 참조하면, 제2 영역(A2)의 화소(P2)는 복수의 서브 화소들을 포함한다. 도 9에서는 제2 영역(A2)의 화소(P2)가 제1 및 제2 서브 화소(PSUB1, PSUB2)를 포함하는 것을 중심으로 설명하였다.

도 9를 참조하면, 제2 영역(A2)의 제1 서브 화소(PSUB1)는 제2 스위치 소자(ST2), 제2 화소 전극(PE2) 등을 포함하고, 제2 서브 화소(PSUB2)는 제3 스위치 소자(ST3), 제4 스위치 소자(ST4), 제3 화소 전극(PE3) 등을 포함한다. 도 9에서는 설명의 편의를 위해 제2 및 제3 스토리지 캐패시터(C2, C3)는 도시하지 않았다.

제2 화소 전극(PE2)은 제3 화소 전극(PE3)에 비해 작은 면적으로 형성될 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 제2 화소 전극(PE2)은 제3 화소 전극(PE3)과 동일한 면적 또는 제3 화소 전극(PE3)보다 큰 면적으로 형성될 수 있으며, 제2 및 제3 화소 전극(PE2, PE3)의 면적은 측면 시인성과 휘도를 고려하여 사전 실험을 통해 미리 결정될 수 있다.

제2 스위치 소자(ST2)의 게이트 전극(201)은 제j 주사 라인(Gj)으로부터 연장되고, 제1 전극(202)은 제p 데이터 라인(Dp)으로부터 연장되며, 제2 전극(203)은 제1 전극(202)으로부터 소정의 간격만큼 떨어져 형성되며, 제4 콘택홀(CNT4)을 통해 제2 화소 전극(PE2)에 접속된다.

제3 스위치 소자(ST3)의 게이트 전극(211)은 제j 주사 라인(Gj)으로부터 연장되고, 제1 전극(212)은 제p 데이터 라인(Dp)으로부터 연장되며, 제2 전극(213)은 제1 전극(212)으로부터 소정의 간격만큼 떨어져 형성되며, 제4 스위치 소자(ST4)의 제2 전극(223)에 접속되고, 제5 콘택홀(CNT5)을 통해 제3 화소 전극(PE3)에 접속된다.

제4 스위치 소자(ST4)의 게이트 전극(221)은 제j 주사 라인(Gj)으로부터 연장되고, 제1 전극(222)은 기준 전압 라인(VREFL)으로부터 연장되며, 제2 전극(223)은 제1 전극(222)으로부터 소정의 간격만큼 떨어져 형성되며, 제3 스위치 소자(ST3)의 제2 전극(213)에 접속되고, 제5 콘택홀(CNT5)을 통해 제3 화소 전극(PE3)에 접속된다.

제j 주사 라인(Gj), 제2 스위치 소자(ST2)의 게이트 전극(201), 및 제3 스위치 소자(ST3)의 게이트 전극(211), 제4 스위치 소자(ST4)의 게이트 전극(221)은 게이트 금속 패턴으로 형성된다. 게이트 절연막(GI)은 게이트 금속 패턴을 보호 및 절연하기 위해 게이트 금속 패턴 상에 형성된다. 게이트 절연막(GI) 상에는 제p 데이터 라인(Dp), 제2 스위치 소자(ST2)의 제1 및 제2 전극들(202, 203), 제3 스위치 소자(ST3)의 제1 및 제2 전극들(212, 213), 제4 스위치 소자(ST4)의 제1 및 제2 전극들(222, 223)이 데이터 금속 패턴으로 형성된다. 보호막(PAS)은 데이터 금속 패턴을 보호 및 절연하기 위해 데이터 금속 패턴 상에 형성된다. 다만, 보호막(PAS)에는 제2 스위치 소자(ST2)의 제2 전극(203)과 제2 화소 전극(PE2)을 접속하기 위해 제4 콘택홀(CNT4)이 형성되고, 제3 및 제4 스위치 소자(ST3, ST4)의 제2 전극들(213, 223)과 제3 화소 전극(PE3)을 접속하기 위해 제5 콘택홀(CNT5)이 형성된다. 보호막(PAS) 상에는 제2 화소 전극(PE2)과 제3 화소 전극(PE3)이 형성된다.

한편, 도 6 및 도 9와 같이, 제1 영역(A1)의 화소(P1)와 방전 제어 스위치 소자(DCT)가 형성되는 영역의 y축 방향의 폭과 제2 영역(A2)의 화소(P2)가 형성되는 영역의 y축 방향의 폭은 "W"일 수 있다. 이 경우, 제1 영역(A1)의 화소(P1)의 제1 화소 전극(PE1)의 y축 방향의 폭은 방전 제어 스위치 소자(DCT)로 인하여 "W1"일 수 있으며, 제2 영역(A2)의 화소(P2)의 제2 및 제3 화소 전극들(PE2, PE3)이 형성되는 영역의 y축 방향의 폭은 "W2"일 수 있다. 즉, 제1 영역(A1)의 화소(P1)의 제1 화소 전극(PE1)의 면적이 제2 영역(A2)의 화소(P2)의 제2 및 제3 화소 전극들(PE2, PE3)의 면적보다 작기 때문에, 제1 영역(A1)의 화소(P1)가 복수의 화소 전극들을 포함할 경우, 제1 영역(A1)의 화소(P1)의 휘도는 제2 영역(A2)의 화소(P2)의 휘도에 비하여 크게 낮아질 수 있으며, 이로 인해 사용자가 제1 영역(A1)과 제2 영역(A2)에서 휘도 편차를 느낄 수 있다. 따라서, 본 발명의 실시 예는 제1 영역(A1)에 주사 구동부(10)의 능동 소자가 형성됨으로써 줄어드는 제1 영역(A1)의 화소(P1)의 휘도 감소를 최소화하기 위해, 제1 영역(A1)의 화소(P1)가 제1 화소 전극(PE1)만을 포함하도록 구현한다.

도 10은 도 5의 제2 영역의 화소의 또 다른 예를 보여주는 평면도이다. 도 10에 도시된 Ⅳ-Ⅳ'의 단면도와 Ⅴ-Ⅴ'의 단면도는 도 7에 도시된 Ⅱ-Ⅱ'의 단면도와 유사하므로, 생략하였다. 또한, 도 10에 도시된 제2 영역(A2)의 화소(P2)는 도 9에 도시된 제2 영역(A2)의 화소(P2)와 실질적으로 동일하게 형성되므로, 이에 대한 자세한 설명은 생략한다.

한편, 제1 영역(A1)의 화소(P1)가 하나의 화소 전극을 포함하더라도, 제2 영역(A2)의 화소(P2)와 휘도 차이가 발생할 수도 있다. 즉, 제2 영역(A2)의 화소(P2)의 휘도가 제1 영역(A1)의 화소(P1)의 휘도보다 높을 수 있다. 제1 영역(A1)의 화소(P1)의 휘도와 제2 영역(A2)의 화소(P2)의 휘도의 차이를 최소화하기 위해, 본 발명의 실시 예는 도 10과 같이 제2 영역(A2)의 화소(P2)의 제2 및 제3 화소 전극들(PE2, PE3)이 형성되는 영역의 y축 방향의 폭을 "W2"보다 적은 "W4"로 형성할 수 있다. 특히, "W4"는 제1 영역(A1)의 화소(P1)의 휘도와 제2 영역(A2)의 화소(P2)의 휘도 간의 차이를 최소화할 수 있도록, 사전 실험을 통해 정해진 폭일 수 있다. 이 경우, 본 발명의 실시 예는 도 10과 같이 제2 영역(A2)의 화소(P2)들 사이에 차광 부재에 의해 가려지는 소정의 공간(S)을 포함할 수 있다. 소정의 공간(S)에는 도 10과 같이 어떠한 배선 라인과 능동 소자를 형성하기 위한 어떠한 금속 패턴이 형성되지 않는 공간에 해당한다. 결국, 본 발명의 실시 예는 제2 영역(A2)의 화소(P2)의 제2 및 제3 화소 전극(PE2, PE3)이 형성되는 영역의 폭을 조정함으로써, 제1 영역(A1)의 화소(P1)의 휘도와 제2 영역(A2)의 화소(P2)의 휘도 간의 차이를 최소화할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

DIS: 표시패널 DA: 표시 영역
NDA: 비표시 영역 BZ: 베젤 영역
10: 주사 구동부 20: 데이터 구동부
30: 타이밍 제어부

Claims

표시 영역과 비표시 영역으로 구분되고, 상기 표시 영역에는 데이터 라인들과 주사 라인들의 교차 영역에 매트릭스 형태로 배열되는 화소들이 형성되는 표시패널;
상기 데이터 라인들에 데이터 전압들을 출력하는 데이터 구동부; 및
상기 주사 라인들에 주사 신호들을 순차적으로 출력하는 주사 구동부를 구비하고,
상기 표시 영역은 제1 영역과 제2 영역으로 구분되며,
상기 주사 구동부의 일부는 상기 비표시 영역에 형성되고, 나머지 일부는 상기 제1 영역에 형성되며,
상기 제1 영역의 화소들 각각은 하나의 화소 전극을 포함하고,
상기 제2 영역의 화소들 각각은 복수의 화소 전극들을 포함하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 주사 구동부는 종속적으로 접속되어 상기 주사 신호들을 순차적으로 출력하는 다수의 스테이지들을 구비하고,
상기 스테이지들 각각은 상기 비표시 영역에 형성된 제1 서브 스테이지와 상기 제1 영역의 화소들 사이에 형성된 제2 서브 스테이지를 포함하는 것을 특징으로 하는 표시장치.
제 2 항에 있어서,
상기 제2 서브 스테이지는,
적어도 하나의 능동 소자를 포함하는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 제1 서브 스테이지는,
풀-업 제어 노드의 전압에 응답하여 클럭 단자로 입력되는 클럭 신호를 주사 라인에 출력하는 풀-업 스위치 소자;
풀-다운 제어 노드의 전압에 응답하여 상기 주사 라인을 게이트 오프 전압으로 방전하는 풀-다운 스위치 소자; 및
상기 풀-업 제어 노드와 상기 풀-다운 제어 노드의 전압을 제어하는 노드 제어 회로를 포함하는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 제2 서브 스테이지는,
후단 스테이지의 전달 신호에 응답하여 상기 주사 라인을 상기 게이트 오프 전압으로 방전하는 방전 제어 스위치 소자를 포함하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
제j(j는 자연수) 주사 라인에 접속된 상기 제1 영역의 화소는
제1 화소 전극; 및
상기 제j 주사 라인의 주사 신호에 응답하여 제k(k는 자연수) 데이터 라인의 데이터 전압을 상기 제1 화소 전극에 공급하는 제1 스위치 소자를 포함하는 것을 특징으로 하는 표시장치.
제 6 항에 있어서,
상기 제j 주사 라인에 접속된 제2 영역의 화소는 제1 서브 화소와 제2 서브 화소를 포함하는 것을 특징으로 하는 표시장치.
제 7 항에 있어서,
상기 제1 서브 화소는,
제2 화소 전극; 및
상기 제j 주사 라인의 주사 신호에 응답하여 제p(p는 k보다 큰 자연수) 데이터 라인의 데이터 전압을 상기 제2 화소 전극에 공급하는 제2 스위치 소자를 포함하는 것을 특징으로 하는 표시장치.
제 7 항에 있어서,
상기 제2 서브 화소는,
제3 화소 전극;
상기 제j 주사 라인의 주사 신호에 응답하여 상기 제p 데이터 라인의 데이터 전압을 상기 제3 화소 전극에 공급하는 제3 스위치 소자; 및
상기 제j 주사 라인의 주사 신호에 응답하여 기준 전압 라인의 기준 전압을 상기 제3 화소 전극에 공급하는 제4 스위치 소자를 포함하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 제2 영역의 화소들 사이에는 차광 부재에 의해 가려지는 소정의 공간이 형성된 것을 특징으로 하는 표시장치.
제 10 항에 있어서,
상기 소정의 공간은 어떠한 배선 라인과 능동 소자를 형성하기 위한 어떠한 금속 패턴이 형성되지 않는 공간인 것을 특징으로 하는 표시장치.