KR20220106735A - 어레이 기판, 디스플레이 패널, 접합된 디스플레이 패널 및 디스플레이 구동 방법 - Google Patents

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Abstract

어레이 기판(101)은 디스플레이 영역(AA), 적어도 하나의 픽셀 그룹(1) 및 적어도 하나의 픽셀 회로 그룹(2)을 포함한다. 적어도 하나의 픽셀 그룹(1)은 디스플레이 영역(AA)에 배치되고, 적어도 하나의 픽셀 그룹(1) 각각은 어레이로 배열된 복수의 픽셀(10)을 포함한다. 적어도 하나의 픽셀 회로 그룹(2) 각각은 대응하는 픽셀 그룹(1)에서 픽셀(10)의 2개의 인접한 행들 또는 픽셀(10)의 2개의 인접한 열들 사이에 배치된다.

Description

어레이 기판, 디스플레이 패널, 접합된 디스플레이 패널 및 디스플레이 구동 방법
본 개시내용은 디스플레이 기술 분야에 관한 것으로, 특히 어레이 기판, 디스플레이 패널, 접합된 디스플레이 패널 및 디스플레이 구동 방법에 관한 것이다.
디스플레이 기술의 지속적인 발전에 따라, 소비자는 화면 크기, 베젤 폭, 디스플레이 밝기, 디스플레이 화질 등의 측면에서 디스플레이 장치에 대한 성능 요구 사항이 점점 더 높아지고 있다. 예를 들어, 디스플레이 화면은 더 큰 화면 크기, 더 좁은 베젤 및 더 나은 디스플레이 밝기 균일성을 가져야 한다.
일 양태에서, 어레이 기판이 제공된다. 어레이 기판은, 디스플레이 영역, 적어도 하나의 픽셀 그룹 및 적어도 하나의 픽셀 회로 그룹을 포함한다. 적어도 하나의 픽셀 그룹은 디스플레이 영역에 배치되고, 각각의 픽셀 그룹은 어레이로 배열된 복수의 픽셀을 포함한다. 각각의 픽셀 회로 그룹은 대응하는 픽셀 그룹에서 픽셀의 2개의 인접한 행들 또는 픽셀의 2개의 인접한 열들 사이에 배치된다.
일부 실시예에서, 복수의 픽셀 각각은 적어도 하나의 서브-픽셀을 포함한다. 적어도 하나의 픽셀 회로 그룹은 적어도 하나의 픽셀 구동 서브-회로 그룹을 포함한다. 각각의 픽셀 구동 서브-회로 그룹은 서브-픽셀의 2개의 대응하는 인접한 행 또는 서브-픽셀의 2개의 대응하는 인접한 열에 전기적으로 연결되고, 픽셀 구동 서브-회로 그룹에 전기적으로 연결된 서브-픽셀에 픽셀 구동 신호를 공급하도록 구성된다.
일부 실시예에서, 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이다. 적어도 2개의 픽셀 그룹은 행 방향으로 배열된다. 각각의 픽셀 구동 서브-회로 그룹은 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 열 사이에 배치된다. 픽셀 구동 서브-회로 그룹의 열 방향 길이는 대응하는 픽셀 그룹의 열 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹은 열 방향으로 픽셀 구동 서브-회로 그룹의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
일부 다른 실시예에서, 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이다. 적어도 2개의 픽셀 그룹은 열 방향으로 배열된다. 각각의 픽셀 구동 서브-회로 그룹은 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 행들 사이에 배치된다. 픽셀 구동 서브-회로 그룹의 행 방향 길이는 대응하는 픽셀 그룹의 행 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹은 행 방향으로 픽셀 구동 서브-회로 그룹의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
일부 실시예에서, 어레이 기판은 시프트 레지스터 회로를 더 포함한다. 시프트 레지스터 회로는 적어도 하나의 픽셀 구동 서브-회로 그룹이 사이에 배치되는 픽셀의 2개의 행 또는 픽셀의 2개의 열과 상이한 픽셀의 2개의 행 또는 픽셀의 2개의 열 사이에 배치된다. 시프트 레지스터 회로는 적어도 하나의 픽셀 구동 서브-회로 그룹에 전기적으로 연결되고, 적어도 하나의 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성된다.
일부 실시예에서, 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이다. 적어도 2개의 픽셀 그룹은 행 방향으로 배열된다. 시프트 레지스터 회로는 2개의 픽셀 그룹 사이 또는 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 열 사이에 배치된다. 시프트 레지스터 회로의 열 방향 길이는 픽셀 그룹의 열 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹은 열 방향으로 시프트 레지스터 회로의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고; 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
일부 다른 실시예에서, 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이다. 적어도 2개의 픽셀 그룹은 열 방향으로 분포된다. 시프트 레지스터 회로는 2개의 픽셀 그룹 사이 또는 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 행 사이에 배치된다. 시프트 레지스터 회로의 행 방향 길이는 픽셀 그룹의 행 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹은 행 방향으로 시프트 레지스터 회로의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 기능 서브-회로는 데이터 선택 회로, 정전기 방전 회로 또는 측면 와이어 핀 본딩을 포함한다.
일부 실시예에서, 적어도 하나의 픽셀 구동 서브-회로 그룹은 복수의 픽셀 구동 서브-회로 그룹이다. 시프트 레지스터 회로는 제1 시프트 레지스터 회로 및 제2 시프트 레지스터 회로를 포함한다. 제1 시프트 레지스터 회로 및 제2 시프트 레지스터 회로는 복수의 픽셀 구동 서브-회로 그룹에 전기적으로 연결된다.
일부 실시예에서, 적어도 하나의 픽셀 구동 서브-회로 그룹은 복수의 픽셀 구동 서브-회로 그룹이다. 시프트 레지스터 회로는 제1 시프트 레지스터 회로 및 제2 시프트 레지스터 회로를 포함한다. 제1 시프트 레지스터 회로는 복수의 픽셀 구동 서브-회로 그룹 중 일부에 전기적으로 연결되고, 제2 시프트 레지스터 회로는 복수의 픽셀 구동 서브-회로 그룹 중 일부 다른 픽셀 구동 서브-회로 그룹에 전기적으로 연결된다.
일부 실시예에서, 제1 시프트 레지스터 회로 및 제2 시프트 레지스터 회로는 행 방향 또는 열 방향으로 인접하게 배열된다.
일부 실시예에서, 제1 시프트 레지스터 회로는 제2 시프트 레지스터 회로가 사이에 배치되는 픽셀의 2개의 행 또는 픽셀의 2개의 열과 상이한 픽셀의 2개의 행 또는 픽셀의 2개의 열 사이에 배치된다.
일부 실시예에서, 시프트 레지스터는 제1 백업 회로 및 제2 백업 회로를 더 포함한다. 제1 백업 회로는 제1 시프트 레지스터 회로의 백업이고, 제1 시프트 레지스터 회로가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹에 전기적으로 연결되고, 그 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성된다. 제2 백업 회로는 제2 시프트 레지스터 회로의 백업이고, 제2 시프트 레지스터 회로가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹에 전기적으로 연결되고, 그 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성된다.
일부 실시예에서, 제1 백업 회로 및 제1 시프트 레지스터 회로는 픽셀의 동일한 2개의 행 또는 픽셀의 동일한 2개의 열 사이에 배치된다. 제2 백업 회로 및 제2 시프트 레지스터 회로는 픽셀의 동일한 2개의 행 또는 픽셀의 동일한 2개의 열 사이에 배치된다.
일부 실시예에서, 어레이 기판은 베이스, 적어도 하나의 팬아웃 구조 및 적어도 하나의 측면 에지 구조를 더 포함한다. 베이스는 제1 표면 및 제1 표면에 대향하는 제2 표면을 포함한다. 적어도 하나의 픽셀 그룹 및 적어도 하나의 픽셀 회로 그룹은 제1 표면 상에 배치된다. 적어도 하나의 팬아웃 구조는 제2 표면 상에 배치된다. 각각의 팬아웃 구조는 복수의 신호 연결 라인을 포함하고, 복수의 신호 연결 라인은 제2 표면의 에지로부터 제2 표면의 비-에지 영역까지 연장된다. 각각의 측면 에지 구조는 복수의 측면 에지 연결 라인을 포함한다.
일부 예에서, 복수의 측면 에지 연결 라인 각각의 일단부는 대응하는 팬아웃 구조의 신호 연결 라인에 전기적으로 연결되고, 복수의 측면 에지 연결 라인 각각의 다른 단부는 대응하는 기능 서브-회로에 연결된다.
일부 다른 예에서, 어레이 기판이 시프트 레지스터 회로를 포함하는 경우, 시프트 레지스터 회로는 제1 표면 상에 배치된다. 복수의 측면 에지 연결 라인의 각각의 측면 에지 연결 라인의 일단부는 대응하는 팬아웃 구조에서 신호 연결 라인에 전기적으로 연결되고, 측면 에지 연결 라인의 다른 단부는 대응하는 기능 서브-회로 또는 대응하는 시프트 레지스터 회로에 연결된다.
다른 양태에서, 디스플레이 패널이 제공된다. 디스플레이 패널은 상기 일부 실시예에서 설명된 바와 같은 어레이 기판을 포함한다.
일부 실시예에서, 디스플레이 패널은 제어 집적 회로를 더 포함한다. 제어 집적 회로는 어레이 기판의 베이스의 제2 표면 상에 배치된다. 제어 집적 회로는 어레이 기판의 대응하는 팬아웃 구조에서 복수의 신호 연결 라인에 전기적으로 연결되고, 복수의 신호 연결 라인에 제어 신호를 출력하도록 구성된다.
또 다른 양태에서, 접합된 디스플레이 패널이 제공된다. 접합된 디스플레이 패널은 서로 접합되는 상기 일부 실시예에서 설명된 바와 같은 적어도 2개의 디스플레이 패널을 포함한다.
또 다른 양태에서, 디스플레이 구동 방법이 제공된다. 디스플레이 구동 방법은 상기 일부 실시예에서 설명된 바와 같은 디스플레이 패널에 적용된다. 디스플레이 구동 방법은, 픽셀 구동 서브-회로 그룹에 전기적으로 연결된 서브-픽셀의 2개의 인접한 행 또는 서브-픽셀의 2개의 인접한 열에 픽셀 구동 신호를 공급하도록 각각의 픽셀 구동 서브-회로 그룹을 제어하는 단계를 포함한다.
일부 실시예에서, 디스플레이 구동 방법은, 어레이 기판의 베이스의 제2 표면 상에 배치된 제어 집적 회로에 의해, 적어도 하나의 측면 에지 구조를 통해 어레이 기판의 베이스의 제1 표면 상에 배치된 적어도 하나의 픽셀 회로 그룹 및/또는 시프트 레지스터 회로에 제어 신호를 전달하는 단계를 더 포함한다.
본 개시내용의 기술적 해결책을 보다 명확하게 설명하기 위하여, 본 개시내용의 일부 실시예에서 사용되는 첨부 도면을 간단히 소개한다. 명백하게, 아래에 설명될 첨부 도면은 단지 본 개시내용의 일부 실시예에 대한 첨부 도면일 뿐이며, 본 기술 분야의 숙련자라면 이들 도면에 따라 다른 도면을 획득할 수 있을 것이다. 또한, 이하의 설명에서 첨부 도면은 개략도로서 고려될 수 있으며, 본 개시내용의 실시예가 관련된 제품의 실제 크기 및 방법의 실제 프로세스에 대한 제한이 아니다.
도 1은 일부 실시예에 따른, 어레이 기판의 배선의 개략도이고;
도 2는 일부 실시예에 따른, 다른 어레이 기판의 배선의 개략도이며;
도 3은 일부 실시예에 따른, 또 다른 어레이 기판의 배선의 개략도이고;
도 4는 일부 실시예에 따른, 또 다른 어레이 기판의 배선의 개략도이며;
도 5는 일부 실시예에 따른, 또 다른 어레이 기판의 배선의 개략도이고;
도 6은 일부 실시예에 따른, 어레이 기판의 제2 표면의 구조도이며;
도 7은 일부 실시예에 따른, 어레이 기판의 에지 부분의 단면도이고;
도 8은 일부 실시예에 따른, 다른 어레이 기판의 에지 부분의 단면도이며;
도 9는 일부 실시예에 따른, 픽셀 구동 서브-회로의 구조도이고;
도 10은 일부 실시예에 따른, 시프트 레지스터의 구조도이며;
도 11은 일부 실시예에 따른, 데이터 선택 회로의 구조도이고;
도 12는 일부 실시예에 따른, 또 다른 어레이 기판의 에지 부분의 단면도이며;
도 13은 일부 실시예에 따른, 디스플레이 패널의 구조를 도시하는 도면이고;
도 14는 일부 실시예에 따른, 접합된 디스플레이 패널의 구조를 도시하는 도면이다.
본 개시내용의 일부 실시예에서의 기술적 해결책은 첨부 도면과 함께 명확하고 완전하게 설명될 것이다. 명백하게, 설명된 실시예는 단지 일부일 뿐이고 본 개시내용의 모든 실시예는 아니다. 본 기술 분야의 숙련자가 본 개시내용의 실시예에 기초하여 획득한 다른 모든 실시예는 본 개시내용의 보호 범위에 포함될 것이다.
문맥이 달리 요구하지 않는 한, 설명 및 청구범위 전반에 걸쳐, 용어 "포함한다" 및 그 다른 형태, 예컨대 3인칭 단수 형태 "포함하다" 및 현재 분사 형태 "포함하는"은 개방적이고 포괄적인 것으로, 즉, "포함하지만 이에 제한되지 않음"으로 해석된다. 명세서의 설명에서, "일 실시예", "일부 실시예", "예시적인 실시예", "예", "특정 예" 또는 "일부 예"와 같은 용어는 실시예(들) 또는 예(들)와 관련된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예 또는 예에 포함된다는 것을 나타내도록 의도된다. 상기 용어의 개략적 표현은 반드시 동일한 실시예(들) 또는 예(들)를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 재료 또는 특성이 임의의 적절한 방식으로 임의 이상의 실시예 또는 예에 포함될 수 있다.
"제1" 및 "제2"와 같은 용어는 단지 설명 목적으로 사용되며 상대적 중요성을 나타내거나 암시하거나 또는 아래에 나타낸 기술 특징의 수를 암시적으로 나타내는 것으로 해석되어서는 안된다. 따라서, 용어 "제1" 및 "제2"에 의해 한정된 특징은 특징 중 하나 이상을 명시적으로 또는 암시적으로 포함할 수 있다. 본 개시내용의 실시예의 설명에서, "복수"라는 용어는 달리 특정하지 않는 한 2개 이상을 의미한다. "A 및/또는 B"라는 표현은 다음의 세 가지 조합, 즉: A만, B만, 그리고 A와 B의 조합을 포함한다.
디스플레이 기술의 지속적인 발전에 따라, 디스플레이 장치의 화면 크기에 대한 소비자의 요구가 점점 높아지고 있으며, 이로 인해 접합된 디스플레이 패널이 등장하게 되었다. 종래의 접합된 디스플레이 패널은 일반적으로 복수의 디스플레이 패널을 접합하여 형성된다.
일부 예에서, 디스플레이 패널은 모두 액정 디스플레이(liquid crystal display)(LCD) 패널이다. 그러나, LCD 패널에서 가상 픽셀 및 프레임을 밀봉하기 위한 밀봉제가 존재하기 때문에, LCD 패널을 접합함으로써 형성된 접합된 디스플레이 패널에 이음매가 존재하는 것이 불가피하여, 완벽한 이음매 없는 접합이 달성될 수 없다.
일부 다른 예에서, 디스플레이 패널은 모두 유기 발광 다이오드(organic light-emitting diode)(OLED) 디스플레이 패널이다. 그러나, OLED 디스플레이 패널에서 OLED의 캐소드는 증착에 의해 형성되고 디스플레이 패널의 서비스 수명을 보장하기 위해서는 공기 중의 수분과 산소를 차단하도록 발광 디바이스(즉, OLED)를 봉지해야 하기 때문에, OLED 디스플레이 패널을 접합함으로써 형성된 접합된 디스플레이 패널에 이음매가 존재하는 것이 불가피하여, 이음매 없는 접합이 달성될 수 없다.
미니 발광 다이오드(Mini-LED) 디스플레이 패널과 마이크로 발광 다이오드(Micro-LED) 디스플레이 패널에 대해 말하자면, 현재 생산 프로세스에서 물질 전달 기술의 개발 수준의 한계로 인해, Mini-LED 디스플레이 패널과 Micro-LED 디스플레이 패널에 대해 고해상도 및 대형 크기를 직접 달성하는 데에 많은 장애물이 존재한다. 그러나, 현재의 대용량 전사 기술의 결함은 이음매 없는 접합 기술을 통해 효과적으로 극복될 수 있어, Mini-LED 디스플레이 패널 또는 Micro-LED 디스플레이 패널을 사용함으로써 대형 화면 디스플레이가 달성될 수 있다.
이러한 설명에 기초하여, 본 개시내용의 일부 실시예는 어레이 기판을 제공한다. 도 1 내지 도 3을 참조하면, 어레이 기판(101)은 디스플레이 영역(AA), 적어도 하나의 픽셀 그룹(1) 및 적어도 하나의 픽셀 회로 그룹(2)을 포함한다. 적어도 하나의 픽셀 그룹(1)은 디스플레이 영역(AA)에 배치되고, 각각의 픽셀 그룹(1)은 어레이로 배열된 복수의 픽셀(10)을 포함한다. 각각의 픽셀 회로 그룹(2)은 대응하는 픽셀 그룹(1)에서 픽셀(10)의 2개의 인접한 행들 또는 픽셀(10)의 2개의 인접한 열들 사이에 배치된다.
여기서, 각각의 픽셀(10)은 적어도 하나의 서브-픽셀(11)을 포함한다. 적어도 하나의 픽셀 회로 그룹(2)은 적어도 하나의 픽셀 구동 서브-회로 그룹(20)을 포함한다. 각각의 픽셀 구동 서브-회로 그룹(20)은 인접한 서브-픽셀(11)의 2개의 행 또는 인접한 서브-픽셀(11)의 2개의 열에 전기적으로 연결되고, 전기적으로 연결된 서브-픽셀(11)에 픽셀 구동 신호를 공급하도록 구성된다.
임의로, 어레이 기판은 RGB 컬러 디스플레이 모드이다. 각각의 픽셀(10)은 3개의 서브-픽셀(11), 즉, 적색 서브-픽셀(R), 녹색 서브-픽셀(G) 및 청색 서브-픽셀(B)을 포함한다. 도 3에 도시된 바와 같이, 각각의 픽셀 구동 서브-회로 그룹(20)은 복수의 개별 픽셀 구동 서브-회로(21)를 포함하고, 픽셀 구동 서브-회로(21)는 픽셀(10)의 3개의 서브-픽셀에 대응하여 연결된다.
본 개시내용의 일부 실시예에서, 각각의 픽셀 구동 서브-회로 그룹(20)은 픽셀(10)의 2개의 인접한 행 또는 픽셀(10)의 2개의 인접한 열 사이에 배치되고, 픽셀 구동 서브-회로 그룹(20)은 픽셀(10)의 2개의 인접한 행 또는 픽셀(10)의 2개의 인접한 열의 서브-픽셀(11)에 픽셀 구동 신호를 공급하는 데 사용되어, 픽셀 구동 서브-회로(21)의 집적화가 효과적으로 실현될 수 있다. 즉, 어레이 기판(101) 상의 서브-픽셀(11)에 대응하는 픽셀 구동 서브-회로(21)는 픽셀(10)의 행의 일부 또는 픽셀(10)의 열의 일부 사이에 모듈형 및 집중된 방식으로 배열되어, 어레이 기판의 디스플레이 영역(AA)에 더 많은 공간이 남을 수 있다. 시프트 레지스터 회로, 데이터 선택(MUX) 회로 또는 정전기 방전(ESD) 보호 회로와 같은 어레이 기판(101)의 디스플레이에 필요한 다른 회로는 모듈형으로 공간에 배치될 수 있다. 이러한 방식으로, 어레이 기판(101)의 베젤은 디스플레이 패널의 이음매 없는 접합을 달성하는 것을 용이하게 하도록 효과적으로 감소되거나 심지어 제거될 수 있다.
픽셀 그룹(1)의 수 및 각각의 픽셀 그룹(1)의 픽셀(10)의 수는 실제 필요에 따라, 예를 들어 어레이 기판이 위치되는 디스플레이 패널의 해상도에 따라 설정될 수 있다. 예를 들어, 각각의 픽셀 그룹(1)은 12(2 x 6) 픽셀(10)을 포함하고, 여기서, 2는 열의 수이고 6은 행의 수이다. 이 경우, 각각의 픽셀 구동 서브-회로 그룹(20)은 대응하는 픽셀 그룹(1)에서 픽셀(10)의 2개의 열 사이에 배치될 수 있다. 또한, 예를 들어, 각각의 픽셀 그룹(1)의 행 방향 또는 열 방향의 폭은 픽셀 그룹(1)에서 대응하는 픽셀 구동 서브-회로 그룹(20)의 배열이 달성될 수 있는 한 제한되지 않는다. 행 방향으로 인접한 2개의 픽셀 그룹(1) 사이마다의 거리 또는 열 방향으로 인접한 2개의 픽셀 그룹(1) 사이마다의 거리 중 적어도 하나는 70 ㎛보다 크다.
어레이 기판(101)은 Micro-LED 디스플레이 패널 또는 Mini-LED 디스플레이 패널에 적용된다는 것이 이해될 것이다. Micro-LED 또는 Mini-LED는 크기가 작고 광도가 높기 때문에, Micro-LED 또는 Mini-LED는 어레이 기판(101)의 각각의 픽셀(10)의 면적의 최소 10%만을 차지할 수 있다. 따라서, 어레이 기판(101)의 각각의 픽셀(10) 또는 인접한 픽셀(10) 사이에 회로의 전기 구성요소를 배열하기에 충분한 공간이 존재한다.
일부 실시예에서, 도 1을 참조하면, 픽셀 그룹(들)(1)의 수는 적어도 2개이다. 적어도 2개의 픽셀 그룹(1)은 행 방향으로 배열되며, 즉, 어레이 기판(101)의 픽셀(10)은 행 방향으로 적어도 2개의 그룹으로 분할된다. 각각의 픽셀 구동 서브-회로 그룹(20)은 대응하는 픽셀 그룹(1)에서 서브-픽셀(11)의 2개의 인접한 열 사이에 배치된다. 픽셀 구동 서브-회로 그룹(20)의 열 방향 길이는 픽셀 그룹(1)의 열 방향의 길이보다 짧다. 즉, 각각의 픽셀 구동 서브-회로 그룹(20)은 픽셀(10)의 2개의 대응하는 열의 일부 픽셀 사이에 집중식으로 배치되어, 열 방향으로 각각의 픽셀 구동 서브-회로 그룹(20)의 적어도 하나의 측면에 약간의 공간이 남게 된다. 이러한 방식으로, 적어도 하나의 픽셀 회로 그룹(2)은 열 방향으로 각각의 픽셀 구동 서브-회로 그룹(20)의 적어도 하나의 측면에 배치된 적어도 하나의 기능 서브-회로(30)를 더 포함한다. 적어도 하나의 기능 서브-회로(30)는 데이터 선택(MUX) 회로, 정전기 방전(ESD) 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
물론, 기능 서브-회로(30)의 유형은 이들로 제한되지 않고, 어레이 기판(101)의 디스플레이에 필요한 특정 구동 또는 보상 또는 검출 기능을 갖는 다른 회로가 포함될 수 있다. 측면 와이어 핀 본딩은 공급 전압 단자, 공통 전압 단자 및 클록 신호 단자와 같은 디스플레이 영역(AA)에 있는 복수의 신호 라인의 집중식 인출 단자를 지칭하며, 신호 라인을 외부 입력 회로에 본딩하도록 구성된다.
도 1에 도시된 바와 같이, 픽셀 그룹(1)은 행 방향으로 배열된다. 예를 들어, 픽셀 그룹(1)은 등간격으로 이격된다. 이러한 방식으로, "열 방향으로 각각의 픽셀 구동 서브-회로 그룹(20)의 적어도 하나의 측면 상에 배치된다"라는 표현은 열 방향으로 어레이 기판(101)의 적어도 하나의 측면(예를 들어, 도 1에 도시된 상단 측면, 하단 측면 또는 상단 측면 및 하단 측면 둘 모두) 상에 배치됨을 의미한다. 따라서, 어레이 기판(101)의 디스플레이 영역(AA)의 공간 활용률은 시프트 레지스터 회로, 데이터 선택(MUX) 회로 또는 정전기 방전(ESD) 보호 회로와 같은 어레이 기판(101)의 디스플레이에 필요한 다른 기능 서브-회로(30)를 합리적이고 쉽게 배치하도록 효과적으로 개선될 수 있다. 더욱이, 어레이 기판(101)의 베젤은 디스플레이 패널의 이음매 없는 접합을 달성하는 것을 용이하게 하도록 효과적으로 감소되거나 심지어 제거될 수 있다. 또한, 어레이 기판(101)의 픽셀 구동 서브-회로 그룹(20) 및 기능 서브-회로(30)는 디스플레이 영역(AA)에 모듈형으로 규칙적으로 분포되어 정전기 및 추가 커패시턴스를 형성할 위험을 효과적으로 감소시킬 수 있다.
어레이 기판(101)의 크기는 실제 필요에 따라 선택적으로 설정되며, 예를 들어 작은 크기로 설정된다. 이러한 방식으로, 각각의 어레이 기판(101)에 대응하는 디스플레이 패널은 접합 가능한 최소 단위의 역할을 하므로, 접합에 의해 임의의 크기를 갖는 대형 디스플레이 패널이 형성될 수 있다.
또한, 각각의 픽셀 구동 서브-회로 그룹(20)은 픽셀(10)의 대응하는 2개의 열의 다수의 픽셀(10) 사이에 집중식으로 배치되며, 다수의 픽셀(10)의 수가 적을수록 보다 풍족한 공간이 획득될 수 있음에 유의한다. 신호 전달의 균일성을 고려하여, 각각의 픽셀 구동 서브-회로 그룹(20)의 각각의 픽셀 구동 서브-회로(21)와 대응 서브-픽셀(11) 사이의 와이어의 저항은 동일하거나 대략 동일해야 한다. 임의로, 픽셀 구동 서브-회로 그룹(20)의 임의의 2개의 픽셀 구동 서브-회로(21)와 대응하는 서브-픽셀(11) 사이의 와이어의 저항 간의 차이는 100 옴 이하이므로, 임의의 2개의 픽셀 구동 서브-회로(21)로부터 대응하는 서브-픽셀(11)로 전달되는 신호의 지연은 최대 0.01 μs를 초과하지 않으며, 디스플레이 균일성의 요건이 달성될 수 있다.
유사하게, 일부 다른 예에서, 도 2를 참조하면, 픽셀 그룹(들)(1)의 수는 적어도 2개이다. 적어도 2개의 픽셀 그룹(1)은 열 방향으로 배열된다. 각각의 픽셀 구동 서브-회로 그룹(20)은 대응하는 픽셀 그룹(1)에서 서브-픽셀(11)의 2개의 인접한 행 사이에 배치된다. 픽셀 구동 서브-회로 그룹(20)의 행 방향 길이는 픽셀 그룹(1)의 행 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹(2)은 행 방향으로 각각의 픽셀 구동 서브-회로 그룹(20)의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로(30)를 더 포함한다. 기능 서브-회로(30)는 데이터 선택(MUX) 회로, 정전기 방전(ESD) 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
도 2에 도시된 바와 같이, 픽셀 그룹(1)은 열 방향으로 배열된다. 예를 들어, 픽셀 그룹(1)은 등간격으로 이격된다. 이러한 방식으로, "행 방향으로 각각의 픽셀 구동 서브-회로 그룹(20)의 적어도 하나의 측면 상에 배치된다"라는 표현은 행 방향으로 어레이 기판(101)의 적어도 하나의 측면(예를 들어, 도 2에 도시된 좌측 측면, 우측 측면 또는 좌측 측면 및 우측 측면 둘 모두) 상에 배치됨을 의미한다. 이러한 방식으로, 앞서 설명한 구조를 갖는 어레이 기판(101)의 유익한 효과와 관련하여, 픽셀 그룹(1)이 행 방향으로 선형으로 배열될 때 대응하는 어레이 기판(101)의 유익한 효과를 참조할 수 있으며, 이에 대해서는 본 명세서에서 다시 설명하지 않는다.
어레이 기판(101)의 각각의 픽셀 구동 서브-회로 그룹(20)의 픽셀 구동 서브-회로(21)는 일반적으로 순차적으로 턴온되도록 시프트 레지스터 회로에 의해 출력되는 시프트 제어 신호를 필요로 하는 것으로 이해될 것이다. 일부 실시예에서, 도 1 내지 도 3을 계속 참조하면, 어레이 기판(101)은 시프트 레지스터 회로(4)를 더 포함한다. 시프트 레지스터 회로(4)는 적어도 하나의 픽셀 구동 서브-회로 그룹(20)이 사이에 배치되는 서브-픽셀(11)의 2개의 행 또는 서브-픽셀(11)의 2개의 열과 상이한 서브-픽셀(11)의 2개의 행 또는 서브-픽셀(11)의 2개의 행 사이에 배치된다. 임의로, 시프트 레지스터 회로(4)는 행 방향 또는 열 방향으로 2개의 인접한 픽셀 그룹(1) 사이의 간극에, 또는 대응하는 픽셀 그룹(10)에서 서브-픽셀(11)의 2개의 인접한 행 또는 서브-픽셀(11)의 2개의 인접한 열 사이의 간극에 배치된다. 간극은 70 ㎛보다 크다.
본 개시내용의 일부 실시예에서, 시프트 레지스터 회로(4)는 픽셀(10)의 2개의 대응하는 행 또는 픽셀(10)의 2개의 대응하는 열 사이에 배치되며, 이는 디스플레이 패널의 이음매 없는 접합을 달성하는 것을 용이하게 하기 위해 어레이 기판(101)의 베젤을 효과적으로 감소시키거나 심지어 제거할 수 있다. 또한, 시프트 레지스터 회로(4)는 상기 방식으로 배열되어, 시프트 레지스터 회로(4)의 분할에 의해 야기되는 신호 전달 지연을 감소시키기 위해 시프트 레지스터 회로(4)의 분할을 피할 수 있을 뿐만 아니라 어레이 기판(101)의 배선 레이아웃의 설계 어려움을 단순화하는 데 도움이 될 수 있고(예를 들어, 작은 크기 레이아웃 유닛의 레이아웃 어레이를 달성), 이에 의해 레이아웃 설계 효율 및 후속 검출 효율을 개선시킬 수 있다.
더욱이, 시프트 레지스터 회로(4)의 박막 트랜지스터와 같은 전자 구성요소는 각각의 픽셀(10)로 분할 및 분산될 필요가 없어, 어레이 기판(101)의 배선 복잡성을 효과적으로 감소시키고, 추가 기생 커패시턴스를 감소시키며, 어레이 기판(101)에서 개구율(aperture ratio) 감소 및 정전기 간섭의 문제를 피할 수 있다.
시프트 레지스터 회로(4)는 적어도 하나의 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결되고, 적어도 하나의 픽셀 구동 서브-회로 그룹(20)에 주사 구동 신호를 공급하도록 구성된다.
본 명세서에서, 적어도 하나의 행 또는 적어도 하나의 열에 있는 복수의 픽셀(10)에 대응하는 픽셀 구동 서브-회로(21)는 동일한 주사 신호 라인에 전기적으로 연결됨에 유의한다. 시프트 레지스터 회로(4)는 적어도 하나의 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결되고, 이는 시프트 레지스터 회로(4)가 각각의 주사 신호 라인을 통해 대응하는 픽셀 구동 서브-회로(21)에 전기적으로 연결되어, 각각의 픽셀 구동 서브-회로(21)에 주사 구동 신호를 공급한다는 것을 의미한다.
임의로, 주사 신호 라인은 게이트 주사 신호 라인 또는 발광 주사 신호 라인을 포함한다. 게이트 주사 신호 라인과 발광 주사 신호 라인의 배열 및 기능은 관련 기술을 참조할 수 있으며, 이에 대해서는 본 명세서에서 상세히 설명하지 않는다. 일부 실시예에서, 도 1을 참조하면, 픽셀 그룹(들)(1)의 수는 적어도 2개이다. 적어도 2개의 픽셀 그룹(1)은 행 방향으로 배열된다. 시프트 레지스터 회로(4)는 2개의 픽셀 그룹(10) 사이 또는 대응하는 픽셀 그룹(10)에서 서브-픽셀(11)의 2개의 인접한 열 사이에 배치된다. 시프트 레지스터 회로(4)의 열 방향 길이는 픽셀 그룹(1)의 열 방향 길이보다 짧고, 즉, 시프트 레지스터 회로(4)는 픽셀(10)의 2개의 대응하는 열의 일부 픽셀(10) 사이에 집중식으로 배치되어, 열 방향으로 시프트 레지스터 회로(4)의 적어도 하나의 측면에 약간의 공간이 남게 된다. 이러한 방식으로, 적어도 하나의 픽셀 회로 그룹(2)은 열 방향으로 시프트 레지스터 회로(4)의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로(30)를 더 포함하고; 기능 서브-회로(30)는 데이터 선택(MUX) 회로, 정전기 방전(ESD) 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
도 1에 도시된 바와 같이, 픽셀 그룹(1)은 행 방향으로 선형으로 배열되고, 이러한 방식으로 "시프트 레지스터 회로(4)의 적어도 하나의 측면 상에 배치된다"라는 표현은 열 방향으로 어레이 기판(101)의 적어도 하나의 측면 (예를 들어, 도 1에 도시된 상단 측면, 하단 측면 또는 상단 측면 및 하단 측면 둘 모두) 상에 배치됨을 의미한다. 따라서, 어레이 기판(101)의 디스플레이 영역(AA)의 공간 활용률은 어레이 기판(101)의 디스플레이에 필요한 다른 기능 서브-회로(30)를 합리적이고 쉽게 배치하도록 더욱 개선될 수 있다. 더욱이, 어레이 기판(101)의 베젤은 디스플레이 패널의 이음매 없는 접합을 달성하는 것을 용이하게 하도록 효과적으로 감소되거나 심지어 제거될 수 있다.
또한, 시프트 레지스터 회로(4)는 픽셀(10)의 2개의 대응하는 열의 다수의 픽셀(10) 사이에 집중식으로 배치되며, 다수의 픽셀(10)의 수가 적을수록 보다 풍부한 공간이 획득될 수 있음에 유의한다. 신호 전달의 균일성을 고려하여, 시프트 레지스터 회로(4)와 각각의 주사 신호 라인 사이의 와이어의 저항은 동일하거나 대략 동일해야 한다. 시프트 레지스터 회로(4)와 주사 신호 라인 중 임의의 2개 사이의 와이어의 저항 간의 차이는 100 옴 이하이므로, 시프트 레지스터 회로(4)로부터 임의의 2개의 주사 신호 라인으로 전달되는 신호의 지연은 최대 0.01 ㎲를 초과하지 않으며, 디스플레이 균일성의 요건이 달성될 수 있다.
유사하게, 일부 다른 실시예에서, 도 2를 참조하면, 픽셀 그룹(들)(1)의 수는 적어도 2개이다. 적어도 2개의 픽셀 그룹(1)은 열 방향으로 배열된다. 시프트 레지스터 회로(4)는 2개의 픽셀 그룹(1) 사이 또는 대응하는 픽셀 그룹(1)에서 서브-픽셀(11)의 2개의 인접한 행 사이에 배치된다. 시프트 레지스터 회로(4)의 행 방향 길이는 픽셀 그룹(1)의 행 방향 길이보다 짧다. 적어도 하나의 픽셀 회로 그룹(2)은 행 방향으로 시프트 레지스터 회로(4)의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로(3)를 더 포함하고, 기능 서브-회로(3)는 데이터 선택(MUX) 회로, 정전기 방전(ESD) 보호 회로 또는 측면 와이어 핀 본딩을 포함한다.
도 2에 도시된 바와 같이, 픽셀 그룹(1)은 열 방향으로 선형으로 배열된다. 이러한 방식으로, "시프트 레지스터 회로(4)의 적어도 하나의 측면 상에 배치된다"라는 표현은 행 방향으로 어레이 기판(101)의 적어도 하나의 측면(예를 들어, 도 2에 도시된 좌측 측면, 우측 측면 또는 좌측 측면 및 우측 측면 둘 모두) 상에 배치됨을 의미한다. 이러한 방식으로, 앞서 설명한 구조를 갖는 어레이 기판(101)의 유익한 효과는 픽셀 그룹(1)이 행 방향으로 선형으로 배열될 때 대응하는 어레이 기판(101)의 유익한 효과를 참조할 수 있으며, 이에 대해서는 본 명세서에서 다시 설명하지 않는다.
일부 실시예에서, 도 4 및 도 5를 참조하면, 시프트 레지스터 회로(4)는 주사 신호의 쌍방 구동을 용이하게 하는 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)를 포함함으로써, 어레이 기판(101)이 위치되는 디스플레이 패널의 디스플레이 균일성을 효과적으로 개선시킨다.
디스플레이 영역(AA)에서 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)의 위치는 실제 필요에 따라 설정될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 디스플레이 영역(AA)의 중간 영역에 배치된다. 즉, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 디스플레이 영역(AA)의 중간 영역으로부터 양 측면으로 주사 구동 신호를 전달한다. 물론, 도 5에 도시된 바와 같이, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 디스플레이 영역(AA)의 양 에지가 내향 연장되는 부분에 각각 배치된다. 즉, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)가 디스플레이 영역(AA)의 양 측면으로부터 그 중간 영역으로 주사 구동 신호를 전달할 수 있는 것이 또한 허용된다. 본 개시내용의 일부 실시예는 이것을 제한하지 않는다.
일부 예에서, 어레이 기판(101)에서 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)의 위치는 어레이 기판(101)에서 픽셀(10)의 2개의 인접한 행 또는 2개의 인접한 열 사이의 거리에 따라 결정된다. 임의로, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 행 방향 또는 열 방향으로 인접하게 배치되어, 배선 설계 및 제조를 용이하게 한다. 임의로, 제1 시프트 레지스터 회로(41)가 배치되는 픽셀(10)의 2개의 행 또는 픽셀(10)의 2개의 열은 제2 시프트 레지스터 회로(42)가 배치되는 픽셀(10)의 2개의 행 또는 픽셀(10)의 2개의 열과 상이하고, 이는 디스플레이 균일성을 개선시키는 데 유리하다.
일부 예에서, 어레이 기판은 복수의 픽셀 구동 서브-회로 그룹(20)을 포함하고, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결된다. 즉, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 동일한 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결된다. 일부 다른 예에서, 제1 시프트 레지스터 회로(41)는 픽셀 구동 서브-회로 그룹(20)의 일부에 전기적으로 연결된다. 제2 시프트 레지스터 회로(42)는 픽셀 구동 서브-회로 그룹(20)의 일부 다른 픽셀 구동 서브-회로 그룹에 전기적으로 연결된다. 즉, 제1 시프트 레지스터 회로(41) 및 제2 시프트 레지스터 회로(42)는 상이한 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결된다.
앞서 설명한 일부 실시예에서, 제1 시프트 레지스터 회로(41)가 대응하는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결된다는 것은, 제1 시프트 레지스터 회로(41)가 복수의 주사 신호 라인을 통해 픽셀 구동 서브-회로 그룹(20)의 픽셀 구동 서브-회로에 전기적으로 연결됨을 의미한다. 제2 시프트 레지스터 회로(42)가 대응하는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결된다는 것은, 제2 시프트 레지스터 회로(42)가 복수의 주사 신호 라인을 통해 픽셀 구동 서브-회로 그룹(20)의 픽셀 구동 서브-회로에 전기적으로 연결됨을 의미한다.
일부 실시예에서, 도 4 및 도 5를 계속 참조하면, 시프트 레지스터 회로(4)가 제1 백업 회로(43) 및 제2 백업 회로(44)를 더 포함한다는 것은 언급할 가치가 있다. 제1 백업 회로(43)는 제1 시프트 레지스터 회로(41)의 백업이고, 제1 시프트 레지스터 회로(41)가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결되고, 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성된다. 제2 백업 회로(44)는 제2 시프트 레지스터 회로(42)의 백업이고, 제2 시프트 레지스터 회로(42)가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결되고, 대응하는 픽셀 구동 서브-회로 그룹(20)에 주사 구동 신호를 공급하도록 구성된다.
본 명세서에서, 제1 백업 회로(43)가 제1 시프트 레지스터 회로(41)의 백업이라는 것은, 제1 백업 회로(43) 및 제1 시프트 레지스터 회로(41)에 포함된 전자 구성요소가 동일하고, 제1 백업 회로(43) 및 제1 시프트 레지스터 회로(41)의 연결 방식 및 작동 원리가 동일하다는 것을 의미한다. 제1 백업 회로(43)는 어레이 기판(101)에 별도로 배치된다(즉, 제1 백업 회로는 다른 회로에 전기적으로 연결되지 않고 용장 회로(redundant circuit)로서 존재함). 이러한 방식에서, 제1 시프트 레지스터 회로(41)가 고장난 경우, 제1 백업 회로(43)는 레이저 수리 등을 통해 대응하는 픽셀 구동 서브-회로 그룹(20)에 전기적으로 연결되어, 어레이 기판의 정상적인 사용을 보장하기 위해 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 제1 백업 회로(43)가 제1 시프트 레지스터 회로(41)를 대체할 수 있다. 제1 백업 회로(43) 및 제1 시프트 레지스터 회로(41)는 상이한 필름층에 위치될 수 있다는 것이 이해될 것이다. 이러한 방식으로, 제1 백업 회로(43)는 또한 제1 시프트 레지스터 회로(41)에 대한 정전기 보호를 수행할 수 있음으로써, 어레이 기판 및 대응하는 디스플레이 패널의 수율을 효과적으로 개선시킨다.
제2 백업 회로(44)와 제2 시프트 레지스터 회로(42) 사이의 관계는 제1 백업 회로(43)와 제1 시프트 레지스터 회로(41) 사이의 상기 관련 표현을 대응하게 참조할 수 있으며, 이에 대해서는 본 명세서에서 상세히 설명하지 않는다.
또한, 일부 예에서, 제1 백업 회로(43) 및 제1 시프트 레지스터 회로(41)는 픽셀(10)의 동일한 2개의 행 또는 픽셀(10)의 동일한 2개의 열 사이에 배치된다. 제2 백업 회로(44) 및 제2 시프트 레지스터 회로(42)는 픽셀(10)의 동일한 2개의 행 또는 픽셀(10)의 동일한 2개의 열 사이에 배치된다.
제1 백업 회로(43)와 제1 시프트 레지스터 회로(41)가 상이한 필름층에 배치된다는 사실에 기초하여, 어레이 기판의 베이스 상의 제1 백업 회로(43) 및 제1 시프트 레지스터 회로(41)의 정사 투영이 일치할 수 있거나, 대략 일치할 수 있거나 일치하지 않을 수 있다는 것이 허용된다. 유사하게, 어레이 기판의 베이스 상의 제2 백업 회로(44) 및 제2 시프트 레지스터 회로(42)의 정사 투영이 일치할 수 있거나, 대략 일치할 수 있거나 일치하지 않을 수 있다는 것도 허용된다.
도 6 내지 도 8을 참조하면, 어레이 기판(101)의 베이스(100)는 제1 표면(S1) 및 제1 표면(S1)에 대향하는 제2 표면(S2)을 포함한다. 앞서 설명한 일부 실시예에서 픽셀 그룹(1), 픽셀 회로 그룹(2) 및 시프트 레지스터 회로(4)는 베이스(100)의 제1 표면(S1) 상에 배치된다.
일부 실시예에서, 도 6 내지 도 8을 계속 참조하면, 어레이 기판(101)은 베이스(100)의 제2 표면(S2) 상에 위치된 적어도 하나의 팬아웃 구조(200), 및 베이스(100)의 제1 표면(S1)과 제2 표면(S2) 사이의 측면 상에 위치된 적어도 하나의 측면 에지 구조(300)를 더 포함한다.
각각의 팬아웃 구조(200)는 복수의 신호 연결 라인(201)을 포함하고, 복수의 신호 연결 라인(201)은 베이스(100)의 제2 표면(S2)의 에지로부터 그 비-에지 영역까지 연장된다. 각각의 팬아웃 구조(200)는 복수의 신호 연결 라인(201)에 전기적으로 연결된 신호 본딩 단자(202)를 더 포함하고, 신호 본딩 단자(202)는 외부 입력 회로에 본딩되도록 구성된다. 외부 입력 회로는 제어 집적 회로, 가요성 회로 보드 또는 인쇄 회로 보드 등을 포함한다.
각각의 측면 에지 구조(300)는 복수의 측면 에지 연결 라인(301)을 포함하고, 각각의 측면 에지 연결 라인(301)의 일단부는 대응하는 팬아웃 구조(200)의 신호 연결 라인(201)에 전기적으로 연결되며, 측면 에지 연결 라인(301)의 다른 단부는 대응하는 기능 서브-회로(3) 또는 대응하는 시프트 레지스터 회로(4)에 연결된다.
본 명세서에서, 팬아웃 구조(200)는 측면 에지 구조(300)와 일대일 대응될 수 있거나, 복수의 측면 에지 구조(300)가 하나의 팬아웃 구조(200)에 대응될 수 있다. 팬아웃 구조(200) 및 측면 에지 구조(300)의 수와 그 특정 위치는 배선을 용이하게 하고 대응하는 회로의 전기적 연결을 정확하게 실현하기 위해 실제 필요에 따라 선택적으로 설정될 수 있다.
신호 연결 라인(201)과 측면 연결 라인(301)은 전도성 재료로 제조된다. 예를 들어, 전도성 재료는 금속 또는 전도성 은 접착제이고, 금속은 신호 연결 라인(201)과 측면 연결 라인(301)이 양호한 전도성을 갖는 것을 보장하기 위해 은, 구리 등 중 적어도 하나를 포함한다.
또한, 측면 에지 구조(300)는 베이스(100)의 제1 표면(S1)과 제2 표면(S2) 사이의 측면 상에 배치되며, 다양한 방식으로 배열될 수 있다. 예를 들어, 베이스(100)의 제2 표면(S2) 상의 측면 에지 구조(300)의 정사 투영은 제2 표면(S2) 상의 대응하는 팬아웃 구조(200)의 정사 투영과 중첩되지 않거나(도 7에 도시된 바와 같이) 부분적으로 중첩된다(도 8에 도시된 바와 같이).
본 개시내용의 일부 실시예에서, 팬아웃 구조(200)는 베이스(100)의 제2 표면(S2) 상에 배치되고, 측면 에지 구조(300)는 베이스(100)의 측면 상에 배치되어, 어레이 기판의 비-디스플레이 영역에 원래 위치된 신호 라인은 베이스(100)의 측면 및 제2 표면(S2) 상에 배치될 수 있다. 따라서, 어레이 기판(101)의 베젤 크기가 감소되거나 심지어는 제거되어 이음매 없는 접합의 실현을 용이하게 할 수 있다.
앞서 설명한 일부 실시예에서의 어레이 기판이 제조된 경우, 회로 구조, 예컨대 픽셀 그룹(1), 픽셀 회로 그룹(2) 및 시프트 레지스터 회로(4)가 베이스(100)의 제1 표면(S1) 상에 먼저 형성된 다음, 베이스(100)의 제2 표면(S2) 상에 팬아웃 구조(200)가 형성될 수 있거나; 팬아웃 구조(200)가 베이스(100)의 제2 표면(S2) 상에 먼저 형성된 다음, 픽셀 그룹(1), 픽셀 회로 그룹(2), 시프트 레지스터 회로(4) 등이 베이스(100)의 제1 표면(S1) 상에 형성될 수 있다. 즉, 베이스(100)의 제1 표면(S1) 상에 회로 구조를 형성하고 베이스(100)의 제2 표면(S2) 상에 팬아웃 구조를 형성하는 순서는 본 개시내용의 일부 실시예에서 제한되지 않는다.
마지막으로, 베이스(100)의 제1 표면(S1)과 제2 표면(S2) 사이의 측면 상에 측면 에지 구조(300)가 형성된다. 측면 에지 구조(300)는 3D 인쇄, 복사, 스퍼터링, 에칭 등 중 하나에 의해 형성될 수 있다.
앞서 설명한 일부 실시예에서의 도면은 단지 어레이 기판(101)의 회로 레이아웃의 개략도라는 점에 유의한다. 즉, 앞서 설명된 일부 실시예에서의 도면은 단지 어레이 기판(101)에서 상이한 회로 구조의 배열 위치에 대한 공간 배향에서만 제한된다. 상이한 회로 구조의 전기 구성요소와 서로 중 대응하는 전기적 연결 관계는 관련 기술의 관련 해결책을 참조할 수 있다.
앞서 설명한 일부 실시예에서의 어레이 기판(101)을 보다 명확하게 예시하기 위해, Micro-LED 디스플레이 패널 또는 Mini-LED 디스플레이 패널에서의 어레이 기판을 예로 들어 아래에서 설명한다.
Micro-LED 디스플레이 패널 또는 Mini-LED 디스플레이 패널의 어레이 기판에서, 도 3에 도시된 바와 같이, LED의 물질 전달 기술 및 그 전도 특성에 기초하여, 각각의 픽셀(10)에서 서브-픽셀의 LED 본딩 단자는 픽셀(10)의 중간 영역에 배치되고, 디스플레이 영역(AA)의 에지에 인접한 LED 본딩 단자로부터 에지까지의 거리(L)는 고정된 값이며, 예를 들어, 150 ㎛ 내지 200 ㎛ 범위이다. 따라서, 어레이 기판에서 큰 공간을 차지하는 데이터 선택 회로, 정전기 방전 보호 회로 및 측면 와이어 핀 본딩과 같은 기능 서브-회로(30)는 디스플레이 영역(AA)의 에지에 인접한 영역에, 예를 들어, 픽셀(10)의 제1 행과 픽셀(10)의 제2 행에 대응하는 공간에, 또는 픽셀(10)의 마지막 행과 픽셀(10)의 끝에서 두번째 행에 대응하는 공간에 배치되어, 어레이 기판의 회로 구조의 레이아웃을 보다 합리적으로 설계될 수 있게 하고 어레이 기판의 디스플레이 영역(AA)의 공간 활용률이 효과적으로 개선되게 할 수 있다.
예를 들어, 도 4 및 도 5에 도시된 바와 같이, 디스플레이 영역(AA)의 에지 영역에 또는 디스플레이 영역(AA)의 주변 에지가 내향 연장되는 픽셀(10)의 행의 일부나 픽셀(10)의 열의 일부의 공간에, 정전기 방전 보호 회로(32) 및 측면 와이어 핀 본딩(33)이 제공되어 베이스(100)의 측면 상에 배치되는 측면 에지 구조(300)를 통해 외부 입력 회로(예를 들어, 집적 회로)에 전기적으로 연결하는 것, 예를 들어 측면 에지 구조(300)에 대응하는 팬아웃 구조(200)를 통해 외부 입력 회로에 본딩하는 것을 용이하게 한다. 본 명세서에서, 정전기 방전 보호 회로(32) 및 측면 와이어 핀 본딩(33)은 디스플레이 영역(AA)의 에지를 따라 링 형태로 배열될 수 있다.
데이터 선택 회로(31)는 디스플레이 영역(AA)의 주변 에지가 내향 연장되는 픽셀(10)의 행의 일부의 공간에 배치되고, 픽셀 구동 서브-회로 그룹(20) 및 시프트 레지스터 회로(4)는 디스플레이 영역(AA)에서 픽셀(10)의 열의 일부의 공간에 배치되며, 이는 신호의 중첩을 효과적으로 감소시켜 신호의 전달 지연을 감소시킬 수 있다.
일부 예에서, 어레이 기판의 디스플레이 영역(AA)에 있는 각각의 유형의 신호 라인(예를 들어, 발광 신호 라인(EM), 인에이블 신호 라인(Vinit), 리셋 신호 라인(Reset), 또는 기준 전압 라인(Vref))은 그리드로 연결되고, 전체 패널의 글로벌 입력 형태를 사용하여, 대응하는 신호 입력의 차이가 합리적으로 감소될 수 있다.
일부 예에서, 픽셀 구동 서브-회로(21)의 구조는 도 9에 도시된 바와 같다. 픽셀 구동 서브-회로(21)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 저장 커패시터(C1) 및 발광 디바이스(D)를 포함한다. 제1 트랜지스터(T1)의 제1 전극은 초기 전압 신호 단자(Vint)에 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제1 저장 커패시터(C1)의 제2 전극, 제2 트랜지스터(T2)의 제1 전극 및 제3 트랜지스터(T3)의 제어 전극에 연결된다. 제1 트랜지스터(T1)의 제어 전극은 리셋 신호 단자(Reset)에 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극에 연결된다. 제2 트랜지스터(T2)의 제어 전극은 게이트 주사 신호 라인(Gate)에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 공급 전압 단자(VDD)에 연결된다. 제4 트랜지스터(T4)의 제1 전극은 데이터 라인(Data)에 연결된다. 제4 트랜지스터(T4)의 제2 전극은 제5 트랜지스터(T5)의 제2 전극, 제7 트랜지스터(T7)의 제2 전극 및 제1 저장 커패시터(C1)의 제1 전극에 연결된다. 제4 트랜지스터(T4)의 제어 전극은 게이트 주사 신호 라인(Gate)에 연결된다. 제5 트랜지스터(T5)의 제1 전극은 기준 전압 신호 단자(Vref)에 연결된다. 제5 트랜지스터(T5)의 제어 전극은 발광 주사 신호 라인(EM)에 연결된다. 제6 트랜지스터(T6)의 제2 전극은 발광 디바이스(D)의 제1 전극에 연결된다. 제6 트랜지스터(T6)의 제어 전극은 발광 주사 신호 라인(EM)에 연결된다. 제7 트랜지스터(T7)의 제1 전극은 기준 전압 신호 단자(Vref)에 연결된다. 제7 트랜지스터(T7)의 제어 전극은 리셋 신호 단자(Reset)에 연결된다. 발광 디바이스의 제2 전극은 제2 공급 전압 단자(VSS)에 연결된다.
일부 예에서, 시프트 레지스터 회로(4)는 캐스케이드로 연결된 복수의 시프트 레지스터를 포함하고, 각각의 시프트 레지스터의 구조는 도 9에 도시된 바와 같다. 시프트 레지스터는 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제14 트랜지스터(T14), 제2 저장 커패시터(C2) 및 제3 저장 커패시터(C3)를 포함한다. 제8 트랜지스터(T8)의 제1 전극은 신호 입력 단자(Input)에 연결된다. 제8 트랜지스터(T8)의 제2 전극은 N1 노드에 연결된다. 제8 트랜지스터(T8)의 제어 전극은 제1 클록 신호 단자(CLK)에 연결된다. 제9 트랜지스터(T9)의 제1 전극은 제1 클록 신호 단자(CLK)에 연결된다. 제9 트랜지스터(T9)의 제2 전극은 N2 노드에 연결된다. 제9 트랜지스터(T9)의 제어 전극은 N1 노드에 연결된다. 제10 트랜지스터(T10)의 제1 전극은 로우 레벨 신호 단자(VGL)에 연결된다. 제10 트랜지스터(T10)의 제2 전극은 N2 노드에 연결된다. 제10 트랜지스터(T10)의 제어 전극은 제1 클록 신호 단자(CLK)에 연결된다. 제11 트랜지스터(T11)의 제1 전극은 하이 레벨 신호 단자(VGH) 및 제3 저장 커패시터(C3)의 제2 전극에 연결된다. 제11 트랜지스터(T11)의 제2 전극은 신호 출력 단자(Output)에 연결된다. 제11 트랜지스터(T11)의 제어 전극은 N2 노드에 연결된다. 제3 저장 커패시터(C3)의 제1 전극은 N2 노드에 연결된다. 제12 트랜지스터(T12)의 제1 전극은 제2 클록 신호 단자(CLKB)에 연결된다. 제12 트랜지스터(T12)의 제2 전극은 제2 저장 커패시터(C2)의 제2 전극 및 신호 출력 단자(Output)에 연결된다. 제12 트랜지스터(T12)의 제어 전극은 제2 저장 커패시터(C2)의 제1 전극에 연결된다. 제13 트랜지스터(T13)의 제1 전극은 하이 레벨 신호 단자(VGH)에 연결된다. 제13 트랜지스터(T13)의 제2 전극은 제14 트랜지스터(T14)의 제1 전극에 연결된다. 제13 트랜지스터(T13)의 제어 전극은 N2 노드에 연결된다. 제14 트랜지스터(T14)의 제2 전극은 N1 노드에 연결된다. 제14 트랜지스터(T14)의 제어 전극은 제2 클록 신호 단자(CLKB)에 연결된다. 제15 트랜지스터(T15)의 제1 전극은 N1 노드에 연결된다. 제15 트랜지스터(T15)의 제2 전극은 제2 저장 커패시터(C2)의 제1 전극에 연결된다. 제15 트랜지스터(T15)의 제어 전극은 로우 레벨 단자(VGL)에 연결된다.
일부 예에서, 데이터 선택 회로(31)는 제16 트랜지스터(T16), 제17 트랜지스터(T17) 및 제18 트랜지스터(T18)를 포함한다. 제16 트랜지스터(T16)의 제1 전극, 제17 트랜지스터(T17)의 제1 전극 및 제18 트랜지스터(T18)의 제1 전극은 함께 연결되고, 데이터 전압 인입 라인(Data1')을 통해 소스 드라이버(도면에 도시되지 않음)에 연결된다. 제16 트랜지스터(T16)의 제2 전극은 제1 데이터 라인(Data11)에 연결되고, 제16 트랜지스터(T16)의 제어 전극은 타이밍 제어기(도면에 도시되지 않음)의 제1 출력 단자에 연결된다. 제17 트랜지스터(T17)의 제2 전극은 제2 데이터 라인(Data12)에 연결되고, 제17 트랜지스터(T17)의 제어 전극은 타이밍 제어기의 제2 출력 단자에 연결된다. 제18 트랜지스터(T18)의 제2 전극은 제3 데이터 라인(Data13)에 연결되고, 제18 트랜지스터(T18)의 제어 전극은 타이밍 제어기의 제3 출력 단자에 연결된다.
앞서 설명한 일부 예에 사용된 트랜지스터는 박막 트랜지스터 또는 전계 효과 트랜지스터 또는 다른 특성을 갖는 유사한 디바이스일 수 있다. 사용된 트랜지스터의 소스 전극과 드레인 전극이 대칭성이기 때문에, 소스 전극과 드레인 전극 사이에는 차이가 없다.
앞서 설명한 일부 예에서 트랜지스터의 소스 전극과 드레인 전극을 구별하기 위해, 소스 전극 및 드레인 전극 중 하나를 제1 전극이라고 지칭하고, 다른 하나는 제2 전극이라고 지칭하며, 게이트 전극은 제어 전극이라고 지칭한다. 또한, 트랜지스터의 특성에 따라, 트랜지스터는 N-형 트랜지스터와 P-형 트랜지스터로 분류될 수 있다. P-형 트랜지스터가 사용되는 경우, P-형 트랜지스터의 제1 전극이 소스 전극이고, P-형 트랜지스터의 제2 전극이 드레인 전극이며, 소스 전극과 드레인 전극은 게이트 전극에 로우 레벨이 입력될 때 연결된다. N-형 트랜지스터가 사용되는 경우, N-형 트랜지스터의 제1 전극이 소스 전극이고, N-형 트랜지스터의 제2 전극이 드레인 전극이며, 소스 전극과 드레인 전극은 게이트 전극에 하이 레벨이 입력될 때 연결된다.
또한, 픽셀 구동 서브-회로(21)의 트랜지스터는 N-형 트랜지스터를 예로 들어 예시한다. P-형 트랜지스터의 구현은 창의적인 작업 없이도 본 기술 분야의 숙련자에 의해 용이하게 구상될 수 있다고 생각할 수 있고, 따라서 이는 또한 본 개시내용의 보호 범위 내에 있다.
일부 실시예에서, 어레이 기판(101)은 위에 도시된 바와 같은 구조를 갖고, 측면 에지 구조(300)의 측면 에지 연결 라인(301)은 대응하는 팬아웃 구조(200)의 신호 연결 라인(201)에 연결되고, 디스플레이 영역(AA)에서 대응하는 픽셀 구동 서브-회로(21)에 연결되어, 픽셀 구동 서브-회로(21)에 데이터 신호를 전달한다. 대응하는 신호 연결 라인(201) 및 대응하는 픽셀 구동 서브-회로(21) 모두와 측면 에지 연결 라인(301)의 연결 구조는 도 12에 도시된 바와 같다.
도 12는 어레이 기판(101)의 에지 부분의 필름층의 위치 관계만을 개략적으로 예시하고, 어레이 기판(101)의 구조 정의는 아니다. 또한, 도 12는 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)와 같은 디바이스의 일부만을 예시하고, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)가 탑-게이트 박막 트랜지스터인 경우를 예로 들어 예시한다.
도 12에 도시된 바와 같이, 어레이 기판(101)은, 베이스(100); 베이스(100)의 제2 표면(S1) 상에 배치된 버퍼층(110); 버퍼층(110) 상에 모두 배치되고 동일한 층에 배치되는 제4 트랜지스터(T4)의 활성층과 제6 트랜지스터(T6)의 활성층; 제4 트랜지스터(T4)의 활성층 및 제6 트랜지스터(T6)의 활성층이 위치되는 층 상에 배치된 게이트 절연층(120); 게이트 절연층(120) 상에 모두 배치되며 동일한 층에 배치되는 제4 트랜지스터(T4)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극; 제4 트랜지스터(T4)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극이 위치되는 층 상에 배치된 제1 절연층(130); 제1 절연층(130) 상에 모두 배치되고 동일한 층에 배치되는 제4 트랜지스터(T4)의 소스 전극과 드레인 전극, 제6 트랜지스터(T6)의 소스 전극과 드레인 전극, 및 제4 트랜지스터(T4)의 소스 전극에 연결된 데이터 라인(Data); 제4 트랜지스터(T4)의 소스 전극과 드레인 전극, 제6 트랜지스터(T6)의 소스 전극과 드레인 전극, 및 제4 트랜지스터(T4)의 소스 전극에 연결된 데이터 라인(Data)이 위치되는 층 상에 배치된 제1 평탄화층(141); 제1 평탄화층(141) 상에 배치된 제1 패시베이션층(142); 제1 평탄화층(141) 상에 둘 모두 배치되고 동일한 층에 배치되는 제1 서브-신호 인입 라인(152) 및 제1 연결 전극(160) - 제2 서브-신호 인입 라인(152)은 제1 평탄화층(141) 및 제1 패시베이션층(142)을 통해 연장되는 제1 비아 홀을 통해 데이터 라인(Data)에 연결되고, 제1 연결 전극(160)은 제1 평탄화층(141) 및 제1 패시베이션층(142)을 통해 연장되는 제3 비아 홀을 통해 제6 트랜지스터(T6)의 드레인 전극에 연결됨 -; 제2 서브-신호 인입 라인(152) 및 제1 연결 전극(160)이 위치되는 층 상에 배치된 제2 평탄화층(143); 제2 평탄화층(143) 상에 배치된 제2 패시베이션층(144); 제2 패시베이션층(144) 상에 배치되고 동일한 층에 배치되는 제1 서브-신호 인입 라인(151), 제1 전도성 패드(171), 및 제2 전도성 패드(172) - 제1 서브-신호 인입 라인(151)은 디스플레이 영역으로부터 측면 와이어 핀 본딩으로 연장되며, 제2 평탄화층(143) 및 제2 패시베이션층(144)을 통해 연장되는 제2 비아 홀을 통해 제2 서브-신호 인입 라인(152)에 연결되고, 제1 전도성 패드(171)는 제2 평탄화층(143) 및 제2 패시베이션층(144)을 통해 연장되는 제4 비아 홀을 통해 제1 연결 전극(160)에 연결됨 -; 및 제1 서브-신호 인입 라인(151), 제1 전도성 패드(171) 및 제2 전도성 패드(172) 상에 배치된 제3 패시베이션층(180)을 포함한다. 발광 디바이스(D)의 제1 전극은 제3 패시베이션층(180)을 통해 연장되는 제5 비아 홀을 통해 제1 전도성 패드(171)에 전기적으로 연결되고, 발광 디바이스(D)의 제2 전극은 제3 패시베이션층(180)을 통해 연장되는 다른 제5 비아 홀을 통해 제2 전도성 패드(172)에 전기적으로 연결된다. 베이스(100)의 제2 표면 상에 신호 연결 라인(201)이 제공되고, 신호 연결 라인(201) 상에 제4 패시베이션층(190)이 배치되며, 신호 본딩 단자(202) 및 제2 패드(192)가 제4 패시베이션층(190) 상에 배치된다. 제2 패드(192)는 제4 패시베이션층(190)을 통해 연장되는 제6 비아 홀을 통해 신호 연결 라인(201)의 단부에 연결되고, 신호 본딩 단자(202)는 제4 패시베이션층(190)을 통해 연장되는 제7 비아 홀을 통해 신호 연결 라인(201)의 다른 단부에 연결된다. 제1 서브-신호 인입 라인(151)은 측면 와이어 핀 본딩에서 제1 패드(191)에 연결되고, 제1 패드(191)는 측면 연결 라인(301)을 통해 베이스(100)의 제2 표면 상의 제2 패드(192)에 연결된다. 제어 집적 회로(IC)(5)는 어레이 기판의 베이스(100) 상에 배치된 신호 본딩 단자(202)에 전기적으로 연결되고, 신호 본딩 단자(202)에 제어 신호를 출력하도록 구성된다.
제1 전도성 패드(171) 및 제2 전도성 패드(172)는 각각 발광 디바이스(D)의 2개의 핀에 전기적으로 연결된다. 발광 디바이스(D)는 마이크로 무기 발광 다이오드일 수 있으며, 또한 마이크로 발광 다이오드(Micro-LED) 또는 미니 발광 다이오드(Mini-LED)와 같은 전류형 발광 다이오드일 수 있다.
물론, 일부 다른 실시예에서, 발광 디바이스(D)는 또한 유기 발광 다이오드(OLED)일 수 있고, 발광 디바이스(D)의 제1 전극 및 제2 전극 중 하나는 애노드이고, 다른 하나는 캐소드이다.
본 개시내용의 일부 실시예는 디스플레이 패널 및 디스플레이 구동 방법을 제공한다. 도 13을 참조하면, 디스플레이 패널(1001)은 상기 일부 실시예에서 설명된 바와 같은 어레이 기판(101)을 포함한다. 디스플레이 구동 방법은 디스플레이 패널(1001)에 적용된다. 디스플레이 구동 방법은, 인접하고 전기적으로 연결된 서브-픽셀(11)의 2개의 행 또는 서브-픽셀(11)의 2개의 열에 픽셀 구동 신호를 공급하도록 각각의 픽셀 구동 서브-회로 그룹(20)을 제어하는 단계를 포함한다.
본 개시내용의 일부 실시예에 의해 제공되는 디스플레이 패널(1001) 및 디스플레이 구동 방법에 의해 달성될 수 있는 유익한 효과는 상기 일부 실시예에서 설명된 어레이 기판(101)의 유익한 효과와 동일하므로, 본 명세서에 다시 설명하지 않는다.
일부 실시예에서, 도 13을 계속 참조하면, 디스플레이 패널(1001)은 제어 집적 회로(IC)(5)를 더 포함한다. 제어 IC(5)는 어레이 기판(101)의 베이스(100)의 제2 표면(S2) 상에 배치된다. 제어 IC(5)는 어레이 기판(101)에서 대응하는 팬아웃 구조(들)(200)의 복수의 신호 연결 라인(201)에 전기적으로 연결되고, 복수의 신호 연결 라인(201)에 제어 신호를 출력하도록 구성된다.
본 명세서에서, 제어 IC(5)에 의해 복수의 신호 연결 라인(201)으로 출력된 제어 신호는 대응하는 측면 에지 구조(들)(300)에서 측면 연결 라인(301)을 통해 어레이 기판(101)의 디스플레이 영역(AA)의 각각의 회로 구조로 전달될 수 있다.
디스플레이 패널(1001)에 적용되는 디스플레이 구동 방법은, 제어 IC(5)에 의해, 적어도 하나의 측면 에지 구조(300)를 통해 어레이 기판(101)의 베이스(100)의 제1 표면(S1) 상에 배치된 적어도 하나의 픽셀 회로 그룹(2) 및/또는 시프트 레지스터 회로(4)에 제어 신호를 전달하는 단계를 더 포함한다.
본 개시내용의 일부 실시예에 의해 제공되는 디스플레이 패널(1001)에서, 제어 IC(5)는 베이스(100)의 제2 표면(S2) 상에 배치되고, 제어 IC(5)는 어레이 기판(101)의 디스플레이 영역(AA)의 이면에 제어 신호를 출력할 수 있어, 제1 표면(S1) 상의 비-디스플레이 영역에 대한 어레이 기판(101)의 요건을 효과적으로 감소시킬 수 있고, 즉, 어레이 기판(101)의 베젤이 효과적으로 감소되거나 심지어는 제거되어 이음매 없는 접합의 달성을 용이하게 할 수 있다.
일부 다른 예에서, 디스플레이 패널(1001)은 어레이 기판(101)의 베이스(100)의 제2 표면(S2) 상에 배치된 가요성 인쇄 회로(flexible printed circuit)(FPC)를 더 포함한다는 것이 이해될 것이다. 가요성 인쇄 회로는 칩 온 필름, 리드 등을 통해 어레이 기판(101)에서 대응하는 팬아웃 구조(200)의 복수의 신호 연결 라인(201)에 전기적으로 연결될 수 있고, 복수의 신호 연결 라인(201)에 신호를 출력하도록 구성된다.
본 개시내용의 일부 실시예에서 디스플레이 패널(1001)의 유형은 제한되지 않는다. 예를 들어, 디스플레이 패널(1001)은 마이크로 발광 다이오드(Micro-LCD) 디스플레이 패널 또는 미니 발광 다이오드(Mini-LCD) 디스플레이 패널일 수 있다. 물론, 디스플레이 패널(1001)은 또한 액정 디스플레이(LCD) 패널 또는 유기 발광 다이오드(OLED) 디스플레이 패널일 수 있다.
본 개시내용의 일부 실시예는 접합된 디스플레이 패널을 제공한다. 도 14에 도시된 바와 같이, 접합된 디스플레이 패널(1000)은 접합된 상기 일부 실시예에서 설명된 바와 같은 적어도 2개의 디스플레이 패널(1001)을 포함한다.
예를 들어, 도 14에 도시된 바와 같이, 접합된 디스플레이 패널은 4개의 디스플레이 패널(1001)을 이음매 없이 접합함으로써 형성된다. 접합된 디스플레이 패널의 디스플레이 이미지에 접합 간극이 없거나, 또는 접합 간극이 관찰될 수 없을 정도로 너무 작다. 접합된 디스플레이 패널은 대형 디스플레이 화면과 우수한 디스플레이 화질을 가질 수 있다.
본 개시내용의 일부 실시예에서의 접합된 디스플레이 패널의 디스플레이 패널은 앞서 설명한 일부 실시예의 디스플레이 패널과 동일하며, 달성될 수 있는 유익한 효과는 본 명세서에서 다시 설명되지 않는다.
상기 실시예의 설명에서, 특정 특징, 구조, 재료 또는 특성은 임의의 하나 이상의 실시예 또는 예에서 임의의 적절한 방식으로 조합될 수 있다.
앞서 설명한 설명은 단지 본 개시내용의 구체적인 구현 방식일 뿐이고, 본 개시내용의 보호 범위는 이에 제한되지 않는다. 본 기술 분야의 숙련자라면 본 개시내용의 기술적 범위 내의 변경 또는 대체를 고려할 수 있으며, 이들은 본 개시내용의 보호 범위에 포함될 것이다. 따라서, 본 개시내용의 보호 범위는 청구범위의 보호 범위에 따른다.

Claims (15)

  1. 어레이 기판으로서,
    디스플레이 영역;
    상기 디스플레이 영역에 배치된 적어도 하나의 픽셀 그룹 - 각각의 픽셀 그룹은 어레이로 배열된 복수의 픽셀을 포함함 -; 및
    적어도 하나의 픽셀 회로 그룹을 포함하고, 각각의 픽셀 회로 그룹은 대응하는 픽셀 그룹에서 픽셀의 2개의 인접한 행 또는 픽셀의 2개의 인접한 열 사이에 배치되는, 어레이 기판.
  2. 제1항에 있어서, 상기 복수의 픽셀 각각은 적어도 하나의 서브-픽셀을 포함하고; 그리고
    적어도 하나의 픽셀 회로 그룹은 적어도 하나의 픽셀 구동 서브-회로 그룹을 포함하며, 각각의 픽셀 구동 서브-회로 그룹은 서브-픽셀의 2개의 대응하는 인접한 행 또는 서브-픽셀의 2개의 대응하는 인접한 열에 전기적으로 연결되고, 상기 픽셀 구동 서브-회로 그룹에 전기적으로 연결된 서브-픽셀에 픽셀 구동 신호를 공급하도록 구성되는, 어레이 기판.
  3. 제2항에 있어서, 상기 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이고; 그리고
    상기 적어도 2개의 픽셀 그룹은 행 방향으로 배열되고; 각각의 픽셀 구동 서브-회로 그룹은 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 열 사이에 배치되며, 상기 픽셀 구동 서브-회로 그룹의 열 방향 길이는 대응하는 픽셀 그룹의 열 방향 길이보다 짧고; 상기 적어도 하나의 픽셀 회로 그룹은 열 방향으로 픽셀 구동 서브-회로 그룹의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 상기 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함하거나; 또는
    상기 적어도 2개의 픽셀 그룹은 열 방향으로 배열되고; 각각의 픽셀 구동 서브-회로 그룹은 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 행 사이에 배치되며, 상기 픽셀 구동 서브-회로 그룹의 행 방향 길이는 대응하는 픽셀 그룹의 행 방향 길이보다 짧고; 상기 적어도 하나의 픽셀 회로 그룹은 행 방향으로 픽셀 구동 서브-회로 그룹의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 상기 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함하는, 어레이 기판.
  4. 제2항에 있어서, 시프트 레지스터 회로를 더 포함하고,
    상기 시프트 레지스터 회로는 적어도 하나의 픽셀 구동 서브-회로 그룹이 사이에 배치되는 픽셀의 2개의 행 또는 픽셀의 2개의 열과 상이한 픽셀의 2개의 행 또는 픽셀의 2개의 열 사이에 배치되고; 그리고
    상기 시프트 레지스터 회로는 적어도 하나의 픽셀 구동 서브-회로 그룹에 전기적으로 연결되며, 적어도 하나의 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성되는, 어레이 기판.
  5. 제4항에 있어서, 상기 적어도 하나의 픽셀 그룹은 적어도 2개의 픽셀 그룹이고;
    상기 적어도 2개의 픽셀 그룹은 행 방향으로 배열되고; 상기 시프트 레지스터 회로는 2개의 픽셀 그룹 사이 또는 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 열 사이에 배치되며; 상기 시프트 레지스터 회로의 열 방향 길이는 상기 픽셀 그룹의 열 방향 길이보다 짧고; 상기 적어도 하나의 픽셀 회로 그룹은 열 방향으로 상기 시프트 레지스터 회로의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 상기 기능 서브-회로는 데이터 선택 회로, 정전기 방전 보호 회로 또는 측면 와이어 핀 본딩을 포함하거나; 또는
    상기 적어도 2개의 픽셀 그룹은 열 방향으로 배열되고; 상기 시프트 레지스터 회로는 2개의 픽셀 그룹 사이 또는 대응하는 픽셀 그룹에서 서브-픽셀의 2개의 인접한 행 사이에 배치되며; 상기 시프트 레지스터 회로의 행 방향 길이는 상기 픽셀 그룹의 행 방향 길이보다 짧고; 상기 적어도 하나의 픽셀 회로 그룹은 행 방향으로 상기 시프트 레지스터 회로의 적어도 하나의 측면 상에 배치된 적어도 하나의 기능 서브-회로를 더 포함하고, 상기 기능 서브-회로는 데이터 선택 회로, 정전기 방전 회로 또는 측면 와이어 핀 본딩을 포함하는, 어레이 기판.
  6. 제4항에 있어서, 상기 적어도 하나의 픽셀 구동 서브-회로 그룹은 복수의 픽셀 구동 서브-회로 그룹이고;
    상기 시프트 레지스터 회로는 제1 시프트 레지스터 회로 및 제2 시프트 레지스터 회로를 포함하고; 그리고
    상기 제1 시프트 레지스터 회로 및 상기 제2 시프트 레지스터 회로는 복수의 픽셀 구동 서브-회로 그룹에 전기적으로 연결되거나; 또는
    상기 제1 시프트 레지스터 회로는 상기 복수의 픽셀 구동 서브-회로 그룹 중 일부에 전기적으로 연결되고, 상기 제2 시프트 레지스터 회로는 복수의 픽셀 구동 서브-회로 그룹 중 일부 다른 픽셀 구동 서브-회로 그룹에 전기적으로 연결되는, 어레이 기판.
  7. 제6항에 있어서, 상기 제1 시프트 레지스터 회로 및 상기 제2 시프트 레지스터 회로는 행 방향 또는 열 방향으로 인접하게 배열되거나; 또는
    상기 제1 시프트 레지스터 회로는 상기 제2 시프트 레지스터 회로가 사이에 배치되는 픽셀의 2개의 행 또는 픽셀의 2개의 열과 상이한 픽셀의 2개의 행 또는 픽셀의 2개의 열 사이에 배치되는, 어레이 기판.
  8. 제6항 또는 제7항에 있어서, 상기 시프트 레지스터 회로는,
    제1 백업 회로 - 상기 제1 백업 회로는 상기 제1 시프트 레지스터 회로의 백업이고, 상기 제1 시프트 레지스터 회로가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹에 전기적으로 연결되고, 그 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성됨 -; 및
    제2 백업 회로 - 상기 제2 백업 회로는 상기 제2 시프트 레지스터 회로의 백업이고, 상기 제2 시프트 레지스터 회로가 고장난 경우, 대응하는 픽셀 구동 서브-회로 그룹에 전기적으로 연결되고, 그 대응하는 픽셀 구동 서브-회로 그룹에 주사 구동 신호를 공급하도록 구성됨 - 를 더 포함하는, 어레이 기판.
  9. 제8항에 있어서, 상기 제1 백업 회로 및 상기 제1 시프트 레지스터 회로는 픽셀의 동일한 2개의 행 또는 픽셀의 동일한 2개의 열 사이에 배치되고; 그리고
    상기 제2 백업 회로 및 상기 제2 시프트 레지스터 회로는 픽셀의 동일한 2개의 행 또는 픽셀의 동일한 2개의 열 사이에 배치되는, 어레이 기판.
  10. 제3항 또는 제5항에 있어서,
    베이스 - 상기 베이스는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함하고, 상기 적어도 하나의 픽셀 그룹 및 상기 적어도 하나의 픽셀 회로 그룹은 상기 제1 표면 상에 배치됨 -;
    적어도 하나의 팬아웃 구조 - 상기 적어도 하나의 팬아웃 구조는 상기 제2 표면 상에 배치되고, 각각의 팬아웃 구조는 복수의 신호 연결 라인을 포함하고, 상기 복수의 신호 연결 라인은 상기 제2 표면의 에지로부터 상기 제2 표면의 비-에지 영역까지 연장됨 -; 및
    적어도 하나의 측면 에지 구조 - 각각의 측면 에지 구조는 복수의 측면 에지 연결 라인을 포함함 - 를 더 포함하고,
    상기 복수의 측면 에지 연결 라인 각각의 일단부는 대응하는 팬아웃 구조의 신호 연결 라인에 전기적으로 연결되고, 복수의 측면 에지 연결 라인 각각의 다른 단부는 대응하는 기능 서브-회로에 연결되고; 그리고
    어레이 기판이 시프트 레지스터 회로를 포함하는 경우, 상기 시프트 레지스터 회로는 제1 표면 상에 배치되고; 상기 복수의 측면 에지 연결 라인의 각각의 측면 에지 연결 라인의 일단부는 대응하는 팬아웃 구조에서 신호 연결 라인에 전기적으로 연결되며, 상기 측면 에지 연결 라인의 다른 단부는 대응하는 기능 서브-회로 또는 대응하는 시프트 레지스터 회로에 연결되는, 어레이 기판.
  11. 제1항 내지 제10항에 따른 어레이 기판을 포함하는, 디스플레이 패널.
  12. 제11항에 있어서, 제어 집적 회로를 더 포함하고, 상기 제어 집적 회로는 상기 어레이 기판의 베이스의 제2 표면 상에 배치되며, 상기 제어 집적 회로는 상기 어레이 기판의 대응하는 팬아웃 구조에서 복수의 신호 연결 라인에 전기적으로 연결되고, 상기 복수의 신호 연결 라인에 제어 신호를 출력하도록 구성되는, 디스플레이 패널.
  13. 제11항 또는 제12항에 따른 적어도 2개의 디스플레이 패널이 서로 접합되는, 접합된 디스플레이 패널.
  14. 제11항 또는 제12항에 따른 디스플레이 패널에 적용되는 디스플레이 구동 방법으로서,
    픽셀 구동 서브-회로 그룹에 전기적으로 연결된 서브-픽셀의 2개의 인접한 행 또는 서브-픽셀의 2개의 인접한 열에 픽셀 구동 신호를 공급하도록 각각의 픽셀 구동 서브-회로 그룹을 제어하는 단계를 포함하는, 디스플레이 구동 방법.
  15. 제14항에 있어서,
    상기 어레이 기판의 베이스의 제2 표면 상에 배치된 제어 집적 회로에 의해, 적어도 하나의 측면 에지 구조를 통해 상기 어레이 기판의 베이스의 제1 표면 상에 배치된 적어도 하나의 픽셀 회로 그룹 및/또는 시프트 레지스터 회로에 제어 신호를 전달하는 단계를 더 포함하는, 디스플레이 구동 방법.
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