JP2023511795A - 表示基板及び表示装置 - Google Patents

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Abstract

本発明は表示基板及び表示装置を提供する。該表示基板はベース基板と、該ベース基板に位置する複数のサブ画素とを備え、該複数のサブ画素は第１方向及び第２方向に沿ってサブ画素アレイになるように配置され、少なくとも１つのサブ画素は蓄電コンデンサを備え、該蓄電コンデンサは第１コンデンサ電極、第２コンデンサ電極及び第３コンデンサ電極を備え、該第２コンデンサ電極、第１コンデンサ電極及び第３コンデンサ電極は順に該アレイ基板に位置し、該第１コンデンサ電極は該第２方向において互いに相対する第１コンデンサ電極辺及び第２コンデンサ電極辺を有し、該第２コンデンサ電極は該第２方向において互いに相対する第３コンデンサ電極辺及び第４コンデンサ電極辺を有し、該第１コンデンサ電極辺及び第２コンデンサ電極辺の該ベース基板での正投影は該第３コンデンサ電極辺及び該第４コンデンサ電極辺の該ベース基板での正投影の間に位置する。該表示基板は表示効果を効果的に向上させることができる。

Description

本開示の実施例は表示基板及び表示装置に関する。
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の急速な発展に伴い、表示基板の構造設計例えば画素及び信号線の配置等に対していずれもより高い要件を求めている。
本開示の少なくとも１つの実施例は表示基板を提供し、ベース基板と、前記ベース基板に位置する複数のサブ画素とを備える。前記複数のサブ画素はサブ画素アレイになるように配置され、前記サブ画素アレイの列方向は第１方向であり、行方向は第２方向であり、前記第１方向は前記第２方向と交差し、少なくとも１つの前記サブ画素は前記ベース基板上の第１トランジスタ、第２トランジスタ、第３トランジスタ及び蓄電コンデンサを備え、前記蓄電コンデンサは第１コンデンサ電極、第２コンデンサ電極及び第３コンデンサ電極を備え、前記第２コンデンサ電極は前記第３コンデンサ電極に電気的に接続され、前記第２トランジスタの第１極は前記蓄電コンデンサの第１コンデンサ電極及び前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタの第２極はデータ信号を受信するように構成され、前記第２トランジスタのゲートは第１制御信号を受信するように構成され、前記第２トランジスタは前記第１制御信号に応答して前記データ信号を前記第１トランジスタのゲート及び前記蓄電コンデンサに書き込むように構成され、前記第１トランジスタの第１極は前記蓄電コンデンサの第２コンデンサ電極に電気的に接続され、且つ発光素子に電気的に接続するように構成され、前記第１トランジスタの第２極は第１電源電圧を受信するように構成され、前記第１トランジスタは前記第１トランジスタのゲートの電圧の制御によって前記発光素子を駆動するための電流を制御するように構成され、前記第３トランジスタの第１極は前記第１トランジスタの第１極及び前記蓄電コンデンサの第２コンデンサ電極に電気的に接続され、前記第３トランジスタの第２極は検出回路に接続するように構成され、前記第３トランジスタのゲートは第２制御信号を受信するように構成され、前記第３トランジスタは前記第２制御信号に応答して前記検出回路により所属するサブ画素の電気特性を検出するように構成され、前記第２コンデンサ電極は前記第１コンデンサ電極の前記ベース基板に近接する側に位置し、前記第３コンデンサ電極は前記第１コンデンサ電極の前記ベース基板から離れる側に位置し、且つ前記第１コンデンサ電極はそれぞれ前記ベース基板に垂直する方向において第２コンデンサ電極及び前記第３コンデンサ電極と少なくとも部分的に重なり、前記第１コンデンサ電極は前記第２方向において互いに相対する第１コンデンサ電極辺及び第２コンデンサ電極辺を有し、前記第２コンデンサ電極は前記第２方向において互いに相対する第３コンデンサ電極辺及び第４コンデンサ電極辺を有し、前記第１コンデンサ電極辺及び第２コンデンサ電極辺の前記ベース基板での正投影は前記第３コンデンサ電極辺の前記ベース基板での正投影と前記第４コンデンサ電極辺の前記ベース基板での正投影との間に位置する。
いくつかの例では、前記第３コンデンサ電極は前記第２方向において互いに相対する第５コンデンサ電極辺及び第６コンデンサ電極辺を有し、前記第５コンデンサ電極辺及び第６コンデンサ電極辺の前記ベース基板での正投影は前記第１コンデンサ電極辺の前記ベース基板での正投影と前記第２コンデンサ電極辺の前記ベース基板での正投影との間に位置する。
いくつかの例では、前記第５コンデンサ電極辺及び前記第１コンデンサ電極辺は前記サブ画素の同一側に位置し、前記第６コンデンサ電極辺及び前記第２コンデンサ電極辺は一緒に前記サブ画素の他側に位置し、前記第１方向に沿って、前記第５コンデンサ電極辺の前記ベース基板での正投影と前記第１コンデンサ電極辺のベース基板での投影との距離Ｗ２はＷ２≧ａ２＋（ｂ２－ｂ３）／２を満足し、ここで、ａ２が前記第２方向に沿う、前記第３コンデンサ電極の前記第１コンデンサ電極に対する位置合わせ誤差であり、ｂ２が前記第２方向に沿う、前記第１コンデンサ電極の設計値と実際値との差分であり、ｂ３が前記第２方向に沿う、前記第３コンデンサ電極の設計値と実際値との差分である。
いくつかの例では、前記第１コンデンサ電極辺及び前記第３コンデンサ電極辺は前記サブ画素の同一側に位置し、前記第２コンデンサ電極辺及び前記第４コンデンサ電極辺は一緒に前記サブ画素の他側に位置し、前記第１方向に沿って、前記第１コンデンサ電極辺の前記ベース基板での正投影と前記第３コンデンサ電極辺のベース基板での投影との距離Ｗ１はＷ１≧ａ１＋（ｂ１－ｂ２）／２を満足し、ここで、ａ１が前記第２方向に沿う、前記第１コンデンサ電極の前記第２コンデンサ電極に対する位置合わせ誤差であり、ｂ１が前記第２方向に沿う、前記第２コンデンサ電極の設計値と実際値との差分であり、ｂ２が前記第２方向に沿う、前記第１コンデンサ電極の設計値と実際値との差分である。
いくつかの例では、前記第１コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線、前記第２コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線及び前記第３コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線は互いに重複する。
いくつかの例では、前記第１コンデンサ電極は前記第１トランジスタのアクティブ層、前記第２トランジスタのアクティブ層及び前記第３トランジスタのアクティブ層と同一層に設置され、前記第１コンデンサ電極と前記第１トランジスタのアクティブ層は一体構造になり、前記第１コンデンサ電極、前記第２トランジスタのアクティブ層、前記第３トランジスタのアクティブ層は互いに絶縁される。
いくつかの例では、前記第２コンデンサ電極は前記第１トランジスタのアクティブ層の前記ベース基板に近接する側に位置し、且つ前記ベース基板での正投影は前記第１トランジスタのアクティブ層のベース基板での正投影を被覆する。
いくつかの例では、前記第１トランジスタの第１極、前記第３トランジスタの第１極及び前記第３コンデンサ電極は同一電極パターンである。
いくつかの例では、前記第３トランジスタの第１極は第１ビアによって前記第２コンデンサ電極に電気的に接続されることにより、前記第２コンデンサ電極と前記第３コンデンサ電極とを電気的に接続する。
いくつかの例では、前記第３トランジスタの第１極は更に第２ビアによって前記第３トランジスタのアクティブ層に電気的に接続され、前記第１方向に沿って、前記第１ビア及び前記第２ビアは前記第１コンデンサ電極の同一側に位置する。
いくつかの例では、前記第１ビアと前記第１コンデンサ電極は前記ベース基板に垂直する方向において重ならない。
いくつかの例では、前記第１方向において、前記第１トランジスタと第２トランジスタは前記第１コンデンサ電極の同一側に位置し、且つ前記第３トランジスタとが前記第１コンデンサ電極の相対両側に位置する。
いくつかの例では、前記表示基板は前記第１トランジスタのゲートから突出する延在部を更に備え、前記延在部は前記第１トランジスタのゲートから前記第２方向に沿って延在し、且つ前記ベース基板に垂直する方向において前記第２トランジスタの第１極と少なくとも部分的に重なり且つ電気的に接続される。
いくつかの例では、前記第２トランジスタのアクティブ層は第１極接触領域と、第２極接触領域と、前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域とを備え、前記第２トランジスタの第１極は第３ビアによってそれぞれ前記第１極接触領域、前記延在部及び前記第１コンデンサ電極に電気的に接続される。
いくつかの例では、前記第３ビアは前記第１方向に沿って延在し、且つ前記延在部の表面及び前記第１方向において相対する２つの側面の少なくとも一部を露出させる。
いくつかの例では、前記第２トランジスタの第１極は前記第１ビアによって前記延在部の前記２つの側面を被覆する。
いくつかの例では、前記第２コンデンサ電極と前記第２トランジスタの第１極との間には前記第１方向において隙間があり、前記隙間の前記第１方向での最小寸法の範囲は０．５μｍ～６μｍである。
本開示の少なくとも１つの実施例は上記表示基板及び前記発光素子を備える表示装置を更に提供する。
本開示の実施例の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明する。明らかに、以下に説明される図面は本開示のいくつかの実施例に関わるものに過ぎず、本開示を制限するものではない。
図１Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図１である。 図１Ｂは本開示の少なくとも１つの実施例に係る表示基板の画素回路図１である。 図１Ｃは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図１Ｄは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図１Ｅは本開示の実施例に係る画素回路の駆動方法の信号タイミング図である。 図２Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図２である。 図２Ｂは図２Ａの断面線Ａ－Ａ′に沿う断面図である。 図３は本開示の少なくとも１つの実施例に係る表示基板の模式図３である。 図４は本開示の少なくとも１つの実施例に係る表示基板の模式図４である。 図５は本開示の少なくとも１つの実施例に係る表示基板の模式図５である。 図６Ａは本開示の少なくとも１つの実施例に係る表示基板の第１導電層の平面模式図である。 図６Ｂは本開示の少なくとも１つの実施例に係る表示基板の半導体層の平面模式図である。 図６Ｃは本開示の少なくとも１つの実施例に係る表示基板の第２導電層の平面模式図である。 図６Ｄは本開示の少なくとも１つの実施例に係る表示基板の第３導電層の平面模式図である。 図７は本開示の少なくとも１つの実施例に係る表示基板の模式図６である。 図８Ａは図７の部分拡大模式図である。 図８Ｂは図８Ａの断面線Ｂ－Ｂ′に沿う断面図である。 図８Ｃは本開示の他の実施例に係る表示基板の断面図である。 図９Ａは図７の断面線Ｃ－Ｃ′に沿う断面図である。 図９Ｂは本開示の少なくとも１つの実施例に係る表示基板の画素回路図２である。 図１０は蓄電コンデンサの変動の表示グレースケールへの影響を示す図である。 図１１Ａは本開示の少なくとも１つの実施例に係る表示基板の模式図７である。 図１１Ｂは図１１Ａの断面線Ｄ－Ｄ′に沿う断面図である。 図１１Ｃは第１コンデンサ電極の位置合わせにずれが生じた状況を示す図である。 図１２は本開示の少なくとも１つの実施例に係る表示パネルの模式図である。 図１３は本開示の少なくとも１つの実施例に係る表示装置の模式図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下に本開示の実施例の図面を参照しながら本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は本開示の一部の実施例であり、全部の実施例ではない。説明される本開示の実施例に基づいて、当業者が進歩性のある労働を必要とせずに取得する他の実施例は、いずれも本開示の保護範囲に属する。
特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野内で当業者が理解する通常の意味であるべきである。本開示に使用される「第１」、「第２」及び類似する言葉はいかなる順序、数又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。同様に、「１つ」、「一」又は「該」等の類似する言葉は数の制限を示すものではなく、少なくとも１つ存在することを示す。「備える」又は「含む」等の類似する言葉は、該言葉の前に記載された素子又は部材が該言葉の後に列挙した素子又は部材及びそれらと同等のものをカバーすることを指し、他の素子又は部材を排除しない。「接続」又は「連結」等の類似する言葉は物理的又は機械的な接続に限定されるのではなく、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示分野において、高解像度製品の急速な発展に伴い、表示基板の構造設計例えば画素及び信号線の配置等に対していずれもより高い要件を求めている。例えば、解像度４ＫのＯＬＥＤ表示装置に比べて、大寸法で解像度８ＫのＯＬＥＤ表示装置は設置する必要のあるサブ画素ユニットの個数が倍に増加するため、画素密度も対応して倍に増加し、信号線の線幅も対応して小さくなり、信号線の寄生抵抗及び寄生容量による抵抗－キャパシタンス負荷及び自体の抵抗も大きくなる。それに対応して、寄生抵抗及び寄生容量による信号遅延（ＲＣ ｄｅｌａｙ）及び電圧降下（ＩＲ ｄｒｏｐ）、電圧上昇（ＩＲ ｒｉｓｅ）等の現象も深刻になる。これらの現象は表示製品の表示品質に深刻な影響を与えてしまう。例えば、電源コードの抵抗が大きくなるにつれて、高電源電圧（ＶＤＤ）線上の電圧降下が大きくなり、低電源電圧（ＶＳＳ）線上の電圧上昇が大きくなり、これらにより異なる位置でのサブ画素の受信した電源電圧が異なり、それにより色かぶり、表示不均一等の問題を引き起こしてしまう。
本開示の少なくとも１つの実施例に係る表示基板は補助電極線と電源コードとを並列接続するように設置することにより電源コードの抵抗を低減し、これにより、該電源コード上の電圧降下又は電圧上昇の現象を効果的に緩和し、表示品質を向上させるとともに、該表示基板は該補助電極線の配置を設計することにより、信号線間の抵抗－キャパシタンス負荷による色かぶり、表示不均一等の問題をできる限り少なくすることができる。
図１Ａは本開示の少なくとも１つの実施例に係る表示基板のブロック図である。図１Ａに示すように、表示基板１０はアレイ状に配置される複数のサブ画素１００を備え、例えば、各サブ画素１００は発光素子と、該発光素子を駆動して発光させる画素回路とを備える。例えば、該表示基板は有機発光ダイオード（ＯＬＥＤ）表示基板であり、該発光素子はＯＬＥＤである。該表示基板は複数の走査線及び複数のデータ線を更に備えてもよく、該複数のサブ画素に走査信号（制御信号）及びデータ信号を提供することに用いられ、それにより該複数のサブ画素を駆動する。必要に応じて、該表示基板は更に電源コード、検出線等を備えてもよい。
該画素回路は発光素子を駆動して発光させるための駆動サブ回路と、該サブ画素の電気特性を検出して外部補償を実現するための検出サブ回路とを備える。本開示の実施例は該画素回路の具体的な構造を制限しない。
図１Ｂは該表示基板に使用される３Ｔ１Ｃ画素回路の模式図である。必要に応じて、該画素回路は更に補償回路、リセット回路等を備えてもよく、本開示の実施例はこれを制限しない。
図１Ｂ及び図１Ｃを併せて参照して、該画素回路は第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３及び蓄電コンデンサＣｓｔを備える。第２トランジスタＴ２の第１極は蓄電コンデンサＣｓｔの第１コンデンサ電極及び第１トランジスタＴ１のゲートに電気的に接続され、第２トランジスタＴ２の第２極はデータ信号ＧＴを受信するように構成され、第２トランジスタＴ２は第１制御信号Ｇ１に応答して該データ信号ＤＴを第１トランジスタＴ１のゲート及び蓄電コンデンサＣｓｔに書き込むように構成され、第１トランジスタＴ１の第１極は蓄電コンデンサＣｓｔの第２コンデンサ電極に電気的に接続され、且つ発光素子の第１電極に電気的に接続するように構成され、第１トランジスタＴ１の第２極は第１電源電圧Ｖ１（例えば、高電源電圧ＶＤＤ）を受信するように構成され、第１トランジスタＴ１は第１トランジスタＴ１のゲートの電圧の制御によって発光素子を駆動するための電流を制御するように構成され、第３トランジスタＴ３の第１極は第１トランジスタＴ１の第１極及び蓄電コンデンサＣｓｔの第２コンデンサ電極に電気的に接続され、第３トランジスタＴ３の第２極は第１検出線１３０に接続されて外部検出回路１１に接続するように構成され、第３トランジスタＴ３は第２制御信号Ｇ２に応答して所属するサブ画素の電気特性を検出して外部補償を実現するように構成され、該電気特性は例えば第１トランジスタＴ１の閾値電圧及び／又はキャリア移動度、又は発光素子の閾値電圧、駆動電流等を含む。該外部検出回路１１は例えばデジタルアナログ変換器（ＤＡＣ）及びアナログデジタル変換器（ＡＤＣ）等を備える通常回路であり、本開示の実施例では詳細な説明は省略する。
本開示の実施例に使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の同じ特性のスイッチングデバイスであってもよく、本開示の実施例ではいずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース電極、ドレイン電極は構造的に対称であってもよく、従って、そのソース電極、ドレイン電極は構造的に区別しなくてもよい。本開示の実施例では、トランジスタのゲート以外の二極を区別するために、一方の極が第１極であり、他方の極が第２極であると直接説明される。また、トランジスタの特性に応じて区別すれば、トランジスタをＮ型及びＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。なお、下記説明においていずれも図１ＢにおけるトランジスタがＮ型トランジスタである場合を例として説明するが、本開示の制限的なものではない。
以下、図１Ｃ～図１Ｅに示される信号タイミング図を参照しながら図１Ｂに示される画素回路の動作原理を説明し、図１Ｂは該画素回路の表示過程の信号タイミング図であり、図１Ｃ及び図１Ｄは該画素回路の検出過程の信号タイミング図である。
例えば、図１Ｂに示すように、１フレームあたりの画像の表示過程はデータ書き込み及びリセット段階１並びに発光段階２を含む。図１Ｂには各段階における各信号のタイミング波形を示す。該３Ｔ１Ｃ画素回路の動作過程は、データ書き込み及びリセット段階１において、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンされ、データ信号ＤＴが第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送され、第１スイッチＫ１がオフされ、アナログデジタル変換器が第１検出線１３０及び第３トランジスタＴ３によって発光素子の第１電極（例えば、ＯＬＥＤの陽極）にリセット信号を書き込み、第１トランジスタＴ１がオンされて駆動電流を生成して発光素子の第１電極を動作電圧まで充電することと、発光段階２において、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオフ信号であり、蓄電コンデンサＣｓｔのブートストラップ効果により蓄電コンデンサＣｓｔの両端の電圧が変化しないように維持し、第１トランジスタＴ１が飽和状態で動作し且つ電流が変化せず、且つ発光素子を駆動して発光させることと、を含む。
例えば、図１Ｃは該画素回路の閾値電圧の検出を行う際の信号タイミング図である。該３Ｔ１Ｃ画素回路の動作過程は、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンされ、データ信号ＤＴが第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送されることと、第１スイッチＫ１がオフされ、アナログデジタル変換器が第１検出線１３０及び第３トランジスタＴ３によって発光素子の第１電極（ノードＳ）にリセット信号を書き込み、第１トランジスタＴ１がオンされて第１トランジスタをオフするまでノードＳを充電し、デジタルアナログ変換器が第１検出線１３０上の電圧をサンプリングして第１トランジスタＴ１の閾値電圧を取得することができることと、を含む。該過程は例えば表示装置がシャットダウンされる際に行われることができる。
例えば、図１Ｃは該画素回路の閾値電圧の検出を行う際の信号タイミング図である。該３Ｔ１Ｃ画素回路の動作過程は、第１段階において、第１制御信号Ｇ１及び第２制御信号Ｇ２がいずれもオン信号であり、第２トランジスタＴ２及び第３トランジスタＴ３がオンされ、データ信号ＤＴが第２トランジスタＴ２を介して第１トランジスタＴ１のゲートに伝送されることと、第１スイッチＫ１がオフされ、アナログデジタル変換器が第１検出線１３０及び第３トランジスタＴ３によって発光素子の第１電極（ノードＳ）にリセット信号を書き込むことと、第２段階において、第１制御信号Ｇ１がオフ信号であり、第２制御信号Ｇ１がオン信号であり、第２トランジスタＴ２がオフされ、第３トランジスタＴ３がオンされ、且つ第１スイッチＫ１、第２スイッチＫ２がオフされて第１検出線１３０をフローティングすることと、蓄電コンデンサＣｓｔのブートストラップ効果により蓄電コンデンサＣｓｔの両端の電圧が変化しないように維持し、第１トランジスタＴ１が飽和状態で動作し且つ電流が変化せず、且つ発光素子を駆動して発光させ、次に、デジタルアナログ変換器が第１検出線１３０上の電圧をサンプリングし、且つ発光電流の大きさと組み合わせて第１トランジスタＴ１におけるキャリア移動度を計算することができることと、を含む。例えば、該過程は表示段階間のブランキング段階において行われることができる。
上記検出によって第１トランジスタＴ１の電気特性を取得し、且つ対応の補償アルゴリズムを実現することができる。
例えば、図１Ａに示すように、表示基板１０は更にデータ駆動回路１３及び走査駆動回路１４を備えてもよい。データ駆動回路１３は必要（例えば、入力表示装置の画像信号）に応じてデータ信号、例えば上記データ信号ＤＴを発することができるように構成され、各サブ画素の画素回路は更に、該データ信号を受信して該データ信号を該第１トランジスタのゲートに印加するように構成される。走査駆動回路１４は様々な走査信号を出力するように構成され、例えば、上記第１制御信号Ｇ１及び第２制御信号Ｇ２を含み、例えば集積回路チップ（ＩＣ）又は表示基板に直接製造されたゲート駆動回路（ＧＯＡ）である。
例えば、表示基板１０は更に制御回路１２を備える。例えば、制御回路１２はデータ信号を印加するようにデータ駆動回路１３を制御し、及び走査信号を印加するようにゲート駆動回路を制御するように構成される。該制御回路１２の一例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路１２は様々な形式であってもよく、例えば、プロセッサ１２１及びメモリ１２２を含み、メモリ１２１は実行可能コードを含み、プロセッサ１２１は該実行可能コードを実行して上記検出方法を実行する。
例えば、プロセッサ１２１は中央処理ユニット（ＣＰＵ）又はデータ処理能力及び／又は命令実行能力を有する他の形式の処理装置であってもよく、例えば、マイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）等を含んでもよい。
例えば、記憶装置１２２は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形式のコンピュータ可読記憶媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは例えばランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュメモリ（ｃａｃｈｅ）等を含んでもよい。不揮発性メモリは例えば読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリ等を含んでもよい。コンピュータ可読記憶媒体に１つ又は複数のコンピュータプログラム命令が記憶されてもよく、プロセッサ１２１は該プログラム命令の希望機能を実行することができる。コンピュータ可読記憶媒体には様々なアプリケーションプログラム及び様々なデータ、例えば上記検出方法において取得された電気特性パラメータ等が更に記憶されてもよい。
図２Ａは本開示の少なくとも１つの実施例に係る表示基板１０のサブ画素の模式図であり、図２Ａに示すように、該表示基板１０はベース基板１０１を備え、複数のサブ画素１００は該ベース基板１０１に位置する。複数のサブ画素１００はサブ画素アレイになるように配置され、該サブ画素アレイの列方向は第１方向Ｄ１であり、行方向は第２方向Ｄ２であり、第１方向Ｄ１は第２方向Ｄ２と交差例えば直交する。図２Ａには１行のサブ画素のうちの隣接する６つのサブ画素を例示するが、本開示の実施はこのレイアウトに限らない。
各行のサブ画素は複数のサブ画素群ＰＧに区画され、各サブ画素群は前記第２方向に沿って順次配列される第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３を備える。図２Ａには１行のサブ画素のうちの隣接する２つのサブ画素群ＰＧのみを模式的に示す。例えば、該第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３はそれぞれ三原色（ＲＧＢ）光を発することに用いられ、それにより各サブ画素群により１つの画素ユニットが構成される。ところが、本開示の実施例は各サブ画素群に含まれるサブ画素の個数を制限しない。
該表示基板１０は第１方向Ｄ１に沿って延在する複数のデータ線１１０を更に備え、該複数のデータ線１１０は該サブ画素アレイにおける各列のサブ画素に１対１で対応して接続されてサブ画素にデータ信号を提供する。複数のデータ線は複数のデータ線群に区画され、複数のサブ画素群ＰＧに１対１で対応する。
図２Ａに示すように、各データ線群は、それぞれ第１サブ画素Ｐ１、第２サブ画素Ｐ２及び第３サブ画素Ｐ３に接続される第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３を備える。各サブ画素群ＰＧについては、該サブ画素群ＰＧに対応して接続される第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３はいずれも該サブ画素群ＰＧにおける第１サブ画素Ｐ１と第３サブ画素Ｐ３との間に位置する。
図２Ａに示すように、表示基板１０は第１方向Ｄ１に沿って延在する複数の補助電極線１２０を更に備え、複数の補助電極線１２０は発光素子の第２電極に電気的に接続されて第２電源電圧Ｖ２を提供することに用いられ、該第２電源電圧は例えば低電源電圧ＶＳＳである。複数の補助電極線１２０のそれぞれと複数のデータ線１１０のうちのいずれか１つとの間には少なくとも１列のサブ画素１００があり、即ち、補助電極線１２０はいずれか１つのデータ線１１０に直接隣接しない。このような設置によって、データ線が補助電極線に直接隣接して抵抗－キャパシタンス負荷をもたらすことによるデータ線上の信号遅延を回避し、更に該遅延による色かぶり、表示不均一等の不良問題を回避する。
例えば、図２Ａに示すように、各行のサブ画素については、補助電極線１２０はビアによって該１行のサブ画素のうちの各サブ画素の発光素子の第２電極（共通電極）に電気的に接続されることにより、複数の発光素子の第２電極と並列接続構造を形成し、それにより第２電源電圧を印加する抵抗を低減する。
図２Ｂは図２ＡのＡ－Ａ′断面線に沿う断面図である。図２Ａ及び図２Ｂを参照して、表示基板１０はベース基板１０１に順次設置される第１絶縁層１０２、第２絶縁層１０３及び第３絶縁層１０４を備え、補助電極線１２０は例えば第３絶縁層１０４上に位置し、表示基板１０は補助電極線１２０に位置する第４絶縁層１０５及び第５絶縁層１０６を更に備える。
例えば、表示基板１０は第５絶縁層１０６上に位置する接続電極１２１を更に備え、該補助電極線１２０は第４絶縁層１０５内のビア３０１及び第５絶縁層１０６内のビア３０２によって接続電極１２１に電気的に接続され、且つ該接続電極１２１によって発光素子の第２電極１２２に接続される。例えば、該補助電極線１２０と表示基板１０におけるデータ線は同一層に絶縁して設置され且つ材料が同じである（図６Ｄに示される）。例えば、該接続電極１２１と発光素子の第１電極（図示せず）は同一層に設置され、材料が同じであり且つ互いに絶縁される。
例えば、該発光素子は有機発光ダイオードであり、該第１電極と、第２電極１２２と、第１電極と第２電極１２２との間に位置する発光層（図示せず）とを備える。例えば、該発光素子はトップエミッション構造であり、第１電極は反射性を有するが、第２電極１２２は透過性又は半透過性を有する。例えば、第１電極は高仕事関数の材料であって陽極とされ、例えばＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１２２は低仕事関数の材料であって陰極とされ、例えば半透過性金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
例えば、補助電極線１２０の材料は金属材料であり、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属からなる合金材料である。例えば、補助電極線１２０の材料は導電性金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等であってもよい。
補助電極線１２０と第２電極１２２とを並列接続するように設置することにより、該第２電極１２２の抵抗を低減することができ、それにより該第２電極１２２上の電圧上昇又は電圧降下による表示不均一等の不良問題を緩和する。
また、更に補助電極線１２０と他の電極とを並列接続して設置することにより該補助電極線１２０上の抵抗を低減することができ、それにより該第２電極１２２上の抵抗を更に低減する。例えば、図２Ａ及び図６Ｃに示すように、補助電極線１２０はビア３０４によって第２導電層５０２内の接続電極１２６に並列接続され、該接続電極１２６と表示基板における走査線は同一層に絶縁して設置され且つ材料が同じである。
例えば、表示基板１０は発光素子の第１電極に位置する画素画定層１０７を更に備える。図２Ａ及び図２Ｂに示すように、該接続電極１２１は画素画定層１０７内のビア３０３によって発光素子の第２電極１２２に接続される。例えば、該接続電極１２１と発光素子の第１電極は同一層に設置されるが、互いに絶縁される。
図２Ａ及び図２Ｂに示すように、接続電極１２１を設置して該発光素子の第２電極１２２と該補助電極線１２０とを電気的に接続することにより、該第２電極１２２がビアによって該補助電極線１２０に直接接続される際の大きすぎる段差を回避することができ、これにより、大きすぎる段差により発生しやすい導線の破断を回避することができ、それに対応して、導線の破断による接触不良等の問題を回避することができる。また、第５絶縁層１０６内のビア３０２のベース基板１０１での正投影は第４絶縁層１０５内のビア３０１のベース基板１０１での正投影を被覆し、これにより、ビア３０２とビア３０１との間に階段を形成し、該接続電極１２１は段差が大きすぎて破断されることによる接触不良の問題を更に回避することができる。
また、図２Ａ及び図２Ｂに示すように、画素画定層１０７内のビア３０３のベース基板１０１での正投影は第５絶縁層１０６内のビア３０２のベース基板１０１での正投影を被覆し、これにより、ビア３０３とビア３０２との間に階段を形成し、該第２電極１２２はビア３０３内の段差が大きすぎて破断されることを回避することができ、それにより電極の破断による接触不良等の問題を回避することができる。
例えば、第１絶縁層１０２、第２絶縁層１０３、第３絶縁層１０４、第４絶縁層１０５は例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素等のシリコンの酸化物、シリコンの窒化物又はシリコンの窒素酸化物、又は酸化アルミニウム、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、第５絶縁層１０６及び画素画定層１０７はそれぞれ有機絶縁材料、例えばポリイミド（ＰＩ）、アクリル酸エステル、エポキシ樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等の有機絶縁材料である。例えば、第５絶縁層１０６は平坦化層である。
例えば、本開示のいくつかの実施例に係る表示基板１０の発光素子はトップエミッション構造を用いてもよい。例えば、画素画定層１０７は各サブ画素に対応する箇所で開口領域を有し、該開口領域は発光素子の発光層材料の形成位置に対応する。図２Ａでは、太線の角丸長方形で各サブ画素に対応する画素画定層１０７の開口領域６００を示す。例えば、該開口領域６００は該発光素子の第１電極を露出させ、それにより発光材料を該第１電極に形成させることができる。例えば、複数のサブ画素に対応する複数の開口領域６００の形状及び大きさはいずれも同じであり、該表示基板１０を製造する際の印刷効率を向上させることができる。又は、複数のサブ画素に対応する複数の開口領域６００の形状及び大きさは異なる色の光を発する発光材料の発光効率、耐用年数等によって変化してもよく、例えば、発光寿命のより短い発光材料の印刷面積（開口領域）をより大きく設定してもよく、それにより発光の安定性を向上させる。例えば、緑色サブ画素、赤色サブ画素、青色サブ画素の開口領域６００の大きさを順に減少してもよい。
例えば、図２Ａに示すように、表示基板１０は第１方向Ｄ１に沿って延在する複数の第１検出線１３０を更に備え、該第１検出線１３０はサブ画素１００における検出サブ回路（例えば、第３トランジスタＴ３）に接続し、且つ該検出サブ回路を外部検出回路に接続することに用いられる。例えば、各第１検出線１３０と複数のデータ線１１０のうちのいずれか１つとの間には少なくとも１列の前記サブ画素があり、即ち、該第１検出線１３０はいずれか１つのデータ線１１０に直接隣接しない。このような設置によって、データ線が該第１検出線に直接隣接して抵抗－キャパシタンス負荷をもたらすことによるデータ線上の信号遅延を回避し、該遅延による表示不均一等の不良問題を更に回避する。また、データ線１１０を介して伝送する信号は一般的に高周波信号であるため、第１検出線１３０とデータ線１１０とを直接隣接しないように設置することにより、第１検出線１３０が外部補償・充電・サンプリング過程において高周波信号クロストークを受けてサンプリング精度に影響することを回避することができる。
図３は本開示の少なくとも１つの実施例に係る表示基板の他の模式図であり、図４は図３に対応する表示基板の信号線の模式図であり、図５は本開示の他の実施例に係る表示基板の模式図である。
図３には１行のサブ画素における隣接する１２個のサブ画素１００を例示し、図４では明確のためにサブ画素の具体的な構造を省略し、図５には複数行のサブ画素の状況を模式的に示す。以下、図２Ａ、図３～図５を参照して本開示の実施例に係る表示基板の各信号線の配置方式について例示的に説明するが、本開示を制限するものではない。
図３～図５に示すように、各行のサブ画素については、第２方向Ｄ２に沿って、ｎ番目のサブ画素群ＰＧ＜ｎ＞及びｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞により第１サブ画素群ユニットＰＧＵ１が構成され、それにより複数の第１サブ画素群ユニットを備える第１サブ画素群ユニットアレイＰＧＵＡ１を提供し、ｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞及びｎ＋２番目のサブ画素群ＰＧ＜ｎ＋２＞により第２サブ画素群ユニットＰＧＵ２が構成され、それにより複数の第２サブ画素群ユニットを備える第２サブ画素群ユニットアレイＰＧＵＡ２を提供し、ここで、ｎが０より大きな奇数又は偶数である。隣接する第１サブ画素群ユニットＰＧＵ１及び第２サブ画素群ユニットＰＧＵ２は１つのサブ画素群ＰＧ（ＰＧ＜ｎ＋１＞）を共有する。該第１サブ画素群ユニットアレイＰＧＵＡ１及び第２サブ画素群ユニットアレイＰＧＵＡ２の列方向はいずれも該第１方向Ｄ１に沿うものである。
例えば、図２Ａ及び図３を参照して、複数の第１検出線１３０はそれぞれ複数列の第１サブ画素群ユニットＰＧＵ１に対応して接続され、同一列に位置する第１サブ画素群ユニットＰＧＵ１におけるサブ画素の第３トランジスタＴ３の第２極はいずれも対応の同一の第１検出線１３０に電気的に接続される。
例えば、各第１検出線１３０は対応して接続される第１サブ画素群ユニットＰＧＵ１におけるｎ番目のサブ画素群ＰＧ＜ｎ＞とｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞との間に位置。図２Ａ及び図３に示すように、各第１サブ画素群ユニットＰＧＵ１において、ｎ番目のサブ画素群ＰＧ＜ｎ＞における第３サブ画素Ｐ３はｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞における第１サブ画素Ｐ１に隣接し、該第１サブ画素群ユニットＰＧＵ１に対応して接続される第１検出線１３０はｎ番目のサブ画素群ＰＧ＜ｎ＞における第３サブ画素Ｐ３とｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞における第１サブ画素Ｐ１との間に位置する。
例えば、図３に示すように、複数の補助電極線１２０は複数の第１検出線１３０に１対１で対応して設置され、各補助電極線１２０と対応の第１検出線１３０との間にはサブ画素が設置されずに直接隣接する。
例えば、図２Ｂに示すように、第１検出線１３０と補助電極線１２０は同一層に絶縁して設置され且つ材料が同じである。
例えば、第１検出線１３０を他の電極に並列接続して設置することにより該第１検出線１３０上の抵抗を低減することができる。例えば、図２Ａ及び図６Ｃに示すように、第１検出線１３０はビア３０５によって第２導電層５０２内の接続電極１２７に並列接続され、該接続電極１２７と表示基板における走査線は同一層に絶縁して設置され且つ材料が同じである。
例えば、図３～図５に示すように、該表示基板１１０は第２方向Ｄ２に沿って延在する複数の検出線部分１３１を更に備える。各行のサブ画素には互いに隔てられる複数の検出線部分１３１が対応して設置され、該複数の検出線部分１３１はそれぞれ該行のサブ画素における複数の第１サブ画素群ユニットＰＧＵ１に１対１で対応して接続され、各第１サブ画素群ユニットＰＧＵ１におけるサブ画素の第３トランジスタＴ３の第２極はいずれも対応の１つの検出線部分１３１に電気的に接続される。図５に示すように、該複数行のサブ画素に対応する複数の検出線部分１３１は検出線アレイに配置され、該検出線アレイの列方向は該第１方向Ｄ１に沿うものである。複数の第１検出線１３０はそれぞれ検出線アレイにおける複数列の検出線部分１３１に１対１で対応して電気的に接続され、同一列に位置する複数の検出線部分１３１はそれぞれ対応の１つの第１検出線１３０と互いに交差し且つビア２０１によって電気的に接続されて該第１検出線を対応の各サブ画素１００の第３トランジスタＴ３に接続する。図３及び図４を参照して、各検出線部分１３１はそれぞれビア２０２によって対応の第１サブ画素群ユニットＰＧＵ１における各サブ画素の第３トランジスタＴ３の第２極に電気的に接続される。
例えば、該表示基板１０は第１方向Ｄ１に沿って延在する複数の第１電源コード１４０を更に備え、複数の第１電源コード１４０は複数のサブ画素に第１電源電圧Ｖ１を提供するように構成され、該第１電源電圧は例えば高電源電圧ＶＤＤである。図３及び図４に示すように、いずれか１つの第１電源コード１４０と検出線部分１３１はベース基板１０１に垂直する方向においてオーバーラップせず、即ち該第１電源コード１４０は隣接する検出線部分１３１の間隔に対応して設置される。このような設置方式は信号線のオーバーラップを低減し、それにより信号線間の寄生容量及びこれによる信号遅延を効果的に低減する。
例えば、図３及び図４に示すように、各第１電源コード１４０と複数のデータ線１１０のうちのいずれか１つとの間には少なくとも１列のサブ画素があり、即ち、第１電源コード１４０はいずれか１つのデータ線１１０に直接隣接しない。このような設置によって、データ線が第１電源コードに直接隣接して抵抗－キャパシタンス負荷をもたらすことによるデータ線上の信号遅延を回避し、該遅延による色かぶり、表示不均一等の不良問題を更に回避する。
例えば、いずれか１つの第１電源コード１４０といずれか１つの補助電極線１２０との間には少なくとも１つのサブ画素群ＰＧがある。例えば、図３及び図４に示すように、第１電源コード１４０と補助電極線１２０は隣接するサブ画素群ＰＧの間に交互に設置される。このような設置は配線の均一性を向上させることができ、それにより配線密度及び短絡リスクを低減する。
例えば、図３及び図４に示すように、複数の第１電源コード１４０はそれぞれ複数列の第２サブ画素群ユニットＰＧＵ２に対応して接続され、同一列に位置する第２サブ画素群ユニットＰＧＵ２におけるサブ画素の第１トランジスタＴ１の第２極はいずれも対応の１つの第１電源コード１４０に電気的に接続される。
例えば、図３及び図４に示すように、各第１電源コード１４０は対応して接続される第２サブ画素群ユニットＰＧＵ２におけるｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞とｎ＋２番目のサブ画素群ＰＧ＜ｎ＋２＞との間に位置する。各第２サブ画素群ユニットＰＧＵ２において、ｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞における第３サブ画素Ｐ３はｎ＋２番目のサブ画素群ＰＧ＜ｎ＋２＞における第１サブ画素Ｐ１に隣接し、該第２サブ画素群ユニットＰＧＵ２に対応して接続される第１電源コード１４０はｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞における第３サブ画素Ｐ３とｎ＋２番目のサブ画素群ＰＧ＜ｎ＋２＞における第１サブ画素Ｐ１との間に位置する。
例えば、第１電源コード１４０を他の電極に並列接続して設置することにより該第１電源コード１４０上の抵抗を低減することができる。例えば、図２Ａ及び図６Ｃに示すように、第１電源コード１４０はビア３０６によって第２導電層５０２内の接続電極１２８に並列接続され、該接続電極１２８と表示基板における走査線は同一層に絶縁して設置され且つ材料が同じである。
例えば、図３及び図４に示すように、該表示基板は第２方向Ｄ２に沿って延在する複数の電源コード部分１４１を更に備える。各行のサブ画素には互いに隔てられる複数の電源コード部分１４１が対応して設置され、該複数の電源コード部分１４１はそれぞれ該行のサブ画素における複数の第２サブ画素群ユニットＰＧＵ２に１対１で対応して接続され、各第２サブ画素群ユニットＰＧＵ２におけるサブ画素の第１トランジスタＴ１の第２極はいずれも対応の１つの検出線部分１３１に電気的に接続される。図４に示すように、該複数行のサブ画素に対応する複数の電源コード部分１４１は電源コードアレイに配置され、該電源コードアレイの列方向は該第１方向Ｄ１に沿うものである。複数の第１電源コード１４０はそれぞれ電源コードアレイにおける複数列の電源コード部分１４１に１対１で対応して電気的に接続され、同一列に位置する複数の電源コード部分１４１はそれぞれ対応の同一の第１電源コード１４０と互いに交差し且つビア２０３によって電気的に接続される。
図３及び図４を参照して、各第２サブ画素群ユニットＰＧＵ２については、第１電源コード１４０はビア２０４によって該第１電源コード１４０に隣接するサブ画素（ｎ＋１番目のサブ画素群ＰＧ＜ｎ＋１＞における第１サブ画素Ｐ１又はｎ＋２番目のサブ画素群ＰＧ＜ｎ＋２＞における第３サブ画素Ｐ３）の第１トランジスタＴ１の第２極に電気的に接続され、各電源コード部分１４１はビア２０５によって該第１電源コード１４０に隣接しないサブ画素の第１トランジスタＴ１の第２極に電気的に接続され、これにより、該第１電源コード１４０をサブ画素の第１トランジスタＴ１の第２極に接続する。図２Ａに示すように、該第１電源コード１４０はビア２０４によって直接にサブ画素の第１トランジスタＴ１の第２極に電気的に接続され、該第１トランジスタＴ１の延在による走査線とのオーバーラップを回避することができ、信号線間の寄生容量を低減する。
例えば、図４に示すように、第１電源コード１４０はサブ画素にすぐ隣接して設置され、即ち該第１電源コード１４０とサブ画素との間に他の信号線が存在せず、これにより、該第１電源コード１４０はそれぞれビア２０４によって左右両側のサブ画素に電気的に接続されることができる。
図４及び図５を参照して、電源コード部分１４１と第１検出線１３０及び補助電極線１２０のうちのいずれか１つはベース基板１１０に垂直する方向においてオーバーラップせず、即ち該第１検出線１３０及び補助電極線１２０は隣接する電源コード部分１４１の間隔に対応して設置される。このような設置方式は信号線のオーバーラップを低減し、それにより信号線間の寄生容量及びこれによる信号遅延を効果的に低減する。
例えば、表示基板において、１つの網状電極を用いて第１電源電圧を提供することができ、該表示基板の複数のサブ画素はいずれも該網状電極に接続されて第１電源電圧を受信し、このような網状電極を用いる構造は網状（ｍｅｓｈ）構造と称される。網状構造を用いる表示基板の網状電極のいずれか１つの位置に不良（例えば、短絡不良又は破断不良）が生じた場合、該表示基板のすべてのサブ画素に影響してしまう。
上述のように、網状構造に対して、本開示の実施例に係る表示基板１０の第１電源コード１４０が用いるのは非網状構造である。複数の第１電源コード１４０のうちの１つに不良が生じた場合でも、該第１電源コード１４０に接続されるサブ画素のみに影響し、他の第１電源コード１４０に接続されるサブ画素に影響することがなく、それにより該表示基板１０の冗長度及び安定性を向上させることができ、且つこのような構造は該不良の検出に役立つ。
例えば、該表示基板１０が出荷される前に、該表示基板１０を検出することにより製品の要件を満たすかどうかを決定することができる。例えば、検出段階において、それぞれ複数の第１電源コード１４０上の電圧、電流等のパラメータを検出することにより不良が生じたかどうかを決定することができる。網状構造を用いる表示パネルに比べて、本開示の実施例に係る非網状構造を用いる表示基板１０は不良が生じた第１電源コード１４０の位置を特定することができ、それにより該不良を解消することができる。
図３及び図４を参照して、例えば、該表示基板１０は第２方向Ｄ２に沿って延在する複数の第１走査線１５０及び複数の第２走査線１６０を更に備え、各行のサブ画素はそれぞれ１つの第１走査線１５０及び１つの第２走査線１６０に対応して接続される。複数の第１走査線１５０はそれぞれ複数行のサブ画素の第１トランジスタＴ１のゲートに接続されて第１制御信号Ｇ１を提供し、複数の第２走査線１６０はそれぞれ複数行のサブ画素の第３トランジスタＴ３のゲートに接続されて第２制御信号Ｇ２を提供する。例えば、該第１走査線１５０と対応の１行のサブ画素の第２トランジスタＴ２のゲートは一体構造（同一電極ブロック）になり、該第２走査線１６０はそれぞれ対応の１行のサブ画素の第３トランジスタＴ３のゲートと一体構造（同一電極ブロック）になる。
なお、明確のために、図５では該第１走査線及び第２走査線を省略する。
例えば、図３及び図４に示すように、各行のサブ画素については、第１方向Ｄ１に沿って、対応の第１走査線１５０及び第２走査線１６０はそれぞれ該行のサブ画素の第１トランジスタＴ１の両側に位置する。
例えば、図４に示すように、各第１走査線１５０は交互に接続される第１部分１５１及び第２部分１５２を備え、第２部分１５２は環状構造であり、且つ第１方向Ｄ１において、該第２部分１５２の寸法は第１部分１５１より大きい。各第２部分１５２はベース基板１０１に垂直する方向においてデータ線１１０、補助電極線１２０、第１検出線１３０、第１電源コード１４０のうちの少なくとも１つと交差する。
同様に、各第２走査線１６０は交互に接続される第１部分１６１及び第２部分１６２を備え、第２部分１６２は環状構造であり、且つ第１方向Ｄ１において、該第２部分１６２の寸法は第１部分１６１より大きい。各第２部分１６２はベース基板１０１に垂直する方向においてデータ線１１０、補助電極線１２０、第１検出線１３０、第１電源コード１４０のうちの少なくとも１つと交差する。
走査線とデータ線１１０、補助電極線１２０、第１検出線１３０、第１電源コード１４０との交差部分を環状構造、即ちデュアルチャネル構造に設置することにより、デバイスの歩留りを効果的に向上させることができる。例えば、信号線の交差位置には寄生容量に静電破壊が生じることによる短絡不良が生じやすく、検出過程において該環状構造の１つのチャネルに短絡不良が生じたことを検出する場合、該チャネルを（例えば、レーザ切断により）除去することができ、回路構造は依然として他のチャネルにより通常に動作できる。
該第２部分の幅が該第１部分の幅より大きいため、該第１部分は隣接する第２部分の間に挟まれて凹み構造を形成する。レイアウトの設計において、該凹み構造に対応してビア等の構造の設計を行うことにより画素密度を向上させることができる。
例えば、図３に示すように、第３トランジスタＴ３のチャネル領域はベース基板１０１に垂直する方向において第２走査線１６０の第１部分１６１とオーバーラップし、且つ前記ベース基板に垂直する方向において第２走査線１６０の第２部分１６２と重ならない。例えば、図４に示すように、第３トランジスタＴ３の第２極はビア２０６によって第３トランジスタＴ３のアクティブ層に電気的に接続され、該ビア２０６は該凹み構造の設計に対応し、それによりレイアウト空間を節約する。
例えば、隣接する信号線は共同で走査線の同一の第２部分に対応することにより第２部分の設計を減少させることができる。例えば、図４に示すように、補助電極線１２０は第１検出線１３０に隣接して設計され、それにより両方は共同で走査線の同一の第２部分に対応してもよく、レイアウト空間を節約する。
例えば、該第１走査線１５０の第１部分１５１と対応の１行のサブ画素の第２トランジスタＴ２のゲートは一体構造（同一電極ブロック）になり、該第２走査線１６０の第１部分１６１と対応の１行のサブ画素の第３トランジスタＴ３のゲートは一体構造（同一電極ブロック）になる。
本開示のいくつかの実施例に係る表示基板は補助電極線と発光素子の第２電極とを並列接続するように設置することにより該第２電極上の電圧降下（又は、電圧上昇）を低減し、それにより表示基板の表示品質を向上させる。本開示の他のいくつかの実施例に係る表示基板は発光素子の第１電極上の電圧降下（又は、電圧上昇）を低減することにより表示基板の表示品質を向上させる。
図１Ｂに示すように、発光素子の第１電極は第１トランジスタＴ１の第１極、第３トランジスタＴ３の第１極及び蓄電コンデンサＣｓｔの第２コンデンサ電極にいずれも電気的に接続されてノードＳに接続される。このとき、発光素子の第１電極及び第１トランジスタＴ１の第１極、第３トランジスタＴ３の第１極、蓄電コンデンサＣｓｔの第２コンデンサ電極の抵抗がより大きいことによる電圧降下がより大きい場合、ノードＳでの電位が損失され、それにより対応のサブ画素の実際に表示するグレースケール値に影響し、色かぶり、表示不均一等の問題をもたらしてしまう。
本開示のいくつかの実施例は表示基板を提供し、サブ画素の第３トランジスタＴ３の第１極と発光素子とを接続するビアと、第３トランジスタＴ３の第１極と第３トランジスタのアクティブ層とを接続するビアとをベース基板に垂直する方向において少なくとも部分的に重なるように設置することにより、ビア間の距離を短縮し、電荷が移動する経路を短縮し且つ導線上の電圧降下を低減し、表示基板の表示効果を向上させる。
以下、図２Ａに示される表示基板１０のサブ画素の具体的な構造を説明する。説明の都合上、下記説明においてＴ１ｇ、Ｔ１ｓ、Ｔ１ｄ、Ｔ１ａでそれぞれ第１トランジスタＴ１のゲート、第１極、第２極及びアクティブ層を示し、Ｔ２ｇ、Ｔ２ｓ、Ｔ２ｄ、Ｔ２ａでそれぞれ第２トランジスタＴ２のゲート、第１極、第２極及びアクティブ層を示し、Ｔ３ｇ、Ｔ３ｓ、Ｔ３ｄ、Ｔ３ａでそれぞれ第３トランジスタＴ３のゲート、第１極、第２極及びアクティブ層を示し、Ｃａ、Ｃｂ及びＣｃでそれぞれ蓄電コンデンサＣｓｔの第１コンデンサ電極、第２コンデンサ電極及び第３コンデンサ電極を示す。
なお、本開示における所謂「同一層に設置される」とは２種類（又は、２種類以上）の構造が同一堆積プロセスにより形成され、且つ同一パターニングプロセスによりパターン化されてなる構造を指し、それらの材料は同じであってもよく、又は異なってもよい。本開示における「一体構造」とは２種類（又は、２種類以上）の構造が同一堆積プロセスにより形成され、且つ同一パターニングプロセスによりパターン化されてなる互いに接続される構造を指し、それらの材料は同じであってもよく、又は異なってもよい。
図６Ａ～図６Ｄには図２Ａに対応してそれぞれ該表示基板１０のサブ画素の第１導電層５０１、半導体層５０４、第２導電層５０２及び第３導電層５０３のパターンを示し、なお、図面には１行のサブ画素のうちの隣接する６つのサブ画素の対応構造を模式的に示すが、本開示を制限するものではない。該第１導電層５０１、第１絶縁層１０２、半導体層５０４、第２絶縁層１０３、第２導電層５０２、第３絶縁層１０４及び第３導電層５０３は順にベース基板１０１に設置され、それにより図２Ａに示される構造を形成する。
図２Ａ及び図６Ａを参照して、例えば、該第１導電層５０１は互いに絶縁される検出線部分１３１、電源コード部分１４１及び蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂを備える。
図２Ａ及び図６Ｂを参照して、例えば、該半導体層５０４は互いに隔てられる第１トランジスタＴ１のアクティブ層Ｔ１ａ、第２トランジスタＴ２のアクティブ層Ｔ２ａ及び第３トランジスタＴ３のアクティブ層Ｔ３ａを備える。
図２Ａ及び図６Ｃを参照して、例えば、該第２導電層５０２は互いに絶縁される第１走査線１５０及び第２走査線１６０を備え、互いに絶縁される第１トランジスタＴ１のゲートＴ１ｇ、第２トランジスタＴ２のゲートＴ２ｇ及び第３トランジスタＴ３のゲートＴ３ｇを更に備える。例えば、該第１走査線１５０は対応の１行のサブ画素の第２トランジスタＴ２のゲートＴ２ｇと一体構造になり、該第２走査線１６０はそれぞれ対応の１行のサブ画素の第３トランジスタＴ３のゲートＴ３ｇと一体構造になる。
図２Ａ及び図６Ｄを参照して、例えば、該第３導電層５０３は互いに絶縁されるデータ線１１０（ＤＬ１、ＤＬ２、ＤＬ３）、補助電極線１２０、第１検出線１３０及び第１電源コード１４０を備え、第１トランジスタＴ１の第１極Ｔ１ｓ及び第２極Ｔ１ｄ、第２トランジスタＴ２の第１極Ｔ２ｓ及び第２極Ｔ２ｄ、並びに第３トランジスタＴ３の第１極Ｔ３ｓ及び第２極Ｔ３ｄを更に備える。例えば、該第１電源コード１４０はそれに直接隣接する（に最も近い）サブ画素の第１トランジスタＴ１の第２極Ｔ１ｄと一体構造になる。例えば、各データ線１１０はそれに接続されるサブ画素の第２トランジスタＴ２の第２極Ｔ２ｄと一体構造になる。
例えば、該半導体層５０４の材料はシリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
例えば、該第１導電層５０１、第２導電層５０２及び第３導電層５０３の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属からなる合金材料、又は、導電性金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
例えば、該半導体層５０４は更に該蓄電コンデンサＣｓｔの第１コンデンサ電極Ｃａを備え、該第１コンデンサ電極Ｃａは該半導体層５０４が導体化処理されてなるものであり、即ち第１コンデンサ電極Ｃａは第１トランジスタＴ１のアクティブ層Ｔ１ａ、第２トランジスタのアクティブ層Ｔ２ａ及び前記第３トランジスタのアクティブ層Ｔ３ａと同一層に設置され。
例えば、図２Ａ及び図６Ｂを参照して、第１コンデンサ電極Ｃａと第２トランジスタＴ２のアクティブ層Ｔ２ａは互いに接続され、第１コンデンサ電極Ｃａと第１トランジスタのアクティブ層Ｔ１ａ、第３トランジスタのアクティブ層Ｔ３ａは互いに間隔を置いて絶縁される。図６Ｂに示すように、第１コンデンサ電極Ｃａと第２トランジスタのアクティブ層Ｔ２ａは互いに接続されて１つの完全なパターン部分を形成する。
例えば、該表示基板１０はセルフアライン技術を用い、第２導電層５０２をマスクとして利用して該半導体層５０４を導体化処理（例えば、ドーピング処理）し、それにより該半導体層５０４の該第２導電層５０２で被覆されていない部分が導体化されるようにし、これにより、該第１コンデンサ電極Ｃａを得て、各トランジスタのアクティブ層のチャネル領域の両側に位置する部分が導体化されてそれぞれ第１極接触領域及び第２極接触領域を形成するようにし、該第１極接触領域及び第２極接触領域はそれぞれ該トランジスタの第１極及び第２極に電気的に接続することに用いられる。図６Ｂには第１トランジスタＴ１のアクティブ層Ｔ１ａの第１極接触領域Ｔ１ａ１及び第２極接触領域Ｔ１ａ２、第２トランジスタＴ２のアクティブ層Ｔ２ａの第１極接触領域Ｔ２ａ１及び第２極接触領域Ｔ２ａ２、並びに第３トランジスタＴ３のアクティブ層Ｔ３ａの第１極接触領域Ｔ３ａ１及び第２極接触領域Ｔ３ａ２を示す。
例えば、表示基板１０は更に遮蔽層１７０を備え、遮蔽層はサブ画素１００のベース基板に近接する側に位置し、且つ該遮蔽層１７０のベース基板１０１での正投影は第１トランジスタＴ１のアクティブ層Ｔ１ａのベース基板１０１での正投影を被覆する。
第１トランジスタＴ１は画素回路の駆動トランジスタとされ、その電気特性の安定は発光素子の発光特性にとって極めて重要である。該遮蔽層１７０は不透光層であり、光がベース基板１０１の裏面から第１トランジスタＴ１のアクティブ層に入射されることによる第１トランジスタＴ１の閾値電圧のドリフトを回避することができ、それによりそれに接続される対応の発光素子の発光特性に影響することを回避する。
例えば、該遮蔽層１７０は不透光の導電材料、例えば金属又は金属合金材料である。このような設置はベース基板１０１の捕捉電荷によるバックチャネル現象を緩和することができる。
例えば、該遮蔽層１７０と該蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂは同一層に設置され且つ材料が同じである。例えば、該遮蔽層１７０と該蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂは同一電極ブロックである。このような場合、該遮蔽層１７０が第３トランジスタＴ３の第１極Ｔ３ｓに接続されることにより、該遮蔽層はフローティングにより表示操作において電位が変化することによるトランジスタの閾値電圧への影響を回避する。
明確のために、図７は１つのサブ画素の模式図であり、図８Ａは図７における領域Ｆの拡大模式図であり、図８Ｂは図８Ａの断面線Ｂ－Ｂ′方向に沿う断面図である。
図７、図８Ａ及び図８Ｂを参照して、第３トランジスタＴ３の第１極Ｔ３ｓはビア４０１（本開示の実施例の第２ビアの一例）によって第３トランジスタＴ３のアクティブ層Ｔ３ａに電気的に接続され、且つビア４０２によって発光素子１２５の第１電極１２３に電気的に接続するように構成される。ビア４０１とビア４０２はベース基板１０１に垂直する方向において少なくとも部分的に重なる。
例えば、図８Ｂに示すように、第２絶縁層１０３と半導体層５０４はベース基板１０１に垂直する方向において重ならせず、それにより半導体層５０４を容易に導体化処理することができ、例えば、イオン注入を用いて半導体層５０４の第２導電層５０２で被覆されていない領域を導体化処理するとき、注入されたイオンが第２絶縁層１０３により阻止されないことができる。例えば、第２絶縁層１０３は第２導電層５０２のみに対応して設置され、即ち第２絶縁層１０３と第２導電層５０２はベース基板１０１に垂直する方向において重なる。
例えば、図８Ａ及び図８Ｂに示すように、第３トランジスタＴ３の第１極Ｔ３ｓはビア４０３（本開示の実施例の第１ビアの一例）によって蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂに電気的に接続され、該ビア４０３とビア４０１は間隔を置いて設置され且つすぐ隣接し、即ちそれらの間に他の回路構造（例えば、他のビア又は配線）が存在しない。例えば、該ビア４０３とビア４０１との距離をできる限り少なくし、例えば、該ビア４０３とビア４０１との最小距離は該表示基板１０の製造プロセスにおける設計ルール（Ｄｅｓｉｇｎ Ｒｕｌｅ）を満足する最小寸法であり、それによりビアの歩留りを確保することができる。該設計ルールは装置のプロセス能力、製造プロセス、ビアの深さ及び材料層の厚さ等に関連する。
例えば、図８Ｂに示すように、ビア４０３の製造プロセスが隣接する第３トランジスタＴ３の第１極接触領域Ｔ３ａ１に悪影響を与えることを回避するために、該ビア４０３と該第１極接触領域Ｔ３ａ１のベース基板１０１での正投影との最小距離Ｌ１は該表示基板１０の製造プロセスにおけるビアと配線との間の設計ルールを満足する必要があり、例えば、該最小距離Ｌ１の範囲は０．５μｍ～６μｍであり、例えば２μｍ～４μｍ、３μｍ～４μｍであり、例えば３．５μｍである。
ビア４０３とビア４０１とを隣接して設置してビア間の距離を短縮することにより、電荷移動経路を更に短縮して第３トランジスタＴ３の第１極Ｔ３ｓ上の電圧降下を低減し、ノードＳでの電位の損失を回避し、表示基板の表示効果を向上させることができる。
他のいくつかの例では、図８Ｃに示すように、第３トランジスタＴ３の第１極Ｔ３ｓは更に該第１ビア４０１によって第２コンデンサ電極Ｃｂに電気的に接続されてもよい。このような設置は複数のビアの間の設計ルールを考慮する必要がなく、占有したレイアウト空間を減少させ、表示基板の集積度を向上させることができる。
また、図８Ｂに示すように、第３トランジスタＴ３の第１極ビア４０１はサブ画素領域の縁部に近接し、発光素子の第１電極ビア４０２を第１極ビア４０１と重なるように設置することにより該ビア４０２は発光素子１２５の発光層１２４の印刷領域（即ち、該サブ画素の開口領域）を容易に避けることができる。図２Ｂ及び図７を参照して、画素画定層１０７の開口領域６００はビア４０１及びビア４０２を被覆せず、即ち発光素子１２５の発光層１２４とビア４０１及びビア４０２はベース基板１０１に垂直する方向において重ならない。そうすると、該ビア４０２でのインターフェースの不平坦による発光層１２４の発光効率への影響を回避することができる。
図７に示すように、第１トランジスタＴ１の第１極はビア４０４によって第２コンデンサ電極Ｃｂに電気的に接続され、該ビア４０４は第３トランジスタの第１極ビア４０１よりサブ画素の中心に近接し、例えば、図２Ａを参照して、画素画定層１０７の開口領域６００はビア４０４を被覆し、即ち発光素子１２５の発光層１２４とビア４０４はベース基板１０１に垂直する方向において重なる。
例えば、図７、図８Ａ及び図８Ｂを参照して、第３トランジスタＴ３の第１極Ｔ３ｓと蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂとの間に電気的に接続されるビア４０３と第１コンデンサ電極Ｃａはベース基板１０１に垂直する方向において重ならせず、該ビア４０３と第１コンデンサ電極Ｃａとの距離をできる限り小さくすることにより第１コンデンサ電極Ｃａはより大きな面積を有して第２コンデンサ電極Ｃｂとの重複面積をより大きくし、これにより、蓄電コンデンサＣｓｔの容量値を増加させることができる。例えば、該ビア４０３と第１コンデンサ電極Ｃａとの最小距離Ｌ２は該表示基板１０の製造プロセスにおけるビアと配線との間の設計ルール（Ｄｅｓｉｇｎ Ｒｕｌｅ）を満足する最小寸法であり、それによりビア及び配線の歩留りを確保することができる。該設計ルールは装置のプロセス能力、ビアの製造プロセス及びビアの深さ、半導体層５０４の厚さ等に関連する。例えば、該ビア４０３及びビア４０１のベース基板１０１での正投影の間の最小距離Ｌ２の範囲は０．５μｍ～６μｍであり、例えば２μｍ～４μｍ、３μｍ～４μｍであり、例えば３．５μｍである。
例えば、図７に示すように、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３のチャネル長さ方向は互いに平行し、例えばいずれも第１方向Ｄ１に平行する。
例えば、図７に示すように、第３トランジスタＴ３の第１極接触領域Ｔ３ａ１はビア４０１によって第３トランジスタＴの第１極に電気的に接続され、第３トランジスタＴ３のチャネル領域Ｔ３ａ０の第１方向Ｄ１に沿う中心線は基本的に該サブ画素１００の第１方向Ｄ１に沿う中心線ＣＬ１に位置し、例えば、第３トランジスタＴ３のチャネル領域Ｔ３ａ０の第１方向Ｄ１に沿う中心線は該サブ画素１００の第１方向Ｄ１に沿う中心線ＣＬ１と重複する。
なお、説明されるサブ画素の第１方向Ｄ１に沿う中心線ＣＬ１とは第１方向に沿って延在する２つの信号線により画定された該サブ画素の占有するサブ画素領域の第１方向Ｄ１に沿う中心線を指す。
上述のように、第３トランジスタＴ３の第２極とその第２極接触領域に接続されるビア２０６は第２走査線１６０の凹み構造に対応して設置されるため、第３トランジスタＴ３のチャネル領域Ｔ３ａ０を該サブ画素の中心線ＣＬ１に沿って対称的に設置することにより配線を均一にし、空間利用率を向上させることができ、それにより画素密度を向上させる。
例えば、図７に示すように、ビア４０１の中心及びビア４０３の中心はそれぞれ第３トランジスタＴ３のチャネル領域Ｔ３ａ０の第１方向Ｄ１に沿う中心線の両側に位置する。
例えば、図６Ｂ及び図７を参照して、第１トランジスタＴ１及び第２トランジスタＴ２はそれぞれ該サブ画素の第１方向Ｄ１に沿う中心線ＣＬ１の両側に位置する。第１トランジスタＴ１の第１極Ｔ１ｓはビア４０４によって第１トランジスタＴ１のアクティブ層Ｔ１ａに電気的に接続され、且つ第１コンデンサ電極Ｃａに電気的に接続され、第３トランジスタＴ３の第１極Ｔ３ｓ及び発光素子の第１電極に電気的に接続される。
例えば、蓄電コンデンサＣｓｔは更に第３コンデンサ電極Ｃｃを備え、該第３コンデンサ電極Ｃｃは第２コンデンサ電極Ｃｂに電気的に接続され、且つベース基板１０１に垂直する方向において、該第３コンデンサ電極Ｃｃ及び第２コンデンサ電極Ｃｂはそれぞれ第１コンデンサ電極Ｃａと少なくとも部分的に重なり、それにより分路コンデンサの構造を形成し、蓄電コンデンサＣｓｔの容量値を増加させる。例えば、ベース基板１０１に垂直する方向において、該第３コンデンサ電極Ｃｃ、第２コンデンサ電極Ｃｂ、第１コンデンサ電極Ｃａはいずれも互いに重なる。
例えば、ベース基板１０１に垂直する方向において、該第３コンデンサ電極Ｃｃ及び第２コンデンサ電極Ｃｂはそれぞれ該第１コンデンサ電極Ｃａの両側に位置する。例えば、第３コンデンサ電極Ｃｃは第１コンデンサ電極Ｃａのベース基板１０１から離れる側に位置し、第２コンデンサ電極Ｃｂは第１コンデンサ電極Ｃａのベース基板１０１に近接する側に位置する。
例えば、第３コンデンサ電極Ｃｃは第３導電層５０３内に位置する。例えば、図６Ｄに示すように、第１トランジスタＴ１の第１極Ｔ１ｓ、第３トランジスタＴ３の第１極Ｔ３ｓ及び第３コンデンサ電極Ｃｃは同一電極ブロックであり、即ち第３コンデンサ電極Ｃｃと第２コンデンサ電極Ｃｂはビア４０３によって電気的に接続される。
例えば、図７に示すように、第１方向Ｄ１において、ビア４０１及びビア４０３は第１コンデンサ電極Ｃａの同一側（図中の上側）に位置し、且つ該ビア４０１及び第３トランジスタＴ３は第１コンデンサ電極Ｃａの相対両側に位置する。
例えば、図７に示すように、第１方向Ｄ１において、第１トランジスタＴ１及び第２トランジスタＴ２はいずれも第１コンデンサ電極Ｃａの同一側に設置され、且つ第３トランジスタＴ３及びビア４０１は該第１コンデンサ電極Ｃａの相対両側に位置する。
本開示の他のいくつかの実施例では、図７に示すように、表示基板１０は第１トランジスタＴ１のゲートＴ１ｇから突出する延在部１８０を更に備え、該延在部１８０は該ゲートＴ１ｇが第２方向Ｄ２に沿って延在してなるものである。例えば、該延在部１８０と第１トランジスタＴ１のゲートＴ１ｇは同一電極パターンである。該延在部１８０と第２トランジスタＴ２の第１極Ｔ２ｓはベース基板１０１に垂直する方向において少なくとも部分的に重なり且つ電気的に接続される。第１方向Ｄ１において、該第１トランジスタＴ１のゲートＴ１ｇは該第３コンデンサ電極Ｃｃに最も近接する第１側辺Ｒ１（上縁）を有し、該延在部１８０は該第３コンデンサ電極Ｃｃに最も近接する第２側辺Ｒ２（上縁）を有し、該第２側辺Ｒ２は該第１側辺Ｒ１に対して該第３コンデンサ電極Ｃｃから離れる方向（図中の下）へ凹み、即ち、第１方向Ｄ１において、該第１側辺Ｒ１は該第２側辺Ｒ２より該第３トランジスタＴ３に近接する。
第１方向Ｄ１において、該第３コンデンサ電極Ｃｃは該第２トランジスタＴ２の第１極Ｔ２ｓに最も近接する第３側辺Ｒ３（下縁部）を有し、該第２トランジスタＴ２の第１極Ｔ２ｓは該第３コンデンサ電極Ｃｃに最も近接する第４側辺Ｒ４（上縁）を有し、該第３側辺Ｒ３と第４側辺Ｒ４は互いに相対し且つそれらの間に隙間がある。該延在部１８０の第２側辺Ｒ２は該隙間に対応して凹む。
図７及び図６Ｄを参照して、第２トランジスタＴ２の第１極Ｔ２ｓは第１方向Ｄ１に沿って延在することにより該延在部１８０を跨いで第１コンデンサ電極Ｃａに電気的に接続されるとともに、第３コンデンサ電極Ｃｃと間隔を置いて絶縁される必要があるため、該延在部１８０の第２側辺Ｒ２を下へ凹むように設置し、即ち該第２側辺Ｒ２を第１方向Ｄ１において下へ（第２トランジスタＴ２のチャネル領域の方向に向かって）移動し、これにより、第３コンデンサ電極Ｃｃの第３側辺Ｒ３（下縁部）を下へ移動して第３コンデンサ電極Ｃｃの面積を大きくすることに役立ち、蓄電コンデンサＣｓｔの容量を増加させることに役立つ。
例えば、図６Ｃに示すように、第１方向Ｄ１において、該延在部１８０の寸法（幅）は第１トランジスタＴ１のゲートＴ１ｇの寸法（幅）より小さい。
例えば、該第３側辺Ｒ３と第４側辺Ｒ４との間の隙間は第１コンデンサ電極Ｃａを露出させ、例えば、該隙間の第１方向Ｄ１における寸法Ｌ３をできる限り小さくし、例えば、該表示基板１０の製造プロセスにおける配線の間の設計ルール（Ｄｅｓｉｇｎ Ｒｕｌｅ）を満足する最小寸法にし、それにより歩留りを確保することができる。該設計ルールは装置のプロセス能力、第３導電層５０３のエッチングプロセス及び該第３導電層５０３の厚さ等に関連する。例えば、該寸法Ｌ３の最小値の範囲は０．５μｍ～６μｍであり、例えば２μｍ～４μｍ、３μｍ～４μｍであり、例えば３．５μｍである。このような設置は第３コンデンサ電極Ｃｃの面積をできる限り増加させることができ、それにより蓄電コンデンサＣｓｔの容量を増加させることに役立つ。
図６Ｂ、図８Ａ及び図８Ｂを参照して、第３トランジスタＴ３のアクティブ層Ｔ３ａは第１方向Ｄ１に沿って順次設置され且つ互いに電気的に接続される本体領域７００及び第１ビア領域７０１を備え、該本体領域７００は第３トランジスタＴ３のチャネル領域Ｔ３ａ０と、該チャネル領域Ｔ３ａ０の該第１ビア領域７０１から離れる側に位置する第２極接触領域Ｔ３ａ２とを備え、該チャネル領域のチャネル長さ方向は第１方向Ｄ１に沿うものである。該第３トランジスタＴ３の第１極Ｔ３ｓはビア４０１によって該第１ビア領域７０１に電気的に接続される。
図８Ａに示すように、第１ビア領域７０１は本体領域７００に対して第２方向Ｄ２に沿ってずらし、それにより該第３トランジスタＴ３のアクティブ層Ｔ３ａは本体領域７００と第１ビア領域７０１とを接続する第１アクティブ層側辺７１０を備えるようにし、該第１アクティブ層側辺７１０の延在方向は第１方向Ｄ１及び第２方向Ｄ２といずれも交差する。本体領域７００の第１方向Ｄ１に沿う中心線と第１ビア領域７０１の第１方向Ｄ１に沿う中心線ＣＬ４は重複しない。例えば、該第１ビア領域７０１は該第３トランジスタＴ３の第１極接触領域Ｔ３ａ１の一部又は全部である。例えば、該第１ビア領域７０１は該第１極接触領域Ｔ３ａ１における該第３トランジスタＴ３の第１極Ｔ３ｓに接触する領域である。
例えば、本体領域７００の第１方向Ｄ１に沿う中心線とサブ画素の第１方向Ｄ１に沿う中心線ＣＬ１は重複し、それにより該本体領域を第２走査線４６０の凹み構造に対応して設置させ、これはサブ画素内の空間利用率を向上させることに役立つ。
図８Ａに示すように、第３トランジスタＴ３の第１極Ｔ３ｓはビア４０３によって第２コンデンサ電極Ｃｂに電気的に接続される。第１ビア領域７０１の第１方向Ｄ１に沿う中心線ＣＬ３は該サブ画素の第１方向Ｄ１に沿う中心線ＣＬ１のビア４０３から離れる側に位置する。例えば、ビア４０３及びビア４０１はそれぞれ該中心線ＣＬ１の両側に位置する。例えば、ビア４０３及びビア４０１は該中心線ＣＬ１に対して対称的に設置される。
ビア４０１及びビア４０３は第２方向Ｄ２に沿って並列設置されるため、ビア４０１及びビア４０３をそれぞれサブ画素の第１方向Ｄ１に沿う中心線ＣＬ１の両側に設置することにより空間利用率を向上させることに役立ち、それにより画素密度を向上させる。従って、該第３トランジスタＴ３の第１極接触領域Ｔ３ａ１は第２極接触領域Ｔ３ａ２とともにチャネル領域Ｔ３ａ０に対して対称的に設置されることができず、第２方向Ｄ２においてずらすことにより該第１ビア領域７０１を形成する。
図８Ａに示すように、該ずらしにより第３トランジスタＴ３のアクティブ層Ｔ３ａにおいて第１ビア領域７０１と本体領域７００との接続箇所に比較的高い傾斜度があり、電流が流れるチャネル幅は狭くなってしまい、それにより１つの抵抗が突然変化する領域（抵抗が大きくなる）が形成される。例えば、該本体領域７００及び該第１ビア領域７０１はいずれも矩形であり、該第１ビア領域７０１と本体領域７００とを接続する曲がり角θ１はほぼ９０度である。図１Ｂを参照して、例えば、画素回路が動作するリセット段階において、第１スイッチＫ１はオフされ、アナログデジタル変換器は第１検出線及び第３トランジスタＴ３によって発光素子の第１電極（例えば、ＯＬＥＤの陽極）にリセット信号を書き込み、このとき、電流は発光素子の第１電極から第３トランジスタＴ３のアクティブ層の第１ビア領域７０１に流れ、更に第１ビア領域７０１から本体領域７００に流れて検出線部分１３１に流れ込んで外部検出回路に到着する。図８Ａには電荷（該実施例では、電子）の移動方向を示し、電荷は該アクティブ層の曲がり角を流れる際にチャネル幅が狭くなる。これはノードＳでのリセット電圧に影響し、それにより最終的な表示グレースケールに影響してしまう。更に例えば、該画素回路が動作する検出段階において、電流も該発光素子の陽極から検出線部分１３１に流れ、該突然変化する抵抗は検出されたサブ画素の電気特性の精度に影響し、それにより補償信号の精度に影響し、最終的に発光素子の発光電流の精度にも影響し、それにより表示画面の精度に影響してしまう。例えば、第３トランジスタＴ３の第１極接触領域Ｔ３ａ１の材料は半導体材料が導体化されてなる導電材料であり、抵抗がより大きく、例えば、アクティブ層の材料が金属酸化物半導体（例えば、ＩＧＺＯ）である場合、該金属酸化物半導体が導体化された後のシート抵抗はキロオーム等級に達し、本体領域７００と第１ビア領域７０１とを接続する曲がり角での抵抗の突然変化の電流への影響がより深刻になってしまう。
本開示の少なくとも１つの実施例に係る表示基板において、該第３トランジスタＴ３のアクティブ層Ｔ３ａは本体領域７００と第１ビア領域７０１とを接続する第１アクティブ層側辺７１０を更に備え、該第１アクティブ層側辺７１０は直線又は曲線（例えば、突出する円弧状）であってもよく、且つ第１アクティブ層側辺７１０の延在方向は第１方向Ｄ１及び第２方向Ｄ２といずれも交差し、即ち第３トランジスタＴ３のチャネル長さ（Ｌ）方向に平行せずに垂直ではなく、図８Ａに示される例は第１アクティブ層側辺７１０が直線である場合を例とし、それにより該本体領域７００と第１ビア領域７０１との間の傾斜度を小さくさせ、図８Ａに示すように、該曲がり角の角度はθ１から鈍角θ２に増加し、該曲がり角θ２は該第１アクティブ層側辺７１０と該第１アクティブ層側辺７１０に接続される第１ビア領域７０１の側辺とがなす角度である。これにより、該第１アクティブ層側辺７１０は該アクティブ層Ｔ３ａの該接続箇所でのチャネル幅を拡げ、該接続箇所での抵抗の突然変化を緩和し、画素回路の補償信号及び発光素子の発光電流の精度を向上させ、それにより表示画面の精度を向上させる。例えば、図８Ａに示すように、該第１アクティブ層側辺７１０での対応の最小チャネル幅Ｗ′は該第３トランジスタＴ３のチャネル領域幅Ｗと同じである。
図８Ａに示すように、該第３トランジスタＴ３のアクティブ層Ｔ３ａは該側辺７０１に対応する第１補角領域７０３を更に備え、該第１補角領域７０３は該第１アクティブ層側辺７１０を備える。該第１補角領域７０３は該本体領域７００が該第１ビア領域７０１方向に向かって延在してなるものである。例えば、該第１補角領域７０３は三角形であり、該曲がり角に充填され且つ該本体領域７００、第１ビア領域７０１と一体構造になり、該第１アクティブ層側辺７１０は直線形である。ところが、本開示の実施例は該第１補角領域７０３の形状及び該第１アクティブ層側辺７１０の形状を制限しない。
例えば、図８Ａに示すように、第３トランジスタＴ３の第１極Ｔ３ｓはビア４０１によって第１ビア領域７０１に電気的に接続され、且つビア４０３によって第２コンデンサ電極Ｃｂに電気的に接続される。ビアの製造歩留りを確保する上で第１補角領域７０３をできる限り大きくしてチャネル幅をできる限り広くすることができる。
例えば、図８Ａに示すように、第３トランジスタＴ３のアクティブ層Ｔ３ａ０は該側辺７１０で該ビア４０３との最小距離Ｌ０を有する。例えば、該最小距離Ｌ０は該表示基板１０の製造プロセスにおけるビアと配線との間の設計ルールを満足する最小寸法であり、それによりビア及び配線の歩留りを確保することができる。該設計ルールは装置のプロセス能力、ビアの製造プロセス及びビアの深さ、半導体層５０４の厚さ等に関連する。例えば、ビア４０３と該第１アクティブ層側辺７１０のベース基板１０１での正投影との最小距離Ｌ０は０．５μｍ～６μｍであり、例えば２μｍ～４μｍ、３μｍ～４μｍであり、例えば３．５μｍである。
例えば、図８Ａに示すように、第１方向Ｄ１に沿って、ビア４０３は該第１補角領域７０３と重なり、且つ第１ビア領域７０１と重ならない。
例えば、図８Ａに示すように、第１補角領域４０３及び第１ビア領域７０１はそれぞれ第３トランジスタＴ３のチャネル領域の第１方向Ｄ１に沿う中心線の両側に位置する。例えば、図８Ａに示すように、ビア４０３は該側辺４０１の該第３トランジスタのチャネル領域の第１方向Ｄ１に沿う中心線から離れる側に位置する。
図８Ａに示すように、該本体領域７００は更に第２ビア領域７０２を備え、該第２ビア領域はチャネル領域Ｔ３ａ０の第１方向Ｄ１における第１ビア領域７０２から離れる側に位置し、且つビア２０６によって第３トランジスタＴ３の第２極Ｔ３ｓに電気的に接続される。例えば、該第２ビア領域７０２は該第３トランジスタＴ３の第２極接触領域Ｔ３ａ２の一部又は全部であってもよい。
例えば、図８Ａ及び図８Ｂを参照して、検出線部分１３１と第２コンデンサ電極Ｃｂは同一層に設置され且つ互いに絶縁され、第３トランジスタＴ３の第２極Ｔ３ｓはビア２０２によって該検出線部分１３１に電気的に接続されて外部検出回路に接続され、ビア２０２はビア２０６のチャネル領域Ｔ３ａ０から離れる側に位置する。
例えば、基板空間が許容される場合、該第３トランジスタＴ３のアクティブ層Ｔ３ａは更に第２補角領域７０４を備えてもよく、該第２補角領域７０４は該本体領域７００と第１ビア領域７０１との接続箇所での他の曲がり角に位置し、該第１補角領域７０３に相対する。
図９Ａは図７の断面線Ｃ－Ｃ′に沿う断面図である。図７、図８Ｂ及び図９Ａを参照して（図１１Ａ及び図１１Ｂを併せて参照してもよい）、第１コンデンサ電極Ｃａは第２コンデンサ電極Ｃｂに正対して第１コンデンサＣ１を形成し、第１コンデンサ電極Ｃａは第３コンデンサ電極Ｃｃに正対して第２コンデンサ電極Ｃ２を形成し、第２コンデンサ電極Ｃｂと第３コンデンサ電極Ｃｃはビア４０３によって電気的に接続され、即ち蓄電コンデンサＣｓｔは並列接続される第１コンデンサＣ１及び第２コンデンサＣ２を備え、これにより、蓄電コンデンサＣｓｔの容量値を増加させる。図９Ｂは図９Ａに対応する表示基板の画素回路図である。
図７及び図９Ａを参照して、第２トランジスタＴ２の第１極Ｔ２ｓはビア８００（本開示の実施例の第３ビアの一例）によってその第１極接触領域Ｔａ１、該延在部１８０（即ち、該第１トランジスタＴ１のゲートＴ１ｇ）及び該第１コンデンサ電極Ｃａに電気的に接続される。該第２トランジスタＴ２の第１極Ｔ２ｓは１つのビアによって該３つの部分に電気的に接続されるのであり、複数のビアによって該３つの部分にそれぞれ電気的に接続される場合に比べて、占有したレイアウト空間を減少させ、配線密度を向上させることができ、それにより画素密度を向上させる。
図７及び図９Ａを参照して、該第２トランジスタＴ２の第１極Ｔ２ｓは第１方向Ｄ１に沿って延在し、該延在部１８０を跨いで（該延在部１８０と交差して）該ビア８００によって第１コンデンサ電極Ｃａに電気的に接続される。例えば、該ビア８００は第１方向Ｄ１に沿って延在し、且つ該延在部１８０の表面及びその第１方向Ｄ１における相対する２つの側面の少なくとも一部を露出させる。該第２トランジスタＴ２の第１極Ｔ２ｓは第１部分Ｓ１、第２部分Ｓ２及び第３部分Ｓ３を備え、該第２部分Ｓ２は該延在部１８０と重なり、該第１部分Ｓ１及び第３部分Ｓ３は第１方向Ｄ１においてそれぞれ該第２部分Ｓ２の両側に位置する。例えば、該ビア８００によって、該第１部分Ｓ１は第２トランジスタＴ２のアクティブ層Ｔ２ａの第１極接触領域Ｔ２ａ１に電気的に接続され、該第２部分Ｓ２は該延在部１８０に直接接触して電気的に接続され、これは接触面積を増加させて抵抗を低減することに役立ち、該第３部分Ｓ３は第１コンデンサ電極Ｃａに電気的に接続される。
例えば、図７及び図９Ａに示すように、第２トランジスタＴ２の第１極Ｔ２ｓは第１方向に沿って延在し、且つ該ビア８００によって該延在部の２つの側面を被覆し、そうすると、第２トランジスタＴ２の第１極Ｔ２ｓと該延在部１８０との接触面積をより大きくし、それによりそれらの接触抵抗を低減する。
例えば、図６Ｂ及び図９Ａを参照して、該表示基板２０は更に接続部７２０を備えてもよく、該接続部はベース基板１０１に垂直する方向において該延在部１８０と重なり且つ該第１コンデンサ電極Ｃａと同一層の接続部７２０であり、該接続部７２０は該第１コンデンサ電極Ｃａと第２トランジスタＴ２の第１極接触領域Ｔ２ａ１とを一体構造に接続する。該接続部７２０は該延在部１８０で遮蔽されて導体化されていない部分である。該第２トランジスタＴ２がオンされて、データ信号を該第２トランジスタＴ２の第２極Ｔ２ｄからその第１極Ｔ２ｓ及び第１トランジスタＴ１のゲートＴ１ｇに伝送する場合、該接続部７２０はその上方の延在部１８０及び該第２トランジスタＴ２の第１極Ｔ２ｓにおけるデータ信号の作用によってオンされ、それにより該第２トランジスタＴ２の第１極Ｔ２ｓと該第１コンデンサ電極Ｃａとを電気的に接続することができる。そうすると、該第２トランジスタＴ２の第１極Ｔ２ｓと該第１コンデンサ電極Ｃａとの間にデュアルチャネル構造が形成され、チャネル抵抗を低減することに役立つ。
また、該接続部は該第１コンデンサ電極Ｃａと該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１とを一体構造に接続し（図６Ｂ参照）、それにより該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１も該第１コンデンサ電極Ｃａの範囲内に納める。そうすると、該第１コンデンサ電極Ｃａに比較的大きな面積を有させ、且つ該第２コンデンサ電極Ｃｂとの重複面積をより大きくすることができ、それにより該蓄電コンデンサＣｓｔの容量値を増加させる。
例えば、図７及び図９Ａに示すように、該第２コンデンサ電極Ｃｂはベース基板に垂直する方向において該第２トランジスタＴ２の第１極接触領域Ｔ２ａ１と少なくとも部分的に重なることができ、それにより該第１コンデンサ電極との重複面積をより大きくすることにより蓄電コンデンサＣｓｔの容量値を増加させる。例えば、該第２コンデンサ電極Ｃｂと該第２トランジスタＴ２のチャネル領域Ｔ２ａ０はベース基板１０１に垂直する方向において重ならない。これは、該第２コンデンサ電極Ｃｂ上の電位が該第２トランジスタＴ２の動作に悪影響を与えることを回避し、例えば、該第２コンデンサ電極Ｃｂ上の電位が該第２トランジスタＴ２のチャネル領域Ｔ２ａ０に作用して該第２トランジスタＴ２には正常にオフできず、漏れ電流がより大きくなるなどの問題が生じることを防止するためである。
高解像度表示製品の発展に伴い、表示基板の画素密度は向上し、表示基板の構造は空間により大きく制限されている。例えば、蓄電コンデンサＣｓｔは空間により制限されるため、容量値が大きく設定されにくく、且つコンデンサ基板のオーバーラップ面積が直接に容量値に影響してしまう。そして、プロセス装置の層別位置合わせ及びエッチング変動（ＣＤ Ｂｉａｓとも称される）の影響により、画素間蓄電コンデンサの容量値の均一性が低くなってしまう。
図１０には蓄電コンデンサＣｓｔのサブ画素への影響を模式的に示す。図１Ｂを参照して、データ信号ＤＴが第２トランジスタＴ２から第１トランジスタＴ１のゲートノードＧに書き込まれた後、第１制御信号Ｇ１が高レベルから低レベルになる変化過程において、第１制御信号Ｇ１の変化値はΔＵであり、第２トランジスタＴ２のゲートと第１極との間にコンデンサＣｇｓが存在し、蓄電コンデンサＣｓｔに直列接続され、結合効果が生じたため、第１トランジスタＴ１のゲートノードＧの点電圧がプルダウンされる変化量ΔＶｐはΔＶｐ＝（Ｃｇｓ×ΔＵ）／（Ｃｇｓ＋Ｃｓｔ）である。
プロセスが決定された場合、Ｃｇｓは固定値であり、蓄電コンデンサＣｓｔの大きさ及び均一性はΔＶｐに影響して表示画質に影響し、即ち異なるサブ画素の間の蓄電コンデンサＣｓｔの違いは表示画質にムラ（Ｍｕｒａ）不良をもたらす。図１０に示すように、同じ条件において、蓄電コンデンサＣｓｔは０．１５ｐＦから０．１６ｐＦになり、そのデータ信号ＤＴは０．０８Ｖ変化し、１０ビットで駆動すれば、約５つのグレースケールの変化が生じ、表示画質にムラ不良が生じてしまう。
本開示の別のいくつかの実施例に係る表示基板１０において、蓄電コンデンサＣｓｔの第１コンデンサ電極Ｃａのベース基板１０１での正投影範囲は第２コンデンサ電極Ｃｂのベース基板の１０１での正投影範囲内に位置する。なお、本開示の「Ａの投影範囲がＢの投影範囲内に位置する」とはそれらの縁部が部分的に重なる又は完全に重なる状況を含まない。
本開示の少なくとも１つの実施例に係る表示基板は蓄電コンデンサＣｓｔのコンデンサ電極に対して異なる層別ドローイン設計を用いることにより、異なるサブ画素における蓄電コンデンサＣｓｔの容量値の一致性及び安定性を向上させることができ、位置合わせ及びエッチング変動の影響による容量の不均一の問題を解決し、最終的に高解像度（ＰＰＩ）表示製品の表示均一性を向上させる。
図１１Ａは本開示の実施例に係る表示基板の蓄電コンデンサＣｓｔの部分拡大模式図であり、図面には該蓄電コンデンサＣｓｔの各コンデンサ電極の第２方向Ｄ２における境界を例示する。図１１Ｂは図１１Ａの断面線Ｄ－Ｄ′に沿う断面図である。
図１１Ａに示すように、第１コンデンサ電極Ｃａは第２方向Ｄ２において互いに相対する第１コンデンサ電極辺Ｃａ１及び第２コンデンサ電極辺Ｃａ２を有し、第２コンデンサ電極Ｃｂは第２方向Ｄ２において互いに相対する第３コンデンサ電極辺Ｃｂ１及び第４コンデンサ電極辺Ｃｂ２を有し、第３コンデンサ電極Ｃｃは第２方向Ｄ２において互いに相対する第５コンデンサ電極辺Ｃｃ１及び第６コンデンサ電極辺Ｃｃ２を有し、該第１コンデンサ電極辺Ｃａ１、第３コンデンサ電極辺Ｃｂ１及び第５コンデンサ電極辺Ｃｃ１は該サブ画素の同一側、即ち第１側（図１１Ａでは、左側）に位置し、第２コンデンサ電極辺Ｃａ２、第４コンデンサ電極辺Ｃａ２及び第６コンデンサ電極辺Ｃｃ２は該サブ画素の該第１側に相対する第２側（図１１Ａでは、右側）に位置する。
例えば、該第１コンデンサ電極辺Ｃａ１、第２コンデンサ電極辺Ｃａ２、第３コンデンサ電極辺Ｃａ３、第４コンデンサ電極辺Ｃｂ２、第５コンデンサ電極辺Ｃｃ１及び第６コンデンサ電極辺Ｃｃ２はいずれもほぼ第１方向Ｄ１に沿って延在し、直線構造であってもよく、又は曲線構造例えば折れ線形、波形等であってもよい。
図１１Ａ及び図１１Ｂに示すように、第１コンデンサ電極辺Ｃａ１及び第２コンデンサ電極辺Ｃａ２のベース基板での正投影は第３コンデンサ電極辺Ｃｂ１のベース基板１０１での正投影と第４コンデンサ電極辺Ｃｂ２のベース基板１０１での正投影との間に位置する。
なお、上記状況とは、第１コンデンサ電極辺Ｃａ１の全部及び第２コンデンサ電極辺Ｃａ２の全部のベース基板での正投影はいずれも第３コンデンサ電極辺Ｃｂ１のベース基板１０１での正投影と第４コンデンサ電極辺Ｃｂ２のベース基板１０１での正投影との間に位置することを意味し、且つ正投影が互いに交差又は重なる状況を含まない。
第１コンデンサ電極Ｃａの第２方向Ｄ２における投影範囲は第２コンデンサ電極Ｃｂ（下層コンデンサ電極）の第２方向における投影範囲内に位置し且つ一定のマージンがあるため、該コンデンサ電極を形成する際に位置合わせ又はエッチングばらつきがあっても、該コンデンサ電極とそれに隣接する下層コンデンサ電極との重複面積をより大きく確保することもでき、そうすると、位置合わせ及びエッチング変動の影響による容量の不均一の問題を緩和することができ、最終的に高解像度（ＰＰＩ）表示製品の表示均一性を向上させる。
例えば、第２方向Ｄ２において、第３コンデンサ電極Ｃｃのベース基板での正投影範囲は第１コンデンサ電極Ｃａのベース基板１０１での正投影範囲内に位置する。
図１１Ａ及び図１１Ｂに示すように、第５コンデンサ電極辺Ｃｃ１及び第６コンデンサ電極辺Ｃｃ２のベース基板での正投影は第１コンデンサ電極辺Ｃａ１のベース基板１０１での正投影と第２コンデンサ電極辺Ｃａ２のベース基板１０１での正投影との間に位置する。
図１１Ａ及び図１１Ｂに示すように、第１コンデンサ電極辺Ｃａ１のベース基板１０１での正投影は該第３コンデンサ電極辺Ｃｂ１のベース基板１０１での正投影の内側、即ち該第２コンデンサ電極Ｃｂの第１方向Ｄ１に沿う中心線ＣＬ２に近接する側に位置し、第２コンデンサ電極辺Ｃａ２のベース基板１０１での正投影は該第４コンデンサ電極辺Ｃｂ２のベース基板１０１での正投影の内側、即ち該第２コンデンサ電極Ｃｂの第１方向Ｄ１に沿う中心線ＣＬ２に近接する側に位置する。
第５コンデンサ電極辺Ｃｃ１のベース基板１０１での正投影は該第１コンデンサ電極辺Ｃａ１のベース基板１０１での正投影の内側、即ち該第３コンデンサ電極辺Ｃｂ１から離れる側に位置し、第６コンデンサ電極辺Ｃｃ２のベース基板１０１での正投影は該第２コンデンサ電極辺Ｃａ２のベース基板１０１での正投影の内側、即ち該第４コンデンサ電極辺Ｃｂ２から離れる側に位置する。
各コンデンサ電極の第２方向Ｄ２における投影範囲は隣接する下層コンデンサ電極の第２方向における投影範囲内に位置し且つ一定のマージンがあるため、該コンデンサ電極を形成する際に位置合わせ又はエッチングばらつきがあっても、該コンデンサ電極とそれに隣接する下層コンデンサ電極との重複面積をより大きく確保することもでき、そうすると、位置合わせ及びエッチング変動の影響による容量の不均一の問題を緩和することができ、最終的に高解像度（ＰＰＩ）表示製品の表示均一性を向上させる。
図１１Ａ及び図１１Ｂに示すように、第１コンデンサ電極辺Ｃａ１のベース基板１０１での正投影と第３コンデンサ電極辺Ｃｂ１のベース基板１０１での投影との距離はＷ１であり、第２コンデンサ電極辺Ｃａ２のベース基板１０１での正投影と第４コンデンサ電極辺Ｃｂ２のベース基板１０１での正投影との距離はＷ３であり、第５コンデンサ電極辺Ｃｃ１のベース基板１０１での正投影と第１コンデンサ電極辺Ｃａ１のベース基板１０１での投影との距離はＷ２であり、第６コンデンサ電極辺Ｃｃ２のベース基板１０１での正投影と第２コンデンサ電極辺Ｃａ２のベース基板１０１での正投影との距離はＷ４である。例えば、規則的ではないコンデンサ電極パターンに対して、上記距離は最小距離である。
例えば、第１コンデンサ電極Ｃａのベース基板１０１での正投影の第１方向Ｄ１に沿う中心線、第２コンデンサ電極Ｃｂのベース基板１０１での正投影の第１方向Ｄ１に沿う中心線及び第３コンデンサ電極Ｃｃのベース基板１０１での正投影の第１方向Ｄ１に沿う中心線は互いに重複し、即ちＷ１＝Ｗ３、Ｗ２＝Ｗ４である。上記位置合わせ及びエッチングばらつきは一般的に対称的に存在する（図１１Ｃに示される）ため、このような設置は空間利用率を効果的に向上させることができる。
各材料層に対してパターン化工程を行ってパターンを形成するとき、一般的に誤差が生じる。例えば、リソグラフィプロセスにおいて、露光段階に位置合わせ誤差が生じやすいが、エッチングプロセスにおいて、エッチングにより得られたパターンの実際寸法が設計値より小さく、設計値と実際値との差分（即ち、「ＣＤ ｂｉａｓ」）が生じる。従って、実際の設計において、上記要素を考慮して上記距離Ｗ１、Ｗ２を設計する必要がある。
例えば、距離Ｗ１はＷ１≧ａ１＋（ｂ１－ｂ２）／２を満足し、ここで、ａ１が第２方向Ｄ２に沿う、第１コンデンサ電極Ｃａの第２コンデンサ電極Ｃｂに対する位置合わせ誤差（絶対値）であり、ｂ１が第２方向Ｄ２に沿う、第２コンデンサ電極Ｃｂの設計値と実際値との差分（「ＣＤ ｂｉａｓ」とも称される）（絶対値）であり、ｂ２が第２方向Ｄ２に沿う、第１コンデンサ電極Ｃａの設計値と実際値との差分（絶対値）である。
例えば、距離Ｗ２はＷ２≧ａ２＋（ｂ２－ｂ３）／２を満足し、ここで、ａ２が第２方向Ｄ２に沿う、第３コンデンサ電極Ｃｃの第１コンデンサ電極Ｃａに対する位置合わせ誤差（絶対値）であり、ｂ２が第２方向Ｄ２に沿う、第１コンデンサ電極Ｃａの設計値と実際値との差分（絶対値）であり、ｂ３が前記第２方向Ｄ２に沿う、第３コンデンサ電極Ｃｃの設計値と実際値との差分（絶対値）である。
上記設置によって、上記位置合わせ誤差及びエッチング変動が生じた場合、第１コンデンサ電極Ｃａの第２方向Ｄ２における投影範囲を依然として第２コンデンサ電極Ｃｂの第２方向における投影範囲内に位置させ、第３コンデンサ電極Ｃｃの第２方向Ｄ２における投影範囲を依然として第１コンデンサ電極Ｃａの第２方向における投影範囲内に位置させることができ、それにより各サブ画素における蓄電コンデンサＣｓｔはプロセス変動により容量値が変化することを回避することができ、蓄電コンデンサＣｓｔの容量値の安定性及び一致性を向上させ、それにより表示均一性を向上させる。
例えば、図１１Ｃには第１コンデンサ電極Ｃａが形成される際に位置合わせ誤差が存在するが、第１コンデンサ電極Ｃａの第２方向Ｄ２における投影範囲が依然として第２コンデンサ電極Ｃｂの第２方向における投影範囲内に位置する場合を示し、従って、第１コンデンサ電極Ｃａと第２コンデンサ電極Ｃｂとの重複面積はより小さな影響を受け、蓄電コンデンサＣｓｔの容量値の安定性及び均一性を向上させる。
本開示の少なくとも１つの実施例は上記いずれか１つの表示基板１０を備える表示パネルを更に提供する。なお、図８Ｂを参照して、本開示の少なくとも１つの実施例に係る上記表示基板１０は発光素子１２５を備えてもよく、又は発光素子１２５を備えなくてもよく、即ち該発光素子１２５は表示基板１０が完成した後にパネル工場で形成されてもよい。該表示基板１０自体が発光素子１２５を備えない場合、本開示の実施例に係る表示パネルは表示基板１０のほか、更に発光素子１２５を備える。
例えば、該表示パネルはＯＬＥＤ表示パネルであることに対応して、それに含まれる表示基板１０はＯＬＥＤ表示基板である。図１２に示すように、例えば、該表示パネル２０は表示基板１０に設置されるパッケージ層８０１及びカバープレート８０２を更に備え、該パッケージ層８０１は表示基板１０上の発光素子を密封して外部の湿気及び酸素が該発光素子及び駆動回路に浸透してデバイスを破損することを防止するように構成される。例えば、パッケージ層８０１は有機薄膜、又は有機薄膜と無機薄膜が交互に積層される構造を備える。例えば、該パッケージ層８０１と表示基板１０との間には、発光素子が初期段階製造プロセスに残った水蒸気又はゾルを吸収するように構成される吸水層（図示せず）が更に設置されてもよい。カバープレート８０２は例えばガラスカバープレートである。例えば、カバープレート８０２とパッケージ層８０１は一体構造になってもよい。
本開示の少なくとも１つの実施例は更に表示装置３０を提供し、図１３に示すように、該表示装置３０は上記いずれか１つの表示基板１０又は表示パネル２０を備え、本実施例の表示装置はディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を有する製品又は部材であってもよい。
本開示の少なくとも１つの実施例は更に上記表示基板の製造方法を提供する。以下、図２Ａ及び図６Ａ～図６Ｄを参照しながら本開示の実施例に係る表示基板の製造方法を実例によって説明するが、本開示の実施例はこれに限らない。
該製造方法は下記ステップＳ６１～Ｓ６５を含む。
ステップＳ６１では、第１導電材料層を形成し、且つ該第１導電材料層に対してパターニングプロセスを行うことにより図６Ａに示される第１導電層５０１を形成し、即ち互いに絶縁される検出線部分１３１、電源コード部分１４１及び蓄電コンデンサＣｓｔの第２コンデンサ電極Ｃｂを形成する。
ステップＳ６２では、該第１導電層５０１上に第１絶縁層１０２を形成して該第１絶縁層上に半導体材料層を形成し、且つ該半導体材料層に対してパターニングプロセスを行うことにより図６Ｂに示される半導体層５０４を形成し、即ち互いに隔てられる第１トランジスタＴ１のアクティブ層Ｔ１ａ、第２トランジスタＴ２のアクティブ層Ｔ２ａ及び第３トランジスタＴ３のアクティブ層Ｔ３ａを形成する。
ステップＳ６３では、該半導体層５０４上に第２絶縁層１０３を形成して該第２絶縁層上に第２導電材料層を形成し、該第２導電材料層に対してパターニングプロセスを行うことにより図６Ｃに示される第２導電層５０２を形成し、即ち互いに絶縁される第１トランジスタＴ１のゲートＴ１ｇ、第２トランジスタＴ２のゲートＴ２ｇ及び第３トランジスタＴ３のゲートＴ３ｇを形成する。
例えば、図６Ｃに示すように、該第２導電層５０２は互いに絶縁される第１走査線１５０及び第２走査線１６０を更に備える。
例えば、該第１走査線１５０と対応の１行のサブ画素の第２トランジスタＴ２のゲートＴ２ｇは一体構造になり、該第２走査線１６０はそれぞれ対応の１行のサブ画素の第３トランジスタＴ３のゲートＴ３ｇと一体構造になる。
ステップＳ６４では、セルフアライン技術を用い、該第２導電層５０２をマスクとして利用して該半導体層５０４を導体化処理（例えば、ドーピング処理）することにより、該半導体層５０４の該第２導電層５０２で被覆されていない部分が導体化されるようにし、これにより、該第１コンデンサ電極Ｃａを得て、且つ各トランジスタのアクティブ層のチャネル領域の両側に位置する部分が導体化されてそれぞれ第１極接触領域及び第２極接触領域を形成するようにし、該第１極接触領域及び第２極接触領域はそれぞれ該トランジスタの第１極及び第２極に電気的に接続することに用いられる。図６Ｂには第１トランジスタＴ１のアクティブ層Ｔ１ａの第１極接触領域Ｔ１ａ１及び第２極接触領域Ｔ１ａ２、第２トランジスタＴ２のアクティブ層Ｔ２ａの第１極接触領域Ｔ２ａ１及び第２極接触領域Ｔ２ａ２、並びに第３トランジスタＴ３のアクティブ層Ｔ３ａの第１極接触領域Ｔ３ａ１及び第２極接触領域Ｔ３ａ２を示す。
例えば、該半導体層２０４を導体化処理する前に第２絶縁層１０３に対してエッチングプロセスを行うことにより、該第２絶縁層１０３の該第２導電層５０２で被覆されていない領域が全体的にエッチングされるようにし、即ち第２絶縁層１０３と第２導電層５０２はベース基板１０１に垂直する方向において重なる。そうすると、イオン注入を用いて半導体層５０４の第２導電層５０２で被覆されていない領域を導体化処理するとき、注入されたイオンは第２絶縁層１０３により阻止されなくてもよい。
ステップＳ６５では、該第２導電層５０２上に第３絶縁層１０４を形成して該第３絶縁層１０４上に第３導電材料層を形成し、該第３導電材料層に対してパターニングプロセスを行うことにより図６Ｄに示される第３導電層５０３を形成し、即ち第１トランジスタＴ１の第１極Ｔ１ｓ及び第２極Ｔ１ｄ、第２トランジスタＴ２の第１極Ｔ２ｓ及び第２極Ｔ２ｄ、並びに第３トランジスタＴ３の第１極Ｔ３ｓ及び第２極Ｔ３ｄを形成する。
例えば、該第２導電層は互いに絶縁されるデータ線１１０、補助電極線１２０、第１検出線１３０及び第１電源コード１４０を更に備える。
例えば、図６Ｄに示すように、該第１電源コード１４０とそれに直接隣接する（最も近い）サブ画素の第１トランジスタＴ１の第２極Ｔ１ｄは一体構造になる。例えば、各データ線１１０とそれに接続されるサブ画素の第２トランジスタＴ２の第２極Ｔ２ｄは一体構造になる。
これにより、図２Ａに示されるサブ画素の構造が形成される。
例えば、該半導体材料層の材料はシリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セキシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
例えば、上記第１導電材料層、第２導電材料層及び第３導電材料層の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び上記金属からなる合金材料、又は、導電性金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
例えば、第１絶縁層１０２、第２絶縁層１０３、第３絶縁層１０４は例えば無機絶縁層、例えば酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素等のシリコンの酸化物、シリコンの窒化物又はシリコンの窒素酸化物、又は酸化アルミニウム、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、これらの絶縁層は有機材料、例えばポリイミド（ＰＩ）、アクリル酸エステル、エポキシ樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）等であってもよく、本開示の実施例はこれを制限しない。
例えば、上記パターニングプロセスは通常のリソグラフィプロセスを用いてもよく、例えば、フォトレジストのコーティング、露光、現像、乾燥、エッチング等のステップを含む。
以上の説明は本開示の具体的な実施形態であって、本開示の保護範囲を制限するためのものではない。本開示の保護範囲は特許請求の範囲に準ずるべきである。

Claims (18)

  1. ベース基板と、前記ベース基板に位置する複数のサブ画素と、を備える表示基板において、
    前記複数のサブ画素は第１方向及び第２方向に沿ってサブ画素アレイになるように配置され、前記第１方向は前記第２方向と交差し、
    少なくとも１つの前記サブ画素は前記ベース基板上の第１トランジスタ、第２トランジスタ、第３トランジスタ及び蓄電コンデンサを備え、
    前記蓄電コンデンサは第１コンデンサ電極、第２コンデンサ電極及び第３コンデンサ電極を備え、前記第２コンデンサ電極は前記第３コンデンサ電極に電気的に接続され、
    前記第２トランジスタの第１極は前記蓄電コンデンサの第１コンデンサ電極及び前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタの第２極はデータ信号を受信するように構成され、前記第２トランジスタのゲートは第１制御信号を受信するように構成され、前記第２トランジスタは前記第１制御信号に応答して前記データ信号を前記第１トランジスタのゲート及び前記蓄電コンデンサに書き込むように構成され、
    前記第１トランジスタの第１極は前記蓄電コンデンサの第２コンデンサ電極に電気的に接続され、且つ発光素子に電気的に接続するように構成され、前記第１トランジスタの第２極は第１電源電圧を受信するように構成され、前記第１トランジスタは前記第１トランジスタのゲートの電圧の制御によって前記発光素子を駆動するための電流を制御するように構成され、
    前記第３トランジスタの第１極は前記第１トランジスタの第１極及び前記蓄電コンデンサの第２コンデンサ電極に電気的に接続され、前記第３トランジスタの第２極は検出回路に接続するように構成され、前記第３トランジスタのゲートは第２制御信号を受信するように構成され、前記第３トランジスタは前記第２制御信号に応答して前記検出回路により所属するサブ画素の電気特性を検出するように構成され、
    前記第２コンデンサ電極は前記第１コンデンサ電極の前記ベース基板に近接する側に位置し、前記第３コンデンサ電極は前記第１コンデンサ電極の前記ベース基板から離れる側に位置し、且つ前記第１コンデンサ電極はそれぞれ前記ベース基板に垂直する方向において第２コンデンサ電極及び前記第３コンデンサ電極と少なくとも部分的に重なり、
    前記第１コンデンサ電極は前記第２方向において互いに相対する第１コンデンサ電極辺及び第２コンデンサ電極辺を有し、前記第２コンデンサ電極は前記第２方向において互いに相対する第３コンデンサ電極辺及び第４コンデンサ電極辺を有し、
    前記第１コンデンサ電極辺及び第２コンデンサ電極辺の前記ベース基板での正投影は前記第３コンデンサ電極辺の前記ベース基板での正投影と前記第４コンデンサ電極辺の前記ベース基板での正投影との間に位置する、表示基板。
  2. 前記第３コンデンサ電極は前記第２方向において互いに相対する第５コンデンサ電極辺及び第６コンデンサ電極辺を有し、
    前記第５コンデンサ電極辺及び第６コンデンサ電極辺の前記ベース基板での正投影は前記第１コンデンサ電極辺の前記ベース基板での正投影と前記第２コンデンサ電極辺の前記ベース基板での正投影との間に位置する請求項１に記載の表示基板。
  3. 前記第５コンデンサ電極辺及び前記第１コンデンサ電極辺は前記サブ画素の同一側に位置し、前記第６コンデンサ電極辺及び前記第２コンデンサ電極辺は一緒に前記サブ画素の他側に位置し、
    前記第１方向に沿って、前記第５コンデンサ電極辺の前記ベース基板での正投影と前記第１コンデンサ電極辺のベース基板での投影との距離Ｗ２は、
    Ｗ２≧ａ２＋（ｂ２－ｂ３）／２を満足し、
    ここで、ａ２が前記第２方向に沿う、前記第３コンデンサ電極の前記第１コンデンサ電極に対する位置合わせ誤差であり、ｂ２が前記第２方向に沿う、前記第１コンデンサ電極の設計値と実際値との差分であり、ｂ３が前記第２方向に沿う、前記第３コンデンサ電極の設計値と実際値との差分である請求項２に記載の表示基板。
  4. 前記第１コンデンサ電極辺及び前記第３コンデンサ電極辺は前記サブ画素の同一側に位置し、前記第２コンデンサ電極辺及び前記第４コンデンサ電極辺は一緒に前記サブ画素の他側に位置し、
    前記第１方向に沿って、前記第１コンデンサ電極辺の前記ベース基板での正投影と前記第３コンデンサ電極辺のベース基板での投影との距離Ｗ１は、
    Ｗ１≧ａ１＋（ｂ１－ｂ２）／２を満足し、
    ここで、ａ１が前記第２方向に沿う、前記第１コンデンサ電極の前記第２コンデンサ電極に対する位置合わせ誤差であり、ｂ１が前記第２方向に沿う、前記第２コンデンサ電極の設計値と実際値との差分であり、ｂ２が前記第２方向に沿う、前記第１コンデンサ電極の設計値と実際値との差分である請求項１～３のいずれか１項に記載の表示基板。
  5. 前記第１コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線、前記第２コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線及び前記第３コンデンサ電極の前記ベース基板での正投影の前記第１方向に沿う中心線は互いに重複する請求項１～４のいずれか１項に記載の表示基板。
  6. 前記第１コンデンサ電極は前記第１トランジスタのアクティブ層、前記第２トランジスタのアクティブ層及び前記第３トランジスタのアクティブ層と同一層に設置され、
    前記第１コンデンサ電極と前記第１トランジスタのアクティブ層は一体構造になり、前記第１コンデンサ電極、前記第２トランジスタのアクティブ層、前記第３トランジスタのアクティブ層は互いに絶縁される請求項１～５のいずれか１項に記載の表示基板。
  7. 前記第２コンデンサ電極は前記第１トランジスタのアクティブ層の前記ベース基板に近接する側に位置し、且つ前記ベース基板での正投影は前記第１トランジスタのアクティブ層のベース基板での正投影を被覆する請求項１～６のいずれか１項に記載の表示基板。
  8. 前記第１トランジスタの第１極、前記第３トランジスタの第１極及び前記第３コンデンサ電極は同一電極パターンである請求項１～７のいずれか１項に記載の表示基板。
  9. 前記第３トランジスタの第１極は第１ビアによって前記第２コンデンサ電極に電気的に接続されることにより、前記第２コンデンサ電極と前記第３コンデンサ電極とを電気的に接続する請求項８に記載の表示基板。
  10. 前記第３トランジスタの第１極は更に第２ビアによって前記第３トランジスタのアクティブ層に電気的に接続され、
    前記第１方向に沿って、前記第１ビア及び前記第２ビアは前記第１コンデンサ電極の同一側に位置する請求項９に記載の表示基板。
  11. 前記第１ビアと前記第１コンデンサ電極は前記ベース基板に垂直する方向において重ならない請求項９又は１０に記載の表示基板。
  12. 前記第１方向において、前記第１トランジスタと第２トランジスタは前記第１コンデンサ電極の同一側に位置し、且つ前記第３トランジスタとが前記第１コンデンサ電極の相対両側に位置する請求項１～１１のいずれか１項に記載の表示基板。
  13. 前記表示基板は前記第１トランジスタのゲートから突出する延在部を更に備え、前記延在部は前記第１トランジスタのゲートから前記第２方向に沿って延在し、且つ前記ベース基板に垂直する方向において前記第２トランジスタの第１極と少なくとも部分的に重なり且つ電気的に接続される請求項１２に記載の表示基板。
  14. 前記第２トランジスタのアクティブ層は第１極接触領域と、第２極接触領域と、前記第１極接触領域と前記第２極接触領域との間に位置するチャネル領域とを備え、前記第２トランジスタの第１極は第３ビアによってそれぞれ前記第１極接触領域、前記延在部及び前記第１コンデンサ電極に電気的に接続される請求項１３に記載の表示基板。
  15. 前記第３ビアは前記第１方向に沿って延在し、且つ前記延在部の表面及び前記第１方向において相対する２つの側面の少なくとも一部を露出させる請求項１４に記載の表示基板。
  16. 前記第２トランジスタの第１極は前記第１ビアによって前記延在部の前記２つの側面を被覆する請求項１４又は１５に記載の表示基板。
  17. 前記第２コンデンサ電極と前記第２トランジスタの第１極との間には前記第１方向において隙間があり、前記隙間の前記第１方向での最小寸法の範囲は０．５μｍ～６μｍである請求項１２～１６のいずれか１項に記載の表示基板。
  18. 請求項１～１６のいずれか１項に記載の表示基板及び前記発光素子を備える表示装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021102989A1 (zh) * 2019-11-29 2021-06-03 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
TWI742522B (zh) * 2020-01-30 2021-10-11 友達光電股份有限公司 顯示面板及其製造方法
KR20220067585A (ko) * 2020-11-16 2022-05-25 삼성디스플레이 주식회사 표시 장치
WO2023206212A1 (zh) * 2022-04-28 2023-11-02 京东方科技集团股份有限公司 显示面板和显示装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101854825B1 (ko) 2011-01-10 2018-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI480998B (zh) * 2012-05-24 2015-04-11 Au Optronics Corp 有機發光畫素的結構、製作方法以及驅動電路
CN103513484B (zh) 2013-06-19 2017-03-01 深圳市华星光电技术有限公司 液晶阵列基板及液晶阵列基板测试方法
KR102183494B1 (ko) 2014-08-21 2020-11-27 엘지디스플레이 주식회사 유기 발광 표시 장치
US11004905B2 (en) 2014-09-11 2021-05-11 Boe Technology Group Co., Ltd. Display panel and display device
US10347702B2 (en) 2014-10-22 2019-07-09 Lg Display Co., Ltd. Flexible thin film transistor substrate and flexible organic light emitting display device
KR102441560B1 (ko) 2015-04-07 2022-09-08 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치
CN104795428A (zh) * 2015-04-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法以及显示装置
KR102500271B1 (ko) * 2015-08-19 2023-02-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR20170028464A (ko) 2015-09-03 2017-03-14 삼성디스플레이 주식회사 표시 장치
TWI575732B (zh) 2016-05-25 2017-03-21 友達光電股份有限公司 畫素結構及其顯示面板
KR20180003302A (ko) * 2016-06-30 2018-01-09 엘지디스플레이 주식회사 백플레인 기판과 이의 제조 방법 및 이를 적용한 유기 발광 표시 장치
KR102524450B1 (ko) 2016-08-31 2023-04-25 엘지디스플레이 주식회사 유기발광표시패널, 유기발광표시장치 및 그 구동방법
KR102652816B1 (ko) 2016-11-29 2024-04-02 엘지디스플레이 주식회사 초고해상도 투명 평판 표시장치
KR102619139B1 (ko) * 2016-11-30 2023-12-27 엘지디스플레이 주식회사 전계 발광 표시 장치
US10720606B2 (en) 2016-12-26 2020-07-21 Samsung Display Co., Ltd. Display device having pixel including a first region in which a pixel circuit is disposed
KR102650339B1 (ko) 2016-12-27 2024-03-21 엘지디스플레이 주식회사 전계 발광 표시 장치
KR102655009B1 (ko) 2016-12-28 2024-04-04 엘지디스플레이 주식회사 전계발광 표시장치
KR102642578B1 (ko) 2016-12-29 2024-02-29 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치 및 그 구동 방법
CN108305888B (zh) * 2017-01-12 2020-10-16 上海和辉光电股份有限公司 阵列基板及显示面板
US10388226B2 (en) * 2017-10-11 2019-08-20 Shenzhen China Optoelectronics Semiconductor Display Technology Co., Ltd. Temperature compensation circuit and method for a display panel and display panel
CN108417169B (zh) * 2018-03-27 2021-11-26 京东方科技集团股份有限公司 像素电路的检测方法、显示面板的驱动方法和显示面板
CN109087922B (zh) 2018-09-19 2020-09-29 合肥鑫晟光电科技有限公司 阵列基板及其制作方法、显示面板
CN109410778B (zh) * 2018-10-31 2021-01-15 武汉天马微电子有限公司 一种显示面板和显示装置
TWI676286B (zh) * 2018-12-05 2019-11-01 英屬開曼群島商錼創科技股份有限公司 微型發光二極體顯示裝置及其製作方法
KR102578624B1 (ko) * 2018-12-17 2023-09-13 엘지디스플레이 주식회사 표시장치
CN110164870A (zh) 2019-05-14 2019-08-23 深圳市华星光电半导体显示技术有限公司 含电容背板构造
CN110265412A (zh) 2019-06-27 2019-09-20 京东方科技集团股份有限公司 阵列基板、显示面板和阵列基板的制造方法
CN110416278B (zh) * 2019-08-06 2022-09-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

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