CN207380420U - 一种阵列基板及显示装置 - Google Patents

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Abstract

本实用新型实施例提供一种阵列基板及显示装置，涉及显示技术领域，能够在满足正常显示功能的基础上，减少数据线的数量。该阵列基板包括位于衬底基板上的多条栅线和多条数据线；且该阵列基板还包括呈矩阵排列的多个像素组，每一像素组包括沿行方向上并排设置的两个亚像素；每一行像素组与两条栅线连接，同一像素组中的两个亚像素分别连接两条栅线中的不同栅线，不同行的像素组连接不同的栅线；多条数据线中每相邻两条数据线之间设置有一列像素组，其中，针对同一行的像素组，各像素组中的两个亚像素与位于各像素组同一侧的数据线连接。

Description

一种阵列基板及显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
现有技术中，显示装置的显示区域一般设置有呈矩阵排列的多个亚像素，且位于同行的亚像素与同一栅线连接，位于同列的亚像素与同一数据线连接，并且数据线在非显示区与数据驱动IC连接，在显示装置的实际制作中需要根据数据线的数量，选择需要设置数据驱动IC的数量。
实用新型内容
本实用新型的实施例提供一种阵列基板及显示装置，能够在满足正常显示功能的基础上，减少数据线的数量。
为达到上述目的，本实用新型的实施例采用如下技术方案：
本实用新型实施例一方面提供一种阵列基板，所述阵列基板包括位于衬底基板上的多条栅线和多条数据线；所述阵列基板还包括呈矩阵排列的多个像素组，每一所述像素组包括沿行方向上并排设置的两个亚像素；每一行所述像素组与两条所述栅线连接，同一所述像素组中的两个亚像素分别连接两条所述栅线中的不同栅线，不同行的所述像素组连接不同的所述栅线；所述多条数据线中每相邻两条数据线之间设置有一列所述像素组，其中，针对同一行的所述像素组，各所述像素组中的两个亚像素与位于各所述像素组同一侧的所述数据线连接。
进一步优选的，每一行所述像素组位于与其连接的两条所述栅线之间的位置。
进一步优选的，位于同列的相邻两个所述像素组中的亚像素分别与位于该列像素组两侧的不同数据线连接。
进一步优选的，所述阵列基板还包括：与所述栅线连接的GOA电路。
进一步优选的，所述像素组中的两个亚像素的两个像素电极分别通过不同的薄膜晶体管与所述栅线和所述数据线连接；同一所述像素组中的两个亚像素对应的两个薄膜晶体管均位于该像素组中与所述数据线延伸方向相同的中线位置处；所述同一像素组中的两个亚像素的两个像素电极分别位于所述中线的两侧。
进一步优选的，所述亚像素中的薄膜晶体管的源极图案与所述数据线在第一栅线和第二栅线之间的间隙位置具有连接点；所述源极图案包括：从所述连接点沿所述间隙向所述中线方向延伸的第一子图案，以及从所述第一子图案在远离所述连接点一端朝向所述薄膜晶体管的栅极方向延伸的第二子图案；其中，所述第一栅线为：与该亚像素连接的栅线，所述第二栅线为：与该亚像素在沿靠近所述第一栅线一侧相邻的亚像素连接的栅线。
进一步优选的，所述阵列基板还包括公共电极线和公共电极；所述公共电极线与所述公共电极在对应所述像素组的中心位置处连接。
进一步优选的，所述阵列基板中的公共电极在对应所述亚像素中薄膜晶体管的位置具有镂空部。
进一步优选的，所述阵列基板中的公共电极在对应所述栅线和所述数据线交叉的位置具有镂空部。
进一步优选的，所述阵列基板的公共电极包括条状子电极，像素电极为面状电极；所述公共电极位于所述像素电极背离所述衬底基板的一侧。
本实用新型实施例另一方面还提供一种显示装置，包括前述的阵列基板。
本实用新型实施例提供一种阵列基板及显示装置，该阵列基板包括位于衬底基板上的多条栅线和多条数据线；且该阵列基板还包括呈矩阵排列的多个像素组，每一像素组包括沿行方向上并排设置的两个 亚像素；每一行像素组与两条栅线连接，同一像素组中的两个亚像素分别连接两条栅线中的不同栅线，不同行的像素组连接不同的栅线；多条数据线中每相邻两条数据线之间设置有一列像素组，其中，针对同一行的像素组，各像素组中的两个亚像素与位于各像素组同一侧的数据线连接。
本实用新型中通过设置阵列基板中同行像素组与两条不同的栅线连接，且同列的像素组与同一数据线连接，这样一来，相比于现有显示装置中的阵列基板而言，本实用新型的阵列基板中，能够在实现正常的显示的同时，数据线的数量减半，进而能够使得包括该阵列基板的显示装置中，与数据线连接的数据驱动IC同样能够减半。
附图说明
图1为本实用新型实施例提供的一种阵列基板的结构示意图；
图2为本实用新型实施例提供的另一种阵列基板的结构示意图；
图3为本实用新型实施例提供的再一种阵列基板的结构示意图；
图4为本实用新型实施例提供的又一种阵列基板的结构示意图；
图5为本实用新型实施例提供的又一种阵列基板的结构示意图；
图6为图5中一个像素组的放大示意图；
图7为图6中A-A’位置的剖面结构示意图；
图8为图6中B-B’位置以及C-C’位置的剖面结构示意图；
图9为本实用新型实施例提供的一种显示装置的局部结构示意图。
附图标记：
01-阵列基板；02-对盒基板；03-液晶层；100-衬底基板；101-栅线；102-数据线；200-像素组；300-镂空部；10-公共电极线；P，P’- 亚像素；L-中线；CE-公共电极；PE-像素电极；G1-第一栅线；G2-第二栅线；S-源极图案；S1-第一子图案；S2-第二子图案。
具体实施方式
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型实施例提供一种阵列基板，如图1、图2、图3所示所示，该阵列基板01包括位于衬底基板100上的多条栅线101和多条数据线102。
其中，该阵列基板还包括呈矩阵排列的多个像素组200，每一像素组200包括沿行方向X-X’上并排设置的两个亚像素P和P’；每一行像素组200与两条栅线101连接，同一像素组200中的两个亚像素P和P’分别连接两条栅线中的不同栅线101，不同行的像素组200连接不同的栅线101。
多条数据线102中每相邻两条数据线102之间设置有一列像素组200，其中，针对同一行的像素组200，各像素组200中的两个亚像素与位于各像素组200同一侧的数据线102连接。
具体的，以该阵列基板包括以m×n的矩阵排列的多个像素组200为例，对于上述栅线101和数据线102的排布做进一步的说明；此处应当理解到，对于m×n的矩阵排列的多个像素组200而言，该阵列基板具有m×2n矩阵排列的亚像素，其中，m和n均为正整数；以下实施例均是以m×n的矩阵排列的像素组(m×2n矩阵排列的亚像素)为例对本实用新型做进一步的说明。
首先，对于本实用新型中的技术方案而言，每一行像素组200与两条栅线101连接，且不同行的像素组200连接不同的栅线101，也即该阵列基板中需要设置2m条栅线。
具体的，对于栅线102与像素组200的设置方式而言，任一行(第i行)像素组200连接的两条栅线G(i，1)和G(i，2)，其中i＝1,2,…… m；可以如图1所示，G(i，1)和G(i，2)位于该行(第i行)像素组200的同侧，例如，参考图1，与第1行像素组连接的两条栅线G(1，1)和G(1，2)，均位于该行像素组的同侧；也可以如图2所示，G(i，1)和G(i，2)分别位于该行(第i行)像素组200的两侧，例如，参考图2中，与第1行像素组连接的两条栅线G(1，1)和G(1，2)，分别设置与该该行像素组的两侧。
另外，多条数据线102中每相邻两条数据线102之间设置有一列像素组200，也就是说，该阵列基板中设置有n条或者n+1条数据线；以下n条和n+1条数据线与n列像素组200的设置方式做进一步的说明。
具体的，例如，如图1或图2所示，该阵列基板中具有n条数据线D1，D2……Dn，即在每一数据线的一侧均设置有一列像素组200，在此情况下，考虑到能够正常的驱动所有的像素组中的亚像素，一般可以设置同列像素组与同一侧的数据线连接，不同列的像素组连接不同的数据线，且同一行的像素组中的各像素组与位于其同一侧的数据线连接。
又例如，如图3所示，该阵列基板中具有n+1条数据线D1，D2……Dn+1，在此情况下，位于同列像素组中的各像素组可以与其两侧数据线中的一个连接，当然，在该连接情况下，应当保证同一行的各像素组均与位于各像素组同一侧的数据线连接。
综上所述，对于上述图1和图2中示出的两种栅线设置方式，本领域技术人员应当理解到，对于图1中栅线的设置方式而言，由于与同行像素组连接的两条栅线该像素组的同侧，为了保证每一像素组中的两个亚像素能够分别与两条栅线单独连接(避免短路现象)，则要求在制作过程中，需要将两条栅线分别通过两次构图工艺制作于不同层，或者，将两条栅线通过同一次构图工艺制作，而需要将与两条栅线中远离该行像素组中的一条栅线连接的栅极(亚像素中的薄膜晶体管的栅极)，采用单独的构图工艺异层设置，以保证各亚像素与栅线之间正常连接，这样一来，使得阵列基板的制作工艺复杂，并且厚度增加。
相比于图1的设置方式，图2中将每一行像素组200设置与其连 接的两条栅线101之间的位置的设置方式，在制作中能够通过一次构图工艺完成两条栅线以及两条栅线对应的栅极的制作，也即图1的设置方式而言，图2中的设置方式制作工艺相对简单，并且阵列基板的厚度相对较小；因此，在阵列基板的实际制作中优选的，采用图2中将每一行像素组设置于与其连接的两条栅线101之间的位置的方案，以下实施例均是以该优选方案为例，对本实用新型做进一步的说明。
需要说明的是，在本实用新型中，构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本实用新型中所形成的结构选择相应的构图工艺。
另外，还应当理解到，对于m×n的矩阵排列的多个像素组而言，采用现有技术中的设置方式，需要设置m条栅线，2n条数据线；采用本实用新型中的设置方式，需要设置2m条栅线，n条或者n+1条数据线，也即采用本实用新型中的设置方式能够很大程度上减小数据线的数量。
综上所述，本实用新型中通过设置阵列基板中同行像素组与两条不同的栅线连接，且同列的像素组与同一数据线连接，这样一来，相比于现有显示装置中的阵列基板而言，本实用新型的阵列基板中，能够在实现正常的显示的同时，数据线的数量减半(或者近似减半)，进而能够使得包括该阵列基板的显示装置中，与数据线连接的数据驱动IC同样能够减半。
在此基础上，本实用新型优选的，如图4所示，该阵列基板还包括与栅线101连接的GOA(Gate Driver on Array，阵列基板行驱动)电路；由于GOA电路的制作费用相比于数据驱动IC的价格要低很多，这样一来，针对本实用新型中的设置方案，尽管栅线的数量加倍，但对于包括阵列基板的显示装置整体而言，同样能够降低制作成本。
此处应当理解到，GOA电路设置在阵列基板的非显示区，栅线与GOA电路的输出端连接，在阵列基板的制作过程中通过构图工艺制作完成GOA电路的制作。
另外，在阵列基板应用于实际的显示时，为了解决正负像素电极 电压不对称带来的问题，现有技术中，一般采用点反转的方式驱动像素电极。
基于此，对于图1或图2中示出的，阵列基板中具有n条数据线D1，D2……Dn，针对同列像素组200以及同行像素组200而言，各像素组200均与位于其同一侧的数据线102连接的设置方式，在采用点反转的方式通过数据线102驱动像素电极时，则需要在一显示帧的时间内，数据线上加载的电信号的极性反转m次，这样一来，对于60Hz的显示格式，数据线上加载的电信号则以需要以60m Hz的频率进行极性反转，从而使得能耗较高。
但是对于图3中示出的阵列基板中具有n+1条数据线D1，D2……Dn+1，针对同一行的像素组200，各像素组200中的两个亚像素与位于各像素组200同一侧的数据线102连接，并且位于同列的相邻两个像素组中的亚像素分别与位于该列像素组两侧的不同数据线连接的设置方式而言，同样以60Hz的显示格式为例，数据线上加载的电信号则以60Hz的频率进行极性反转，即可实现阵列基板点反转的效果，从而大幅降低了数据线上加载的电信号进行极性反转的频率，进而使得包括该阵列基板的显示装置的能耗降低；当然上述仅是以60Hz的显示格式为例进行说明的，实际中可以根据需要选择不同的显示格式。
因此，本实用新型优选的，如图3所示，针对同一行的像素组200，各像素组200中的两个亚像素与位于各像素组200同一侧的数据线102连接，位于同列的相邻两个像素组200中的亚像素分别与位于该列像素组两侧的不同数据线连接，以下实施例均是以该设置方式为例做进一步的说明。
在此基础上，参考图3，对于同一像素组200中的两个亚像素(P和P’)而言，两个亚像素(P和P’)中的像素电极分别通过不同的薄膜晶体管(Thin Film Transistor，TFT)与栅线101和数据线102连接，可以看出，同一像素组200中的两个亚像素(P和P’)与对应连接的数据线102的距离不同，因此，在通过薄膜晶体管TFT与像素电极PE连接时，容易出现因同一像素组200中的两个亚像素(P和P’)中的像素电极PE的数据信号传输路径差异较大(例如，可 参考图3中的连接方式)，而导致显示画面亮度不均匀等现象。
为了解决上述技术问题，本实用新型优选的，如图5或图6(图5中单个像素组的放大图)所示，同一像素组200中的两个亚像素(P和P’)对应的两个薄膜晶体管(TFT1和TFT2)均位于该像素组200中与数据线延伸方向相同的中线L位置处；同一像素组200中的两个亚像素的两个像素电极PE(可参考图6)分别位于中线L的两侧。
这样一来，同一像素组200中的两个亚像素(P和P’)对应的两个薄膜晶体管(TFT1和TFT2)距离连接的数据线102的距离相等或者近似相等，也即能够使得同一像素组200中的两个亚像素(P和P’)中的像素电极的数据信号传输路径相同或者相近，进而保证显示画面的均匀性。
此处应当理解到，像素组200位于与其连接的两个栅线101之间，考虑到实际的制作工艺以及亚像素的开口率，同一像素组200中的两个薄膜晶体管(TFT1和TFT2)位于分别位于两个栅线内侧紧邻的位置。
在此基础上，对于液晶显示装置而言，需要通过在像素电极和公共电极上施加电信号以驱动液晶层中的液晶分子发生转动，从而实现不同灰阶的画面显示，其中，应当理解到，对于公共电极而言可以设置与阵列基板中，也可以不设置与阵列基板中(例如可以设置在彩膜基板中)，本实用新型对此不做限定；当然作为一种优选的设计方案，本实用新型优选的，公共电极设置在阵列基板上；也即该阵列基板可以为ADS(Advanced-SuperDimensional Switching，高级超维场开关)型、IPS(In Plane Switch，横向电场效应)型、HADS(Higher Aperture Advanced Super Dimension Switch，高开口率高级超维场开关)型等等。
其中，本领域的技术人员应当理解到，对于IPS型阵列基板而言，像素电极和公共电极均为条状电极，且两个电极中的条状子电极间隔设置；对于ADS型阵列基板而言，像素电极为狭缝电极，公共电极为面状电极，且像素电极位于公共电极远离衬底基板的一侧；对于HADS型阵列基板而言，公共电极为狭缝电极，像素电极为面状电极，且公共电极位于像素电极远离衬底基板的一侧。以下实施例均是以该 阵列基板为HADS型为例，对本实用新型做进一步的说明。
在此基础上，本实用新型中，为了更进一步的保证每一像素组中的两个亚像素接收的信号相同或相近，以提高包括该阵列基板的显示装置的显示画面的均匀性，本实用新型优选的，如图6以及图7(图6沿A-A’的剖面示意图)所示，该阵列基板包括与公共电极CE连接的公共电极线10，且公共电极线10与公共电极CE在对应像素组的中心位置O处连接，这样一来，对于每一像素组200而言，通过公共电极线10传输的公共电压能够均匀施加在对应该像素组的区域，从而保证了包括该阵列基板的显示装置的显示画面的均匀性。
另外，由于同一像素组200中的两个亚像素(P和P’)对应的两个薄膜晶体管(TFT1和TFT2)均位于该像素组200中与数据线延伸方向相同的中线L位置处，也即两个薄膜晶体管(TFT1和TFT2)中与数据线102连接的源极图案，需要从该中线L位置延伸至数据线102、并与数据线102连接。
基于此，为了尽可能的减少薄膜晶体管的源极图案与对应位置的栅线的重叠区域(两者在衬底基板上的投影的重叠区域)，以使得包括该阵列基板的显示装置在正常显示时，源极图案与对应位置的栅线之间的寄生电容降低，如图6所示，亚像素200中的薄膜晶体管(TFT1和TFT2)的源极图案S与数据线102在第一栅线G1和第二栅线G2之间的间隙位置具有连接点T；该源极图案S包括：从连接点T沿间隙R向中线L方向延伸的第一子图案S1，以及从第一子图案S1在远离连接点T一端朝向薄膜晶体管TFT的栅极方向延伸的第二子图案S2；其中，第一栅线G1为：与该亚像素连接的栅线，第二栅线G2为：与该亚像素在沿靠近第一栅线G1一侧相邻的亚像素连接的栅线。
这样一来，通过将薄膜晶体管TFT的源极图案S中的第一子图案S1设置于第一栅线G1和第二栅线G2之间的间隙位置，也即第一子图案S1与栅线之间不发生重叠，进而降低了源极图案S与栅线之间的寄生电容。
在此基础上，应当理解到，对于公共电极自身而言，一般均为设置在阵列基板上的一整层电极，从而使得公共电极与阵列基板上的其他导电图案之间容易产生寄生电容，进而导致显示装置的能耗增加， 并且显示画面受到不良影响，基于此，可以如图6和图8中B-B’位置(图6沿B-B’位置的剖面示意图)所示，本实用新型优选的，在公共电极CE在对应亚像素中薄膜晶体管TFT的位置具有镂空部300，从而可以降低了因公共电极CE与薄膜晶体管TFT之间产生寄生电容而引起的薄膜晶体管TFT性能的不稳定。
需要说明的是，图8中仅是以薄膜晶体管TFT为底栅型(例如，在衬底基板上依次为栅极、栅极绝缘层、有源层、源漏数据图案层、像素电极层(未示出)、钝化层、公共电极层等等)为例进行说明的，但本实用新型并不限制于此，该薄膜晶体管也可以为顶栅型，实际中可以根据需要选择设置。
在此基础上，更进一步优选的，可以如图6和图8中C-C’位置(图6沿C-C’位置的剖面示意图)所示，还可以在公共电极CE对应栅线101和数据线102交叉的位置具有镂空部300，从而降低了因公共电极CE与栅线101和数据线102之间产生寄生电容，从而降低对栅线和数据线上加载的信号造成影响。
此处需要说明的是，上述公共电极CE在对应亚像素中薄膜晶体管TFT的位置具有镂空部300是指，可以是公共电极CE在对应亚像素中薄膜晶体管TFT的整体区域均为镂空部，也可以是在部分镂空部；当然，为了最大程度上减小寄生电容，本实用新型优选的设置公共电极CE对应亚像素中薄膜晶体管TFT的整体区域全部为镂空部。
上述公共电极CE对应栅线101和数据线102交叉的位置具有镂空部300是指，可以是公共电极CE对应栅线101和数据线102交叉的位置全部为镂空部300，也可以是公共电极CE对应栅线101和数据线102交叉的位置部分为镂空部300，当然，为了最大程度上减小寄生电容，本实用新型优选的设置公共电极CE对应栅线101和数据线102交叉的位置全部为镂空部300。
此处还需要说明的是，图8中关于图6的B-B’位置、C-C’位置的剖面图仅是为了更为清楚的示意，将两部分剖面图简单的组合放在一起，对于图6中B-B’位置、C-C’位置两部分的剖面图对应单独参考图8中对应的部分。
另外，对于前述栅线(包括栅极)以及与栅线同层(通过一次构 图工艺)设置的其他导电结构可以采用铬、钕、铝、钛、镁或铜以及它们的合金中的一种或多种材料；数据线以及与数据线同层(通过一次构图工艺)设置的其他导电结构可以采用铬、钕、铝、钛、镁或铜以及它们的合金中的一种或多种材料；像素电极以及与像素电极同层(通过一次构图工艺)设置的其他导电结构、公共电极以及与公共电极同层(通过一次构图工艺)设置的其他导电结构，均可以采用铟锡氧化物(Indium Tin Oxide，ITO)、铟镓锌氧化物(Indium GalliumZinc Oxide，IGZO)、铟锌氧化物(Indium Zinc Oxide，IZO)中的一种或多种材料；栅极绝缘层可以采用氮化硅、氧化硅、氮氧化硅中的一种或多种材料，且栅极绝缘层可以为单层结构，也可以为多层结构；钝化层可以采用氮化硅、氧化硅、氮氧化硅中的一种或多种材料，还可以为树脂类材料，且钝化层可以为单层结构，也可以为多层结构；有源层可以采用多晶硅(a-Si)材料；当然本实用新型并不限制于此。
本实用新型实施例还提供一种显示装置，包括前述的阵列基板，具有与前述实施例提供的阵列基板相同的结构和有益效果。由于前述实施例已经对阵列基板的结构和有益效果进行了详细的描述，此处不再赘述。
示意的，如图9所述示出了一种显示装置(以一个像素组为例)，该显示装置包括前述的阵列基板01、对盒基板02以及位于阵列基板01和对盒基板02之间的液晶层03；一般的，在对盒基板02按照实际的需要在对应像素组200中亚像素的位置设置不同原色的色阻图案(此时，该对盒基板也可称为彩膜基板)，例如，针对三原色(RGB)的显示装置，如图9所示，对盒基板02在对应一个像素组200中两个亚像素的位置分别设置红色色阻图案(R)和绿色色阻图案(G)，应当理解到，在沿行方向上，与该像素组200相邻的像素组200中,该像素组200的相邻的亚像素为蓝色色阻图案(B)，以使得沿行方向上的亚像素按照红色色阻图案、绿色色阻图案、蓝色色阻图案的顺序依次重复排列，从而满足正常的彩色画面显示。
当然，对盒基板02在位于相邻亚像素之间的位置以及所有亚像素构成的显示区域周围的非显示区域还设置有黑矩阵等等，关于该显示装置中的其他设置方式，可以参考前述实施例中关于阵列基板以及相关的现有技术，此处不再一一赘述。
需要说明的是，在本实用新型实施例中，显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种阵列基板，其特征在于，所述阵列基板包括位于衬底基板上的多条栅线和多条数据线；
所述阵列基板还包括呈矩阵排列的多个像素组，每一所述像素组包括沿行方向上并排设置的两个亚像素；
每一行所述像素组与两条所述栅线连接，同一所述像素组中的两个亚像素分别连接两条所述栅线中的不同栅线，不同行的所述像素组连接不同的所述栅线；
所述多条数据线中每相邻两条数据线之间设置有一列所述像素组，其中，针对同一行的所述像素组，各所述像素组中的两个亚像素与位于各所述像素组同一侧的所述数据线连接。
2.根据权利要求1所述的阵列基板，其特征在于，每一行所述像素组位于与其连接的两条所述栅线之间的位置。
3.根据权利要求1或2所述的阵列基板，其特征在于，位于同列的相邻两个所述像素组中的亚像素分别与位于该列像素组两侧的不同数据线连接。
4.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：与所述栅线连接的GOA电路。
5.根据权利要求2所述的阵列基板，其特征在于，所述像素组中的两个亚像素的两个像素电极分别通过不同的薄膜晶体管与所述栅线和所述数据线连接；
同一所述像素组中的两个亚像素对应的两个薄膜晶体管均位于该像素组中与所述数据线延伸方向相同的中线位置处；
所述同一像素组中的两个亚像素的两个像素电极分别位于所述中线的两侧。
6.根据权利要求5所述的阵列基板，其特征在于，所述亚像素中的薄膜晶体管的源极图案与所述数据线在第一栅线和第二栅线之间的间隙位置具有连接点；
所述源极图案包括：从所述连接点沿所述间隙向所述中线方向延伸的第一子图案，以及从所述第一子图案在远离所述连接点一端朝向所述薄膜晶体管的栅极方向延伸的第二子图案；
其中，所述第一栅线为：与该亚像素连接的栅线，所述第二栅线为：与该亚像素在沿靠近所述第一栅线一侧相邻的亚像素连接的栅线。
7.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括公共电极线和公共电极；
所述公共电极线与所述公共电极在对应所述像素组的中心位置处连接。
8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板中的公共电极在对应所述亚像素中薄膜晶体管的位置具有镂空部。
9.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板中的公共电极在对应所述栅线和所述数据线交叉的位置具有镂空部。
10.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板的公共电极包括条状子电极，像素电极为面状电极；
所述公共电极位于所述像素电极背离所述衬底基板的一侧。
11.一种显示装置，其特征在于，包括权利要求1-10任一项所述的阵列基板。
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