KR100414222B1 - 횡전계형 액정표시장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 횡전계형 액정표시장치 및 제조방법에 관한 것으로, 본 발명에서 화소들의 공통전극들을 횡으로 연결하는 각 화소 공통전극 라인들에 공통전압을 인가하는 배선이 화소영역의 양 주변부들 뿐 아니라 중앙부에도 형성된다. 그리고, 중앙부 공통전압 배선의 배치 공간을 마련하기 위해 중앙의 공통전압 배선을 기준으로 왼쪽 화소에 연결되는 데이타 라인은 해당 화소의 왼쪽에, 오른쪽 화소에 연결되는 데이타 라인은 해당 화소의 오른쪽에 형성한다. 따라서 중앙부 공통전압 배선을 기준으로 좌우 화소 구성이 대칭성을 가지도록 형성된다.

Description

횡전계형 액정표시장치 및 그 제조방법 {IN-PLANE SWITCHING TYPE LIQUID CRYSTAL DISPLAY AND METHOD OF FABRICATING THE SAME}

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로, 더 구체적으로는 횡전계(Lateral Electric Field)형 또는 IPS(In-Plane Switching)형 박막트랜지스터 액정표시장치에 관한 것이다.

박막트랜지스터 액정표시장치의 판넬은 통상 두개의 기판들 사이에 액정층이 존재하면서, 기판들 가운데 하나에 액정층에 인가되는 전계를 조절하기 위해 화소별로 박막트랜지스터가 형성된다. 각각의 박막트랜지스터는 게이트, 소오스, 드레인이라는 통상의 MOS(Metal Oxide Silicon) 트랜지스터 구성을 가지며, 화소들은 기판 상에서 행렬을 이루도록 배치된다.

따라서, 박막트랜지스터들도 행렬로 배치되며, 각각의 게이트에는 행으로 설치된 게이트 라인들 가운데 하나가 게이트 전압을 인가하고, 각각의 소오스에는 열로 설치된 데이타 라인들 가운데 하나가 연결된다. 각각의 드레인에는 하나씩 화소전극이 연결된다. 박막트랜지스터의 스위칭 작용에 따라 화소전극들과 대응되는 공통전극과 사이에서 전계의 변화를 일으켜서 액정의 배열을 조절한다. 액정은 그 배열에 따라 편광판에서 편광된 빛을 통과시키거나 차폐하는 역할을 한다.

통상적으로, 액정표시장치의 공통전극은 박막트랜지스터가 형성되는 기판의 상대 기판에 전체적으로 형성되어 각 화소의 화소전극과 액정을 사이에 두고 대향하도록 형성된다. 그러나 이런 구성은 액정표시장치의 시야각을 좁히는 문제가 있다.

그와 같은 시야각의 문제를 극복하기 위해 도입된 것으로 횡전계형 액정표시장치가 있다. 횡전계형 액정표시장치들의 예가 미국특허 제 5,907,379 호 및 제5,949,509 호에 개시되어 있다. 횡전계형 액정표시장치에서 액정은 전계가 인가되면 기판면에 평행하게 배열하게 된다. 이러한 액정의 배열을 위해서 화소전극과 공통전극은, 도 1에 도시된 바와 같이, 각 화소에서 전극들이 막대기(bar) 모양으로 횡방향으로 번갈아 배열된다.

도 1을 참조하여, 횡전계형 박막트랜지스터 액정표시장치의 공통전극(20)은 화소별로 하나 혹은 두개 이상으로 종방향으로(혹은, 화소의 사각형 개구의 한 종변과 평행하도록) 배열되는 공통전극 바(common electrode bar: 21, 21',21")를 갖는다.

화소전극(10) 역시 하나 혹은 두개 이상의 종방향으로 놓인 화소전극 바(13, 13')를 가지며, 공통전극 바(21, 21', 21")와 평행하되 화소 내에서 횡으로 번갈아 배열된다. 화소 내에서 공통전극 바(21, 21', 21")는 전기적으로 서로 연결되며, 화소전극(10)의 경우도 마찬가지로 화소전극 바(13, 13')들이 화소 내에서 서로 연결된다. 화소전극 바(13, 13')들의 연결은 화소전극 바(13, 13')들의 상단을 서로 연결하도록 횡으로 놓이는 상부 도전 부재(15)와 하단을 서로 연결하도록 횡으로 놓인 하부 도전 부재(17)로 이루어진다. 이들 부재(15,17)와 화소전극 바(13, 13')가 함께 화소전극(10)을 구성한다.

그런데, 공통전극(20)은 화소 내에서 뿐만 아니라 전체 화소영역에 걸쳐 전기적으로 연결되어야 하므로 각 화소의 공통전극(20)들을 연결할 수단이 필요하다.

도 2는 종래의 횡전계형 박막트랜지스터 액정표시장치의 판넬에서 공통전극들(20)의 전기적인 접속을 보여주고 있다. 도 1 및 도 2를 참조하여, 횡전계형 박막트랜지스터 액정표시장치는 게이트 라인(40)과 평행하게 형성되는 공통전극들(20)을 구비하고 있다. 편의상 도 2에서 공통전극들(20)은 하나의 선으로 표시되어 있으나 실질적으로는 도 1에 도시된 바와 같이 두개의 횡으로 달리는 공통전극 라인들(23, 23')에 종으로 놓인 다수의 공통전극 바(21, 21', 21")의 양단이 접속되어 횡으로 놓인 사다리와 같은 형태를 가진다. 다수의 공통전극 바(21,21', 21")는 앞서 설명한 것과 같이 화소당 하나 혹은 두개 이상이 배치되어 화소전극 바(13, 13')와 횡으로 번갈아 배열되면서 화소영역의 액정층에 횡전계를 인가하게 된다.

한편, 모든 화소의 공통전극(20)이 가능한 동일한 전압을 갖도록 하기 위해 공통전극은 공통전극들(20)을 통해, 더 구체적으로는 횡으로 형성된 공통전극 라인들(23, 23')을 통해 횡으로 연결되어야 하며 동시에 종으로 연결될 필요가 있다. 따라서, 각 공통전극들(20)을 전기적으로 접속하는 공통전압 배선(common shorting bar)(31,33)이 데이타 라인(50, 50')과 평행하게 종으로 설치된다. 각 화소의 공통전극 라인들(23, 23')은 공통전극 바(21, 21', 21")에 의해 상호 연결되어 있으므로 각 공통전극 라인들(23, 23')의 어느 한 종단으로 공통전압을 인가하더라도 각 화소의 공통전극에는 공통전압이 공급될 수 있다.

그러나, 실질적으로 각 공통전극 라인(23, 23')은 선저항을 가지므로 하나의 공통전압 배선(31 또는 33) 만을 사용할 경우 공통전압 배선(31 또는 33)에서 먼 위치에 있는 화소의 공통전극 바(21, 21', 21")에 인가되는 전압은 원하는 전압보다 낮은 값을 갖는다. 이러한 전압 강하는 플리커(flicker)나 크로스 토크(crosstalk) 등을 야기하여 화질의 저하를 초래한다.

상기한 바와 같은 문제의 해결을 위해 공통전극 라인의 선폭을 확대하는 것을 고려할 수 있는데, 이 경우에는 개구율의 감소 또는 라인 설치공간 확보의 곤란등이 야기된다. 또, 다른 해결방안으로서 열에 대응되는 숫자로 공통전압 배선을 설치할 수도 있는데 이 경우에는 별도의 노광공정을 더 사용해야 하므로 제조공정단계가 증가하고, 역시 라인 설치공간확보의 곤란 및 개구율의 감소 등이 생긴다. 이러한 결점들을 제거할 수 있으면서도 효과적으로 공통전압을 각 화소로 인가할 수 있도록 하기 위해, 도 2에 도시된 바와 같이, 통상적으로 두개의 공통전압 배선들(31,33)이 화소영역의 양 주변부들에 각각 형성되는 구조가 사용되어 오고 있다.

하지만, 이러한 공통전압 배선 구조 또한 최근의 대면적 고해상도 액정표시장치에서는 여전히 화소영역의 중앙부위와 그 주변부위 간의 큰 전압차를 유발하기 때문에 화질의 저하를 가져온다.

따라서, 본 발명의 목적은 횡전계형 박막트랜지스터 액정표시장치에서 화소영역 상의 각 위치에 따른 공통전압의 강하로 인한 화질저하를 개선할 수 있는 박막트랜지스터 액정표시장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 다른 목적은 공정상의 부담 및 개구율 저하 없이 공통전압의 개선된 분포를 갖는 박막트랜지스터 액정표시장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 대면적 고해상도 액정표시장치에 적합한 공통전극 구조 및 그 형성 방법을 제공하는 것이다.

도 1은 횡전계형 박막트랜지스터 액정표시장치의 화소 내 전극구성의 일반적 형태를 나타내는 평면도;

도 2는 종래의 횡전계형 박막트랜지스터 액정표시장치의 패널 레이아웃을 개략적으로 보여주는 평면도;

도 3은 본 발명에 따른 횡전계형 박막트랜지스터 액정표시장치의 패널 레이아웃을 개략적으로 보여주는 평면도;

도 4는 본 발명에 따른 횡전계형 박막트랜지스터 액정표시장치의 한 기판 가운데 공통전압 배선이 형성되는 화소영역의 중앙부에서 공통전압 배선 및 좌우의 화소 하나씩을 포함하는 영역을 따로 떼어 상세히 나타낸 부분 평면도;

도 5는 도 4의 V-V'을 따라 절취한 단면도; 그리고

도 6a 내지 도6e는 도4의 V-V' 절취부의 횡단면을 공정 단계에 따라 나타낸 단면도이다.

상기 목적을 달성하기 위한 본 발명의 횡전계형 액정표시장치는 기판, 액정층, 화소전극, 공통전극, 게이트 라인 및 데이터 라인을 구비하여 이루어진다. 동시에, 각 화소의 공통전극 부분을 포함하면서 횡으로 연결하여 공통전극 부분들에 공통전압을 인가하도록 이루어진 공통전극 라인들이 있고, 상기 데이터 라인과 평행하게 형성되고 상기 공통전극들과 전기적으로 접속되어서 상기 공통전극들로 공통전압을 공급하는 공통전압 배선이 있다.

바람직한 실시예에서, 액정표시장치는 화소영역에 각각 행렬로 형성되는 복수의 박막트랜지스터들과, 3개의 공통전압 배선들을 구비한다. 상기 공통전압 배선들은 상기 화소영역의 중앙부와 양쪽 주변부에 각각 형성된다. 바람직하게는 3개의 공통전압 배선들 가운데 중앙부에 형성되는 공통전압 배선을 기준으로 왼쪽에 위치하는 화소의 박막트랜지스터에 연결되는 데이타 라인은 해당 화소의 왼쪽에 설치된다. 또한, 오른쪽에 위치하는 트랜지스터에 연결되는 데이타 라인은 해당 화소의 오른쪽에 설치된다. 이로써, 화소영역의 정 중앙부에 공간이 확보되므로 설치공간의 부담 및 개구율의 감소 없이 확보된 공간 내에 공통전압 배선을 형성할 수 있다.

또한, 공통전압 배선은 도핑된 반도체층 보다는 전도성이 높은 메탈층을 구비하고, 선폭은 가능한 한 넓게 이루어지도록 하는 것이 바람직하다. 그리고, 공통전압 배선의 양 단부는 각각 소오스 드라이버 IC의 공통전압 인가 패드와 연결되도록 하는 것이 바람직하다. 이들 구성을 통해 공통전압 배선의 자체 선저항에 따르는 전압 강하를 낮출 수 있다.

공통전압 배선 가운데 중앙부 공통전압 배선은 단부에서 두 개의 소오스 드라이버 IC의 공통전압 인가 패드와 연결될 수 있다. 이는 리던던시(redundancy)를높여 신뢰성을 높이는 데 도움이 될 수 있다.

한편, 상기 목적을 달성하기 위한 본 발명의 횡전계형 박막트랜지스터 액정표시장치 형성방법은, 기판에 제 1 도전층을 적층하고 패터닝 하여 게이트 라인과 공통전극 라인을 동시에 형성하는 단계, 게이트 라인 및 공통전극 라인 위로 기판에 게이트 절연막을 적층하는 단계, 게이트 절연막 상에 반도체층을 적층하고 패터닝 하여 활성영역을 형성하는 단계, 활성영역이 형성된 기판에 제 2 도전층을 적층하고 패터닝 하여 소오스/드레인 전극을 가지는 박막트랜지스터 구조를 형성하고, 드레인 전극과 연결되는 화소전극 및 소오스 전극과 연결되는 데이타 라인을 형성하는 단계, 데이타 라인이 형성된 기판에 절연층 보호막을 형성하고 공통전극의 중앙부 및 양 단부를 드러내는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 제 3 도전층을 적층하고 패터닝 하여 상기 콘택 홀을 통해 상기 공통전극들의 양 단부 및 중앙부들 사이에 서로 전기적으로 접속되도록 하는 3개의 공통전압 배선을 형성하는 단계를 구비한다. 따라서 공통전압 배선은 데이타 라인과 나란히 형성된다.

본 발명의 방법에서, 오믹 콘택(Ohmic contact)을 위해 불순물이 도핑된 반도체층을 채택하는 경우에는, 활성영역을 형성하는 단계에서 반도체층 적층 후 불순물이 도핑된 반도체층을 적층하고 반도체층과 함께 패터닝 하며, 제 2 도전층을 패터닝 하는 과정에서 불순물이 도핑된 반도체층을 함께 패터닝 하여 소오스 및 드레인을 전기적으로 분리시키는 과정이 더 구비된다.

본 발명의 방법에서, 데이타 라인을 형성하는 단계에서 데이타 라인과 동일한 물질로 이루어진 제 2 도전층 공통전압 배선을 함께 형성하고, 콘택 홀을 형성하는 단계에서 제 2 도전층 공통전압 배선의 적어도 일부가 공통전극들의 중앙부 및 양 단부와 함께 노출되도록 할 경우, 콘택 메탈층의 패터닝을 통해 콘택층으로 공통전압 배선을 형성하고 콘택을 통해 제 2 도전층으로 형성된 공통전압 배선과 연결시킴으로써 공통전압 배선의 전도도를 높일 수 있다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하도록 한다.

도 3은 본 발명에 따른 횡전계형 박막트랜지스터 액정표시장치의 패널 레이아웃을 개략적으로 보여주는 평면도이다. 도 3에 따르면, 각 라인(20,40,50,50')의 양단은 소오스 구동 IC(Integrated Circuit)의 패드들(60)나 게이트 구동 IC의 패드들(70)과 접속된다. 공통전압 배선이 화소영역 양 쪽 주변부에만 형성되었던 종래와는 달리, 도 3에 도시된 바와 같이, 화소영역 양 측면부에 각각 형성되는 2개의 공통전압 배선들(31,33)에 더하여 화소영역 중앙부에 공통전압 배선(35)이 추가적으로 형성된다. 공통전압 배선들(31,33,35)은 종으로 달리면서 서로 교차하는 공통전극들(20)과 각각 전기적으로 접속된다.각 공통전압 배선(31, 33, 35)은 제1 공통전압 배선층(351)과, 그위에 형성된 제2 공통전압 배선층(352)으로 구성된다. 제2 공통전압 배선층(352)은 제1 및/또는 제2 공통전압 배선층(351, 352)과 공통전극(20)을 전기적으로 연결하는 콘택 플러그(37)를 갖는다. 콘택 플러그(37)는 공통전압 배선들(31,33,35)이 연결되는 각 공통전극(20)의 중앙부 및 양단부에 위치한다.

도 4는 본 발명의 횡전계형 박막트랜지스터 액정표시장치의 한 기판 가운데 공통전압 배선이 형성되는 화소영역 중앙부에서 공통전압 배선 및 좌우의 화소 하나씩을 포함하는 영역의 확대 부분 평면도이고, 도 5는 도 4의 기판 영역을 V-V'선을 따라 절단한 부분의 단면도이다.

도 6a 내지 도 6e는 도 4의 V-V' 절취부의 횡단면을 공정 단계에 따라 나타낸 단면도이다. 다음에는 도 6a 내지 도 6e, 그리고 도 4를 참조하여, 본 발명에따른 액정표시장치의 제조방법에 대해 상세히 설명한다.

먼저, 도 6a를 참조하여, 우선 기판(100)에 제 1 도전층을 적층한다. 그리고 제 1 도전층을 패터닝 하여 공통전극 바(21)를 포함하는 공통전극(20)을 형성한다. 여기서는 공통전극 바(21) 부분 만이 도시되어 있으나 도 4에 도시된 공통전극 라인(23, 23') 및 게이트 라인(40)도 공통전극 바(21, 21', 21")와 함께 동시에 형성된다. 상기 제 1 도전층을 적층하기 전에 블로킹 층(blocking layer) 등을 형성할 수도 있다. 제 1 도전층은 단일 메탈 층 구조(21a 또는 21b) 혹은 이중 메탈 층 구조(21a 및 21b)를 가질 수 있다. 이중 메탈 층 구조인 경우, 제 1 도전층은 크롬 층(하부층 21a) 및 알미늄 층(상부층 21b), 또는 크롬 층(하부층 21a) 및 알미늄 합금층(예컨대, Al-Nd)(상부층 21b)으로 구성되는 것이 바람직하다. 단일 메탈 층 구조인 경우에는 제1 도전층은 알미늄층, 크롬층, 알미늄 합금층(예컨대, Al-Nd)과 같은 단일 금속층으로 구성될 수 있다.

공통전극들(20)과 게이트 라인들(40)은 서로 나란히 형성되고 상호 교차하지 않으므로 상호 간에 전기적으로 절연상태를 유지할 수 있다. 도 4에 도시된 바와 같이, 화소별 공통전극은 서로 횡으로 이어지므로 전체 화소영역 상에서 공통전극들(20)은 사다리를 횡으로 배치한 형태를 띄고 있다. 또한, 공통전극 바(21, 21', 21")는 화소의 블랙 매트릭스(도시되지 않음)와 겹치지 않는 개구부에 설치된다. 본 예에서는 도 4와 같이 공통전극 바(21, 21'. 21")는 화소마다 3개씩 형성된다.

도 6b 및 도 4를 참조하여, 공통전극 바(21, 21',21") 및 공통전극 라인(23, 23')으로 이루어지는 공통전극들(20) 상에는 게이트 절연막(110)이 적층된다. 이 게이트 절연막(110)으로서는 예를 들어 CVD(chemical vapor deposition)에 의해 형성되는 실리콘 질화막이 사용될 수 있다. 게이트 절연막(110)이 형성된 기판(100) 상에는 트랜지스터의 채널을 형성할 반도체층으로서 비정질 실리콘 층이 적층된다. 그리고, 오믹 콘택 층으로 N⁺도핑된 비정질 실리콘 층이 적층된다. 이들 실리콘 층은 패터닝 되어 활성영역(27)을 형성한다. 라인들이 교차하는 지점에서는 도 4와 같이 반도체 패턴(29)을 남겨 도선들 사이의 기생 캐퍼시턴스를 줄여주는 것이 바람직하다.

도 6c 및 도 4를 참조하여, 활성영역이 형성된 기판(100) 전면에 제 2 도전층을 적층한다. 이 제 2 도전층도, 제 1 도전층의 형성과 같이, 크롬 층(하부층 13a)과 알미늄 합금 층(상부층 13b)의 이중 메탈 층(13)으로 형성될 수 있다. 그리고, 제 2 도전층을 패터닝 하여 화소별 박막트랜지스터의 소오스/드레인 전극(28,26)을 형성한다. 동시에, 도 4와 같이 드레인 전극(26)에 연결되는 화소전극(10)이 형성된다. 화소전극(10)은 통상의 횡전계형에서와 같이 종으로 3개의 공통전극 바(21, 21',21") 사이에 하나씩 놓이는 2개의 화소전극 바(13, 13')로 이루어지고, 화소전극 바(13, 13')의 양단을 연결하도록 횡으로 놓이는 상 하 도전 부재(15,17)를 가진다. 하부 도전부재(17)에는 일부가 돌출되어 박막트랜지스터의 드레인 전극(26)과 연결된다. 한편, 소오스 전극(28)은 동시에 형성되는 데이타 라인(50)에서 돌출된 형태를 이루고 있다. 소오스/드레인 전극(28,26)은 활성영역(27) 위에서 분리되어 있고, 분리된 갭(gap)을 이루는 영역이 박막트랜지스터의 채널이 된다. 소오스/드레인 전극(28,26)의 분리를 위해서는 제 2 도전층과 함께 불순물이 도핑된 비정질 실리콘 층도 패터닝 되어 제거되어야 한다.

다시 도 3을 참조하여, 화소영역의 정 중앙부를 종으로 지나는 하나의 가상선을 기준으로 오른쪽의 화소에 연결되는 데이타 라인들(50)은 해당 화소의 오른쪽에 형성되도록 하고, 왼쪽의 화소에 연결되는 데이타 라인들(50')은 해당 화소의 왼쪽에 형성되도록 한다. 따라서, 중앙부 가상선의 영역에는 데이타 라인이 설치되지 않는다. 이 비어있는 영역에 데이타 라인(50, 50')과 동일한 물질층으로 도 4 및 도 6c의 중앙부에 형성된 제 1 공통전압 배선층(351)이 형성된다. 제 1 공통전압 배선층(351)은 데이타 라인(50, 50')과 평행하며, 가능한한 주변 화소의 개구부와 겹치지 않는 범위에서 데이타 라인들(50, 50')보다 선폭을 크게하여 형성한다. 기판의 횡방향 양쪽 주변부에도 데이타 라인과 동일한 물질로 공통전압 배선층을 형성할 수 있다.

도 6d 및 도 4를 참조하여, 소오스/드레인 전극(28,26), 제 1 공통전압 배선층(351), 그리고 화소전극(10)이 형성된 기판(100)에 보호막(120)을 적층한다. 보호막(120)은 절연성이며 실리콘 질화막 등으로 형성한다. 그리고 노광 및 식각 공정으로 이루어지는 통상의 패터닝을 통해 보호막(120) 및 게이트 절연막(110) 일부에 콘택 홀(130)을 형성한다. 콘택 홀(130)은 각 공통전극(20)의 양 단부 및 중앙부의 해당 위치에 형성한다. 따라서, 콘택 홀(130)을 통해 공통전극의 양 단부 두 곳과 중앙부 한 곳이 노출된다. 동시에 데이타 라인(50, 50')과 제 1 공통전압 배선층(351)이 함께 형성된 경우, 상기 제 1 공통전압 배선층(351)의 일부도 콘택 홀(130)을 통해 노출된다.

도 6e 및 도4를 참조하여, 콘택 홀(130)이 형성된 기판에 제 3 도전막을 적층하고 패터닝 하여 제 2 공통전압 배선층(352)을 형성하고 동시에 콘택 홀에 제1 및 제2 공통전압 배선층(351, 352)과 각 공통전극(20)을 연결하기 위한 콘택 플러그(37)를 형성한다. 도 3의 개략도에서 나타난 공통전압 배선(31,33,35)과 같이 본 예에서는 제 2 공통전압 배선층(352)이 화소영역의 양쪽 주변부와 화소영역 중앙부에 각각 형성된다. 하지만, 데이타 라인 형성 단계에서 화소영역 양쪽 주변부와 중앙부에 종으로 놓이는 제 1 공통전압 배선층(351)을 형성한 경우에는 제 2 공통전압 배선층(352)을 형성하지 않고 각 콘택 홀에 콘택 플러그(37) 만을 형성할 수도 있다. 이 경우, 제 1 공통전압 배선층들(351)이 각 공통전극(20)과 접속된다.

바람직하게는, 화소영역 양쪽과 중앙부에 각각 제 1 공통전압 배선층이 형성되고, 제 3 도전막의 패터닝을 통해서도 화소영역 양쪽과 중앙부에 각각 제 2 공통전압 배선층이 형성된다. 화소영역 중앙부에 형성되는 공통전압 배선(35)은 주변 화소의 개구율을 저하시키지 않도록 폭의 제한을 받아 주변부에 형성되는 공통전압 배선들(31,33)에 비해 선저항이 커지므로 2중층으로 형성하여 선저항을 줄이는 것이 바람직하다. 또한, 제 3 도전막도 비저항이 낮은 메탈로 형성하는 것이 바람직하다.

형성되는 각각의 공통전압 배선의 양 단부 가운데 적어도 하나는 소오스 구동 IC의 공통전압 패드(60)와 연결된다. 도 3과 같이 공통전압 배선의 양 단부 모두가 소오스 구동 IC의 공통전압 패드(60)와 연결되는 것이 공통전압 배선 자체의 선저항에 따른 전압 강하를 줄일 수 있으므로 바람직하다. 그리고, 중앙부에 형성되는 공통전압 배선은 각 단부에서 두개의 소오스 드라이빙 IC의 공통전압 패드에 함께 연결될 수 있다. 이 경우 하나의 공통전압 단자에 이상이 있는 경우에도 공통전압이 인가되므로 액정표시장치의 신뢰성을 높이는 역할을 할 수 있다.

여기서는 비록 바람직한 실시예들을 통해 화소영역의 중앙부와 양쪽 주변부에 각각 형성되는 3개의 공통전압 배선들을 갖는 액정표시장치에 대해서 설명하였지만, 화소영역의 중앙부에 배치된 하나의 공통전압 배선을 제외하고 양 주변부에 형성되는 배선 둘다 또는 어느 하나를 생략할 수도 있다는 것을 유의해야 한다.

본 발명에 따르면, 횡전계형 박막트랜지스터 액정표시장치에서 기존의 공정에 부담을 가중하지 않고, 개구율 저하 등에 의한 화질의 저하가 없이, 화소영역의 위치에 따른 공통전압의 강하로 인한 화질저하 현상을 방지할 수 있으므로 특히 대면적 고해상도의 횡전계형 박막트랜지스터 액정표시장치의 화질을 향상시킬 수 있다.

Claims (8)

1. 화소영역 상에서 제 1 방향으로 각각 배치되는 게이트 라인들;

   상기 화소영역 상에서 상기 제 1 방향에 수직하는 제 2 방향으로 각각 배치되는 데이터 라인들;

   상기 게이트 라인들과 상기 데이터 라인들이 교차하는 각 화소들 내에 각각 형성되는 화소전극들;

   상기 화소들 내에 각각 형성되는 공통전극들; 그리고

   상기 화소영역의 중앙부에 상기 제 2 방향으로 배치되는 그리고 상기 공통전극들로 공통전압을 공급하기 위한 공통전압 배선을 포함하는 액정표시장치.
2. 제 1 항에 있어서,

   상기 공통전압 배선을 기준으로 왼쪽에 위치하는 데이타 라인들은 해당 화소들의 왼쪽에 각각 배치되고, 오른쪽에 위치하는 데이터 라인들 해당 화소들의 오른쪽에 각각 배치되는 액정표시장치.
3. 제 1 항에 있어서,

   상기 화소영역의 양 측면들 중 적어도 하나에서 상기 제 2 방향으로 각각 배치되는 그리고 상기 공통전극들로 상기 공통전압을 공급하기 위한 적어도 하나의 공통전압 배선들을 더 포함하는 액정표시장치.
4. 제 1 항에 있어서,

   상기 공통전압 배선의 양단 중 적어도 하나는 적어도 하나의 소오스 구동 패드와 연결되는 액정표시장치.
5. 기판에 제 1 도전층을 적층하고 패터닝 하여 게이트 라인과 공통전극 라인을 동시에 형성하는 단계;

   상기 게이트 라인 및 상기 공통전극 라인 위로 상기 기판에 게이트 절연막을 적층하는 단계;

   상기 게이트 절연막 위로 상기 기판에 반도체층을 적층하고 패터닝 하여 활성영역을 형성하는 단계;

   상기 활성영역이 형성된 기판에 제 2 도전층을 적층하고 패터닝 하여 소오스/드레인 전극을 가지는 박막트랜지스터 구조를 형성하고, 상기 드레인 전극과 연결되는 화소전극 및 상기 소오스 전극과 연결되는 데이타 라인을 형성하는 단계;

   상기 데이타 라인이 형성된 기판에 절연층 보호막을 형성하고 상기 공통전극 의 중앙부 및 양 단부를 드러내는 콘택 홀을 형성하는 단계; 그리고

   상기 콘택 홀이 형성된 기판에 제 3 도전층을 적층하고 패터닝 하여 상기 콘택 홀을 통해 상기 공통전극들의 양 단부 및 중앙부를 전기적으로 서로 접속시키는 것에 의해 상기 데이타 라인과 나란히 화소영역의 중앙부과 양 측면부에 3개의 공통전압 배선들을 각각 형성하는 단계를 포함하는 액정표시장치의 제조방법.
6. 제 5 항에 있어서,

   상기 활성영역을 형성하는 상기 단계는 상기 반도체층 상에 불순물이 도핑된 반도체층을 적층하는 단계를 더 포함하고, 상기 도핑된 반도체층은 상기 반도체층과 함께 패터닝 되는 액정표시장치의 제조방법.
7. 제 5 항에 있어서,

   상기 제 2 도전층을 패터닝 하는 상기 단계는 상기 제 2 도전층과 함께 상기 도핑된 반도체층을 패터닝 하여 상기 소오스 전극과 상기 드레인 전극을 전기적으로 분리시키는 단계를 포함하는 액정표시장치의 제조방법.
8. 제 5 항에 있어서,

   상기 데이타 라인을 형성하는 상기 단계는 상기 데이타 라인과 동일한 물질로 상기 화소영역의 중앙부 및 양측면부 중 최소한 한 곳 이상에 공통전압 배선을 형성하는 단계를 포함하는 액정표시장치의 제조방법.