CN105632959B - 一种阵列基板及其制备方法和显示装置 - Google Patents

一种阵列基板及其制备方法和显示装置 Download PDF

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Abstract

本发明提供一种阵列基板及其制备方法和显示装置。该阵列基板包括显示区内的多层图案层和非显示区的测试单元，测试单元包括至少一个测试组件和测试晶体管，测试组件包括测试块图形和测试线图形；测试块图形与多层图案层的一层同层，测试线图形与多层图案层的一层同层，且测试块图形和测试线图形不同层，测试线图形在阵列基板上的正投影对应围绕在测试块图形正投影的外围；测试块图形或者测试线图形连接测试晶体管。该阵列基板能实现对显示区内多层图案层图形尺寸以及多层图案层相互覆叠程度的整合测试；还能实现对显示区内晶体管特性的整合测试，从而不仅降低了工艺测试成本，而且提高了工艺测试时效。

Description

一种阵列基板及其制备方法和显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及一种阵列基板及其制备方法和显示装置。
背景技术
随着人们对显示器高解析度的需求越来越高，高辨识率的显示产品对于工艺能力的要求也越来越高，因此，显示器制备过程中对于工艺能力检测的时效性要求也相对提高。
特别是针对类似于顶栅型结构的多晶硅显示器件而言，由于该显示器件在制备过程中的曝光次数较多，工艺较为复杂，如果不能够即时地反应生产过程中工艺的不良，将造成产品的制作成本与时间上的极大浪费，这就需要在工艺进行中或工艺结束后对工艺的稳定性和精准性进行监测。
目前对显示产品在制备过程中工艺的稳定性和精准性的监测通常是通过在显示产品的非显示区制作测试单元，通过对测试单元中信号线线宽以及上下导电膜层之间的覆叠情况的测试，监测显示区内各个膜层制备工艺的稳定性和精准性，同时，通过对测试单元中长沟道和短沟道的晶体管特性的测试，监测显示区内晶体管的性能，从而能够通过测试单元的监测及时发现工艺过程中的不良，减少制备成本上的浪费。
现有的测试单元是在非显示区内的不同层分别设计多个测试元件，这些测试元件中，用于测试信号线线宽、上下导电膜层之间的覆叠情况以及长沟道和短沟道的晶体管特性的测试元件各自独立设置，且测试元件在非显示区内的分布比较分散，这不仅使得测试元件在非显示区内的占用空间增大，不利于节约制备成本，而且在对不同的工艺参数进行测试时，需要对测试设备(如光测试设备和电测试设备)进行频繁挪动，大大降低了测试效率，同时还增加了测试成本。
发明内容
本发明针对现有技术中存在的上述技术问题，提供一种阵列基板及其制备方法和显示装置。该阵列基板能实现对显示区内多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度的整合测试；还能实现对显示区内晶体管特性的整合测试，从而不仅降低了工艺测试成本，而且提高了工艺测试时效。
本发明提供一种阵列基板，包括设置在显示区内的多层图案层和设置在非显示区的测试单元，所述测试单元包括至少一个测试组件和测试晶体管，所述测试组件包括测试块图形和测试线图形；所述测试块图形与所述多层图案层的其中一层同层设置，所述测试线图形与所述多层图案层的其中一层同层设置，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管。
优选地，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
优选地，所述多层图案层包括源漏电极层、透明电极层、栅极层、有源层和介质层中的至少两层图案层，且所述至少两层图案层不同层。
优选地，所述多层图案层包括所述源漏电极层、所述栅极层和所述有源层。
优选地，所述测试单元包括第一测试组件，所述第一测试组件包括第一测试块图形和第一测试线图形，所述第一测试块图形与所述栅极层同层设置；所述第一测试线图形与所述源漏电极层同层设置。
优选地，所述测试单元还包括第二测试组件，所述第二测试组件包括第二测试块图形和第二测试线图形，所述第二测试块图形与所述栅极层同层设置；所述第二测试线图形与所述有源层同层设置。
优选地，所述多层图案层还包括所述透明电极层；所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置；所述第三测试线图形与所述透明电极层同层设置。
优选地，所述多层图案层还包括所述透明电极层；所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置；所述第三测试线图形与所述透明电极层同层设置。
优选地，所述多层图案层还包括所述介质层；所述测试单元还包括第四测试组件，所述第四测试组件包括第四测试块图形和第四测试线图形，所述第四测试块图形与所述栅极层同层设置；所述第四测试线图形与所述介质层同层设置。
优选地，所述多层图案层还包括所述介质层；所述测试单元还包括第四测试组件，所述第四测试组件包括第四测试块图形、第四测试线图形；所述第四测试块图形与所述栅极层同层设置；所述第四测试线图形与所述介质层同层设置。
优选地，所述测试单元中的所述测试组件在所述阵列基板上的正投影相互间隔并排成一排。
优选地，所述测试单元包括两个所述测试组件，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的源极和漏极之间的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；
两个所述测试组件中的所述测试块图形或者所述测试线图形分别与所述第一栅连接线以及所述第二栅连接线连接。
优选地，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；
所述第二测试块图形与所述第一栅连接线和所述第二栅连接线中的其中之一连接，所述第四测试块图形与所述第一栅连接线和所述第二栅连接线中的另一者连接。
优选地，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括连接所述第一测试晶体管和所述第二测试晶体管源极的源极连接线和连接所述第一测试晶体管和所述第二测试晶体管漏极的漏极连接线；
所述第一测试块图形与所述源极连接线和漏极连接线中的其中之一连接，所述第三测试块图形与所述源极连接线和漏极连接线中的另一者连接。
优选地，所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置；所述第一测试晶体管和所述第二测试晶体管的栅极、所述第一栅连接线和所述第二栅连接线与所述显示区内的所述栅极层同层设置。
优选地，所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置；所述第一测试晶体管和所述第二测试晶体管的源极、漏极、所述源极连接线和所述漏极连接线与所述显示区内的所述源漏电极层同层设置。
本发明还提供一种显示装置，包括上述阵列基板。
本发明还提供一种上述阵列基板的制备方法，包括在显示区内形成多层图案层，在非显示区内形成测试单元，形成所述测试单元包括形成至少一个测试组件和测试晶体管，形成所述测试组件包括形成测试块图形和测试线图形；所述测试块图形与所述多层图案层的其中一层通过一次构图工艺形成，所述测试线图形与所述多层图案层的其中一层通过一次构图工艺形成，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管。
优选地，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
本发明的有益效果：本发明所提供的阵列基板，通过设置测试组件和测试晶体管，并使测试组件中的测试线图形在阵列基板上的正投影对应围绕在测试块图形在阵列基板上的正投影的外围，能够实现对显示区内多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度的整合测试；同时通过使测试晶体管连接测试块图形或者测试线图形，能够实现对显示区内晶体管特性的整合测试，从而使显示区内各图案层工艺性能的测试无需再独立设置更多的测试元件，进而节约了测试单元在非显示区内的占用空间，并降低了工艺测试成本；同时，对测试单元中测试组件和测试晶体管的整合设置，使测试单元在通过测试设备进行测试时，测试设备无需再频繁挪动位置就能对各项性能进行有效测试，从而提高了工艺测试的时效性。
本发明所提供的显示装置，通过采用上述阵列基板，不仅降低了该显示装置的工艺能力测试成本，而且提高了该显示装置的工艺能力测试时效。
附图说明
图1为本发明实施例1中阵列基板上测试单元的结构俯视图；
图2为图1中的阵列基板沿BB剖切线的结构剖视图；
图3为完成缓冲层与有源层沉积后的阵列基板沿AA剖切线的结构剖视图；
图4为完成缓冲层与有源层曝光显影后的阵列基板沿AA剖切线的结构剖视图；
图5为完成有源层刻蚀与光刻胶剥离后的阵列基板沿AA剖切线的结构剖视图；
图6为完成栅绝缘层沉积后的阵列基板沿AA剖切线的结构剖视图；
图7为完成栅极金属层沉积后的阵列基板沿AA剖切线的结构剖视图；
图8为完成栅极金属层曝光显影后的阵列基板沿AA剖切线的结构剖视图；
图9为完成栅极金属层刻蚀与光刻胶剥离后的阵列基板沿AA剖切线的结构剖视图；
图10为完成介质层沉积结构后的阵列基板沿AA剖切线的结构剖视图；
图11为完成介质层曝光显影后的阵列基板沿AA剖切线的结构剖视图；
图12为完成介质层刻蚀与光刻胶剥离后的阵列基板沿AA剖切线的结构剖视图；
图13为完成源漏极金属层沉积后的阵列基板沿AA剖切线的结构剖视图；
图14为完成源漏极金属层曝光显影后的阵列基板沿AA剖切线的结构剖视图；
图15为完成源漏极金属层刻蚀与光刻胶剥离后的阵列基板沿AA剖切线的结构剖视图。
其中的附图标记说明：
1.测试单元；10.测试组件；20.第一测试组件；30.第二测试组件；40.第三测试组件；50.第四测试组件；11.测试块图形；111.第三测试块图形；112.第一测试块图形；113.第二测试块图形；114.第四测试块图形；12.测试线图形；121.第三测试线图形；122.第一测试线图形；123.第二测试线图形；124.第四测试线图形；13.测试晶体管；131.第一测试晶体管；132.第二测试晶体管；14.第一栅连接线；15.第二栅连接线；16.源极连接线；17.漏极连接线；100.基板；101.缓冲层；102.有源层薄膜；103.有源层光刻胶的图形；200.栅绝缘层；300.栅极金属层；301.栅极光刻胶的图形；400.介质层；401.介质层中过孔的光刻胶的图形；500.源漏金属层；501.源漏极光刻胶的图形；600.钝化层。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明所提供的一种阵列基板及其制备方法和显示装置作进一步详细描述。
实施例1：
本实施例提供一种阵列基板，如图1和图2所示，包括设置在显示区内的多层图案层和设置在非显示区的测试单元1，测试单元1包括至少一个测试组件10和测试晶体管13，测试组件10包括测试块图形11和测试线图形12；测试块图形11与多层图案层的其中一层同层设置，测试线图形12与多层图案层的其中一层同层设置，且测试块图形11和测试线图形12不同层，测试线图形12在阵列基板上的正投影对应围绕在测试块图形11在阵列基板上的正投影的外围；测试块图形11连接测试晶体管13。
本实施例中，测试线图形12在阵列基板上的正投影与测试块图形11在阵列基板上的正投影相互间隔。即测试线图形12在阵列基板上的正投影与测试块图形11在阵列基板上的正投影完全间隔开，如此设置，能够确保测试线图形12与测试块图形11相互覆叠情况检测的精确性。需要说明的是，只要确保测试线图形12上的至少部分图形在阵列基板上的正投影与测试块图形11在阵列基板上的正投影相互间隔设置即可。
其中，测试线图形12在阵列基板上的正投影对应围绕在测试块图形11在阵列基板上的正投影外围，需要说明的是，测试块图形可以是矩形块状图形、多边形块状图形、圆形块状图形等，本实施例以矩形块状图形为例进行说明；测试线图形12的正投影能够以任意形状围绕在测试块图形11的正投影外围；如测试线图形12可以设置为连续的围绕图形，也可以设置为不连续的围绕图形。
需要说明的是，本实施例中也可以设置为测试线图形12连接测试晶体管13。其中，无论是测试块图形11还是测试线图形12连接测试晶体管13，都是为了给测试晶体管13提供相应的栅、源漏测试信号，由于测试线图形12相对于测试块图形11的面积较小，测试时测试信号较难引入，所以通常情况下，通过测试块图形11将测试信号引入至测试晶体管13，即通常设置为测试块图形11连接测试晶体管13。
本实施例中，测试组件10中测试线图形12和测试块图形11的设置能够分别测试显示区内多层图案层的图形尺寸是否满足设计和工艺要求；测试线图形12与测试块图形11在阵列基板上的正投影之间的间隔距离能够测试设置在显示区内不同层上的多层图案层之间的相互覆叠程度是否满足设计和工艺要求；多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度通过光学测试设备进行光学测试后获得。测试晶体管13的设置能够测试显示区内用于控制显示的晶体管的特性是否满足设计和工艺要求，显示区内晶体管特性的测试通过电测试设备进行电测试获得。通过测试单元1的设置，能够检测显示区内的各图案层的工艺水平，及时发现制备工艺过程中出现的不良，并对不良进行及时改善，从而大大减少了阵列基板在制备过程中的成本浪费，确保了阵列基板各膜层在制备过程中工艺的稳定性和精确性，进而确保了阵列基板中各膜层的工艺质量。
本实施例中的测试单元1，通过使测试线图形12在阵列基板上的正投影对应围绕在测试块图形11在阵列基板上的正投影的外围，并使测试线图形12在阵列基板上的正投影与测试块图形11在阵列基板上的正投影相互间隔，能够实现对显示区内多层图案层图形尺寸以及多层图案层之间的相互覆叠程度的整合测试，即通过对测试块图形11和测试线图形12的上述整合设置，能够实现对显示区内各个图案层图形尺寸以及各个图案层之间的相互覆叠程度的工艺参数测试；同时通过使测试晶体管13连接测试块图形11，能够实现对显示区内晶体管特性的整合测试，即通过对测试块图形11和测试晶体管13的上述整合设置，能够实现对显示区内晶体管特性的工艺参数测试，从而使显示区内各图案层工艺性能的测试无需再独立设置更多的测试元件，进而节约了测试单元1在非显示区内的占用空间，并降低了测试成本；同时，对测试单元1中测试块图形11、测试线图形12和测试晶体管13的整合设置，使测试单元1在通过测试设备进行测试时，测试设备无需再频繁挪动位置就能对各项性能进行有效测试，从而提高了测试的时效性。
其中，多层图案层包括源漏电极层、透明电极层、栅极层、有源层和介质层中的至少两层图案层，且至少两层图案层不同层。本实施例中，多层图案层包括源漏电极层、栅极层和有源层。
本实施例中，测试单元1包括第一测试组件20，第一测试组件20包括第一测试块图形112和第一测试线图形122，第一测试块图形112与栅极层同层设置；第一测试线图形122与源漏电极层同层设置。如此设置，不仅能够测试显示区内栅极层和源漏电极层的图形尺寸，而且能够测试显示区内栅极层和源漏电极层之间的相互覆叠程度，从而实现对显示区内栅极层和源漏电极层的工艺过程的及时有效监测。
本实施例中，测试单元1还包括第二测试组件30，第二测试组件30包括第二测试块图形113和第二测试线图形123，第二测试块图形113与栅极层同层设置；第二测试线图形123与有源层同层设置。如此设置，不仅能够测试显示区内栅极层和有源层的图形尺寸，而且能够测试显示区内栅极层和有源层之间的相互覆叠程度，从而实现对显示区内栅极层和有源层的工艺过程的及时有效监测。
本实施例中，多层图案层还包括透明电极层；测试单元1还包括第三测试组件40，第三测试组件40包括第三测试块图形111和第三测试线图形121，第三测试块图形111与源漏电极层同层设置；第三测试线图形121与透明电极层同层设置。如此设置，不仅能够测试显示区内源漏电极层和透明电极层的图形尺寸，而且能够测试显示区内源漏电极层与透明电极层之间的相互覆叠程度，从而实现对显示区内源漏电极层和透明电极层的工艺过程的及时有效监测。其中，透明电极层为像素电极层。需要说明的是，透明电极层也可以为公共电极层。
本实施例中，多层图案层还包括介质层；测试单元1还包括第四测试组件50，第四测试组件50包括第四测试块图形114和第四测试线图形124，第四测试块图形114与栅极层同层设置；第四测试线图形124与介质层同层设置。如此设置，不仅能够测试显示区内栅极层和介质层的图形尺寸，而且能够测试显示区内栅极层和介质层之间的相互覆叠程度，从而实现对显示区内栅极层和介质层的工艺过程的及时有效监测。
本实施例中，测试单元1中的测试组件10在阵列基板上的正投影相互间隔并排成一排。即第一测试组件20、第二测试组件30、第三测试组件40和第四测试组件50在阵列基板上的正投影相互间隔并排成一排。如此设置，实现了对多个测试组件10的整合设置，测试时，通过光学测试设备将测试光线照射到各个测试块图形11和测试线图形12上，从而检测获得显示区内各被测试膜层的图形尺寸和不同层被测膜层之间的相互覆叠程度，节约了测试成本并提高了测试的效率。
本实施例中，测试晶体管13包括第一测试晶体管131和第二测试晶体管132，第一测试晶体管131和第二测试晶体管132的沟道尺寸不同，沟道尺寸包括长度、宽度、宽长比中任意一种；测试单元1还包括与第一测试晶体管131的栅极连接的第一栅连接线14和与第二测试晶体管132的栅极连接的第二栅连接线15；第二测试块图形113与第一栅连接线14和第二栅连接线15中的其中之一连接，第四测试块图形114与第一栅连接线14和第二栅连接线15中的另一者连接。其中，第二测试块图形113与第一栅连接线14连接，第四测试块图形114与第二栅连接线15连接。
本实施例中，测试晶体管13包括第一测试晶体管131和第二测试晶体管132，第一测试晶体管131和第二测试晶体管132的沟道尺寸不同，沟道尺寸包括长度、宽度、宽长比中任意一种；测试单元1还包括连接第一测试晶体管131和第二测试晶体管132源极的源极连接线16和连接第一测试晶体管131和第二测试晶体管132漏极的漏极连接线17；第一测试块图形112与源极连接线16和漏极连接线17中的其中之一连接，第三测试块图形111与源极连接线16和漏极连接线17中的另一者连接。其中，第一测试块图形112与源极连接线16连接，第三测试块图形111与漏极连接线17连接。
其中，第一测试晶体管131和第二测试晶体管132能够分别测试显示区内与其沟道尺寸相同的晶体管的特性，从而测试显示区内的晶体管在制备过程中的工艺参数是否满足要求，进而实现对显示区内晶体管的工艺过程的及时有效监测。
需要说明的是，晶体管沟道是指在外加电场的作用下，在源极区以及漏极区之间的有源层区域，沟道尺寸是表征晶体管性能的参数之一，包括沟道的长度、宽度、宽长比等。
测试中，通过电测试设备将电测试信号分别施加到第一测试块图形112、第二测试块图形113和第四测试块图形114上，从而给第一测试晶体管131和第二测试晶体管132提供输入的栅极测试信号和源极测试信号，从第三测试块图形111上输出的信号输出至电测试设备，从而实现对第一测试晶体管131和第二测试晶体管132的电性能测试。通过对测试块图形11和测试晶体管13的整合设置，测试时，电测试设备无需再频繁挪动位置就能对测试晶体管13施加电测试信号进行测试，从而使该测试单元1实现了对光测试和电测试的整合，进而不仅节约了测试成本，而且提高了测试效率。
本实施例中，第一测试晶体管131和第二测试晶体管132的有源层与显示区内的有源层同层设置；第一测试晶体管131和第二测试晶体管132的栅极、第一栅连接线14和第二栅连接线15与显示区内的栅极层同层设置。第一测试晶体管131和第二测试晶体管132的源极、漏极、源极连接线16和漏极连接线17与显示区内的源漏电极层同层设置。如此设置，能够在不增加制备工艺步骤的情况下，同时在显示区内形成晶体管，并在非显示区内形成测试晶体管13，从而降低了测试单元1的制备成本。
需要说明的是，本实施例中，源漏电极层位于栅极层的上方，源漏电极层与栅极层之间设置有介质层，相应地，如图2所示，第一测试线图形122位于第一测试块图形112的上方，源极连接线16与第一测试线图形122同层设置，源极连接线16通过开设在介质层中的过孔(图2中未示出)与第一测试块图形112连接。本实施例中，对于介质层厚度较厚的情况，块状测试图形的尺寸较大，线状测试图形的尺寸较小，块状测试图形位于介质层下方能在采用光线照射块状测试图形与线状图形之间的对位精度时，位于介质层下方的块状测试图形更容易被看清楚，从而使对位检测更加准确。
基于本实施例中阵列基板的上述结构，本实施例还提供一种该阵列基板的制备方法，包括在显示区内形成多层图案层，在非显示区内形成测试单元，形成测试单元包括形成至少一个测试组件和测试晶体管，形成测试组件包括形成测试块图形和测试线图形；测试块图形与多层图案层的其中一层通过一次构图工艺形成，优选的，测试块图形与多层图案层的其中一层采用相同材料并通过一次构图工艺形成，如此可以简化工艺流程；测试线图形与多层图案层的其中一层通过一次构图工艺形成，优选的，测试线图形与多层图案层的其中一层采用相同材料并通过一次构图工艺形成，如此可以简化工艺流程；且测试块图形和测试线图形不同层，测试线图形在阵列基板上的正投影对应围绕在测试块图形在阵列基板上的正投影的外围，且测试线图形在阵列基板上的正投影与测试块图形在阵列基板上的正投影相互间隔；测试块图形连接测试晶体管。
优选的，测试线图形在阵列基板上的正投影与测试块图形在阵列基板上的正投影相互间隔。
本实施例中，以顶栅型的多晶硅阵列基板为例说明阵列基板非显示区内测试单元的具体制备步骤，如图3-图15所示。
1)对基板100进行清洗处理，基板100由玻璃等透明材料构成。利用等离子体增强化学气相沉积法在基板100上连续形成缓冲层101和非晶硅有源层薄膜102。缓冲层101由氧化硅、氮化硅形成的单一或复合层组成，氧化硅厚度为50-100纳米，氮化硅厚度为100-300纳米，非晶硅薄膜厚度为40-50纳米，如图3所示；接着将完成上述步骤1)的基板100送入高温炉中进行处理，以达到脱氢(减少非晶硅薄膜中氢的含量)的目的，一般将氢的含量控制在2％以内。
2)然后把完成步骤1)的基板进行准分子激光退火(ELA)处理，使非晶硅有源层薄膜102转变为多晶硅有源层薄膜102；再通过曝光显影形成第一测试晶体管和第二测试晶体管有源层光刻胶的图形103和第二测试线图形光刻胶的图形，如图4所示。
3)利用刻蚀的方法进行有源层刻蚀，最后将有源层图形上的光刻胶和第二测试线图形上的光刻胶进行剥离，形成第一测试晶体管和第二测试晶体管的有源层的图形和第二测试线图形的图形，如图5所示。
4)接着再利用等离子体增强化学气相沉积法沉积栅绝缘层200，如图6所示。
5)接着再利用溅射沉积栅极金属层300,如图7所示。通过曝光显影形成第一测试晶体管和第二测试晶体管栅极光刻胶的图形301、第一测试块图形光刻胶的图形、第二测试块图形光刻胶的图形、第四测试块图形光刻胶的图形、第一栅连接线光刻胶的图形和第二栅连接线光刻胶的图形,并利用蚀刻的方式进行栅极金属层未被光刻胶覆盖区域的蚀刻，最后将栅极图形上的光刻胶进行剥离,最终形成第一测试晶体管和第二测试晶体管的栅极的图形、第一测试块图形的图形、第二测试块图形的图形、第四测试块图形的图形、第一栅连接线的图形和第二栅连接线的图形，如图8与图9所示。
6)接着再利用等离子体增强化学气相沉积法沉积介质层400,在介质层沉积完成后，通过曝光显影对应形成介质层中过孔的光刻胶的图形401和第四测试线图形光刻胶的图形,并利用蚀刻的方式进行介质层未被光刻胶覆盖区域的蚀刻，最后将对应介质层中形成过孔的位置的光刻胶和第四测试线图形上的光刻胶进行剥离,最终在介质层中形成过孔的图形和第四测试线图形的图形，如图10-图12所示。
7)接着利用溅射沉积源漏极金属层500，如图13所示。再通过曝光显影形成第一测试晶体管和第二测试晶体管的源漏极光刻胶的图形501、第一测试线图形光刻胶的图形、源极连接线光刻胶的图形和漏极连接线光刻胶的图形，如图14所示。
8)利用刻蚀的方法进行源漏极金属层未被光刻胶覆盖区域的刻蚀，最后将源漏极上的光刻胶、第一测试线图形上的光刻胶、源极连接线上的光刻胶和漏极连接线上的光刻胶进行剥离，最终形成第一测试晶体管和第二测试晶体管源极和漏极的图形、第一测试线图形的图形、源极连接线的图形和漏极连接线的图形，如图15所示。
9)接着再利用等离子体增强化学气相沉积法沉积钝化层，接着再利用溅射沉积透明电极层，即像素电极层，通过曝光显影形成第三测试线图形光刻胶的图形,并利用蚀刻的方式进行像素电极层未被光刻胶覆盖区域的蚀刻，最后将第三测试线图形上的光刻胶进行剥离,最终在像素电极层中形成第三测试线图形的图形。
本实施例中，非显示区内第三测试块图形、第一测试线图形、源极连接线、漏极连接线以及第一测试晶体管和第二测试晶体管的源极和漏极与显示区内晶体管的源极和漏极采用相同材料并通过一次构图工艺同时形成，显示区内晶体管的源极和漏极采用相同材料并同层设置。非显示区内第一测试块图形、第二测试块图形、第四测试块图形、第一栅连接线、第二栅连接线以及第一测试晶体管和第二测试晶体管的栅极与显示区内栅极层采用相同材料并通过一次构图工艺同时形成。非显示区内第二测试线图形以及第一测试晶体管和第二测试晶体管的有源层与显示区内晶体管的有源层采用相同材料并通过一次构图工艺同时形成。非显示区内第三测试线图形与显示区内的像素电极采用相同材料并通过一次构图工艺同时形成。非显示区内第四测试线图形与显示区内的介质层采用相同材料并通过一次构图工艺同时形成。如此能够在不增加阵列基板制备工艺步骤的情况下，在显示区内制备形成各个膜层的同时，在非显示区内制备形成测试单元，从而节约了阵列基板的制备成本。
实施例2：
本实施例提供一种阵列基板，与实施例1不同的是，本实施例中的测试单元只包括一个测试组件，该个测试组件可以是第一测试组件，也可以是第二测试组件、第三测试组件或第四测试组件；还可以是在设置方式上类似于第一测试组件、第二测试组件、第三测试组件或第四测试组件的其他的测试组件。
本实施例中，测试单元可以包括测试晶体管，也可以不包括测试晶体管。测试晶体管的栅极、源极和漏极可以分别与不同的测试块图形或测试线图形连接，由测试块图形或测试线图形送入测试信号；也可以不与测试块图形或测试线图形连接，直接由外部测试设备送入测试信号。
需要说明的是，本实施例中的测试单元也可以包括两个、三个或五个以上的测试组件，每个测试组件在设置方式上均类似于实施例1中的第一测试组件、第二测试组件、第三测试组件或第四测试组件。
通过不同的测试组件，能够测试设置在显示区内的任意两个不同层设置的图案层的图形尺寸以及相互覆叠情况，从而实现对显示区内多个图案层的图形尺寸和相互覆叠情况的整合测试。
实施例1-2的有益效果：实施例1-2中所提供的阵列基板，通过设置测试组件和测试晶体管，并使测试组件中的测试线图形在阵列基板上的正投影对应围绕在测试块图形在阵列基板上的正投影的外围，能够实现对显示区内多层图案层的图形尺寸以及多层图案层之间的相互覆叠程度的整合测试；同时通过使测试晶体管连接测试块图形或者测试线图形，能够实现对显示区内晶体管特性的整合测试，从而使显示区内各图案层工艺性能的测试无需再独立设置更多的测试元件，进而节约了测试单元在非显示区内的占用空间，并降低了工艺测试成本；同时，对测试单元中测试组件和测试晶体管的整合设置，使测试单元在通过测试设备进行测试时，测试设备无需再频繁挪动位置就能对各项性能进行有效测试，从而提高了工艺测试的时效性。
实施例3：
本实施例提供一种显示装置，包括实施例1或2中的阵列基板。
通过采用实施例1或2中的阵列基板，不仅降低了该显示装置的工艺能力测试成本，而且提高了该显示装置的工艺能力测试时效。
该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种阵列基板，包括设置在显示区内的多层图案层和设置在非显示区的测试单元，其特征在于,所述测试单元包括至少一个测试组件和测试晶体管，所述测试组件包括测试块图形和测试线图形；所述测试块图形与所述多层图案层的其中一层同层设置，所述测试线图形与所述多层图案层的其中一层同层设置，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管；
所述多层图案层包括源漏电极层、栅极层、有源层和介质层，且至少两层图案层不同层；所述测试单元还包括第二测试组件和第四测试组件，所述第二测试组件包括第二测试块图形和第二测试线图形，所述第二测试块图形与所述栅极层同层设置；所述第二测试线图形与所述有源层同层设置；所述第四测试组件包括第四测试块图形、第四测试线图形；所述第四测试块图形与所述栅极层同层设置；所述第四测试线图形与所述介质层同层设置；
所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；所述第二测试块图形与所述第一栅连接线和所述第二栅连接线中的其中之一连接，所述第四测试块图形与所述第一栅连接线和所述第二栅连接线中的另一者连接；
所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置；所述第一测试晶体管和所述第二测试晶体管的栅极、所述第一栅连接线和所述第二栅连接线与所述显示区内的所述栅极层同层设置；
所述源漏电极层位于所述栅极层的上方，所述源漏电极层与所述栅极层之间设置有所述介质层，所述测试块图形的尺寸大于所述测试线图形的尺寸，且所述测试块图形位于所述介质层下方。
2.根据权利要求1所述的阵列基板，其特征在于，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
3.根据权利要求1所述的阵列基板，其特征在于，所述测试单元包括第一测试组件，所述第一测试组件包括第一测试块图形和第一测试线图形，所述第一测试块图形与所述栅极层同层设置；所述第一测试线图形与所述源漏电极层同层设置。
4.根据权利要求1所述的阵列基板，其特征在于，所述多层图案层还包括透明电极层；所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置；所述第三测试线图形与所述透明电极层同层设置。
5.根据权利要求3所述的阵列基板，其特征在于，所述多层图案层还包括透明电极层；所述测试单元还包括第三测试组件，所述第三测试组件包括第三测试块图形和第三测试线图形，所述第三测试块图形与所述源漏电极层同层设置；所述第三测试线图形与所述透明电极层同层设置。
6.根据权利要求1所述的阵列基板，其特征在于，所述多层图案层还包括所述介质层；所述测试单元还包括第四测试组件，所述第四测试组件包括第四测试块图形和第四测试线图形，所述第四测试块图形与所述栅极层同层设置；所述第四测试线图形与所述介质层同层设置。
7.根据权利要求4-6任意一项所述的阵列基板，其特征在于，所述测试单元中的所述测试组件在所述阵列基板上的正投影相互间隔并排成一排。
8.根据权利要求1或2所述的阵列基板，其特征在于，所述测试单元包括两个所述测试组件，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括与所述第一测试晶体管的栅极连接的第一栅连接线和与所述第二测试晶体管的栅极连接的第二栅连接线；
两个所述测试组件中的所述测试块图形或者所述测试线图形分别与所述第一栅连接线以及所述第二栅连接线连接。
9.根据权利要求5所述的阵列基板，其特征在于，所述测试晶体管包括第一测试晶体管和第二测试晶体管，所述第一测试晶体管和所述第二测试晶体管的沟道尺寸不同，所述沟道尺寸包括长度、宽度、宽长比中任意一种；
所述测试单元还包括连接所述第一测试晶体管和所述第二测试晶体管源极的源极连接线和连接所述第一测试晶体管和所述第二测试晶体管漏极的漏极连接线；
所述第一测试块图形与所述源极连接线和漏极连接线中的其中之一连接，所述第三测试块图形与所述源极连接线和漏极连接线中的另一者连接。
10.根据权利要求9所述的阵列基板，其特征在于，所述第一测试晶体管和所述第二测试晶体管的有源层与所述显示区内的所述有源层同层设置；所述第一测试晶体管和所述第二测试晶体管的源极、漏极、所述源极连接线和所述漏极连接线与所述显示区内的所述源漏电极层同层设置。
11.一种显示装置，其特征在于，包括权利要求1-10任意一项所述的阵列基板。
12.一种如权利要求1-10任意一项所述的阵列基板的制备方法，包括在显示区内形成多层图案层，在非显示区内形成测试单元，其特征在于，形成所述测试单元包括形成至少一个测试组件和测试晶体管，形成所述测试组件包括形成测试块图形和测试线图形；所述测试块图形与所述多层图案层的其中一层通过一次构图工艺形成，所述测试线图形与所述多层图案层的其中一层通过一次构图工艺形成，且所述测试块图形和所述测试线图形不同层，所述测试线图形在所述阵列基板上的正投影对应围绕在所述测试块图形在所述阵列基板上的正投影的外围；所述测试块图形或者所述测试线图形连接所述测试晶体管。
13.根据权利要求12所述的阵列基板的制备方法，其特征在于，所述测试线图形在所述阵列基板上的正投影与所述测试块图形在所述阵列基板上的正投影相互间隔。
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