KR102005498B1 - 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치 - Google Patents

박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치 Download PDF

Info

Publication number
KR102005498B1
KR102005498B1 KR1020130000290A KR20130000290A KR102005498B1 KR 102005498 B1 KR102005498 B1 KR 102005498B1 KR 1020130000290 A KR1020130000290 A KR 1020130000290A KR 20130000290 A KR20130000290 A KR 20130000290A KR 102005498 B1 KR102005498 B1 KR 102005498B1
Authority
KR
South Korea
Prior art keywords
test
transistors
lines
data lines
gate
Prior art date
Application number
KR1020130000290A
Other languages
English (en)
Other versions
KR20140088427A (ko
Inventor
노성인
박승현
오동건
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130000290A priority Critical patent/KR102005498B1/ko
Priority to US13/875,823 priority patent/US9063386B2/en
Publication of KR20140088427A publication Critical patent/KR20140088427A/ko
Application granted granted Critical
Publication of KR102005498B1 publication Critical patent/KR102005498B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects

Abstract

박막 트랜지스터 기판은 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 연결되는 복수의 화소들이 배치되는 표시 영역, 상기 표시 영역 주변에 형성된 비표시 영역, 상기 비표시 영역에 형성되어 대응하는 데이터 라인들의 일측에 연결된 복수의 데이터 패드들, 상기 비표시 영역에 형성되어 상기 대응하는 데이터 라인들의 타측에 연결된 복수의 제1 트랜지스터들, 상기 데이터 라인들의 상기 타측에 연결된 복수의 오에스 패드들, 및 상기 표시 영역의 주변을 따라서 상기 비표시 영역에 형성되며, 상기 제1 트랜지스터들을 사이에 두고 배치되는 복수의 리페어 라인들을 포함하고, 상기 오에스 패드들은 상기 제1 트랜지스터들 및 상기 리페어 라인들과 중첩된다.

Description

박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치{THIN FILM TRANSISTOR SUBSTRATE AND LIQUID CRYSTAL DISPLAY INCLUDING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치 관한 것이다.
일반적으로 액정 표시 장치는 영상을 표시하는 표시 패널 및 표시 패널에 광을 제공하는 백라이트 유닛을 포함한다. 표시 패널은 매트릭스 형태로 배열된 복수의 화소들이 정의된 박막 트랜지스터 기판, 박막 트랜지스터 기판과 마주보는 컬러 필터 기판, 박막 트랜지스터 기판과 컬러 필터 기판 사이에 개재된 액정층을 포함한다.
박막 트랜지스터 기판상에는 복수의 게이트 라인들, 게이트 라인들과 절연되어 교차하는 복수의 데이터 라인들, 게이트 라인들과 데이터 라인들의 교차 영역에서 게이트 라인들과 데이터 라인들에 연결된 복수의 박막 트랜지스터들을 포함한다. 화소들은 각각 대응되는 박막 트랜지스터들을 통해 화소 전압들을 제공받는다. 화소 전압들에 따라서 액정층의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 광 투과율이 조절되어 영상이 표시된다.
표시 패널의 제조시 제품의 불량 여부를 검출하기 위한 다양한 검사가 요구된다. 표시 패널의 검사로서 오픈 쇼트 검사(Open/Short test:OS test) 및 비쥬얼 검사(visual inspection, VI) 등이 있다.
오픈 쇼트 검사는 박막 트랜지스터 기판에 형성된 데이터 라인들의 단선 상태를 검사한다. 오픈 쇼트 검사는 박막 트랜지스터 기판에 형성된 데이터 라인들의 일측에 검사 신호를 인가하고 타측에서 검사 신호를 검출함으로써 수행된다. 검사 결과 단선이 확인된 데이터 라인과 리페어 라인이 레이저에 의해 단접(welding)되어 연결된다. 단선된 데이터 라인을 대체하는 리페어 라인을 따라 데이터 전압이 전달될 수 있다.
비쥬얼 검사는 박막 트랜지스터 기판의 화소에 연결되는 게이트 라인 및 데이터 라인에 일정한 전압을 갖는 검사 신호를 인가하여 저항 이미지를 관할함으로써 수행될 수 있다.
본 발명의 목적은 비표시 영역을 효율적으로 이용하여 비표시 영역을 줄일 수 있는 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 연결되는 복수의 화소들이 배치되는 표시 영역, 상기 표시 영역 주변에 형성된 비표시 영역, 상기 비표시 영역에 형성되어 대응하는 데이터 라인들의 일측에 연결된 복수의 데이터 패드들, 상기 비표시 영역에 형성되어 상기 대응하는 데이터 라인들의 타측에 연결된 복수의 제1 트랜지스터들, 상기 데이터 라인들의 상기 타측에 연결된 복수의 오에스 패드들, 및 상기 표시 영역의 주변을 따라서 상기 비표시 영역에 형성되며, 상기 제1 트랜지스터들을 사이에 두고 배치되는 복수의 리페어 라인들을 포함하고, 상기 오에스 패드들은 상기 제1 트랜지스터들 및 상기 리페어 라인들과 중첩된다.
상기 비표시 영역은, 상기 표시 영역의 하측에 인접하고 상기 데이터 패드들이 배치된 제1 비표시 영역, 상기 표시 영역의 상측에 인접하고 상기 오에스 패드들 및 상기 제1 트랜지스터들이 배치되는 제2 비표시 영역, 상기 표시 영역의 우측에 인접한 제3 비표시 영역, 및 상기 표시 영역의 좌측에 인접한 제4 비표시 영역을 포함한다.
상기 데이터 라인들은, 상기 데이터 라인들 중 홀수 번째 데이터 라인들로 정의되는 제1 데이터 라인들, 및 상기 데이터 라인들 중 짝수 번째 데이터 라인들로 정의되는 제2 데이터 라인들을 포함하고, 상기 제2 비표시 영역에서 상기 제2 데이터 라인들은 상기 제1 데이터 라인들보다 길게 연장된다.
상기 리페어 라인은, 제1 리페어 라인, 및 상기 제1 리페어 라인보다 외측에 형성된 제2 리페어 라인을 포함하고, 상기 제1 트랜지스터들은 상기 제1 리페어 라인 및 상기 제2 리페어 라인 사이에 배치된다.
상기 제2 비표시 영역에서 상기 제1 및 제2 리페어 라인들 사이에 배치되어 상기 제1 트랜지스터들에 공통으로 연결되는 제1 테스트 게이트 라인, 상기 제1 테스트 게이트 라인에 연결된 제1 스위칭 패드, 및 상기 제1 트랜지스터들에 연결되는 복수의 제1 테스트 패드들을 더 포함하고, 상기 제1 트랜지스터들은 상기 제1 테스트 패드들에 대응되는 제1 그룹들로 구분되고, 상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들은 대응하는 제1 테스트 패드에 공통으로 연결된다.
상기 제1 트랜지스터들 각각은, 상기 제1 테스트 게이트 라인에 공통으로 연결된 게이트 전극, 상기 대응하는 데이터 라인에 연결된 드레인 전극, 및 상기 대응하는 제1 테스트 패드에 연결된 소스 전극을 포함하고, 상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제1 테스트 패드에 공통으로 연결된다.
상기 제1 데이터 라인들은 상기 제1 테스트 게이트 라인 및 상기 제1 리페어 라인과 중첩되고, 상기 제2 데이터 라인들은 상기 제1 리페어 라인, 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩된다.
상기 제1 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 리페어 라인 및 상기 제1 테스트 게이트 라인과 중첩되고, 상기 제2 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩된다.
상기 제3 비표시 영역에 배치되어 상기 게이트 라인에 연결되는 게이트 구동부, 상기 제4 비표시 영역에서 대응하는 게이트 라인들에 연결된 복수의 제2 트랜지스터들, 상기 제2 트랜지스터들에 공통으로 연결된 제2 스위칭 패드, 및 상기 제2 트랜지스터들에 연결된 복수의 제2 테스트 패드들을 더 포함하고, 상기 제2 트랜지스터들은 상기 제2 테스트 패드들에 대응되는 제2 그룹들로 구분되고, 상기 각각의 상기 제2 그룹의 상기 제2 트랜지스터들은 대응하는 제2 테스트 패드에 공통으로 연결된다.
상기 제2 트랜지스터들 각각은, 상기 제2 스위칭 패드에 공통으로 연결된 게이트 전극, 상기 대응하는 게이트 라인에 연결된 드레인 전극, 및 상기 대응하는 제2 테스트 패드에 연결된 소스 전극을 포함하고, 상기 각각의 상기 제2 그룹의 상기 제2 테스트 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제2 테스트 패드에 공통으로 연결된다.
본 발명의 실시 예에 따른 액정 표시 장치는 게이트 신호들을 수신하는 게이트 라인들 및 상기 게이트 라인들과 교차하여 데이터 전압들을 수신하는 데이터 라인들에 연결된 복수의 화소들이 형성된 박막 트랜지스터 기판, 상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부, 상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부, 상기 박막 트랜지스터 기판과 마주보는 컬러 필터 기판, 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재된 액정층을 포함하고, 상기 박막 트랜지스터 기판은, 상기 화소들이 배치되는 표시 영역, 상기 표시 영역 주변에 형성된 비표시 영역, 상기 비표시 영역에 형성되어 대응하는 데이터 라인들의 일측과 상기 데이터 구동부에 연결된 복수의 데이터 패드들, 상기 비표시 영역에 형성되어 상기 대응하는 데이터 라인들의 타측에 연결된 복수의 제1 트랜지스터들, 상기 데이터 라인들의 상기 타측에 연결된 복수의 오에스 패드들, 및 상기 표시 영역의 주변을 따라서 상기 비표시 영역에 형성되며, 상기 제1 트랜지스터들을 사이에 두고 배치되는 복수의 리페어 라인들을 포함하고, 상기 오에스 패드들은 상기 제1 트랜지스터들 및 상기 리페어 라인들과 중첩된다.
본 발명의 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치는 비표시 영역을 효율적으로 이용하여 비표시 영역을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1에 도시된 제1 테스트 부의 내부 구성을 도시한 도면이다.
도 3은 도 2에 도시된 제1 영역(A)의 레이아웃을 보여주는 도면이다.
도 4는 도 3에 도시된 I-I'선을 따라 자른 단면도이다.
도 5는 도 1에 도시된 제2 테스트 부의 내부 구성을 도시한 도면이다.
도 6은 오픈 쇼트 검사 방법을 설명하기 위한 도면이다.
도 7은 오픈 쇼트 검사 방법에 의해 단선이 확인된 데이터 라인에 대한 리페어 방법을 설명하기 위한 도면이다.
도 8은 도 1에 도시된 박막 트랜지스터 기판을 포함하는 액정 표시 장치를 도시한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 1을 참조하면, 박막 트랜지스터 기판(110)은 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm), 제1 테스트 부(10), 제2 테스트 부(20), 및 복수의 리페어 라인들(RP1,RP2)을 포함한다. 박막 트랜지스터 기판(110)의 평면상의 영역은 표시 영역(DA) 및 표시 영역(DA)의 주변에 형성된 비표시 영역(NDA1,NDA2,NDA3,NDA4)을 포함할 수 있다.
박막 트랜지스터 기판(110)의 표시 영역(DA)에서 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차한다. m 및 n은 0보다 큰 정수이다. 도시하지 않았으나, 표시 영역(DA)에서 박막 트랜지스터 기판(110)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)이 교차하는 영역에 배치된 복수의 화소들(미 도시됨)을 포함한다. 화소들은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다.
비표시 영역(NDA1,NDA2,NDA3,NDA4)은 표시 영역(DA)의 상측에 인접한 영역으로 정의되는 제1 비표시 영역(NDA1), 표시 영역(DA)의 하측에 인접한 영역으로 정의되는 제2 비표시 영역(NDA2), 표시 영역(DA)의 우측에 인접한 영역으로 정의되는 제3 비표시 영역(NDA3), 및 표시 영역(DA)의 좌측에 인접한 영역으로 정의되는 제4 비표시 영역(NDA4)을 포함한다.
제1 비표시 영역(NDA1)에는 복수의 데이터 패드부들(DPD1~DPDk)이 배치될 수 있다. k는 0보다 크고 m보다 작은 정수이다. 데이터 라인들(DL1~DLm)은 제1 비표시 영역(NDA1)으로 연장되어 데이터 패드부들(DPD1~DPDk)에 연결된다. 데이터 패드부들(DPD1~DPDk)은 각각 대응되는 소정의 개수의 데이터 라인들에 연결된다.
데이터 패드부들(DPD1~DPDk)에는 각각 대응되는 소스 구동칩들(미 도시됨)이 연결된다. 소스 구동칩들로부터 데이터 패드부들(DPD1~DPDk)에 데이터 전압들이 제공된다. 데이터 패드부들(DPD1~DPDk)에 연결된 데이터 라인들(DL1~DLm)을 통해 데이터 전압들이 화소들에 제공된다. 소스 구동칩들이 데이터 패드부들(DPD1~DPDk)에 연결되는 구성은 이하,도 8을 참조하여 설명될 것이다.
제1 테스트 부(10)는 제1 비표시 영역(NDA1)의 반대측인 제2 비표시 영역(NDA2)에 배치될 수 있다. 데이터 라인들(DL1~DLm)은 제2 비표시 영역(NDA2)으로 연장되어 제1 테스트 부(10)에 연결된다. 오픈 쇼트 검사시, 제1 테스트 부(10)는 데이터 라인들(DL1~DLm)에 제1 검사 신호를 제공한다. 제1 검사 신호에 의해 데이터 라인들(DL1~DLm)의 단선 여부가 검사된다.
리페어 라인들(RP1,RP2)은 제1 리페어 라인(RP1) 및 제1 리페어 라인(RP1)보다 외측에 형성된 제2 리페어 라인(RP2)을 포함한다. 제1 및 제2 리페어 라인들(RP1,RP2)은 표시 영역(DA) 주변을 따라서 제1 내지 제4 비표시 영역들(NDA1~NDA4)에 형성된다. 제1 및 제2 리페어 라인들(RP1,RP2)은 데이터 패드부들(DPD1~DPDk) 및 제1 테스트 부(10)와 오버랩된다. 제1 및 제2 리페어 라인들(RP1,RP2)은 게이트 라인들(GL1~GLn)과 동일층에 동시에 형성된다.
오픈 쇼트 검사에 의해 단선된 데이터 라인이 검출될 수 있다. 단선된 데이터 라인이 연결된 데이터 패드부와 어느 하나의 리페어 라인이 서로 오버랩되는 영역에서 레이저에 의해 단접(welding)되어 연결될 수 있다. 또한, 단선된 데이터 라인이 연결된 제1 테스트부(10)와 어느 하나의 리페어 라인이 서로 오버랩되는 영역에서 레이저에 의해 단접(welding)되어 연결될 수 있다.
화소들에 게이트 신호들을 제공하는 게이트 구동부(200)는 제3 비표시 영역(NDA3)에 배치될 수 있다. 게이트 구동부(200)는 제3 비표시 영역(NDA3)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다. 게이트 라인들(GL1~GLn)은 제3 비표시 영역(NDA3)으로 연장되어 게이트 구동부(200)에 연결된다. 게이트 구동부(200)는 게이트 라인들(GL1~GLn)을 통해 게이트 신호들을 화소들에 제공한다. 게이트 신호들은 순차적으로 그리고 행 단위로 화소들에 제공된다.
제2 테스트 부(20)는 제3 비표시 영역(NDA3)의 반대측인 제4 비표시 영역(NDA4)에 배치될 수 있다. 게이트 라인들(GL1~GLn)은 제4 비표시 영역(NDA4)으로 연장되어 제2 테스트 부(20)에 연결된다.
비쥬얼 검사시, 제2 테스트 부(20)를 통해 제2 검사 신호가 게이트 라인들(GL1~GLn)에 제공될 수 있다. 또한, 제1 테스트 부(10)를 통해 제3 검사 신호가 데이터 라인들(DL1~DLm)에 제공될 수 있다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)에 제공된 제2 및 제3 검사 신호들은 박막 트랜지스터 기판(110)의 표시 영역(DA)에 소정의 저항 이미지를 생성한다. 검사용 카메라 등을 이용하여 박막 트랜지스터 기판(110)의 표시 영역(DA)에 나타난 저항 이미지를 관찰하여 비쥬얼 검사가 수행된다. 즉, 제2 및 제3 검사 신호들이 인가된 후, 표시 영역(DA)의 게이트 라인들(GL1~GLn), 데이터 라인들(DL1~DLm), 및 화소들 사이의 쇼트나 오픈 상태가 육안으로 검출된다.
도 2는 도 1에 도시된 제1 테스트 부의 내부 구성을 도시한 도면이다. 도 3은 도 2에 도시된 제1 영역(A)의 레이아웃을 보여주는 도면이다. 도 4는 도 3에 도시된 I-I'선을 따라 자른 단면도이다. 도 5는 도 1에 도시된 제2 테스트 부의 내부 구성을 도시한 도면이다.
먼저, 도 2 및 도 3을 참조하면, 제1 테스트 부(10)는 복수의 제1 테스트 트랜지스터들(T1_1~T1_m), 제1 스위칭 패드(SP1), 복수의 제1 테스트 패드들(PD1,PD2), 복수의 오에스 패드들(OSP1~OSPm), 및 제1 테스트 게이트 라인(TGL1)을 포함한다.
제1 테스트 게이트 라인(TGL1)은 행 방향으로 연장되어, 제1 테스트 트랜지스터들(T1_1~T1_m)의 게이트 전극들에 공통으로 연결된다. 실질적으로, 제1 테스트 게이트 라인(TGL1)은 제1 테스트 트랜지스터들(T1_1~T1_m)의 게이트 전극들(GE)을 형성한다. 제1 테스트 게이트 라인(TGL1)은 제1 스위칭 패드(SP1)에 연결된다. 제1 테스트 게이트 라인(TGL1)은 제1 및 제2 리페어 라인들(RP1,RP2)과 동일층에 동시에 형성된다.
제1 테스트 트랜지스터들(T1_1~T1_m)의 드레인 전극들(DE)은 각각 대응되는 데이터 라인들(DL1~DLm)에 연결된다. 실질적으로, 데이터 라인들(DL1~DLm)이 연장되어 대응되는 제1 테스트 트랜지스터들(T1_1~T1_m)의 드레인 전극들(DE)을 형성한다.
제1 테스트 게이트 라인(TGL1)을 사이에 두고 제1 리페어 라인(RP1) 및 제2 리페어 라인(RP2)이 배치된다. 예를 들어, 제1 리페어 라인(RP1)은 제1 테스트 게이트 라인(TGL1)의 하부에 인접하도록 배치되고, 제2 리페어 라인(RP2)은 제1 테스트 게이트 라인(TGL1)의 상부에 인접하도록 배치될 수 있다.
데이터 라인들(DL1~DLm)은 홀수 번째 데이터 라인들(DL1,DL3,...,DLm-1)로 정의되는 제1 데이터 라인들(DL1,DL3,...,DLm-1) 및 짝수 번째 데이터 라인들(DL2,DL4,...,DLm)로 정의되는 제2 데이터 라인들(DL2,DL4,...,DLm)을 포함할 수 있다. 제2 비표시 영역(NDA2)에서 제1 데이터 라인들(DL1,DL3,...,DLm-1)보다 제2 데이터 라인들(DL2,DL4,...,DLm)이 더 길게 연장될 수 있다.
제1 데이터 라인들(DL1,DL3,...,DLm-1)은 연장되어 제1 리페어 라인(RP1) 및 제1 테스트 게이트 라인(TGL1)과 오버랩될 수 있다. 제2 데이터 라인들(DL2,DL4,...,DLm)은 연장되어 제1 리페어 라인(RP1), 제1 테스트 게이트 라인(TGL1), 및 제2 리페어 라인(RP2)과 오버랩될 수 있다.
제1 테스트부(10)로 연장된 데이터 라인들(DL1~DLm)은 각각 대응되는 오에스 패드들(OSP1~OSPm)에 연결될 수 있다. 구체적으로, 오에스 패드들(OSP1~OSPm)은 홀수 번째 오에스 패드들(OSP1,OSP3,...,OSPm-1)로 정의되는 제1 오에스 패드들(OSP1,OSP3,...,OSPm-1) 및 짝수 번째 오에스 패드들(OSP2,OSP4,...,OSPm)로 정의되는 제2 오에스 패드들(OSP2,OSP4,...,OSPm)을 포함할 수 있다.
제1 오에스 패드들(OSP1,OSP3,...,OSPm-1)은 각각 대응되는 제1 데이터 라인들(DL1,DL3,...,DLm-1)에 연결되고, 제1 리페어 라인(RP1) 및 제1 테스트 게이트 라인(TGL1)과 오버랩될 수 있다. 제2 오에스 패드들(OSP2,OSP4,...,OSPm)은 각각 대응되는 제2 데이터 라인들(DL2,DL4,...,DLm)에 연결되고, 제1 테스트 게이트 라인(TGL1) 및 제2 리페어 라인(RP2)과 오버랩될 수 있다.
제1 테스트 트랜지스터들(T1_1~T1_m)은 제1 테스트 패드들(PD1,PD2)에 대응되는 복수의 제1 그룹들로 구분될 수 있다. 각각의 제1 그룹의 제1 테스트 트랜지스터들의 소스 전극들(SE)은 대응되는 제1 테스트 패드에 공통으로 연결된다. 예를 들어, 제1 그룹들은 제1 테스트 트랜지스터들(T1_1~T1_m) 중 홀수 번째 트랜지스터들(T1_1,T1_3,...,T1_m-1)을 포함하는 제1 서브 그룹과 짝수 번째 트랜지스터들(T1_2,T1_4,...,T1_m)을 포함하는 제2 서브 그룹을 포함할 수 있다.
제1 테스트 패드들(PD1,PD2)은 제1 서브 그룹에 대응되는 제1 패드(PD1) 및 제2 서브 그룹에 대응되는 제2 패드(PD2)를 포함할 수 있다. 제1 서브 그룹의 제1 테스트 트랜지스터들(T1_1,T1_3,...,T1_m-1)의 소스 전극들(SE)은 대응되는 제1 패드(PD1)에 공통으로 연결된다. 제2 서브 그룹의 제1 테스트 트랜지스터들(T1_2,T1_4,...,T1_m)의 소스 전극들(SE)은 대응되는 제2 패드(PD2)에 공통으로 연결된다.
실질적으로, 제1 테스트 트랜지스터들(T1_1~T1_m)의 소스 전극들(SE)은 복수의 소스 라인들(SL1~SLm)이 연장되어 형성된다. 복수의 소스 라인들(SL1~SLm)은 제2 리페어 라인(RP2) 및 제1 테스트 게이트 라인(TGL1)과 오버랩될 수 있다. 복수의 소스 라인들(SL1~SLm) 중 홀수 번째 소스 라인들(SL1,SL3,...,SLm-1)은 제1 패드(PD1)에 공통으로 연결되고, 짝수 번째 소스 라인들(SL2,SL4,...,SLm)은 제2 패드(PD2)에 공통으로 연결된다.
제1 서브 그룹의 제1 테스트 트랜지스터들(T1_1,T1_3,...,T1_m-1)의 드레인 전극들(DE)은 각각 대응하는 제1 데이터 라인들(DL1,DL3,...,DLm-1)에 연결된다. 제2 서브 그룹의 제1 테스트 트랜지스터들(T1_2,T1_4,...,T1_m)의 드레인 전극들(DE)은 각각 대응하는 제2 데이터 라인들(DL1,DL3,...,DLm-1)에 연결된다.
예시적인 실시 예로서, 2 개의 제1 그룹들 및 2 개의 제1 테스트 패드들(PD1,PD2)의 구성이 설명되었으나, 제1 그룹들 및 제1 테스트 패드들의 개수는 이에 한정되지 않는다. 제1 테스트 트랜지스터들(T1_1~T1_m)은 2개보다 많은 개수의 제1 그룹들로 구분될 수 있다. 이러한 경우, 제1 테스트 패드들의 개수는 제1 그룹들의 개수에 대응되도록 준비될 수 있다.
예를 들어, 제1 테스트 트랜지스터들(T1_1~T1_m)은 제1, 제2, 및 제3 트랜지스터들이 반복적으로 배치될 수 있다. 이러한 경우, 제1 트랜지스터들, 제2 트랜지스터들, 및 제3 트랜지스터들은 각각 제1 서브 그룹, 제2 서브 그룹, 및 제3 서브 그룹으로 정의되고, 제1 내지 제3 서브 그룹들에 대응되는 3개의 제1 테스트 패드들이 준비될 수 있다. 각각의 제1 테스트 패드는 대응되는 제1 그룹의 트랜지스터들에 공통으로 연결될 수 있다. 그룹들로 구분되지 않고 제1 테스트 트랜지스터들(T1_1~T1_m)은 하나의 제1 테스트 패드에 공통으로 연결될 수도 있다.
도 4에는 제1 테스트 트랜지스터들(T1_1~T1_m) 중 첫 번째 트랜지스터(T1_1)의 구성이 도시되었으나, 제1 테스트 트랜지스터들(T1_1~T1_m)의 구성은 실질적으로 서로 동일하다. 따라서, 이하, 도 4에 도시된 하나의 제1 테스트 트랜지스터(T1_1)의 구성이 설명될 것이다.
도 4를 참조하면, 박막 트랜지스터 기판(110)의 제1 베이스 기판(111) 상에 제1 테스트 트랜지스터(T1_1)의 게이트 전극(GE)이 형성된다. 제1 테스트 게이트 라인(TGL1)이 연장되어 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)을 사이에 두고 제1 리페어 라인(RP1) 및 제2 리페어 라인(RP2)이 제1 베이스 기판(111)상에 형성된다. 게이트 전극(GE), 제1 리페어 라인(RP1), 및 제2 리페어 라인(RP2)을 덮도록 제1 베이스 기판(111) 상에 게이트 절연막(112)이 형성된다.
게이트 전극(GE)을 덮고 있는 게이트 절연막(112) 상에 반도체 층(SM)이 형성된다. 도시하지 않았으나, 반도체 층(SM)은 액티브 층 및 오믹 콘택층을 포함한다.
반도체 층(SM) 및 게이트 절연막(112) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 형성될 수 있다. 드레인 전극(DE)은 제1 데이터 라인(DL1)으로부터 연장되어 형성되며, 게이트 전극(GE) 및 제1 리페어 라인(RP1)과 오버랩된다. 소스 전극(SE)은 제1 소스 라인(SL1)으로부터 연장되어 형성되며, 게이트 전극(GE) 및 제2 리페어 라인(RP2)과 오버랩된다.
반도체 층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 형성한다.
도 5를 참조하면, 제2 테스트 부(20)는 복수의 제2 테스트 트랜지스터들(T2_1~T2_n), 제2 스위칭 패드(SP2), 및 복수의 제2 테스트 패드들(PD3,PD4)을 포함한다.
제2 테스트 트랜지스터들(T2_1~T2_n)의 게이트 전극들은 제2 스위칭 패드(SP2)에 공통으로 연결된다. 제2 테스트 트랜지스터들(T2_1~T2_n)의 드레인 전극들은 각각 대응되는 게이트 라인들(GL1~GLn)에 연결된다.
제2 테스트 트랜지스터들(T2_1~T2_n)은 제2 테스트 패드들(PD3,PD4)에 대응되는 복수의 제2 그룹들로 구분될 수 있다. 각각의 제2 그룹의 제2 테스트 트랜지스터들의 소스 전극들은 대응되는 제2 테스트 패드에 공통으로 연결된다. 예를 들어, 제2 그룹들은 제2 테스트 트랜지스터들(T2_1~T2_n) 중 홀수 번째 트랜지스터들(T2_1,T2_3,...,T2_n-1)을 포함하는 제3 서브 그룹과 짝수 번째 트랜지스터들(T2_2,T2_4,...,T2_n)을 포함하는 제4 서브 그룹을 포함할 수 있다.
제2 테스트 패드들(PD3,PD4)은 제3 서브 그룹에 대응되는 제3 패드(PD3) 및 제4 서브 그룹에 대응되는 제4 패드(PD4)를 포함할 수 있다. 제3 서브 그룹의 제2 테스트 트랜지스터들(T2_1,T2_3,...,T2_n-1)의 소스 전극들은 대응되는 제3 패드(PD3)에 공통으로 연결된다. 제4 서브 그룹의 제2 테스트 트랜지스터들(T2_2,T2_4,...,T2_m)의 소스 전극들은 대응되는 제4 패드(PD4)에 공통으로 연결된다.
게이트 라인들(GL1~GLn)은 홀수 번째 게이트 라인들(GL1,GL3,...,GLn-1)로 정의되는 제1 게이트 라인들(GL1,GL3,...,GLn-1) 및 짝수 번째 게이트 라인들(GL2,GL4,...,GLn)로 정의되는 제2 게이트 라인들(GL2,GL4,...,GLn)을 포함할 수 있다. 제4 비표시 영역(NDA4)에서 제1 게이트 라인들(GL1,GL3,...,GLn-1) 보다 제2 게이트 라인들(GL2,GL4,...,GLn)이 더 길게 연장될 수 있다.
제3 서브 그룹의 제2 테스트 트랜지스터들(T2_1,T2_3,...,T2_n-1)의 드레인 전극들은 각각 대응하는 제1 게이트 라인들(GL1,GL3,...,GLn-1)에 연결된다. 제4 서브 그룹의 제2 테스트 트랜지스터들(T2_2,T2_4,...,T2_n)의 드레인 전극들은 각각 대응하는 제2 게이트 라인들(GL2,GL4,...,GLn)에 연결된다.
제2 그룹들 및 제2 테스트 패드들(PD3,PD4)의 개수는 각각 2개로 설정되었으나, 전술한 제1 그룹들의 개수 및 제1 테스트 패드들의 개수의 정의와 같이, 제2 그룹들의 개수 및 제2 테스트 패드들의 개수도 이에 한정되지 않는다.
전술한 박막 트랜지스터 기판(110)의 구성에 대한 오픈 쇼트 검사 및 비쥬얼 검사 방법은 다음과 같다.
데이터 라인들(DL1~DLm)이 형성된 후 오픈 쇼트 검사가 수행된다. 오픈 쇼트 검사시, 제2 비표시 영역(NDA2)에 배치된 제1 테스트부(10)에서 데이터 라인들(DL1~DLm)에 제1 검사 신호가 인가된다. 구체적으로, 제1 테스트부(10)의 오에스 패드들(OSP1~OSPm)에 제1 검사 신호가 인가된다. 따라서, 오에스 패드들(OSP1~OSPm)에 연결된 데이터 라인들(DL1~DLm)에 제1 검사 신호가 제공된다.
전술한 바와 같이, 제2 비표시 영역(NDA2)의 반대측인 제1 비표시 영역(NDA1)에서 데이터 라인들(DL1~DLm)은 데이터 패드부들(DPD1~DPDk)에 연결된다. 따라서, 데이터 라인들(DL1~DLm)에 인가된 제1 검사 신호는 패드부들(DPD1~DPDk)을 통해 출력된다. 데이터 패드부들(DPD1~DPDk)에서 제1 검사 신호의 출력이 검출된다. 데이터 패드부들(DPD1~DPDk)에서 출력되는 제1 검사 신호에 따라서 데이터 라인들(DL1~DLm)의 단선 상태가 검사될 수 있다. 예를 들어, 데이터 패드부들(DPD1~DPDk)을 통해 정상적인 제1 검출 신호를 출력하는 데이터 라인들은 정상이며, 정상적인 제1 검출 신호를 출력하지 않은 데이터 라인들은 단선으로 판정될 수 있다.
단선된 데이터 라인에 연결된 오에스 패드 및 오에스 패드와 오버랩되는 리페어 라인이 서로 오버랩되는 영역에서 레이저에 의해 단접(welding)되어 연결된다. 이러한 구성은 이하, 도 6 및 7을 참조하여 상세히 설명될 것이다.
박막 트랜지스터 기판(110)의 비쥬얼 검사시, 제1 스위칭 패드(SP1)를 통해 제1 스위칭 신호가 제1 테스트 트랜지스터들(T1_1~T1_m)에 인가되고, 제2 스위칭 패드(SP2)를 통해 제2 스위칭 신호가 제2 테스트 트랜지스터들(T2_1~T2_n)에 인가된다. 제1 테스트 트랜지스터들(T1_1~T1_m)은 제1 스위칭 신호에 응답하여 턴 온되고, 제2 테스트 트랜지스터들(T2_1~T2_n)은 제2 스위칭 신호에 응답하여 턴 온된다.
제2 검사 신호가 제2 테스트 패드들(PD3,PD4)에 인가된다. 턴 온된 제2 테스트 트랜지스터들(T2_1~T2_n)은 제2 테스트 패드들(PD3,PD4)을 통해 제2 검사 신호를 제공받는다. 제2 검사 신호는 턴 온된 제2 테스트 트랜지스터들(T2_1~T2_n)을 통해 게이트 라인들(GL1~GLn)에 제공된다.
제2 검사 신호는 제3 패드(PD3)에 인가되는 제1 서브 검사 신호 및 제4 패드(PD4)에 인가되는 제2 서브 검사 신호를 포함한다. 제1 서브 검사 신호는 제3 서브 그룹의 제2 테스트 트랜지스터들(T2_1,T2_3,...,T2_n-1)에 연결된 제1 게이트 라인들(GL1,GL3,...,GLn-1)에 인가된다. 제2 서브 검사 신호는 제4 서브 그룹의 제2 테스트 트랜지스터들(T2_2,T2_4,...,T2_n)에 연결된 제2 게이트 라인들(GL2,GL4,...,GLn)에 인가된다.
제1 게이트 라인들(GL1,GL3,...,GLn-1)과 제2 게이트 라인들(GL2,GL4,...,GLn)에 서로 다른 제1 서브 검사 신호 및 제2 서브 검사 신호가 인가됨으로써, 제1 게이트 라인들(GL1,GL3,...,GLn-1)과 제2 게이트 라인들(GL2,GL4,...,GLn) 사이의 쇼트 상태가 검사될 수 있다.
제3 검사 신호가 제1 테스트 패드들(PD1,PD2)에 인가된다. 턴 온된 제1 테스트 트랜지스터들(T1_1~T1_m)은 제1 테스트 패드들(PD1,PD2)을 통해 제3 검사 신호를 제공받는다. 제3 검사 신호는 턴 온된 제1 테스트 트랜지스터들(T1_1~T1_m)을 통해 데이터 라인들(DL1~DLm)에 제공된다.
제3 검사 신호는 제1 패드(PD1)에 인가되는 제3 서브 검사 신호 및 제2 패드(PD2)에 인가되는 제4 서브 검사 신호를 포함한다. 제3 서브 검사 신호는 제1 서브 그룹의 제1 테스트 트랜지스터들(T1_1,T1_3,...,T1_m-1)에 연결된 제1 데이터 라인들(DL1,DL3,...,DLm-1)에 인가된다. 제4 서브 검사 신호는 제2 서브 그룹의 제1 테스트 트랜지스터들(T1_2,T1_4,...,T1_m)에 연결된 제2 데이터 라인들(DL2,DL4,...,DLm)에 인가된다.
제1 데이터 라인들(DL1,DL3,...,DLm-1)과 제2 데이터 라인들(DL2,DL4,...,DLm)에 서로 다른 제3 서브 검사 신호 및 제4 서브 검사 신호가 인가됨으로써, 제1 데이터 라인들(DL1,DL3,...,DLm-1)과 제2 데이터 라인들(DL2,DL4,...,DLm) 사이의 쇼트 상태가 검사될 수 있다.
게이트 라인들(DL1~DLm) 및 데이터 라인들(DL1~DLm)에 제공된 제2 및 제3 검사 신호들은 박막 트랜지스터 기판(110)의 표시 영역(DA)에 소정의 저항 이미지를 생성한다. 검사용 카메라 등을 이용하여 박막 트랜지스터 기판(110)의 표시 영역(DA)에 나타난 저항 이미지를 관찰하여 비쥬얼 검사가 수행된다.
제2 비표시 영역(NDA2)에서 데이터 라인들(DL1~DLm)이 별도의 패드들에 연결되고, 오픈 쇼트 검사를 위해 사용되는 OS 패드들(OSP1~OSPm) 및 비쥬얼 검사를 위해 사용되는 제1 스위칭 트랜지스터들(T1_1~T1_m)이 서로 오버랩되지 않도록 배치될 수 있다. 이러한 경우, 패드들과 오버랩되도록 리페어 라인들(RP1,RP2)이 배치될 수 있다. 따라서, 제2 비표시 영역(NDA2)에서 데이터 라인들(DL1~DLm)에 연결되는 패드들, OS 패드들(OSP1~OSPm) 및 제1 스위칭 트랜지스터들(T1_1~T1_m)이 서로 오버랩되지 않고 배치될 수 있는 영역들이 별도로 확보되어야 한다. 또한, 리페어 라인들(RP1,RP2)은 단선된 데이터 라인들에 연결된 패드들과 단접되어 연결될 수 있다.
그러나, 본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)의 제2 비표시 영역(NDA2)에 배치된 제1 테스트 부(10)는 데이터 라인들(DL1~DLm)에 연결되기 위한 패드들을 포함하지 않는다. 즉, 별도의 패드들이 사용되지 않고, 오픈 쇼트 검사시 사용되는 OS 패드들(OSP1~OSPm)이 데이터 라인들(DL1~DLm)에 연결된다. 제1 테스트 부(10)의 OS 패드들(OSP1~OSPm)은 리페어 라인들(RP1,RP2) 및 제1 스위칭 트랜지스터들(T1_1~T1_m)과 중첩되도록 배치된다. 또한, 리페어 라인들(RP1,RP2)은 단선된 데이터 라인들에 연결된 OS 패드들과 단접되어 연결될 수 있다.
따라서, 박막 트랜지스터 기판(110)의 제2 비표시 영역(NDA2)이 효율적으로 이용되어 제1 테스트 부(10)의 크기가 줄어들 수 있다. 제2 비표시 영역(NDA2)이 효율적으로 이용되어 제2 비표시 영역(NDA2)이 줄어들 수 있으므로, 비표시 영역의 전체 면적이 줄어들 수 있다.
결과적으로, 본 발명의 박막 트랜지스터 기판(110)은 비표시 영역을 효율적으로 이용하여 비표시 영역을 줄일 수 있다.
도 6은 오픈 쇼트 검사 방법을 설명하기 위한 도면이다. 도 6에는 설명의 편의를 위해 오픈 쇼트 검사를 수행하기 위한 구성으로서 데이터 라인들(DL1~DLm), 데이터 라인들(DL1~DLm) 양단에 연결된 데이터 패드부들(DPD1~DPDk)과 오에스 패드들(OSP1~OSPm), 및 리페어 라인들(RP1,RP2) 만이 도시되었다.
도 6을 참조하면, 데이터 패드부들(DPD1~DPDk)은 각각 복수의 데이터 패드들을 포함한다. 데이터 패드들(DP1~DPm)은 각각 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 데이터 라인들(DL1~DLm)의 일측은 제1 비표시 영역(NDA1)에서 대응하는 데이터 패드들(DP1~DPm)에 연결되고, 타측은 제2 비표시 영역(NDA2)에서 대응하는 오에스 패드들(OSP1~OSPm)에 연결된다.
박막 트랜지스터 기판(110) 상에 데이터 라인들(DL1~DLm)이 형성된 후, 오픈 쇼트 검사가 수행된다. 오픈 쇼트 검사시, 오에스 패드들(OSP1~OSPm)에 제1 검사 신호가 인가된다. 오에스 패드들(OSP1~OSPm)에 연결된 데이터 라인들(DL1~DLm)에 제1 검사 신호가 인가된다.
데이터 패드들(DP1~DPm)에는 검출 장치(30)가 접촉된다. 검출 장치(30)는 탐침(31)을 포함한다. 구체적으로, 검출 장치(30)의 탐침(31)이 하강하여 제1 데이터 패드(DP1)에 접촉된 후 소정의 압력이 제1 데이터 패드(DP1)에 가해진다. 예를 들어, 탐침(31)이 제1 데이터 패드(DP1)에 접촉된 후, 접촉된 위치로부터 검출 장치(30)가 200 마이크로미터(μm)만큼 다시 하강하여 제1 데이터 패드(DP1)를 향해 더 이동한다. 즉, 검출 장치(30)의 탐침(31)이 제1 데이터 패드(DP1)에 접촉된 시점에서부터 다시 검출 장치(30)가 200 마이크로미터(μm)만큼 제1 데이터 패드(DP1)를 향해 이동한다. 따라서, 200 마이크로미터(μm)만큼 이동된 검출 장치(30)의 탐침(31)에 의해 소정의 압력이 제1 데이터 패드(DP1)에 가해진다. 소정의 압력이 제1 데이터 패드(DP1)에 가해짐으로써 탐침(31)과 제1 데이터 패드(DP1)의 접촉력이 증대될 수 있다. 이후, 탐침(31)이 제1 데이터 패드(DP1)와 소정의 압력으로 접촉된 상태에서 검출 장치(30)는 100mm/s의 속도로 제m 데이터 패드(DPm)를 향해 이동하여 데이터 패드들(DP1~DPm)과 순차적으로 접촉된다.
검출 장치(30)가 200 마이크로미터(μm)보다 많은 거리만큼 제1 데이터 패드(DP1)를 향해 이동하여 제1 데이터 패드(DP1)와 접촉된 후 제m 데이터 패드(DPm)를 향해 이동할 경우, 박막 트랜지스터 기판(110)에 스크래치가 발생될 수 있다. 따라서, 검출 장치(30)는 200 마이크로미터(μm)와 같거나 적은 거리만큼 제1 데이터 패드(DP1)를 향해 이동하여 접촉된다.
검출 장치(30)는 데이터 패드들(DP1~DPm)로부터 출력되는 제1 검사 신호를 검출한다. 데이터 패드들(DP1~DPm)을 통해 정상적인 제1 검사 신호가 출력되는 데이터 라인들은 정상으로 판별된다. 단선(D)된 데이터 라인의 경우, 정상적인 제1 검사 신호가 출력되지 않는다. 따라서, 단선(D)된 데이터 라인은 불량으로 검출된다.
도 7은 오픈 쇼트 검사 방법에 의해 단선이 확인된 데이터 라인에 대한 리페어 방법을 설명하기 위한 도면이다. 도 7에는 설명의 편의를 위해 단선된 데이터 라인(DLj), 단선된 데이터 라인(DLj)의 양단에 연결된 오에스 패드(OSPj)와 데이터 패드(DPj), 및 제1 리페어 라인(RP1)이 도시되었다.
도 7을 참조하면, 오픈 쇼트 검사에 의해 단선(D)이 발생된 데이터 라인(DLj)은 불량으로 판별된다.
제1 리페어 라인(RP1)은 데이터 라인(DLj)의 일측에 연결된 데이터 패드(DPj)와 오버랩된다. 제1 리페어 라인(RP1)과 데이터 패드(DPj)가 오버랩되는 영역은 제1 단접부(P1)로 정의될 수 있다.
제1 리페어 라인(RP1)은 데이터 라인(DLj)의 타측에 연결된 오에스 패드(OSPj)와 오버랩된다. 제1 리페어 라인(RP1)과 오에스 패드(OSPj)가 오버랩되는 영역은 제2 단접부(P2)로 정의될 수 있다.
제1 단접부(P1) 및 제2 단접부(P2)에 레이저가 조사된다. 제1 단접부(P1)에서 데이터 패드(DPj)와 제1 리페어 라인(RP1)이 단접되어 연결된다. 제2 단접부(P2)에서 오에스 패드(OSPj)와 제1 리페어 라인(RP1)이 단접되어 연결된다.
데이터 패드부들(DPD1~DPDk)에는 소스 구동 칩들이 배치되고, 소스 구동 칩들로부터 데이터 전압들이 데이터 라인들(DL1~DLm)에 인가된다. 단선된 데이터 라인(DLj)의 일측에 연결된 데이터 패드(DPj)에 데이터 전압이 인가된다. 또한, 데이터 패드(DPj)에 연결된 제1 리페어 라인(RP1)을 통해 단선된 데이터 라인(DLj)의 타측에 연결된 오에스 패드(OSPj)에 데이터 전압이 인가된다. 단선된 데이터 라인(DLj)의 상부 및 하부로 데이터 전압이 인가되므로, 표시 영역(DA)의 화소들은 정상적으로 구동될 수 있다.
두 개의 리페어 라인들(RP1,RP2)에 의해 두 개의 단선된 데이터 라인들이 수리될 수 있다. 그러나 이에 한정되지 않고, 리페어 라인들의 개수는 이보다 많을 수 있으며, 이러한 경우, 리페어 라인들의 개수에 대응되는 데이터 라인들이 리페어될 수 있다.
도 8은 도 1에 도시된 박막 트랜지스터 기판을 포함하는 액정 표시 장치를 도시한 도면이다. 도 8에는 설명의 편의를 위해 하나의 화소(PX)만이 도시되었으나, 실질적으로, 화소들(PX)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)이 교차하는 영역에 배치된다.
도 8을 참조하면, 액정 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 복수의 화소들(PX)이 형성된 박막 트랜지스터 기판(110), 박막 트랜지스터 기판(110)과 마주보고 공통 전극(미 도시됨)이 형성된 컬러 필터 기판(120), 및 박막 트랜지스터 기판(110)과 컬러 필터 기판(120) 사이에 개재되는 액정층(LC)을 포함한다. 화소들(PX)은 각각 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다.
박막 트랜지스터 기판(110)은 화소들에 각각 대응되는 복수의 화소 전극들(미 도시됨) 및 대응되는 화소 전극들에 연결된 복수의 박막 트랜지스터들(미 도시됨)을 포함한다. 박막 트랜지스터들은 대응하는 게이트 라인들을 통해 제공받은 게이트 신호들에 응답하여 대응하는 데이터 라인들을 통해 데이터 전압들을 제공받는다. 제공받은 데이터 전압들은 대응하는 화소 전극들에 제공된다.
게이트 구동부(200)는 구동 회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 제공된 게이트 제어 신호에 응답하여 게이트 신호들을 생성한다. 게이트 신호들은 행 단위로 그리고 순차적으로 화소들에 제공된다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 제공받는다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX)에 제공한다. 데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 도 1에 도시된 제1 비 표시 영역(NDA)의 데이터 패드부들(DPD1~DPDk)에 연결된다.
도시하지 않았으나, 소스 구동칩들(310_1~310_k)이 실장된 연성회로기판들(320_1~320_k)은 각각 대응되는 데이터 패드부들(DPD1~DPDk)에 이방성 도전 필름들(Anisotropic Conductive Film)에 의해 연결된다.
본 발명의 실시 예에서 소스 구동칩들(310_1~310_k)은 연성회로기판들(320_1~320_k) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었다. 그러나, 소스 구동칩들(310_1~310_k)은 제1 비 표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
박막 트랜지스터 기판(110)의 다른 구성은 앞서 상세히 설명하였으므로, 설명을 생략한다.
도시하지 않았으나, 컬러 필터 기판(120) 상에 컬러 필터들이 형성될 수 있다. 컬러 필터는 적색, 녹색, 및 청색 중 어느 하나의 색을 나타내는 색 화소를 포함할 수 있다. 또한, 도시하지 않았으나, 액정 표시 장치(500)는 표시 패널(100) 후방에 배치되어 표시 패널(110)에 광을 제공하는 백라이트 유닛을 포함한다. 백라이트 유닛은 표시 패널(100)의 하부에서 광을 공급하는 직하형 또는 표시 패널(100)의 측면에서 광을 공급하는 엣지형으로 형성될 수 있다.
박막 트랜지스터들에 의해 화소 전극들에 데이터 전압들이 인가되고, 공통 전극에 공통 전압이 인가되면, 액정층(LC)의 액정들의 배열이 변화된다. 변화된 액정들의 배열에 따라서 백라이트 유닛으로부터 제공된 광의 투과율이 조절되어 영상이 표시된다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판(110)의 제2 비표시 영역(NDA2)에 배치된 제1 테스트 부(10)는 데이터 라인들(DL1~DLm)에 연결되기 위한 패드들을 포함하지 않는다. 즉, 별도의 패드들이 사용되지 않고, 오픈 쇼트 검사시 사용되는 OS 패드들(OSP1~OSPm)이 데이터 라인들(DL1~DLm)에 연결된다. 제1 테스트 부(10)의 OS 패드들(OSP1~OSPm)은 리페어 라인들(RP1,RP2) 및 제1 스위칭 트랜지스터들(T1_1~T1_m)과 중첩되도록 배치된다. 또한, 리페어 라인들(RP1,RP2)은 단선된 데이터 라인들에 연결된 OS 패드들과 단접되어 연결될 수 있다.
박막 트랜지스터 기판(110)의 제2 비표시 영역(NDA2)이 효율적으로 이용되어 제1 테스트 부(10)의 크기가 줄어들 수 있으므로, 비표시 영역의 전체 면적이 줄어들 수 있다.
결과적으로, 본 발명의 박막 트랜지스터 기판(110)을 포함하는 액정 표시 장치(500)는 비표시 영역을 효율적으로 이용하여 비표시 영역을 줄일 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 박막 트랜지스터 기판 120: 컬러 필터 기판
10: 제1 테스트 부 20: 제2 테스트 부
DPD1~DPDk: 데이터 패드부 RP1,RP2: 제1 및 제2 리페어 라인
OSP1~OSPm: 오에스 패드 DP1~DPm: 데이터 패드
100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 구동 회로 기판

Claims (20)

  1. 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 연결되는 복수의 화소들이 배치되는 표시 영역;
    상기 표시 영역 주변에 형성된 비표시 영역;
    상기 비표시 영역에 형성되어 대응하는 데이터 라인들의 일측에 연결된 복수의 데이터 패드들;
    상기 비표시 영역에 형성되어 상기 대응하는 데이터 라인들의 타측에 연결된 복수의 제1 트랜지스터들;
    상기 데이터 라인들의 상기 타측에 연결된 복수의 오에스 패드들; 및
    상기 표시 영역의 주변을 따라서 상기 비표시 영역에 형성되며, 상기 제1 트랜지스터들을 사이에 두고 배치되는 복수의 리페어 라인들을 포함하고,
    상기 오에스 패드들은 상기 제1 트랜지스터들 및 상기 리페어 라인들과 중첩되는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역의 하측에 인접하고 상기 데이터 패드들이 배치된 제1 비표시 영역;
    상기 표시 영역의 상측에 인접하고 상기 오에스 패드들 및 상기 제1 트랜지스터들이 배치되는 제2 비표시 영역;
    상기 표시 영역의 우측에 인접한 제3 비표시 영역; 및
    상기 표시 영역의 좌측에 인접한 제4 비표시 영역을 포함하는 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 데이터 라인들은,
    상기 데이터 라인들 중 홀수 번째 데이터 라인들로 정의되는 제1 데이터 라인들; 및
    상기 데이터 라인들 중 짝수 번째 데이터 라인들로 정의되는 제2 데이터 라인들을 포함하고,
    상기 제2 비표시 영역에서 상기 제2 데이터 라인들은 상기 제1 데이터 라인들보다 길게 연장된 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 리페어 라인은,
    제1 리페어 라인; 및
    상기 제1 리페어 라인보다 외측에 형성된 제2 리페어 라인을 포함하고,
    상기 제1 트랜지스터들은 상기 제1 리페어 라인 및 상기 제2 리페어 라인 사이에 배치되는 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 제2 비표시 영역에서 상기 제1 및 제2 리페어 라인들 사이에 배치되어 상기 제1 트랜지스터들에 공통으로 연결되는 제1 테스트 게이트 라인;
    상기 제1 테스트 게이트 라인에 연결된 제1 스위칭 패드; 및
    상기 제1 트랜지스터들에 연결되는 복수의 제1 테스트 패드들을 더 포함하고,
    상기 제1 트랜지스터들은 상기 제1 테스트 패드들에 대응되는 제1 그룹들로 구분되고, 상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들은 대응하는 제1 테스트 패드에 공통으로 연결되는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 제1 트랜지스터들 각각은,
    상기 제1 테스트 게이트 라인에 공통으로 연결된 게이트 전극;
    상기 대응하는 데이터 라인에 연결된 드레인 전극; 및
    상기 대응하는 제1 테스트 패드에 연결된 소스 전극을 포함하고,
    상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제1 테스트 패드에 공통으로 연결되는 박막 트랜지스터 기판.
  7. 제 5 항에 있어서,
    상기 제1 데이터 라인들은 상기 제1 테스트 게이트 라인 및 상기 제1 리페어 라인과 중첩되고, 상기 제2 데이터 라인들은 상기 제1 리페어 라인, 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩되는 박막 트랜지스터 기판.
  8. 제 5 항에 있어서,
    상기 제1 및 제2 리페어 라인들, 상기 제1 테스트 게이트 라인, 및 상기 게이트 라인들은 동일층에 동시에 형성되는 박막 트랜지스터 기판.
  9. 제 5 항에 있어서,
    상기 제1 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 리페어 라인 및 상기 제1 테스트 게이트 라인과 중첩되고, 상기 제2 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩되는 박막 트랜지스터 기판.
  10. 제 2 항에 있어서,
    상기 제3 비표시 영역에 배치되어 상기 게이트 라인에 연결되는 게이트 구동부;
    상기 제4 비표시 영역에서 대응하는 게이트 라인들에 연결된 복수의 제2 트랜지스터들;
    상기 제2 트랜지스터들에 공통으로 연결된 제2 스위칭 패드; 및
    상기 제2 트랜지스터들에 연결된 복수의 제2 테스트 패드들을 더 포함하고,
    상기 제2 트랜지스터들은 상기 제2 테스트 패드들에 대응되는 제2 그룹들로 구분되고, 상기 각각의 상기 제2 그룹의 상기 제2 트랜지스터들은 대응하는 제2 테스트 패드에 공통으로 연결되는 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 제2 트랜지스터들 각각은,
    상기 제2 스위칭 패드에 공통으로 연결된 게이트 전극;
    상기 대응하는 게이트 라인에 연결된 드레인 전극; 및
    상기 대응하는 제2 테스트 패드에 연결된 소스 전극을 포함하고,
    상기 각각의 상기 제2 그룹의 상기 제2 테스트 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제2 테스트 패드에 공통으로 연결되는 박막 트랜지스터 기판.
  12. 게이트 신호들을 수신하는 게이트 라인들 및 상기 게이트 라인들과 교차하여 데이터 전압들을 수신하는 데이터 라인들에 연결된 복수의 화소들이 형성된 박막 트랜지스터 기판;
    상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부;
    상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부;
    상기 박막 트랜지스터 기판과 마주보는 컬러 필터 기판; 및
    상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 개재된 액정층을 포함하고,
    상기 박막 트랜지스터 기판은,
    상기 화소들이 배치되는 표시 영역;
    상기 표시 영역 주변에 형성된 비표시 영역;
    상기 비표시 영역에 형성되어 대응하는 데이터 라인들의 일측과 상기 데이터 구동부에 연결된 복수의 데이터 패드들;
    상기 비표시 영역에 형성되어 상기 대응하는 데이터 라인들의 타측에 연결된 복수의 제1 트랜지스터들;
    상기 데이터 라인들의 상기 타측에 연결된 복수의 오에스 패드들; 및
    상기 표시 영역의 주변을 따라서 상기 비표시 영역에 형성되며, 상기 제1 트랜지스터들을 사이에 두고 배치되는 복수의 리페어 라인들을 포함하고,
    상기 오에스 패드들은 상기 제1 트랜지스터들 및 상기 리페어 라인들과 중첩되는 액정 표시 장치.
  13. 제 12 항에 있어서,
    상기 비표시 영역은,
    상기 표시 영역의 하측에 인접하고 상기 데이터 패드들이 배치된 제1 비표시 영역;
    상기 표시 영역의 상측에 인접하고 상기 오에스 패드들 및 상기 제1 트랜지스터들이 배치되는 제2 비표시 영역;
    상기 표시 영역의 우측에 인접하고, 상기 게이트 구동부가 배치된 제3 비표시 영역; 및
    상기 표시 영역의 좌측에 인접한 제4 비표시 영역을 포함하는 액정 표시 장치.
  14. 제 13 항에 있어서,
    상기 데이터 라인들은,
    상기 데이터 라인들 중 홀수 번째 데이터 라인들로 정의되는 제1 데이터 라인들; 및
    상기 데이터 라인들 중 짝수 번째 데이터 라인들로 정의되는 제2 데이터 라인들을 포함하고,
    상기 제2 비표시 영역에서 상기 제2 데이터 라인들은 상기 제1 데이터 라인들보다 길게 연장된 액정 표시 장치.
  15. 제 14 항에 있어서,
    상기 리페어 라인은,
    제1 리페어 라인; 및
    상기 제1 리페어 라인보다 외측에 형성된 제2 리페어 라인을 포함하고,
    상기 제1 트랜지스터들은 상기 제1 리페어 라인 및 상기 제2 리페어 라인 사이에 배치되는 액정 표시 장치.
  16. 제 15 항에 있어서,
    상기 제2 비표시 영역에서 상기 제1 및 제2 리페어 라인들 사이에 배치되어 상기 제1 트랜지스터들에 공통으로 연결되는 제1 테스트 게이트 라인;
    상기 제1 테스트 게이트 라인에 연결된 제1 스위칭 패드; 및
    상기 제1 트랜지스터들에 연결되는 복수의 제1 테스트 패드들을 더 포함하고,
    상기 제1 트랜지스터들은 상기 제1 테스트 패드들에 대응되는 제1 그룹들로 구분되고, 상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들은 대응하는 제1 테스트 패드에 공통으로 연결되는 액정 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1 트랜지스터들 각각은,
    상기 제1 테스트 게이트 라인에 공통으로 연결된 게이트 전극;
    상기 대응하는 데이터 라인에 연결된 드레인 전극; 및
    상기 대응하는 제1 테스트 패드에 연결된 소스 전극을 포함하고,
    상기 각각의 상기 제1 그룹의 상기 제1 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제1 테스트 패드에 공통으로 연결되는 액정 표시 장치.
  18. 제 16 항에 있어서,
    상기 제1 데이터 라인들은 상기 제1 테스트 게이트 라인 및 상기 제1 리페어 라인과 중첩되고, 상기 제2 데이터 라인들은 상기 제1 리페어 라인, 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩되는 액정 표시 장치.
  19. 제 16 항에 있어서,
    상기 제1 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 리페어 라인 및 상기 제1 테스트 게이트 라인과 중첩되고, 상기 제2 데이터 라인들의 상기 타측에 연결된 상기 오에스 패드들은 상기 제1 테스트 게이트 라인 및 상기 제2 리페어 라인과 중첩되는 액정 표시 장치.
  20. 제 13 항에 있어서,
    상기 제4 비표시 영역에 배치된 복수의 제2 트랜지스터들, 제2 스위칭 패드, 및 복수의 제2 테스트 패드들을 더 포함하고,
    상기 제2 트랜지스터들 각각은,
    상기 제2 스위칭 패드에 공통으로 연결된 게이트 전극;
    대응하는 게이트 라인에 연결된 드레인 전극; 및
    대응하는 제2 테스트 패드에 연결된 소스 전극을 포함하고,
    상기 제2 트랜지스터들은 상기 제2 테스트 패드들에 대응되는 제2 그룹들로 구분되고, 상기 각각의 상기 제2 그룹의 상기 제2 트랜지스터들의 상기 소스 전극들은 상기 대응하는 제2 테스트 패드에 공통으로 연결되는 액정 표시 장치.
KR1020130000290A 2013-01-02 2013-01-02 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치 KR102005498B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130000290A KR102005498B1 (ko) 2013-01-02 2013-01-02 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치
US13/875,823 US9063386B2 (en) 2013-01-02 2013-05-02 Liquid crystal display including a thin film transistor substrate comprising open/short pads overlapped TFTs and repair lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130000290A KR102005498B1 (ko) 2013-01-02 2013-01-02 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치

Publications (2)

Publication Number Publication Date
KR20140088427A KR20140088427A (ko) 2014-07-10
KR102005498B1 true KR102005498B1 (ko) 2019-07-31

Family

ID=51016840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130000290A KR102005498B1 (ko) 2013-01-02 2013-01-02 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치

Country Status (2)

Country Link
US (1) US9063386B2 (ko)
KR (1) KR102005498B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095820A (ko) * 2013-01-25 2014-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치
KR102218624B1 (ko) 2014-05-26 2021-02-23 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
JP2016122122A (ja) * 2014-12-25 2016-07-07 株式会社ジャパンディスプレイ 表示装置
US9618810B2 (en) * 2015-02-11 2017-04-11 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate and liquid crystal display panel
CN104851404B (zh) * 2015-06-04 2018-09-04 合肥鑫晟光电科技有限公司 阵列基板及其修复方法、测试方法、制作方法、显示装置
CN105044946B (zh) * 2015-09-09 2018-09-04 京东方科技集团股份有限公司 阵列基板、显示装置及修复方法
CN105632959B (zh) * 2016-01-05 2019-01-22 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
CN108267878B (zh) * 2018-01-31 2022-09-23 昆山龙腾光电股份有限公司 液晶显示装置
KR102499175B1 (ko) 2018-04-06 2023-02-13 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시장치
KR20200053720A (ko) * 2018-11-08 2020-05-19 삼성디스플레이 주식회사 표시장치
CN110190106B (zh) * 2019-06-13 2022-01-28 京东方科技集团股份有限公司 一种显示面板及其制备方法、检测方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372300B1 (ko) 1999-08-12 2003-02-17 삼성전자주식회사 수리선을 가지는 액정 표시 장치용 박막 트랜지스터 기판
KR100859184B1 (ko) 2006-03-15 2008-09-18 우 옵트로닉스 코포레이션 다른 기판들에 배치된 리페어 선들과 신호 선들을 가지는디스플레이 패널

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684547A (en) 1994-08-05 1997-11-04 Samsung Electronics Co., Ltd. Liquid crystal display panel and method for fabricating the same
KR0149309B1 (ko) 1995-09-06 1998-10-15 김광호 수리선을 가지고 있는 액정 표시 장치
JP3167633B2 (ja) 1996-12-16 2001-05-21 富士通株式会社 液晶表示装置
KR100477129B1 (ko) 1997-08-25 2005-07-18 삼성전자주식회사 수리선을가진액정표시장치
KR100295309B1 (ko) 1997-09-30 2001-09-17 구본준, 론 위라하디락사 박막트랜지스터기판
KR100474002B1 (ko) 1998-04-28 2005-07-18 엘지.필립스 엘시디 주식회사 액정표시장치의불량패드수리방법및그구조
KR100830738B1 (ko) 2001-03-31 2008-05-20 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치
KR100442305B1 (ko) 2001-07-18 2004-07-30 가부시끼가이샤 도시바 어레이 기판 및 그 검사 방법 및 액정 표시 장치
TWI243429B (en) * 2004-02-05 2005-11-11 Au Optronics Corp Thin film transistor array substrate and repairing method of the same
JP4583052B2 (ja) * 2004-03-03 2010-11-17 株式会社 日立ディスプレイズ アクティブマトリクス型表示装置
KR20060066355A (ko) 2004-12-13 2006-06-16 삼성전자주식회사 박막 트랜지스터 표시판 및 이의 제조 방법, 그리고 이를포함하는 액정 표시 장치
JP3966326B2 (ja) 2004-12-21 2007-08-29 セイコーエプソン株式会社 アクティブマトリクス基板の検査方法
KR101142784B1 (ko) * 2005-03-03 2012-05-08 엘지디스플레이 주식회사 테스트패드가 마련된 액정패널 및 이의 제조방법
KR101187200B1 (ko) * 2005-06-21 2012-10-05 엘지디스플레이 주식회사 스위칭 소자와 연결되는 테스트 라인을 구비하는액정표시장치
KR20080017591A (ko) 2006-08-21 2008-02-27 삼성전자주식회사 액정표시장치
KR101522239B1 (ko) 2007-06-15 2015-05-22 엘지디스플레이 주식회사 액정표시장치 및 그 액정표시장치의 리페어 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372300B1 (ko) 1999-08-12 2003-02-17 삼성전자주식회사 수리선을 가지는 액정 표시 장치용 박막 트랜지스터 기판
KR100859184B1 (ko) 2006-03-15 2008-09-18 우 옵트로닉스 코포레이션 다른 기판들에 배치된 리페어 선들과 신호 선들을 가지는디스플레이 패널

Also Published As

Publication number Publication date
US20140184969A1 (en) 2014-07-03
US9063386B2 (en) 2015-06-23
KR20140088427A (ko) 2014-07-10

Similar Documents

Publication Publication Date Title
KR102005498B1 (ko) 박막 트랜지스터 기판 및 그것을 포함하는 액정 표시 장치
CN101211026B (zh) 显示器基板、包括该基板的液晶显示设备及其修补方法
KR101699405B1 (ko) 터치 스크린을 갖는 액정 표시 장치와 터치 패널의 검사 방법
KR20140094723A (ko) 박막 트랜지스터 기판, 그것의 검사 방법 및 그것을 포함하는 액정 표시 장치
US6566902B2 (en) Liquid crystal display device for testing signal line
US10223950B2 (en) Display panel
KR101238337B1 (ko) 어레이 기판 및 이를 갖는 액정표시장치
US20060033852A1 (en) Array substrate, main substrate having the same and liquid crystal display device having the same
US20080129327A1 (en) Liquid crystal display device and testing method thereof
US9293425B2 (en) Thin film transistor substrate and method of manufacturing liquid crystal display device using the same
KR102010492B1 (ko) 액정표시장치 및 그의 제조방법
US20160343279A1 (en) Display device
KR101541475B1 (ko) 액정 디스플레이 장치
JP3119357B2 (ja) 液晶表示装置
KR100528695B1 (ko) 평판표시장치의 검사방법 및 장치
KR100692691B1 (ko) 액정표시장치
JP3087730B2 (ja) 液晶表示装置の製造方法
KR20070076843A (ko) 박막 트랜지스터 기판 및 그 검사 방법
WO2016185642A1 (ja) 表示パネル
KR20070077989A (ko) 박막 트랜지스터 기판 및 이를 포함한 액정 표시 패널
KR20080055248A (ko) 표시 패널
KR20030058766A (ko) 액정표시소자의 ｍｐｓ 검사 배선의 구조
JP2002277896A (ja) 液晶表示装置及び画面表示応用装置
KR101927192B1 (ko) 액정표시장치
US11482144B2 (en) Display device including coupling arrangement of switches and driver terminals

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant