WO2016185642A1 - 表示パネル - Google Patents

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WO2016185642A1
WO2016185642A1 PCT/JP2016/001069 JP2016001069W WO2016185642A1 WO 2016185642 A1 WO2016185642 A1 WO 2016185642A1 JP 2016001069 W JP2016001069 W JP 2016001069W WO 2016185642 A1 WO2016185642 A1 WO 2016185642A1
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inspection
gate
transistors
signal supply
selection
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PCT/JP2016/001069
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信行 瀬戸
永年 倉橋
大輔 金本
将史 平田
紀充 白井
Original Assignee
パナソニック液晶ディスプレイ株式会社
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Publication date
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Definitions

  • the present invention relates to a display panel.
  • Patent Document 1 discloses a display panel having a configuration for detecting a defect in wiring such as a gate line and a data line without enlarging a frame region.
  • the inspection switch is disposed under the gate driver, and the inspection switch and the gate driver are electrically insulated.
  • the present invention has been made in view of the above problems, and an object of the present invention is to reduce the area of the frame region and inspect the display panel in the display panel in which the inspection transistor and the inspection wiring are arranged in the frame region. It is an object of the present invention to provide a display panel that can reliably perform the above.
  • a display panel according to the present invention is divided into a group of a plurality of data lines extending in the row direction and a plurality of data lines extending in the column direction and adjacent in the row direction.
  • a plurality of selection signal supply wirings for supplying control signals for turning on or off the transistors to the respective control electrodes, and a plurality of gates for sequentially supplying gate signals to the plurality of gate lines included in the group in each group A signal supply wiring, a plurality of first inspection transistors connected to each of the plurality of data lines, and a first continuity provided for each of the groups
  • each of the plurality of second inspection transistors is between two selection transistors adjacent in the row direction provided corresponding to each of two groups adjacent in the row direction. May be arranged.
  • the two adjacent second inspection transistors are arranged side by side in the row direction, and provided in the row direction corresponding to each of the two groups adjacent in the row direction. Between the two selection transistors adjacent to each other.
  • the two adjacent second inspection transistors are arranged side by side in the column direction, and provided in the row direction corresponding to each of the two groups adjacent in the row direction. Between the two selection transistors adjacent to each other.
  • the semiconductor layers constituting the channel portions of the plurality of selection transistors and the plurality of second inspection transistors may be divided into a plurality in the column direction.
  • a plurality of inspection gate signal supply wirings for supplying inspection gate signals to the plurality of gate lines, a first conduction electrode is connected to the inspection gate signal supply wiring, and a second conduction is provided.
  • a plurality of third inspection transistors each having an electrode electrically connected to the selection transistor and a control electrode connected to the inspection control signal supply wiring.
  • the plurality of inspection selection signal supply wirings include a first inspection selection signal supply wiring and a second inspection selection signal supply wiring, and the first inspection selection signal supply wiring is
  • the second inspection transistor provided corresponding to the odd-numbered group is electrically connected to the second conduction electrode, and the second inspection selection signal supply wiring corresponds to the even-numbered group. It may be electrically connected to a second conduction electrode of the second inspection transistor provided.
  • the plurality of inspection gate signal supply wirings include a first inspection gate signal supply wiring and a second inspection gate signal supply wiring, and the first inspection gate signal supply wirings are
  • the second inspection gate signal supply wirings may be electrically connected to the odd-numbered gate lines, and the second inspection gate signal supply wiring may be electrically connected to the even-numbered gate lines.
  • each of the gate signal supply wirings is electrically connected to a plurality of the gate lines, and in each group, the plurality of gate lines are connected to different gate signal supply wirings. It may be electrically connected.
  • the area of the frame region can be reduced and the display panel can be reliably inspected.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3. It is a top view which shows the structure of the transistor for selection.
  • a liquid crystal display device is taken as an example of a display device, but the present invention is not limited to this, and may be, for example, an organic EL display device.
  • a COG (Chip On Glass) liquid crystal display device is described as an example.
  • the present invention is not limited to this.
  • a COF (Chip On Film) type or TCP (Tape Carrier Package) type liquid crystal is used. It may be a display device.
  • FIG. 1 is a plan view and a side view showing a schematic configuration of a liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 100 includes a display panel 10, source driver ICs 2a and 2b, a gate driver IC 3, and a backlight device (not shown).
  • the display panel 10 includes a thin film transistor substrate 4 (TFT substrate), a color filter substrate 5 (CF substrate), and a liquid crystal layer 6 sandwiched between the substrates.
  • the source driver ICs 2 a and 2 b and the gate driver IC 3 are directly mounted on the glass substrate constituting the TFT substrate 4.
  • the source driver ICs 2 a and 2 b and the gate driver IC 3 are arranged in a line along one side of the display panel 10. Note that the number of source driver ICs and gate driver ICs is not limited.
  • the display panel 10 includes a display area 10a for displaying an image and a frame area 10b around the display area 10a.
  • An inspection signal input pad 28 is provided on the peripheral edge of the display panel 10 (in FIG. 1, the lower left corner of the display panel 10).
  • An inspection device (not shown) used when inspecting the display panel 10 is connected to the inspection signal input pad 28.
  • the inspection device generates and outputs various inspection signals. Details of the inspection signal input pad 28 will be described later. In the following description, the same reference numerals are given to the reference numerals of the pads included in the inspection signal input pad 28 and the inspection signals input to the pads as necessary.
  • FIG. 2 is a plan view showing a schematic configuration of the display area 10 a in the display panel 10.
  • the display panel 10 is provided with a plurality of data lines 11 extending in the row direction and a plurality of gate lines 12 extending in the column direction.
  • a thin film transistor 13 TFT
  • Each data line 11 is electrically connected to a corresponding source driver IC (see FIG. 1)
  • each gate line 12 is electrically connected to a gate driver IC (see FIG. 1).
  • Reference sign D1 indicates the first data line 11 arranged at the end in the column direction
  • reference sign D2 indicates the second data line 11 adjacent to the first data line 11 in the column direction.
  • Reference numeral G1 indicates the first gate line 12 arranged at the end in the row direction
  • reference numeral G2 indicates the second gate line 12 adjacent to the second gate line 12 in the row direction.
  • a plurality of pixels 14 are arranged in a matrix (row direction and column direction) corresponding to each intersection of each data line 11 and each gate line 12.
  • the TFT substrate 4 is provided with a plurality of pixel electrodes 15 arranged for each pixel 14 and a common electrode 16 common to the plurality of pixels 14.
  • the common electrode 16 may be provided on the CF substrate 5.
  • a data signal (data voltage) is supplied to each data line 11 from a corresponding source driver IC.
  • a gate signal (gate on voltage, gate off voltage) is supplied to each gate line 12 from the gate driver IC.
  • a common voltage Vcom is supplied to the common electrode 16 through a common wiring 17 from a common driver (not shown).
  • an on voltage (gate on voltage) of the gate signal is supplied to the gate line 12
  • the thin film transistor 13 connected to the gate line 12 is turned on, and the data voltage is supplied to the pixel electrode via the data line 11 connected to the thin film transistor 13. 15 is supplied.
  • An electric field is generated by the difference between the data voltage supplied to the pixel electrode 15 and the common voltage Vcom supplied to the common electrode 16.
  • the liquid crystal is driven by this electric field, and the image display is performed by controlling the light transmittance of the backlight.
  • a desired data voltage is applied to each data line 11 connected to the pixel electrode 15 of each pixel 14 corresponding to red, green, and blue formed by a striped color filter. Realized by supplying.
  • FIG. 3 is a plan view showing a detailed configuration of the display panel 10.
  • Source driver ICs 2a and 2b SD-IC to which one end of each data line 11 is connected and one end of each gate line 12 are connected to the peripheral portion (left side in FIG. 3) of the frame region 10b of the display panel 10.
  • An electrically connected gate driver IC 3 GD-IC
  • the gate line 12 is connected to the gate signal supply wiring 31 through the selection transistor 21.
  • the selection transistor 21 functions as a switch for selecting the corresponding gate line 12.
  • a plurality of gate lines 12 are electrically connected to one gate signal supply wiring 31.
  • the second, 32nd, 62nd,..., 1892th gate lines G2, G32, G62,..., G1892 are connected to the gate signal supply line VG1 through the transistor 21 for selection.
  • the 30th, 60th, 90th,..., 1920th gate lines G30, G60, G90,..., G1920 correspond to the gate signal supply wiring VG2 through the transistor 21, respectively. It is connected to the gate signal supply wiring VG30 through the selection transistor 21 to be selected. That is, in the example of FIG. 3, every 30 gate lines 12 are connected to the same gate signal supply wiring 31.
  • 64 gate lines 12 are electrically connected to one gate signal supply wiring 31.
  • Thirty adjacent gate lines 12 connected to the gate signal supply wirings VG1 to VG30 constitute one group.
  • the gate lines G1 to G30 constitute one group (first group)
  • the gate lines G31 to G60 constitute one group (second group)
  • the gate lines G1891 to G1920 constitute one group (64th group). Group).
  • the gate line 12 is composed of 64 groups.
  • each control electrode is connected to the same gate selection signal supply wiring 32 (selection signal supply wiring).
  • the control electrodes of the 30 selection transistors 21 connected to the gate lines G1 to G30 are connected to the gate selection signal supply wiring CLK1.
  • each of the 30 selection transistors 21 connected to each of the gate lines G31 to G60 has a control electrode connected to the gate selection signal supply wiring CLK2.
  • each of the 30 selection transistors 21 connected to each of the gate lines G1891 to G1920 is connected to the gate selection signal supply wiring CLK64. Yes. That is, different gate selection signal supply wirings 32 are provided for each group.
  • the gate driver IC 3 supplies a voltage for turning on the selection transistor 21 (gate on voltage) to the gate selection signal supply wiring CLK1. As a result, the selection transistor 21 connected to the gate lines G1 to G30 of the first group is turned on.
  • the gate driver IC3 supplies a voltage (gate-on voltage) for turning on the thin film transistor 13 (see FIG. 2) of the pixel 14 to the gate signal supply wiring VG1. As a result, the thin film transistor 13 in the first column connected to the gate line G1 is turned on, and the data voltage output from the source driver ICs 2a and 2b passes through the data line 11 connected to the thin film transistor 13 in one column. It is supplied to the pixel electrode 15 of the eye.
  • the gate driver IC3 supplies a voltage for turning off the thin film transistor 13 of the pixel 14 (gate-off voltage) to the gate signal supply wiring VG1, and supplies a gate-on voltage to the gate signal supply wiring VG2.
  • the thin film transistor 13 in the first column connected to the gate line G1 is turned off, and the thin film transistor 13 in the second column connected to the gate line G2 is turned on, so that the data voltage output from the source drivers IC2a and 2b Is supplied to the pixel electrode 15 in the second column via the data line 11 connected to the thin film transistor 13.
  • the display panel 10 sequentially drives the first group of gate lines G1 to G30 to supply the data voltage to the corresponding pixel electrode 15.
  • the gate driver IC3 supplies a voltage for turning off the selection transistor 21 (gate-off voltage) to the gate selection signal supply wiring CLK1, and supplies a gate-on voltage to the gate selection signal supply wiring CLK2.
  • the selection transistors 21 connected to the first group gate lines G1 to G30 are turned off, and the selection transistors 21 connected to the second group gate lines G31 to G60 are turned on.
  • the gate driver IC3 supplies a gate-on voltage to the gate signal supply wiring VG1.
  • the 31st column of thin film transistors 13 connected to the gate line G31 is turned on, and the data voltage output from the source driver ICs 2a and 2b passes through the data line 11 connected to the thin film transistor 13 to the 31st column. It is supplied to the pixel electrode 15 of the eye.
  • the gate driver IC3 supplies a gate-off voltage to the gate signal supply wiring VG1 and supplies a gate-on voltage to the gate signal supply wiring VG2.
  • the thin film transistors 13 in the 31st column connected to the gate line G31 are turned off, and the thin film transistors 13 in the 32nd column connected to the gate line G32 are turned on, so that the data voltages output from the source drivers IC2a and 2b Is supplied to the pixel electrode 15 in the 32nd column through the data line 11 connected to the thin film transistor 13.
  • the display panel 10 sequentially drives the second group of gate lines G31 to G60 to supply the data voltage to the corresponding pixel electrode 15.
  • the display panel 10 sequentially drives each group and supplies a data voltage to the corresponding pixel electrode 15.
  • the number of wirings connected to the gate driver IC 3 can be reduced as compared with the number of gate lines 12, all the gate lines 12 are connected to the gate driver ICs. Compared with the configuration in which the frame region is drawn around, the area of the frame region in the column direction can be reduced.
  • the liquid crystal display device 100 has a configuration for detecting defects in the display panel 10, for example, disconnection of wiring such as the data lines 11 and the gate lines 12. Details of this configuration will be described below.
  • the display panel 10 is provided with a plurality of inspection transistors 18, 19, and 20.
  • One inspection transistor 18 (third inspection transistor) is provided for each gate signal supply wiring 31, and a control electrode (gate electrode) is connected to the inspection control signal supply wiring 22.
  • One of the conduction electrodes (source / drain electrodes) is connected to the gate signal supply wiring 31.
  • the inspection transistor 18 connected to the gate signal supply wiring 31 (gate signal supply wiring VG1,..., VG29) electrically connected to the odd-numbered gate line 12 is a conductive electrode (source / drain electrode). The other is connected to the inspection gate signal supply wiring 25.
  • the inspection transistor 18 connected to the gate signal supply wiring 31 (gate signal supply wiring VG2,..., VG30) electrically connected to the even-numbered gate lines 12 is a conductive electrode (source / drain electrode).
  • the other is connected to the inspection gate signal supply wiring 26.
  • the inspection gate signal supply wiring 25 is connected to the gate signal input pad GO, and the inspection gate signal supply wiring 26 is connected to the gate signal input pad GE.
  • One inspection transistor 20 (second inspection transistor) is provided for each group including a plurality of gate lines 12 (30 gate lines in FIG. 3), and a control electrode (gate electrode) is provided. Are connected to the inspection control signal supply wiring 22, and one of the conduction electrodes (source / drain electrodes) is connected to the control electrode of each selection transistor 21 included in the group.
  • the inspection transistor 20 provided corresponding to the odd-numbered groups (first group,..., 63rd group), the other of the conduction electrodes (source / drain electrodes) is the inspection gate selection signal supply wiring 23 (inspection). Connected to the selection signal supply wiring).
  • the other conductive electrode is connected to the inspection gate selection signal supply wiring 24.
  • the inspection gate selection signal supply wiring 23 is connected to the selection signal input pad CLK1
  • the inspection gate selection signal supply wiring 24 is connected to the selection signal input pad CLK2.
  • One inspection transistor 19 (first inspection transistor) is provided for each data line 11, and a control electrode (gate electrode) is connected to the inspection control signal supply wiring 22.
  • one of the conductive electrodes (source / drain electrodes) of the inspection transistor 19 is connected to the data line 11, and the other is connected to the inspection data signal supply wiring 27.
  • the inspection data signal supply wiring 27 includes a plurality (six in this case) of inspection data signal supply wirings 27 for supplying the inspection data signals DR1, DG1, DB1, DR2, DG2, DB2.
  • Each inspection data signal supply wiring 27 is connected to data signal input pads DR1, DG1, DB1, DR2, DG2, DB2.
  • the control electrodes of all the inspection transistors 18, 19, and 20 are electrically connected to the inspection control signal supply wiring 22, and the inspection control signal supply wiring 22 is disposed at the peripheral edge of the display panel 10. It is connected to a control signal input pad TR.
  • the inspection control signal TR is supplied from the inspection device to the inspection control signal supply wiring 22 via the control signal input pad TR, the inspection transistors 18, 19, and 20 are simultaneously turned on or off.
  • each selection transistor included in the odd-numbered group 21 is turned on.
  • the inspection gate signal GO is supplied from the inspection device to the inspection gate signal supply wiring 25 through the gate signal input pad GO, the inspection gate signal GO is supplied to the corresponding inspection transistor 18 and the selection gate signal GO. This is supplied to each odd-numbered gate line 12 included in the odd-numbered group via the transistor 21.
  • the inspection gate signal GE is supplied from the inspection device to the inspection gate signal supply wiring 26 via the gate signal input pad GE, the inspection gate signal GE is supplied to the corresponding inspection transistor 18 and selection transistor. 21 is supplied to the even-numbered gate lines 12 included in the odd-numbered group.
  • each selection included in the even-numbered group is selected.
  • Transistor 21 is turned on.
  • the inspection gate signal GO is supplied from the inspection device to the inspection gate signal supply wiring 25 through the gate signal input pad GO
  • the inspection gate signal GO is supplied to the corresponding inspection transistor 18 and the selection gate signal GO. This is supplied to each odd-numbered gate line 12 included in the even-numbered group via the transistor 21.
  • the inspection gate signal GE is supplied from the inspection device to the inspection gate signal supply wiring 26 via the gate signal input pad GE, the inspection gate signal GE is supplied to the corresponding inspection transistor 18 and selection transistor. 21 is supplied to the even-numbered gate lines 12 included in the even-numbered group.
  • the inspection data signal DR1 for R (red) pixel is input from the inspection device to the data signal input pad DR1
  • the inspection data signal DR1 for R pixel is The data is supplied to a plurality of corresponding data lines 11 via the test data signal supply wiring 27 and the test transistor 19 connected to the data signal input pad DR1.
  • the inspection data signal DG1 for G pixel is The data is supplied to the corresponding data lines 11 via the test data signal supply wiring 27 and the test transistor 19 connected to the data signal input pad DG1.
  • the inspection data signal for each color pixel is supplied to the corresponding data line 11.
  • the plurality of data lines 11 are connected to the same inspection data signal supply wiring 27 every six lines.
  • Each of the above pads is included in the inspection signal input pad 28, and the inspection signal input pad 28 is disposed on the peripheral edge of the display panel 10 (the lower left side in FIG. 3).
  • the position and quantity of the inspection signal input pad 28 are not limited.
  • an inspection device is connected to the inspection signal input pad 28, and each inspection signal is input to the inspection signal.
  • the signal is supplied to each inspection signal supply wiring via the pad 28.
  • the inspection device supplies an inspection control signal TR for controlling on and off of the inspection transistors 18, 19, and 20 to the inspection control signal supply wiring 22, and selects the selection signal CLK 1 for inspection gate selection.
  • the signal supply wiring 23 is supplied, the selection signal CLK2 is supplied to the inspection gate selection signal supply wiring 24, the inspection gate signal GO is supplied to the inspection gate signal supply wiring 25, and the inspection gate signal GE is supplied to the inspection gate.
  • the inspection data signals DR1, DG1, DB1, DR2, DG2, and DB2 are supplied to the plurality of inspection data signal supply wirings 27, respectively.
  • the inspection device When the above inspection process is completed, the inspection device is disconnected from the inspection signal input pad 28.
  • the inspection transistors 18, 19, and 20 are in an electrically floating state. For this reason, during normal use (during display operation), for example, the inspection transistors 18, 19, and 20 are turned on due to the display operation, and the pixel potential may fluctuate to cause display defects. In order to prevent such a display defect, it is effective to securely fix the floating inspection transistors 18, 19, and 20 in the off state during the display operation.
  • the liquid crystal display device 100 according to the present embodiment has a configuration in which the inspection transistors 18, 19, and 20 are securely fixed in an off state during normal use (during display operation).
  • the display panel 10 is provided with a gate-off voltage transmission wiring 40 (off-voltage transmission wiring) for supplying a control signal (gate-off voltage) for turning off the inspection transistors 18, 19 and 20.
  • a gate-off voltage transmission wiring 40 (off-voltage transmission wiring) for supplying a control signal (gate-off voltage) for turning off the inspection transistors 18, 19 and 20.
  • One end of the gate-off voltage transmission wiring 40 is electrically connected to a terminal Voff provided on the peripheral edge of the display panel 10 (upper left side in FIG. 3), and the other end is electrically connected to the inspection control signal supply wiring 22. It is connected.
  • the gate-off voltage transmission wiring 40 is arranged along the outermost edge side of the display panel 10.
  • the gate-off voltage is always applied to the terminal Voff during the display operation. Therefore, since the gate-off voltage can be constantly supplied to the display panel 10, the inspection transistors 18, 19, and 20 can be fixed in the off state during the display operation period. Therefore, it is possible to prevent a display defect from occurring when the inspection transistors 18, 19, and 20 are turned on during the display operation.
  • an inspection device is connected to the inspection signal input pad 28 of the display panel 10.
  • the inspection control signal TR gate-on voltage
  • the inspection control signal supply wiring 22 is input from the inspection device to the inspection control signal supply wiring 22 through the control signal input pad TR.
  • the inspection transistors 18, 19, and 20 are turned on.
  • a selection signal CLK ⁇ b> 1 gate-on voltage
  • each selection transistor 21 included in the odd-numbered group connected to the inspection gate selection signal supply wiring 23 is turned on.
  • the inspection gate signal GO is supplied from the inspection device to the inspection gate signal supply wiring 25.
  • the gate-on voltage is supplied to each odd-numbered gate line 12 included in the odd-numbered group.
  • the inspection data signals DR1, DG1, DB1, and the like are sent from the inspection device to the corresponding pixel electrodes 15 through the thin film transistors 13 connected to the odd-numbered gate lines 12 included in the odd-numbered group.
  • DR2, DG2, and DB2 are supplied.
  • a common voltage Vcom is supplied to the common electrode 16.
  • the inspection gate signal GE is supplied from the inspection device to the inspection gate signal supply wiring 26.
  • the gate-on voltage is supplied to the even-numbered gate lines 12 included in the odd-numbered group.
  • the inspection data signals DR1, DG1, DB1, and the like are sent from the inspection device to the corresponding pixel electrodes 15 through the thin film transistors 13 connected to the even-numbered gate lines 12 included in the odd-numbered group.
  • DR2, DG2, and DB2 are supplied.
  • a common voltage Vcom is supplied to the common electrode 16.
  • a selection signal CLK1 (gate off voltage) is supplied from the inspection device to the inspection gate selection signal supply wiring 23, and a selection signal CLK2 (gate on voltage) is supplied to the inspection gate selection signal supply wiring 24.
  • a selection signal CLK1 gate off voltage
  • CLK2 gate on voltage
  • each of the selection transistors 21 included in the odd-numbered group connected to the inspection gate selection signal supply wiring 23 is turned off, and the even-numbered group connected to the inspection gate selection signal supply wiring 24 is turned on.
  • Each included selection transistor 21 is turned on.
  • the inspection gate signal GO is supplied from the inspection device to the inspection gate signal supply wiring 25. As a result, the gate-on voltage is supplied to each odd-numbered gate line 12 included in the even-numbered group.
  • the inspection data signals DR1, DG1, DB1, and the like are sent from the inspection device to the corresponding pixel electrodes 15 through the thin film transistors 13 connected to the odd-numbered gate lines 12 included in the even-numbered group.
  • DR2, DG2, and DB2 are supplied.
  • a common voltage Vcom is supplied to the common electrode 16.
  • the inspection gate signal GE is supplied from the inspection device to the inspection gate signal supply wiring 26.
  • the gate-on voltage is supplied to the even-numbered gate lines 12 included in the even-numbered group.
  • the inspection data signals DR1, DG1, DB1, and the like are sent from the inspection device to the corresponding pixel electrodes 15 through the thin film transistors 13 connected to the even-numbered gate lines 12 included in the even-numbered group.
  • DR2, DG2, and DB2 are supplied.
  • a common voltage Vcom is supplied to the common electrode 16.
  • the display panel 10 is inspected in the inspection process.
  • the inspection device is disconnected from the inspection signal input pad 28 of the display panel 10.
  • the inspection method of the display panel 10 is not limited to the above method, and a well-known method can be adopted.
  • FIG. 4 is a plan view showing the arrangement of the inspection transistor 20 and the selection transistor 21.
  • FIG. 4 the inspection transistor 20a and the selection transistor 21a corresponding to the first group, the inspection transistor 20b and the selection transistor 21b corresponding to the second group, the inspection transistor 20c and the selection corresponding to the third group.
  • the transistor 21c is shown.
  • the inspection transistor 20 and the selection transistor 21 are arranged side by side in the row direction. Each inspection transistor 20 is disposed between two groups adjacent in the row direction.
  • the inspection transistor 20a includes a first group selection transistor 21a connected to the first group gate lines G1 to G30 and a second group selection transistor connected to the second group gate lines G31 to G60. It is arranged between the transistor 21b.
  • the inspection transistor 20b includes a second group selection transistor 21b connected to the second group gate lines G31 to G60 and a third group selection transistor 21c connected to the third group gate lines G61 to G90. It is arranged between.
  • FIG. 5 is a plan view showing another arrangement of the inspection transistor 20 and the selection transistor 21.
  • two inspection transistors 20 are arranged in the row direction.
  • Two adjacent inspection transistors 20 are arranged between two groups adjacent in the row direction.
  • the inspection transistors 20a and 20b are arranged side by side in the row direction.
  • the inspection transistors 20a and 20b are arranged between the first group selection transistor 21a and the second group selection transistor 21b. In this case, the inspection transistor 20 is not disposed between the second group selection transistor 21b and the third group selection transistor 21c.
  • the inspection transistor 20 and the selection transistor 21 have a rectangular shape (rectangular shape) when viewed in plan, with the long side extending in the column direction and the short side extending in the row direction. Are arranged to be. Further, the inspection transistor 20 is disposed between two adjacent selection transistors 21. 4 and 5, the inspection transistor 20 and the selection transistor 21 can be efficiently arranged in the frame region 10b, so that the area of the frame region 10b can be reduced. In addition, since various inspection wirings can be efficiently arranged, contact between inspection wirings can be prevented.
  • FIG. 6 is a plan view showing another arrangement of the inspection transistor 20 and the selection transistor 21.
  • two adjacent inspection transistors 20 are arranged side by side in the column direction.
  • Two adjacent inspection transistors 20 are arranged between two groups adjacent in the row direction.
  • the inspection transistor 20a and the inspection transistor 20b are arranged side by side in the column direction.
  • the inspection transistor 20a and the inspection transistor 20b are arranged between the first group selection transistor 21a and the second group selection transistor 21b. In this case, the inspection transistor 20 is not disposed between the second group selection transistor 21b and the third group selection transistor 21c.
  • the inspection transistor 20 and the selection transistor 21 are rectangular when viewed in plan, and are arranged so that the long side extends in the column direction and the short side extends in the row direction. Is done. According to the configuration of FIG. 6, since the two inspection transistors 20 can be combined in the column direction, the area of the frame region 10b can be further reduced.
  • FIG. 7 is a cross-sectional view taken along the line AA in FIG.
  • various inspection signals output from the inspection device are input to the inspection wiring, the inspection control signal supply wiring 22, the inspection gate selection signal supply wirings 23 and 24, and the inspection gate signal.
  • Supply lines 25 and 26 and an inspection data signal supply line 27 are included.
  • the gate signal input wiring includes a gate signal supply wiring 31 and a gate selection signal supply wiring 32 to which various signals for display operation output from the gate driver IC are input.
  • the inspection control signal supply line 22 and the inspection gate selection signal supply lines 23 and 24 are arranged in the gate layer.
  • a slit is formed in a part of the frame region 10b in the black matrix of the CF substrate. Thereby, it is possible to prevent the charge generated in the selection transistor 21 from propagating to the display region 10a.
  • FIG. 8 is a plan view showing a specific configuration of the selection transistor 21.
  • the semiconductor layer constituting the channel portion of the selection transistor 21 is preferably divided into a plurality in the column direction.
  • the semiconductor layer is made of amorphous silicon (a-Si). According to the configuration of FIG. 8, it is possible to enhance the heat dissipation effect of releasing the self-heating of the transistor as compared with the transistor in which the semiconductor layer is integrally formed.
  • the inspection transistor 20 can adopt the same configuration as that in FIG.
  • the inspection transistor 20 and the selection transistor 21 are arranged on one end side of the gate line 12, but the display panel 10 according to the present embodiment is Without being limited thereto, the inspection transistor 20 and the selection transistor 21 may be disposed on both ends of the gate line 12. That is, in the configuration of FIG. 3, the gate driver IC 3 and the inspection signal input pad 28 may be provided also in the frame region 10b above the display region 10a.

Abstract

額縁領域に検査用トランジスタ及び検査用配線が配置された表示パネルにおいて、額縁領域の面積を縮小するとともに表示パネルの検査を確実に行う。複数のデータ線と、複数のグループに分けられた複数のゲート線と、複数の選択用トランジスタと、選択用トランジスタの制御電極に制御信号を供給する複数の選択信号供給配線と、各グループにおいて順次ゲート信号を供給する複数のゲート信号供給配線と、複数の第１検査用トランジスタと、グループごとに設けられた複数の第２検査用トランジスタと、第２検査用トランジスタに制御信号を供給する複数の検査用選択信号供給配線と、第１及び第２検査用トランジスタに制御信号を供給する検査用制御信号供給配線と、を含み、選択用トランジスタ及び第２検査用トランジスタは、表示領域の１辺側において行方向に並んで配置されている。

Description

表示パネル
　本発明は、表示パネルに関する。
　従来、表示パネルの狭額縁化を図るために、ソースドライバＩＣ及びゲートドライバＩＣを同一の１辺に配置した表示パネルが提案されている。また、このような表示パネルにおいて、額縁領域を拡大させることなく、ゲート線やデータ線等の配線の欠陥を検出するための構成を備えた表示パネルが、例えば特許文献１に開示されている。
　特許文献１に開示されている液晶表示装置では、検査用スイッチをゲートドライバの下に配置するとともに、検査用スイッチとゲートドライバとを電気的に絶縁している。
特開２００４－１０１８６３号公報
　ここで、近年の表示パネルは、更なる高精細化に伴い、従来の表示パネルよりも各種の配線数が増加しており、また配線の配置が複雑化している。このため、特許文献１の技術では、額縁領域の拡大を防ぐことが困難である。また、例えば額縁領域に配置される検査用配線同士が接触し正確な検査ができなくなるおそれもある。
　本発明は、上記問題点に鑑みてなされたものであり、その目的は、額縁領域に検査用トランジスタ及び検査用配線が配置された表示パネルにおいて、額縁領域の面積を縮小するとともに表示パネルの検査を確実に行うことができる表示パネルを提供することにある。
　上記課題を解決するために、本発明に係る表示パネルは、行方向に延在する複数のデータ線と、列方向に延在するとともに、行方向に隣り合う複数本ずつが１つのグループに分けられた複数のゲート線と、前記複数のゲート線のそれぞれの端部に接続された複数の選択用トランジスタと、前記グループごとに設けられ、それぞれが、該グループに対応する複数の前記選択用トランジスタのそれぞれの制御電極に、トランジスタをオン又はオフする制御信号を供給する複数の選択信号供給配線と、前記各グループにおいて、該グループに含まれる複数のゲート線に順次ゲート信号を供給する複数のゲート信号供給配線と、前記複数のデータ線のそれぞれに接続された複数の第１検査用トランジスタと、前記グループごとに設けられ、第１導通電極が該グループに対応する複数の前記選択用トランジスタの制御電極に接続された複数の第２検査用トランジスタと、前記複数の第２検査用トランジスタのそれぞれの第２導通電極に接続され、トランジスタをオン又はオフする制御信号を供給する複数の検査用選択信号供給配線と、前記複数の第１検査用トランジスタの制御電極と、前記複数の第２検査用トランジスタの制御電極とに接続され、トランジスタをオン又はオフする制御信号を供給する検査用制御信号供給配線と、を含み、前記複数の選択用トランジスタ及び前記複数の第２検査用トランジスタは、表示領域の１辺側において行方向に並んで配置されている、ことを特徴とする。
　本発明に係る表示パネルでは、前記複数の第２検査用トランジスタのそれぞれは、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されていてもよい。
　本発明に係る表示パネルでは、隣り合う２つの前記第２検査用トランジスタは、行方向に並んで配置されているとともに、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されていてもよい。
　本発明に係る表示パネルでは、隣り合う２つの前記第２検査用トランジスタは、列方向に並んで配置されているとともに、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されていてもよい。
　本発明に係る表示パネルでは、前記複数の選択用トランジスタ及び前記複数の第２検査用トランジスタのそれぞれのチャネル部を構成する半導体層は、列方向に複数に分割されていてもよい。
　本発明に係る表示パネルでは、前記複数のゲート線に検査用ゲート信号を供給する複数の検査用ゲート信号供給配線と、第１導通電極が前記検査用ゲート信号供給配線に接続され、第２導通電極が前記選択用トランジスタに電気的に接続され、制御電極が前記検査用制御信号供給配線に接続された複数の第３検査用トランジスタと、をさらに含んでもよい。
　本発明に係る表示パネルでは、前記複数の検査用選択信号供給配線は、第１検査用選択信号供給配線と第２検査用選択信号供給配線とを含み、前記第１検査用選択信号供給配線は、奇数番目のグループに対応して設けられた前記第２検査用トランジスタの第２導通電極に電気的に接続されており、前記第２検査用選択信号供給配線は、偶数番目のグループに対応して設けられた前記第２検査用トランジスタの第２導通電極に電気的に接続されていてもよい。
　本発明に係る表示パネルでは、前記複数の検査用ゲート信号供給配線は、第１検査用ゲート信号供給配線と第２検査用ゲート信号供給配線とを含み、前記第１検査用ゲート信号供給配線は、奇数番目の複数のゲート線に電気的に接続されており、前記第２検査用ゲート信号供給配線は、偶数番目の複数のゲート線に電気的に接続されていてもよい。
　本発明に係る表示パネルでは、前記各ゲート信号供給配線には、複数の前記ゲート線が電気的に接続されており、各グループにおいて、複数の前記ゲート線は、互いに異なる前記ゲート信号供給配線に電気的に接続されていてもよい。
　本発明に係る表示装置によれば、額縁領域に検査用トランジスタ及び検査用配線が配置された表示パネルにおいて、額縁領域の面積を縮小するとともに表示パネルの検査を確実に行うことができる。
本実施形態に係る液晶表示装置の概略構成を示す平面図及び側面図である。 本実施形態に係る表示パネルの概略構成を示す平面図である。 本実施形態に係る表示パネルの詳細な構成を示す平面図である。 検査用トランジスタ及び選択用トランジスタの配置を示す平面図である。 検査用トランジスタ及び選択用トランジスタの他の配置を示す平面図である。 検査用トランジスタ及び選択用トランジスタの他の配置を示す平面図である。 図３のＡ－Ａ断面図である。 選択用トランジスタの構成を示す平面図である。
　本発明の一実施形態について、図面を用いて以下に説明する。本発明の実施形態では、表示装置として、液晶表示装置を例に挙げるが、本発明はこれに限定されず、例えば有機ＥＬ表示装置等であってもよい。また、本発明の実施形態では、ＣＯＧ（Chip On Glass）方式の液晶表示装置を例に挙げるが、これに限定されず、例えばＣＯＦ（Chip On Film）方式又はＴＣＰ（Tape Carrier Package）方式の液晶表示装置であってもよい。
　図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図及び側面図である。液晶表示装置１００は、表示パネル１０、ソースドライバＩＣ２ａ，２ｂ、ゲートドライバＩＣ３、及び、バックライト装置（図示せず）を含んで構成されている。表示パネル１０は、薄膜トランジスタ基板４（ＴＦＴ基板）、カラーフィルタ基板５（ＣＦ基板）、及び、両基板間に挟持された液晶層６を含んでいる。ソースドライバＩＣ２ａ，２ｂ、ゲートドライバＩＣ３は、ＴＦＴ基板４を構成するガラス基板上に直接搭載されている。ソースドライバＩＣ２ａ，２ｂ及びゲートドライバＩＣ３は、表示パネル１０の一辺に沿って一列に並んで配置されている。なお、ソースドライバＩＣ及びゲートドライバＩＣの数は限定されない。また、表示パネル１０は、画像を表示する表示領域１０ａと、表示領域１０ａの周囲の額縁領域１０ｂとを含んでいる。
　表示パネル１０の周縁部（図１では、表示パネル１０の左下端部）には、検査用信号入力パッド２８が設けられている。検査用信号入力パッド２８には、表示パネル１０を検査する際に使用される検査用機器（図示せず）が接続される。検査用機器は、各種の検査用信号を生成して出力する。検査用信号入力パッド２８の詳細については後述する。なお、以下の説明では、必要に応じて、検査用信号入力パッド２８に含まれる各パッドの符号と、各パッドに入力される検査用信号の符号に、同一の符号を付すものとする。
　図２は、表示パネル１０における表示領域１０ａの概略構成を示す平面図である。表示パネル１０には、行方向に延在する複数のデータ線１１と、列方向に延在する複数のゲート線１２とが設けられている。各データ線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（ＴＦＴ）が設けられている。各データ線１１は対応するソースドライバＩＣ（図１参照）に電気的に接続されており、各ゲート線１２はゲートドライバＩＣ（図１参照）に電気的に接続されている。なお、符号Ｄ１は、列方向の最端部に配置される１番目のデータ線１１を示し、符号Ｄ２は、１番目のデータ線１１の列方向に隣り合う２番目のデータ線１１を示している。符号Ｇ１は、行方向の最端部に配置される１番目のゲート線１２を示し、符号Ｇ２は、２番目のゲート線１２の行方向に隣り合う２番目のゲート線１２を示している。
　表示パネル１０には、各データ線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。ＴＦＴ基板４には、画素１４ごとに配置される複数の画素電極１５と、複数の画素１４に共通する共通電極１６とが設けられている。なお、共通電極１６はＣＦ基板５に設けられてもよい。
　各データ線１１には、対応するソースドライバＩＣからデータ信号（データ電圧）が供給される。各ゲート線１２には、ゲートドライバＩＣからゲート信号（ゲートオン電圧、ゲートオフ電圧）が供給される。共通電極１６には、コモンドライバ（図示せず）から共通配線１７を介して共通電圧Ｖｃｏｍが供給される。ゲート信号のオン電圧（ゲートオン電圧）がゲート線１２に供給されると、ゲート線１２に接続された薄膜トランジスタ１３がオンし、薄膜トランジスタ１３に接続されたデータ線１１を介して、データ電圧が画素電極１５に供給される。画素電極１５に供給されたデータ電圧と、共通電極１６に供給された共通電圧Ｖｃｏｍとの差により電界が生じる。この電界により液晶を駆動してバックライトの光の透過率を制御することによって画像表示を行う。なお、カラー表示を行う場合は、ストライプ状のカラーフィルタで形成された赤色、緑色、青色に対応するそれぞれの画素１４の画素電極１５に接続されたそれぞれのデータ線１１に、所望のデータ電圧を供給することにより実現される。
　図３は、表示パネル１０の詳細な構成を示す平面図である。表示パネル１０の額縁領域１０ｂの周縁部（図３では、左辺側）には、各データ線１１の一端が接続されるソースドライバＩＣ２ａ，２ｂ（ＳＤ－ＩＣ）と、各ゲート線１２の一端が電気的に接続されるゲートドライバＩＣ３（ＧＤ－ＩＣ）と、共通配線１７の一端が接続される端子Ｖｃｏｍとが配置されている。ゲート線１２は、選択用トランジスタ２１を介してゲート信号供給配線３１に接続されている。選択用トランジスタ２１は、対応するゲート線１２を選択するためのスイッチとして機能する。１本のゲート信号供給配線３１には、複数本のゲート線１２が電気的に接続されている。具体的には、例えば、ゲート線１２の本数が１９２０本の場合、１番目，３１番目，６１番目，…，１８９１番目のゲート線Ｇ１，Ｇ３１，Ｇ６１，…，Ｇ１８９１が、それぞれに対応する選択用トランジスタ２１を介してゲート信号供給配線ＶＧ１に接続されており、２番目，３２番目，６２番目，…，１８９２番目のゲート線Ｇ２，Ｇ３２，Ｇ６２，…，Ｇ１８９２が、それぞれに対応する選択用トランジスタ２１を介してゲート信号供給配線ＶＧ２に接続されており、同様にして、３０番目，６０番目，９０番目，…，１９２０番目のゲート線Ｇ３０，Ｇ６０，Ｇ９０，…，Ｇ１９２０が、それぞれに対応する選択用トランジスタ２１を介してゲート信号供給配線ＶＧ３０に接続されている。すなわち、図３の例では、ゲート線１２は、３０本おきに同一のゲート信号供給配線３１に接続されている。１本のゲート信号供給配線３１には、６４本のゲート線１２が電気的に接続されている。ゲート信号供給配線ＶＧ１～ＶＧ３０に接続される隣り合う３０本のゲート線１２は１つのグループを構成している。例えば、ゲート線Ｇ１～Ｇ３０が１つのグループ（第１グループ）を構成し、ゲート線Ｇ３１～Ｇ６０が１つのグループ（第２グループ）を構成し、ゲート線Ｇ１８９１～Ｇ１９２０が１つのグループ（第６４グループ）を構成している。図３の例では、ゲート線１２は、６４個のグループで構成されている。
　１つのグループに対応する３０個の選択用トランジスタ２１は、各制御電極（ゲート電極）が同一のゲート選択信号供給配線３２（選択信号供給配線）に接続されている。例えば、ゲート線Ｇ１～Ｇ３０を含む第１グループにおいて、ゲート線Ｇ１～Ｇ３０のそれぞれに接続される３０個の選択用トランジスタ２１は、各制御電極がゲート選択信号供給配線ＣＬＫ１に接続されている。また、ゲート線Ｇ３１～Ｇ６０を含む第２グループにおいて、ゲート線Ｇ３１～Ｇ６０のそれぞれに接続される３０個の選択用トランジスタ２１は、各制御電極がゲート選択信号供給配線ＣＬＫ２に接続されている。同様にして、ゲート線Ｇ１８９１～Ｇ１９２０を含む第６４グループにおいて、ゲート線Ｇ１８９１～Ｇ１９２０のそれぞれに接続される３０個の選択用トランジスタ２１は、各制御電極がゲート選択信号供給配線ＣＬＫ６４に接続されている。すなわち、各グループに対して、互いに異なるゲート選択信号供給配線３２が設けられている。
　上記構成を有する表示パネル１０の動作について説明する。ここでは、画像表示を行う際の動作について説明する。
　先ず、ゲートドライバＩＣ３は、ゲート選択信号供給配線ＣＬＫ１に選択用トランジスタ２１をオンする電圧（ゲートオン電圧）を供給する。これにより、第１グループのゲート線Ｇ１～Ｇ３０に接続された選択用トランジスタ２１がオン状態になる。次に、ゲートドライバＩＣ３は、ゲート信号供給配線ＶＧ１に、画素１４の薄膜トランジスタ１３（図２参照）をオンする電圧（ゲートオン電圧）を供給する。これにより、ゲート線Ｇ１に接続された１列目の薄膜トランジスタ１３がオン状態になり、ソースドライバＩＣ２ａ，２ｂから出力されたデータ電圧が、薄膜トランジスタ１３に接続されたデータ線１１を介して、１列目の画素電極１５に供給される。次に、ゲートドライバＩＣ３は、ゲート信号供給配線ＶＧ１に、画素１４の薄膜トランジスタ１３をオフする電圧（ゲートオフ電圧）を供給するとともに、ゲート信号供給配線ＶＧ２にゲートオン電圧を供給する。これにより、ゲート線Ｇ１に接続された１列目の薄膜トランジスタ１３がオフし、ゲート線Ｇ２に接続された２列目の薄膜トランジスタ１３がオン状態になり、ソースドライバＩＣ２ａ，２ｂから出力されたデータ電圧が、薄膜トランジスタ１３に接続されたデータ線１１を介して、２列目の画素電極１５に供給される。このように、表示パネル１０は、第１グループのゲート線Ｇ１～Ｇ３０を順次駆動して、対応する画素電極１５にデータ電圧を供給する。
　続いて、ゲートドライバＩＣ３は、ゲート選択信号供給配線ＣＬＫ１に選択用トランジスタ２１をオフする電圧（ゲートオフ電圧）を供給するとともに、ゲート選択信号供給配線ＣＬＫ２にゲートオン電圧を供給する。これにより、第１グループのゲート線Ｇ１～Ｇ３０に接続された選択用トランジスタ２１がオフし、第２グループのゲート線Ｇ３１～Ｇ６０に接続された選択用トランジスタ２１がオン状態になる。次に、ゲートドライバＩＣ３は、ゲート信号供給配線ＶＧ１にゲートオン電圧を供給する。これにより、ゲート線Ｇ３１に接続された３１列目の薄膜トランジスタ１３がオン状態になり、ソースドライバＩＣ２ａ，２ｂから出力されたデータ電圧が、薄膜トランジスタ１３に接続されたデータ線１１を介して、３１列目の画素電極１５に供給される。次に、ゲートドライバＩＣ３は、ゲート信号供給配線ＶＧ１にゲートオフ電圧を供給するとともに、ゲート信号供給配線ＶＧ２にゲートオン電圧を供給する。これにより、ゲート線Ｇ３１に接続された３１列目の薄膜トランジスタ１３がオフし、ゲート線Ｇ３２に接続された３２列目の薄膜トランジスタ１３がオン状態になり、ソースドライバＩＣ２ａ，２ｂから出力されたデータ電圧が、薄膜トランジスタ１３に接続されたデータ線１１を介して、３２列目の画素電極１５に供給される。このように、表示パネル１０は、第２グループのゲート線Ｇ３１～Ｇ６０を順次駆動して、対応する画素電極１５にデータ電圧を供給する。
　以降、表示パネル１０は、各グループを順次駆動して、対応する画素電極１５にデータ電圧を供給する。
　本実施形態に係る表示パネル１０の構成によれば、ゲートドライバＩＣ３に接続される配線の本数を、ゲート線１２の本数に比べて少なくすることができるため、全てのゲート線１２をゲートドライバＩＣに引き回す構成と比較して、列方向の額縁領域の面積を縮小することができる。
　本実施形態に係る液晶表示装置１００は、表示パネル１０における欠陥、例えばデータ線１１やゲート線１２等の配線の断線等を検出するための構成を備えている。以下、この構成の詳細について説明する。
　表示パネル１０には、複数の検査用トランジスタ１８，１９，２０が設けられている。検査用トランジスタ１８（第３検査用トランジスタ）は、各ゲート信号供給配線３１に対して１個ずつ設けられており、制御電極（ゲート電極）が検査用制御信号供給配線２２に接続されており、導通電極（ソース／ドレイン電極）の一方がゲート信号供給配線３１に接続されている。また、奇数番目のゲート線１２に電気的に接続されるゲート信号供給配線３１（ゲート信号供給配線ＶＧ１，…，ＶＧ２９）に接続される検査用トランジスタ１８は、導通電極（ソース／ドレイン電極）の他方が検査用ゲート信号供給配線２５に接続されている。また、偶数番目のゲート線１２に電気的に接続されるゲート信号供給配線３１（ゲート信号供給配線ＶＧ２，…，ＶＧ３０）に接続される検査用トランジスタ１８は、導通電極（ソース／ドレイン電極）の他方が検査用ゲート信号供給配線２６に接続されている。検査用ゲート信号供給配線２５はゲート信号入力用パッドＧＯに接続されており、検査用ゲート信号供給配線２６はゲート信号入力用パッドＧＥに接続されている。
　検査用トランジスタ２０（第２検査用トランジスタ）は、複数のゲート線１２（図３では、３０本のゲート線）を含む各グループに対して１個ずつ設けられており、制御電極（ゲート電極）が検査用制御信号供給配線２２に接続されており、導通電極（ソース／ドレイン電極）の一方がグループに含まれる各選択用トランジスタ２１の制御電極に接続されている。また、奇数番目のグループ（第１グループ，…，第６３グループ）に対応して設けられる検査用トランジスタ２０は、導通電極（ソース／ドレイン電極）の他方が検査用ゲート選択信号供給配線２３（検査用選択信号供給配線）に接続されている。また、偶数番目のグループ（第２グループ，…，第６４グループ）に対応して設けられる検査用トランジスタ２０は、導通電極（ソース／ドレイン電極）の他方が検査用ゲート選択信号供給配線２４に接続されている。検査用ゲート選択信号供給配線２３は選択信号入力用パッドＣＬＫ１に接続されており、検査用ゲート選択信号供給配線２４は選択信号入力用パッドＣＬＫ２に接続されている。
　検査用トランジスタ１９（第１検査用トランジスタ）は、各データ線１１に対して１個ずつ設けられており、制御電極（ゲート電極）が検査用制御信号供給配線２２に接続されている。また、検査用トランジスタ１９の導通電極（ソース／ドレイン電極）の一方がデータ線１１に接続されており、他方が検査用データ信号供給配線２７に接続されている。検査用データ信号供給配線２７は、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２を供給する複数（ここでは６本）の検査用データ信号供給配線２７を含んでいる。各検査用データ信号供給配線２７は、データ信号入力用パッドＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２に接続されている。
　全ての検査用トランジスタ１８，１９，２０の制御電極は、検査用制御信号供給配線２２に電気的に接続されており、検査用制御信号供給配線２２は、表示パネル１０の周縁部に配置される制御信号入力用パッドＴＲに接続されている。検査用制御信号ＴＲが検査用機器から制御信号入力用パッドＴＲを介して検査用制御信号供給配線２２に供給されると、検査用トランジスタ１８，１９，２０は同時にオン又はオフする。
　検査用トランジスタ２０がオンし、選択信号ＣＬＫ１が検査用機器から選択信号入力用パッドＣＬＫ１を介して検査用ゲート選択信号供給配線２３に供給されると、奇数番目のグループに含まれる各選択用トランジスタ２１がオン状態になる。そして、検査用ゲート信号ＧＯが検査用機器からゲート信号入力用パッドＧＯを介して検査用ゲート信号供給配線２５に供給されると、検査用ゲート信号ＧＯは、対応する検査用トランジスタ１８及び選択用トランジスタ２１を介して、奇数番目のグループに含まれる奇数番目の各ゲート線１２に供給される。また検査用ゲート信号ＧＥが検査用機器からゲート信号入力用パッドＧＥを介して検査用ゲート信号供給配線２６に供給されると、検査用ゲート信号ＧＥは、対応する検査用トランジスタ１８及び選択用トランジスタ２１を介して、奇数番目のグループに含まれる偶数番目の各ゲート線１２に供給される。
　一方、検査用トランジスタ２０がオンし、選択信号ＣＬＫ２が検査用機器から選択信号入力用パッドＣＬＫ２を介して検査用ゲート選択信号供給配線２４に供給されると、偶数番目のグループに含まれる各選択用トランジスタ２１がオン状態になる。そして、検査用ゲート信号ＧＯが検査用機器からゲート信号入力用パッドＧＯを介して検査用ゲート信号供給配線２５に供給されると、検査用ゲート信号ＧＯは、対応する検査用トランジスタ１８及び選択用トランジスタ２１を介して、偶数番目のグループに含まれる奇数番目の各ゲート線１２に供給される。また検査用ゲート信号ＧＥが検査用機器からゲート信号入力用パッドＧＥを介して検査用ゲート信号供給配線２６に供給されると、検査用ゲート信号ＧＥは、対応する検査用トランジスタ１８及び選択用トランジスタ２１を介して、偶数番目のグループに含まれる偶数番目の各ゲート線１２に供給される。
　また、検査用トランジスタ１９がオンし、Ｒ（赤色）画素用の検査用データ信号ＤＲ１が検査用機器からデータ信号入力用パッドＤＲ１に入力されると、Ｒ画素用の検査用データ信号ＤＲ１は、データ信号入力用パッドＤＲ１に接続される検査用データ信号供給配線２７及び検査用トランジスタ１９を介して、対応する複数のデータ線１１に供給される。また、検査用トランジスタ１９がオンし、Ｇ（緑色）画素用の検査用データ信号ＤＧ１が検査用機器からデータ信号入力用パッドＤＧ１に入力されると、Ｇ画素用の検査用データ信号ＤＧ１は、データ信号入力用パッドＤＧ１に接続される検査用データ信号供給配線２７及び検査用トランジスタ１９を介して、対応する複数のデータ線１１に供給される。同様にして、各色画素用の検査用データ信号が、対応するデータ線１１に供給される。なお、図３の例では、複数のデータ線１１は、６本おきに同一の検査用データ信号供給配線２７に接続されている。
　上記各パッドは、検査用信号入力パッド２８に含まれ、検査用信号入力パッド２８は、表示パネル１０の周縁部（図３では、左辺下側）に配置されている。検査用信号入力パッド２８の位置及び数量は限定されない。
　表示パネル１０の検査を行う場合には、例えば、表示パネル１０の製造工程に含まれる検査工程において、検査用機器を検査用信号入力パッド２８に接続し、各検査用信号を、検査用信号入力パッド２８を介して各検査用信号供給配線に供給する。具体的には、検査用機器は、検査用トランジスタ１８，１９，２０のオン及びオフを制御する検査用制御信号ＴＲを検査用制御信号供給配線２２に供給し、選択信号ＣＬＫ１を検査用ゲート選択信号供給配線２３に供給し、選択信号ＣＬＫ２を検査用ゲート選択信号供給配線２４に供給し、検査用ゲート信号ＧＯを検査用ゲート信号供給配線２５に供給し、検査用ゲート信号ＧＥを検査用ゲート信号供給配線２６に供給し、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２を複数の検査用データ信号供給配線２７のそれぞれに供給する。
　上記検査工程が終了すると、検査用機器は検査用信号入力パッド２８から切り離される。表示パネル１０から検査用機器が切り離されると、検査用トランジスタ１８，１９，２０は、電気的にフローティングの状態になる。このため、通常の使用時（表示動作中）に、例えば表示動作に起因して検査用トランジスタ１８，１９，２０がオン状態になり、画素電位が変動して表示の不具合を引き起こすおそれがある。このような表示の不具合を防止するためには、表示動作中において、フローティング状態の検査用トランジスタ１８，１９，２０を確実にオフ状態に固定することが有効である。この点、本実施形態における液晶表示装置１００は、通常の使用時（表示動作中）に検査用トランジスタ１８，１９，２０をオフ状態に確実に固定する構成を有している。
　具体的には、表示パネル１０には、検査用トランジスタ１８，１９，２０をオフする制御信号（ゲートオフ電圧）を供給するゲートオフ電圧伝送配線４０（オフ電圧伝送配線）が設けられている。ゲートオフ電圧伝送配線４０は、一端が表示パネル１０の周縁部（図３では、左辺上側）に設けられた端子Ｖｏｆｆに電気的に接続され、他端が検査用制御信号供給配線２２に電気的に接続されている。図３に示すように、ゲートオフ電圧伝送配線４０は、表示パネル１０の最外縁側に沿って配置されている。
　端子Ｖｏｆｆには、表示動作中に常時、ゲートオフ電圧が印加される。これにより、表示パネル１０にゲートオフ電圧を常時供給することができるため、表示動作を行っている期間は、検査用トランジスタ１８，１９，２０をオフ状態に固定することができる。よって、表示動作中に検査用トランジスタ１８，１９，２０がオンすることにより表示の不具合が生じることを防止することができる。
　次に、液晶表示装置１００における検査方法の一例について簡単に説明する。
　先ず、表示パネル１０の検査用信号入力パッド２８に検査用機器を接続する。次に、検査用機器から、制御信号入力用パッドＴＲを介して検査用制御信号供給配線２２に、検査用制御信号ＴＲ（ゲートオン電圧）が入力される。これにより、検査用トランジスタ１８，１９，２０がオン状態になる。次に、検査用機器から、検査用ゲート選択信号供給配線２３に選択信号ＣＬＫ１（ゲートオン電圧）が供給される。これにより、検査用ゲート選択信号供給配線２３に接続された、奇数番目のグループに含まれる各選択用トランジスタ２１がオン状態になる。次に、検査用機器から、検査用ゲート信号供給配線２５に検査用ゲート信号ＧＯが供給される。これにより、奇数番目のグループに含まれる奇数番目の各ゲート線１２に、ゲートオン電圧が供給される。次に、検査用機器から、奇数番目のグループに含まれる奇数番目の各ゲート線１２に接続された各薄膜トランジスタ１３を介して、対応する画素電極１５に、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２が供給される。共通電極１６には共通電圧Ｖｃｏｍが供給される。これにより、対応する画素１４、ここでは奇数番目のグループに含まれる奇数列の画素１４の表示状態を検査することにより、対応するゲート線やデータ線等の配線の欠陥を検出することができる。なお、Ｒ色、Ｇ色及びＢ色毎に異なるタイミングで検査用データ信号を供給してもよい。
　次に、検査用機器から、検査用ゲート信号供給配線２６に検査用ゲート信号ＧＥが供給される。これにより、奇数番目のグループに含まれる偶数番目の各ゲート線１２に、ゲートオン電圧が供給される。次に、検査用機器から、奇数番目のグループに含まれる偶数番目の各ゲート線１２に接続された各薄膜トランジスタ１３を介して、対応する画素電極１５に、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２が供給される。共通電極１６には共通電圧Ｖｃｏｍが供給される。これにより、対応する画素１４、ここでは奇数番目のグループに含まれる偶数列の画素１４の表示状態を検査することにより、対応するゲート線やデータ線等の配線の欠陥を検出することができる。
　続いて、検査用機器から、検査用ゲート選択信号供給配線２３に選択信号ＣＬＫ１（ゲートオフ電圧）が供給されるとともに、検査用ゲート選択信号供給配線２４に選択信号ＣＬＫ２（ゲートオン電圧）が供給される。これにより、検査用ゲート選択信号供給配線２３に接続された、奇数番目のグループに含まれる各選択用トランジスタ２１がオフし、検査用ゲート選択信号供給配線２４に接続された、偶数番目のグループに含まれる各選択用トランジスタ２１がオン状態になる。次に、検査用機器から、検査用ゲート信号供給配線２５に検査用ゲート信号ＧＯが供給される。これにより、偶数番目のグループに含まれる奇数番目の各ゲート線１２に、ゲートオン電圧が供給される。次に、検査用機器から、偶数番目のグループに含まれる奇数番目の各ゲート線１２に接続された各薄膜トランジスタ１３を介して、対応する画素電極１５に、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２が供給される。共通電極１６には共通電圧Ｖｃｏｍが供給される。これにより、対応する画素１４、ここでは偶数番目のグループに含まれる奇数列の画素１４の表示状態を検査することにより、対応するゲート線やデータ線等の配線の欠陥を検出することができる。
　次に、検査用機器から、検査用ゲート信号供給配線２６に検査用ゲート信号ＧＥが供給される。これにより、偶数番目のグループに含まれる偶数番目の各ゲート線１２に、ゲートオン電圧が供給される。次に、検査用機器から、偶数番目のグループに含まれる偶数番目の各ゲート線１２に接続された各薄膜トランジスタ１３を介して、対応する画素電極１５に、検査用データ信号ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２が供給される。共通電極１６には共通電圧Ｖｃｏｍが供給される。これにより、対応する画素１４、ここでは偶数番目のグループに含まれる偶数列の画素１４の表示状態を検査することにより、対応するゲート線やデータ線等の配線の欠陥を検出することができる。
　このようにして、検査工程において、表示パネル１０の検査が行われる。検査工程が終了すると、表示パネル１０の検査用信号入力パッド２８から検査用機器を切り離す。なお、表示パネル１０の検査方法は、上記の方法に限定されず、周知の方法を採用することができる。
　図４は、検査用トランジスタ２０及び選択用トランジスタ２１の配置を示す平面図である。図４では、第１グループに対応する検査用トランジスタ２０ａ及び選択用トランジスタ２１ａと、第２グループに対応する検査用トランジスタ２０ｂ及び選択用トランジスタ２１ｂと、第３グループに対応する検査用トランジスタ２０ｃ及び選択用トランジスタ２１ｃとを示している。検査用トランジスタ２０及び選択用トランジスタ２１は、行方向に並んで配置されている。また、各検査用トランジスタ２０は、行方向に隣り合う２つのグループの間に配置されている。例えば、検査用トランジスタ２０ａは、第１グループのゲート線Ｇ１～Ｇ３０に接続される第１グループの選択用トランジスタ２１ａと、第２グループのゲート線Ｇ３１～Ｇ６０に接続される第２グループの選択用トランジスタ２１ｂとの間に配置されている。検査用トランジスタ２０ｂは、第２グループのゲート線Ｇ３１～Ｇ６０に接続される第２グループの選択用トランジスタ２１ｂと、第３グループのゲート線Ｇ６１～Ｇ９０に接続される第３グループの選択用トランジスタ２１ｃとの間に配置されている。
　図５は、検査用トランジスタ２０及び選択用トランジスタ２１の他の配置を示す平面図である。図５では、２つの検査用トランジスタ２０が行方向に並んで配置されている。また、隣り合う２つの検査用トランジスタ２０は、行方向に隣り合う２つのグループの間に配置されている。例えば、検査用トランジスタ２０ａ，２０ｂは、行方向に隣り合って並んで配置されている。また検査用トランジスタ２０ａ，２０ｂは、第１グループの選択用トランジスタ２１ａと第２グループの選択用トランジスタ２１ｂとの間に配置されている。この場合、第２グループの選択用トランジスタ２１ｂと第３グループの選択用トランジスタ２１ｃとの間には、検査用トランジスタ２０は配置されない。
　図４及び図５において、検査用トランジスタ２０及び選択用トランジスタ２１は、平面的に見て矩形状（長方形状）であり、長辺が列方向に延在し、短辺が行方向に延在するように配置されている。また、検査用トランジスタ２０は、隣り合う２つの選択用トランジスタ２１の間に配置されている。図４及び図５の構成によれば、検査用トランジスタ２０及び選択用トランジスタ２１を額物領域１０ｂにおいて効率良く配列することができるため、額縁領域１０ｂの面積を縮小することができる。また、各種の検査用配線を効率良く配置することができるため、検査用配線同士の接触を防ぐことができる。
　図６は、検査用トランジスタ２０及び選択用トランジスタ２１の他の配置を示す平面図である。図６では、隣り合う２つの検査用トランジスタ２０が列方向に並んで配置されている。また、隣り合う２つの検査用トランジスタ２０は、行方向に隣り合う２つのグループの間に配置されている。例えば、検査用トランジスタ２０ａ及び検査用トランジスタ２０ｂは、列方向に隣り合って並んで配置されている。また検査用トランジスタ２０ａ及び検査用トランジスタ２０ｂは、第１グループの選択用トランジスタ２１ａと第２グループの選択用トランジスタ２１ｂとの間に配置されている。この場合、第２グループの選択用トランジスタ２１ｂと第３グループの選択用トランジスタ２１ｃとの間には、検査用トランジスタ２０は配置されない。
　図６の構成においても、検査用トランジスタ２０及び選択用トランジスタ２１は、平面的に見て矩形状であり、長辺が列方向に延在し、短辺が行方向に延在するように配置される。図６の構成によれば、２つの検査用トランジスタ２０を列方向にまとめることができるため、額縁領域１０ｂの面積をさらに縮小することができる。
　図７は、図３のＡ－Ａ断面図である。図７において、検査用配線には、検査用機器から出力される各種の検査用信号が入力される、検査用制御信号供給配線２２、検査用ゲート選択信号供給配線２３，２４、検査用ゲート信号供給配線２５，２６、及び、検査用データ信号供給配線２７が含まれる。ゲート信号入力用配線には、ゲートドライバＩＣから出力される表示動作用の各種信号が入力される、ゲート信号供給配線３１及びゲート選択信号供給配線３２が含まれる。図７において、ゲート信号入力用配線の間の領域では、検査用制御信号供給配線２２及び検査用ゲート選択信号供給配線２３，２４が、ゲート層に配置されている。
　図７に示すように、ＣＦ基板のブラックマトリクスにおける額縁領域１０ｂの一部には、スリットが形成されている。これにより、選択用トランジスタ２１で発生する電荷が表示領域１０ａへ伝搬するのを防止することができる。
　図８は、選択用トランジスタ２１の具体的な構成を示す平面図である。図８に示すように、選択用トランジスタ２１のチャネル部を構成する半導体層は、列方向に複数に分割されていることが好ましい。半導体層は、アモルファスシリコン（ａ－Ｓｉ）で構成されている。図８の構成によれば、半導体層が一体に構成されたトランジスタと比較して、トランジスタの自己発熱を放出する放熱効果を高めることができる。なお、検査用トランジスタ２０も図８と同一の構成を採用することができる。
　以上に説明した表示パネル１０では、図３に示すように、ゲート線１２の一方端側に検査用トランジスタ２０及び選択用トランジスタ２１が配置されているが、本実施形態に係る表示パネル１０は、これに限定されず、ゲート線１２の両端側に検査用トランジスタ２０及び選択用トランジスタ２１が配置されていてもよい。すなわち、図３の構成において、表示領域１０ａの上側の額縁領域１０ｂにも、ゲートドライバＩＣ３及び検査用信号入力パッド２８が設けられていてもよい。
　以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

Claims (9)

  1. 　行方向に延在する複数のデータ線と、
    　列方向に延在するとともに、行方向に隣り合う複数本ずつが１つのグループに分けられた複数のゲート線と、
    　前記複数のゲート線のそれぞれの端部に接続された複数の選択用トランジスタと、
    　前記グループごとに設けられ、それぞれが、該グループに対応する複数の前記選択用トランジスタのそれぞれの制御電極に、トランジスタをオン又はオフする制御信号を供給する複数の選択信号供給配線と、
    　前記各グループにおいて、該グループに含まれる複数のゲート線に順次ゲート信号を供給する複数のゲート信号供給配線と、
    　前記複数のデータ線のそれぞれに接続された複数の第１検査用トランジスタと、
    　前記グループごとに設けられ、第１導通電極が該グループに対応する複数の前記選択用トランジスタの制御電極に接続された複数の第２検査用トランジスタと、
    　前記複数の第２検査用トランジスタのそれぞれの第２導通電極に接続され、トランジスタをオン又はオフする制御信号を供給する複数の検査用選択信号供給配線と、
    　前記複数の第１検査用トランジスタの制御電極と、前記複数の第２検査用トランジスタの制御電極とに接続され、トランジスタをオン又はオフする制御信号を供給する検査用制御信号供給配線と、
    　を含み、
    　前記複数の選択用トランジスタ及び前記複数の第２検査用トランジスタは、表示領域の１辺側において行方向に並んで配置されている、
    　ことを特徴とする表示パネル。
  2. 　前記複数の第２検査用トランジスタのそれぞれは、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されている、
    　ことを特徴とする請求項１に記載の表示パネル。
  3. 　隣り合う２つの前記第２検査用トランジスタは、行方向に並んで配置されているとともに、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されている、
    　ことを特徴とする請求項１に記載の表示パネル。
  4. 　隣り合う２つの前記第２検査用トランジスタは、列方向に並んで配置されているとともに、行方向に隣り合う２つのグループのそれぞれに対応して設けられた行方向に隣り合う２つの前記選択用トランジスタの間に配置されている、
    　ことを特徴とする請求項１に記載の表示パネル。
  5. 　前記複数の選択用トランジスタ及び前記複数の第２検査用トランジスタのそれぞれのチャネル部を構成する半導体層は、列方向に複数に分割されている、
    　ことを特徴とする請求項１に記載の表示パネル。
  6. 　前記複数のゲート線に検査用ゲート信号を供給する複数の検査用ゲート信号供給配線と、
    　第１導通電極が前記検査用ゲート信号供給配線に接続され、第２導通電極が前記選択用トランジスタに電気的に接続され、制御電極が前記検査用制御信号供給配線に接続された複数の第３検査用トランジスタと、
    　をさらに含む、ことを特徴とする請求項１に記載の表示パネル。
  7. 　前記複数の検査用選択信号供給配線は、第１検査用選択信号供給配線と第２検査用選択信号供給配線とを含み、
    　前記第１検査用選択信号供給配線は、奇数番目のグループに対応して設けられた前記第２検査用トランジスタの第２導通電極に電気的に接続されており、
    　前記第２検査用選択信号供給配線は、偶数番目のグループに対応して設けられた前記第２検査用トランジスタの第２導通電極に電気的に接続されている、
    　ことを特徴とする請求項１に記載の表示パネル。
  8. 　前記複数の検査用ゲート信号供給配線は、第１検査用ゲート信号供給配線と第２検査用ゲート信号供給配線とを含み、
    　前記第１検査用ゲート信号供給配線は、奇数番目の複数のゲート線に電気的に接続されており、
    　前記第２検査用ゲート信号供給配線は、偶数番目の複数のゲート線に電気的に接続されている、
    　ことを特徴とする請求項６に記載の表示パネル。
  9. 　前記各ゲート信号供給配線には、複数の前記ゲート線が電気的に接続されており、
    　各グループにおいて、複数の前記ゲート線は、互いに異なる前記ゲート信号供給配線に電気的に接続されている、
    　ことを特徴とする請求項１に記載の表示パネル。
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