JP2019090940A - 画素検査方法、画素検査装置、表示装置 - Google Patents
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Abstract
【課題】ASL検査方式を使用した、表示装置の画素検査における省電を達成する。【解決手段】検査用トランジスタ(24)のゲート電極(G)にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタ(24)のソース電極(S)に検査用データ信号を印加する検査用データ信号印加工程とを備えた画素検査方法において、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極(G)への印加電圧の制御を行う。【選択図】図1
Description
本発明は表示装置の画素の検査方法、および当該検査に使用される検査装置に関する。
パネルの外部に検査回路を実装することが困難である表示装置の画素検査において、ASL検査方式が使用されることがある。特許文献1には、ASL検査方式を使用して、表示装置の画素の欠陥を検出する方法が記載されている。
ASL検査方式においては、表示装置の各信号配線に配置された、ASLトランジスタのようなスイッチング素子をターンオンし、画素のトランジスタに接続される、画素信号線への検査信号入力を行うことにより検査を実施する。ここで、スイッチング素子の制御のためには、一般に、約20〜30Vの高電圧の信号を、スイッチング素子に接続されたスイッチ信号線に印加する必要がある。このため、ASL検査方式を使用した画素検査は、検査時の消費電力が高くなる問題がある。
上記の課題を解決するために、本発明の画素検査方法は、複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
また、上記の課題を解決するために、本発明の画素検査装置は、複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、ドレイン電極が前記画素信号線に接続された検査用トランジスタと、前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、前記検査用トランジスタのソース電極と接続された検査信号線とを備え、前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
スイッチ信号のみならず、検査用データ信号を使用してゲート電極への印加電圧を制御できるため、検査用トランジスタの制御に必要な信号の電圧を下げることができ、画素検査の省電につながる。
〔実施形態1〕
図2は、本実施形態に係る表示装置2の上面図である。本実施形態において、表示装置2は、画素検査装置4と、表示パネル6とを備える。画素検査装置4は、表示パネル6の周囲に形成されている。表示パネル6は、マトリクス状に配置された複数の画素と、当該画素ごとに形成された、画素を駆動する複数のトランジスタとを備える。
図2は、本実施形態に係る表示装置2の上面図である。本実施形態において、表示装置2は、画素検査装置4と、表示パネル6とを備える。画素検査装置4は、表示パネル6の周囲に形成されている。表示パネル6は、マトリクス状に配置された複数の画素と、当該画素ごとに形成された、画素を駆動する複数のトランジスタとを備える。
画素検査装置4は、スイッチドライバ8と、ゲート線用検査信号ドライバ10と、ソース線用検査信号ドライバ12とを備える。スイッチドライバ8と、ゲート線用検査信号ドライバ10と、ソース線用検査信号ドライバ12とは、それぞれ、スイッチ信号線14、および、ゲート線用検査信号線16とソース線用検査信号線18とを含む検査信号線が接続されている。
スイッチ信号線14は、表示パネル6の隣接する2辺に沿って、当該2辺の周囲にわたって形成されている。ゲート線用検査信号線16とソース線用検査信号線18とは、スイッチ信号線14の形成された2辺のうち、それぞれ、一方の辺と他方の辺とに沿って形成されている。図2において、ゲート線用検査信号線16とソース線用検査信号線18とは、それぞれ2本ずつ図示されているが、画素検査装置4は、これより多くのゲート線用検査信号線16とソース線用検査信号線18とを備えていてもよい。
ゲート線用検査信号線16とソース線用検査信号線18とは、それぞれ、ゲート信号線20とソース信号線22とに接続されている。ゲート信号線20とソース信号線22とは、表示パネル6の画素のトランジスタにおける、ゲート電極とソース電極とにそれぞれ接続される画素信号線である。また、ゲート信号線20とソース信号線22とは、表示パネル6における、図示しないゲートドライバとソースドライバとに接続される。ゲートドライバとソースドライバとは、表示パネル6のトランジスタの制御、ひいては表示パネル6の表示の制御に使用される。
なお、画素検査装置4は、表示装置2の実際の使用時には、ゲート信号線20とソース信号線22とに信号を入力しないように構成される。また、本実施形態においては、表示装置2が画素検査装置4を備えるが、実際には、表示装置2の出荷時に、画素検査装置4が形成された基板がカットされ、廃棄されていてもよい。
スイッチ信号線14と、ゲート線用検査信号線16およびソース線用検査信号線18と、ゲート信号線20およびソース信号線22との関係を、図1を参照して詳細に説明する。図1は、画素検査装置4の一部を拡大して示す等価回路図であり、図2の領域Aについて拡大した図である。
図1に示すように、画素検査装置4は、ソース信号線22ごとに検査用トランジスタ24を備える。検査用トランジスタ24は、ドレイン電極Dと、ソース電極Sと、ゲート電極Gとを備える。ドレイン電極Dと、ソース電極Sと、ゲート電極Gとは、それぞれ、ソース信号線22と、ソース線用検査信号線18と、スイッチ信号線14とが接続されている。なお、検査用トランジスタ24によって、ソース電極Sに接続されるソース線用検査信号線18は、それぞれ異なっていてもよい。
さらに、画素検査装置4は、ソース信号線22ごとにキャパシタ26を備える。キャパシタ26は、ゲート電極Gに接続するスイッチ信号線14と、ドレイン電極Dに接続するソース信号線22との間に形成されている。
なお、図1においては、画素検査装置4のうち、ソース線用検査信号線18とソース信号線22とが形成されている箇所について図示している。しかし、画素検査装置4は、ゲート線用検査信号線16とゲート信号線20とが形成されている箇所についても、同一の構成を備えている。
図3および図4を参照して、本実施形態に係る画素検査装置4を使用して、表示装置2の画素の検査を行う方法を詳細に説明する。図3は、本実施形態に係る画素検査方法を説明するためのフローチャートである。図4は、本実施形態において実施される画素検査方法の間の、ゲート電極Gに印加される電圧の経時変化を示すグラフである。
ここで、図4に示すV1とは、スイッチ信号線14に供給するスイッチ信号の実効電圧を表す。また、図4に示すV2は、検査用トランジスタ24のターンオン電圧である。すなわち、V2とは、ソース線用検査信号線18に供給され、検査用トランジスタ24を介して、ソース信号線22に流れる信号が、画素の検査が可能である電圧を超えるために必要な、検査用トランジスタ24のスイッチ信号の電圧である。また、ΔVは、V1とV2との差を表す。
本実施形態における表示装置2の検査工程は、表示パネル6の各構成要素を製造し、表示パネル6の周囲に画素検査装置4を実装した後に実行されてもよい。当該検査工程において、はじめに、スイッチドライバ8を使用して、スイッチ信号線14にV1の実効電圧を有するスイッチ信号を供給する(ステップS1)。
次いで、ソース線用検査信号ドライバ12を使用して、ソース線用検査信号線18の何れかに、検査用データ信号を供給する(ステップS2)。検査用データ信号が供給されるソース線用検査信号線18は、何れか1本でもよく、複数本であってもよい。なお、図4における第1期間P1は、スイッチ信号線14にスイッチ信号を供給してから、ソース線用検査信号線18に検査用データ信号を供給するまでの期間を表す。
ステップS2の操作により、検査用トランジスタ24のソース電極Sに検査用データ信号が印加される。ここで、検査用トランジスタ24には、V1の電圧を有するスイッチ信号がゲート電極Gに印加されている。このため、高抵抗ながらも、ソース電極Sに印加された信号の一部は、検査用トランジスタ24のチャネルを介して、ドレイン電極Dからソース信号線22に供給される。ただし、この時点においては、画素の検査に必要な電圧を有する検査用データ信号が、ソース信号線22に供給されていなくともよい。
ソース信号線22とゲート電極Gとの間には、キャパシタ26が形成されている。このため、ステップS2の操作により、ソース信号線22に供給された検査用データ信号により、キャパシタ26が次第に充電される。このため、ゲート電極Gには、スイッチ信号線14に供給されたスイッチ信号に加えて、キャパシタ26による電圧印加が発生する。このため、ゲート電極Gに印加される信号は、V1を超えて、V2に到達する。これにより、検査用トランジスタ24のゲート電極GにV2の電圧を有する信号が印加され、検査用トランジスタ24がターンオンされる(ステップS3)。なお、図4における第2期間P2は、ソース線用検査信号線18に検査用データ信号を供給してから、検査用トランジスタ24がターンオンされるまでの期間を表す。
検査用トランジスタ24がターンオンされると、検査用トランジスタ24のチャネルの抵抗が下がり、ソース線用検査信号線18に供給された検査用データ信号が、検査用トランジスタ24を介して、より多くソース信号線22に流れる。ステップS3以降にソース信号線22に供給される検査用データ信号は、画素の検査に必要な電圧を有している。
本実施形態においては、上記ステップS2と同様に、ゲート線用検査信号ドライバ10を使用して、ゲート線用検査信号線16の何れかにおいても、検査用データ信号を供給する。このため、上記と同様の原理により、ゲート信号線20においても、画素の検査に必要な電圧を有した検査用データ信号が供給される。
これにより、検査用データ信号が供給されたゲート信号線20とソース信号線22との交点における画素のトランジスタのゲート電極およびソース電極に、検査用データ信号が入力される。したがって、当該画素におけるトランジスタを駆動し、画素の検査が行える(ステップS4)。なお、画素の検査は、画素の点灯試験であってもよく、その他、画素のトランジスタを駆動することにより行われる従来公知の検査方法であってもよい。
画素の検査が終了した後、ソース線用検査信号線18への検査用データ信号の供給を止める(ステップS5)。これにより、ソース信号線22へ供給される検査用データ信号の電圧が低減される。したがって、キャパシタ26の放電が開始されることにより、検査用トランジスタ24のゲート電極Gに印加される信号の電圧が下がり、V2を下回る。このため、検査用トランジスタ24がターンオフされる(ステップS6)。ゲート電極Gに印加される信号の電圧低下は、当該信号の電圧がV1に低下するまで続く。
なお、図4における第3期間P3は、検査用トランジスタ24がターンオンされている期間を表す。また、図4における第4期間P4は、ソース線用検査信号線18への検査用データ信号の供給が停止し、ゲート電極Gに印加される信号の電圧がV2からV1へと低下していく期間を表す。また、図4における第5期間P5は、ゲート電極Gに印加される信号の電圧がV1まで低下した以降の期間を表す。
次いで、検査用データ信号の供給を行う、他のソース線用検査信号線18を選択し(ステップS7)、再びステップS2を行う。以降、ステップS2からステップS7を、表示パネル6の全ての画素に対する検査が完了するまで行う。上記操作は、ゲート線用検査信号線16およびゲート信号線20に対しても同様に行われる。表示パネル6の全ての画素に対する検査が完了した後、スイッチ信号線14へのスイッチ信号の供給を停止する(ステップS8)ことにより、全ての画素検査工程が完了する。
本実施形態においては、ソース線用検査信号線18に供給され、検査用トランジスタ24を介してソース信号線22に供給される、検査用データ信号が、ソース信号線22とゲート電極Gとの間に形成されたキャパシタ26にも供給される。キャパシタ26に供給される検査用データ信号によって、ゲート電極Gに印加される信号の電圧が増大する。したがって、本実施形態に係る表示装置2の画素検査方法は、スイッチ信号線14に供給されるスイッチ信号のみならず、検査用データ信号によっても、ゲート電極Gへの印加電圧の制御を行える。
したがって、スイッチ信号線14に、ターンオン電圧であるV2の電圧を有するスイッチ信号を供給する必要がない。スイッチ信号線14には、V2よりもΔV低い電圧のV1の電圧を有するスイッチ信号を供給すればよく、この場合においても、図4に示す第3期間P3において、表示パネル6の画素の検査が可能である。ゆえに、スイッチ信号線14に供給されるスイッチ信号の電圧が、ΔVだけ低減されるため、従来よりも消費電力を抑えて、表示装置2の画素の検査を行うことが可能である。
図5は比較形態に係る画素検査装置の一部を拡大して示す等価回路図であり、図1に対応する位置を拡大して示す。比較形態においては、キャパシタ26が無いため、検査用トランジスタ24をターンオンさせるために、スイッチ信号線14にV2の実効電圧を有するスイッチ信号を検査工程中常時供給する必要がある。このため、表示装置の画素検査工程における消費電力の増大につながる。
〔実施形態2〕
図6は、本実施形態に係る画素検査装置28の一部を拡大して示す等価回路図であり、図1に対応する位置を拡大して示す。本実施形態に係る画素検査装置28は、前実施形態に係る画素検査装置4と比較して、キャパシタ26が、検査用トランジスタ24のソース電極Sとゲート電極Gとの間に形成されている点においてのみ異なる。
図6は、本実施形態に係る画素検査装置28の一部を拡大して示す等価回路図であり、図1に対応する位置を拡大して示す。本実施形態に係る画素検査装置28は、前実施形態に係る画素検査装置4と比較して、キャパシタ26が、検査用トランジスタ24のソース電極Sとゲート電極Gとの間に形成されている点においてのみ異なる。
本実施形態においても、表示装置2の画素検査工程は、図3のフローチャートに示す、ステップS1からステップS8を実行することにより行われる。この場合、本実施形態において実施される画素検査方法の間の、ゲート電圧に印加される信号の電圧の経時変化は、図7のグラフに示される。図7における第1期間P1から第5期間P5は、図4における第1期間P1から第5期間P5が表す期間と対応する。
本実施形態においては、第2期間P2の期間が、前実施形態における第2期間P2よりも短い点が、前実施形態と異なっている。すなわち、本実施形態においては、ソース線用検査信号線18に検査用データ信号を供給し始めてから、ゲート電極Gに印加される信号の電圧がV2に到達するまでの期間が、前実施形態よりも短い。これは、検査用データ信号の一部が、検査用トランジスタ24のチャネルを介することなく、直接キャパシタ26に充電されるため、ゲート電極Gに印加される信号の電圧の上昇が早まったことによる。
また、第4期間P4の期間が、前実施形態における第4期間P4よりも短い。すなわち、ステップS4が完了し、ソース線用検査信号線18への検査用データ信号の供給を停止してから、ゲート電極Gに印加される信号の電圧がV1に低下するまでの期間が、前実施形態よりも短い。これは、キャパシタ26の放電が、画素のトランジスタおよび画素容量に接続するソース信号線22よりも抵抗の低い、ソース線用検査信号線18を介して速やかに行われることによる。
本実施形態においては、検査用データ信号によって、ゲート電極Gへの印加電圧の制御を行うためのキャパシタ26が、ソース電極Sとゲート電極Gとの間に形成されていることにより、第2期間P2および第4期間P4の期間を短縮できる。このため、検査時間を短縮できるため、表示装置2の画素検査工程における消費電力をさらに抑え、表示装置2の製造工程のタスクタイムを低減できる。
さらに、ソース信号線22とゲート電極Gとの間に容量を形成しないため、表示パネル6の画素における画素容量への充電不足により、検査に不良が発生する可能性を低減できる。このため、表示装置2の製造における歩留まりをより改善できる。
〔まとめ〕
本発明の態様1に係る画素検査方法は、複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
本発明の態様1に係る画素検査方法は、複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
上記の構成によれば、スイッチ信号のみならず、検査用データ信号を使用して、ゲート電極への印加電圧の制御を行うことにより、スイッチ信号の電圧を低減することが可能である。このため、表示装置の画素の検査における消費電力を低減することが可能である。
本発明の態様2に係る画素検査方法は、上記態様1において、前記ゲート電極と前記画素信号線との間に容量を形成することにより、前記印加電圧の制御を行ってもよい。
上記の構成によれば、検査用トランジスタのチャネルを介して画素信号線に供給される検査用データ信号から、容量の充電が可能である。ゆえに、当該容量による、ゲート電極の昇圧により、スイッチ信号の電圧の低減が可能である。
本発明の態様3に係る画素検査方法は、上記態様1において、前記ゲート電極と前記ソース電極との間に容量を形成することにより、前記印加電圧の制御を行ってもよい。
上記の構成によれば、ソース電極に印加される検査用データ信号が、検査用トランジスタを介することなく、容量に直接充電され、かつ、抵抗の高い画素信号線を介することなく、容量から放電される。このため、ゲート電極への印加電圧の制御をより俊敏に行うことができる。また、ゲート電極と画素信号線との間に容量を形成しない場合には、画素容量への検査用データ信号の充電不足が発生する可能性を低減できる。
本発明の態様4に係る画素検査装置は、複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、ドレイン電極が前記画素信号線に接続された検査用トランジスタと、前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、前記検査用トランジスタのソース電極と接続された検査信号線とを備え、前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う。
上記の構成によれば、態様1と同様の効果を奏する。
本発明の態様5に係る画素検査装置は、上記態様4において、前記ゲート電極と前記画素信号線との間にキャパシタを備える。
上記の構成によれば、態様2と同様の効果を奏する。
本発明の態様6に係る画素検査装置は、上記態様4において、前記ゲート電極と前記ソース電極との間にキャパシタを備える。
上記の構成によれば、態様3と同様の効果を奏する。
本発明の態様7に係る表示装置は、上記態様4から6における画素検査装置を備える。
上記の構成によれば、製造時の消費電力を低減した表示装置を提供できる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
2 表示装置
4、28 画素検査装置
14 スイッチ信号線
16 ゲート線用検査信号線
18 ソース線用検査信号線
20 ゲート信号線(画素信号線)
22 ソース信号線(画素信号線)
24 検査用トランジスタ
26 キャパシタ
D ドレイン電極
G ゲート電極
S ソース電極
4、28 画素検査装置
14 スイッチ信号線
16 ゲート線用検査信号線
18 ソース線用検査信号線
20 ゲート信号線(画素信号線)
22 ソース信号線(画素信号線)
24 検査用トランジスタ
26 キャパシタ
D ドレイン電極
G ゲート電極
S ソース電極
Claims (7)
- 複数の画素ごとに複数の画素信号線を備えた表示装置において、各前記画素信号線に接続された検査用トランジスタを制御して、各前記画素信号線への検査用データ信号の入力を行う画素検査方法であって、
前記検査用トランジスタのゲート電極にスイッチ信号を印加するスイッチ信号印加工程と、
前記検査用トランジスタのソース電極に前記検査用データ信号を印加する検査用データ信号印加工程とを備え、
前記スイッチ信号と前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う画素検査方法。 - 前記ゲート電極と前記画素信号線との間に容量を形成することにより、前記印加電圧の制御を行う請求項1に記載の画素検査方法。
- 前記ゲート電極と前記ソース電極との間に容量を形成することにより、前記印加電圧の制御を行う請求項1に記載の画素検査方法。
- 複数の画素ごとに複数の画素信号線を備えた表示装置の検査において、各前記画素信号線への検査用データ信号の入力を行う画素検査装置であって、
ドレイン電極が前記画素信号線に接続された検査用トランジスタと、
前記検査用トランジスタのゲート電極と接続されたスイッチ信号線と、
前記検査用トランジスタのソース電極と接続された検査信号線とを備え、
前記スイッチ信号線に印加されるスイッチ信号と、前記検査信号線に印加される前記検査用データ信号とによって、前記ゲート電極への印加電圧の制御を行う画素検査装置。 - 前記ゲート電極と前記画素信号線との間にキャパシタを備えた請求項4に記載の画素検査装置。
- 前記ゲート電極と前記ソース電極との間にキャパシタを備えた請求項4に記載の画素検査装置。
- 請求項4から6の何れか1項に記載の画素検査装置を備えた表示装置。
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