KR102281814B1 - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

게이트 구동회로 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR102281814B1
KR102281814B1 KR1020140177485A KR20140177485A KR102281814B1 KR 102281814 B1 KR102281814 B1 KR 102281814B1 KR 1020140177485 A KR1020140177485 A KR 1020140177485A KR 20140177485 A KR20140177485 A KR 20140177485A KR 102281814 B1 KR102281814 B1 KR 102281814B1
Authority
KR
South Korea
Prior art keywords
voltage
thin film
film transistor
node
gate
Prior art date
Application number
KR1020140177485A
Other languages
English (en)
Other versions
KR20160070889A (ko
Inventor
이주영
조승완
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140177485A priority Critical patent/KR102281814B1/ko
Priority to US14/872,773 priority patent/US10181276B2/en
Priority to EP15191428.0A priority patent/EP3032526B1/en
Priority to CN201510713077.8A priority patent/CN105702190B/zh
Publication of KR20160070889A publication Critical patent/KR20160070889A/ko
Application granted granted Critical
Publication of KR102281814B1 publication Critical patent/KR102281814B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0871—Several active elements per pixel in active matrix panels with level shifting
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명은, 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동회로에 있어서, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와, 상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항을 포함하는 게이트 구동회로를 제공한다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{Gate Driving Circuit And Display Device Including The Same}
본 발명은 게이트 구동회로에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다.
일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다.
이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다.
그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
이러한 GIP 타입 표시장치를 도면을 참조하여 설명한다.
도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 2는 종래의 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 GIP 타입 표시장치의 쉬프트레지스터는 다수의 스테이지(SRS)를 포함하고, 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제9박막트랜지스터(T1 내지 T9)를 포함한다.
여기서, 게이트전압(VG)은 제8박막트랜지스터(T8)의 소스와 제9박막트랜지스터(T9)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)이 인가되고, 제9박막트랜지스터(T9)의 소스에는 저전위전압(VSS)이 인가되며, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제9막트랜지스터(T9)가 턴-온 되는 동안 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
그리고, 제8 및 제9박막트랜지스터(T8, T9)를 스위칭 하는 게이트전압은 제1 내지 제7박막트랜지스터(T1 내지 T7)와 시작전압(VST)에 의하여 결정된다.
구체적으로, 제1구간(TS1) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제1 내지 제3구간(TS1 내지 TS3) 동안, QB노드, 제3박막트랜지스터(T3)의 게이트 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제3 및 제9박막트랜지스터(T3, T9)는 턴-오프 상태를 유지한다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, QB노드, 제3박막트랜지스터(T3)의 게이트 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제9박막트랜지스터(T3, T9)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이러한 종래의 쉬프트레지스터의 각 스테이지에서, 제8박막트랜지스터(T8)는 1프레임(1F) 중 3수평주기(3H)에 해당하는 제1 내지 제3구간(TS1 내지 TS3) 동안 턴-온 되고 나머지 시간 동안은 턴-오프 되는 반면, 제3 및 제9박막트랜지스터(T3, T9)는 1프레임(1F) 중 3수평주기(3H)에 해당하는 제1 내지 제3구간(TS1 내지 TS3) 동안만 턴-오프 되고 나머지 시간 동안 턴-온 된다.
이에 따라, 제3 및 제9박막트랜지스터(T3, T9)의 특성 열화에 의해 쉬프트레지스터가 제대로 작동하지 못하는 문제가 있다.
이를 개선하기 위하여, 제9박막트랜지스터(T9)의 턴-온 시간을 분할하여 신뢰성을 높이는 방안이 제시되었으나, 이러한 방식은 제9박막트랜지스터(T9)의 턴-온 시간을 절대적으로 줄이지 못하는 한계가 있어, 고신뢰성이 필요한 표시장치에는 적용하지 못하는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 쉬프트레지스터의 각 스테이지의 풀다운 박막트랜지스터(pull-down thin film transistor)를 저항으로 대체함으로써, 박막트랜지스터의 열화가 방지되어 쉬프트레지스터의 신뢰성이 개선되는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 쉬프트레지스터의 각 스테이지의 풀다운 박막트랜지스터를 저항, 박막트랜지스터, 커패시터로 대체함으로써, 박막트랜지스터의 열화가 방지되고 게이트전압이 안정적으로 출력되어 쉬프트레지스터의 신뢰성이 개선되는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동회로에 있어서, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와, 상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항을 포함하는 게이트 구동회로를 제공한다.
그리고, 상기 다수의 스테이지 각각은, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 QB노드로 전달하는 제5박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제6박막트랜지스터와, 상기 고전위전압에 따라 스위칭 되고, 상기 고전위전압을 상기 QB노드로 전달하는 제7박막트랜지스터와, 상기 시작신호 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제8박막트랜지스터를 더 포함할 수 있다.
또한, 상기 다수의 스테이지 각각은, 상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과, 상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제9박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제10박막트랜지스터를 더 포함할 수 있다.
그리고, 상기 다수의 스테이지 각각은, 상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제4박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제5박막트랜지스터와, 상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과, 상기 Q노드와 상기 저전위전압 사이에 연결되는 제3저항을 더 포함할 수 있다.
또한, 상기 다수의 스테이지 각각은, 상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 제2노드로 전달하는 제6박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제2노드로 전달하는 제7박막트랜지스터와, 상기 제1 및 제2박막트랜지스터 사이의 제3노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와, 상기 제2노드와 상기 저전위전압 사이에 연결되는 제4저항과, 상기 제2 및 제3노드 사이에 연결되는 제1커패시터와, 상기 고전위전압과 상기 Q노드 사이에 연결되는 제2커패시터를 더 포함할 수 있으며, 상기 고전위전압은, 제1고전위전압과 상기 제1고전위전압 보다 높은 제2고전위전압을 포함하고, 상기 제1고전위전압은, 상기 제1, 제3, 제4 및 제6박막트랜지스터와 상기 제1커패시터에 인가되고, 상기 제2고전위전압은, 상기 제8박막트랜지스터와 상기 제2커패시터에 인가될 수 있다.
그리고, 상기 저전위전압은, 제1저전위전압과 상기 제1저전위전압 보다 낮은 제2저전위전압을 포함하고, 상기 제1저전위전압은, 상기 제5박막트랜지스터와 상기 제2저항에 인가되고, 상기 제2저전위전압은, 상기 제2 및 제7박막트랜지스터와 상기 제3 및 제4저항에 인가될 수 있다.
한편, 본 발명은, 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와, 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널을 포함하고, 상기 게이트구동부는, 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와, 상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항을 포함하는 표시장치를 제공한다.
그리고, 상기 다수의 스테이지 각각은, 상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제4박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제5박막트랜지스터와, 상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과, 상기 Q노드와 상기 저전위전압 사이에 연결되는 제3저항을 더 포함할 수 있다.
또한, 상기 다수의 스테이지 각각은, 상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 제2노드로 전달하는 제6박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제2노드로 전달하는 제7박막트랜지스터와, 상기 제1 및 제2박막트랜지스터 사이의 제3노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와, 상기 제2노드와 상기 저전위전압 사이에 연결되는 제4저항과, 상기 제2 및 제3노드 사이에 연결되는 제1커패시터와, 상기 고전위전압과 상기 Q노드 사이에 연결되는 제2커패시터를 더 포함할 수 있으며, 상기 고전위전압은, 제1고전위전압과 상기 제1고전위전압 보다 높은 제2고전위전압을 포함하고, 상기 제1고전위전압은, 상기 제1, 제3, 제4 및 제6박막트랜지스터와 상기 제1커패시터에 인가되고, 상기 제2고전위전압은, 상기 제8박막트랜지스터와 상기 제2커패시터에 인가될 수 있다.
그리고, 상기 저전위전압은, 제1저전위전압과 상기 제1저전위전압 보다 낮은 제2저전위전압을 포함하고, 상기 제1저전위전압은, 상기 제5박막트랜지스터와 상기 제2저항에 인가되고, 상기 제2저전위전압은, 상기 제2 및 제7박막트랜지스터와 상기 제3 및 제4저항에 인가될 수 있다.
본 발명은, 쉬프트레지스터의 각 스테이지의 풀다운 박막트랜지스터(pull-down thin film transistor)를 저항으로 대체함으로써, 박막트랜지스터의 열화가 방지되어 쉬프트레지스터의 신뢰성이 개선되는 효과를 갖는다.
그리고, 본 발명은, 쉬프트레지스터의 각 스테이지의 풀다운 박막트랜지스터를 저항, 박막트랜지스터, 커패시터로 대체함으로써, 박막트랜지스터의 열화가 방지되고 게이트전압이 안정적으로 출력되어 쉬프트레지스터의 신뢰성이 개선되는 효과를 갖는다.
도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 종래의 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도.
도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면.
도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 Q노드 전압, QB노드 전압 및 게이트전압을 도시한 도면.
도 7은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지에서의 소비전류를 설명하기 위한 도면.
도 8은 본 발명의 제1실시예에 따른 쉬프트레지스터의 제1저항을 설명하기 위한 도면.
도 9는 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 10은 본 발명의 제2실시예에 따른 쉬프트레지스터의 Q노드 전압, QB노드 전압 및 게이트전압을 도시한 도면.
도 11은 본 발명의 제3실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 12는 본 발명의 제3실시예에 따른 쉬프트레지스터의 Q노드 전압, 제1전압 및 게이트전압을 도시한 도면.
도 13은 본 발명의 제4실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 14는 본 발명의 제4실시예에 따른 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도.
도 15는 본 발명의 제4실시예에 따른 쉬프트레지스터의 Q노드 전압, 제2 및 제3전압 및 게이트전압을 도시한 도면.
도 16은 본 발명의 제5실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 17는 본 발명의 제5실시예에 따른 쉬프트레지스터의 Q노드 전압, 제2 및 제3전압 및 게이트전압을 도시한 도면.
첨부한 도면을 참고로 하여 본 발명에 따른 구동회로 및 이를 포함하는 표시장치를 설명한다.
도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(110)는, 타이밍제어부(120), 데이터구동부(130), 게이트구동부(140) 및 표시패널(150)을 포함한다.
타이밍제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(130)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(130)에 공급한다.
데이터구동부(130)는, 타이밍제어부(120)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터전압을 생성하고, 생성된 데이터전압을 표시패널(150)의 데이터배선(DL)에 공급한다.
게이트구동부(140)는, 타이밍제어부(120)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트전압을 생성하고, 생성된 게이트전압을 표시패널(150)의 게이트배선(GL)에 공급하는데, 게이트구동부(140)는 표시패널(150)의 게이트배선(GL), 데이터배선(DL) 및 박막트랜지스터(T)가 형성되는 기판에 형성되는 게이트-인-패널(gate in panel: GIP) 타입 일 수 있다.
표시패널(150)은, 게이트전압 및 데이터전압을 이용하여 영상을 표시한다.
구체적으로, 표시패널(150)은, 서로 교차하여 화소영역(P)을 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소전극(PE)을 포함하는데, 게이트구동부(140)로부터 공급되는 게이트전압이 게이트배선(GL)을 통하여 박막트랜지스터(T)에 인가되면 박막트랜지스터(T)가 턴-온 되고, 데이터구동부(130)로부터 공급되는 데이터전압이 데이터배선(DL) 및 박막트랜지스터(T)를 통하여 화소전극(PE)에 인가된다.
여기서, 표시패널(150)은 액정패널 또는 유기발광다이오드패널일 수 있으며, 표시패널(150)이 액정패널인 경우 화소전극(PE)과 공통전극 사이의 액정층의 투과율을 조절하여 계조를 표시하고, 표시패널(150)이 유기발광다이오드패널인 경우 화소전극(PE)에 연결된 발광다이오드의 출력을 조절하여 계조를 표시한다.
한편, 게이트구동부(140)는 화소영역(P)의 박막트랜지스터(T)와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)를 포함하는데, 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면이고, 도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 Q노드 전압, QB노드 전압 및 게이트전압을 도시한 도면이다.
도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(도 3의 110)의 게이트구동부(도 3의 140)는 다수의 게이트전압(VG1 내지 VGn)을 생성하기 위하여 쉬프트레지스터(SR)를 포함하는데, 쉬프트레지스터(SR)는 종속적으로 연결되는 다수의 스테이지(SRS1 내지 SRSn)를 포함한다.
다수의 스테이지(SRS1 내지 SRSn) 중 제1스테이지(SRS1)는 시작신호(VST)에 따라 클럭(CLK)을 이용하여 제1게이트전압(VG1)을 출력하고, 제2스테이지 내지 제n스테이지(SRS2 내지 SRSn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭(CLKs)을 이용하여 제2 내지 제n게이트전압(VG2 내지 VGn)을 순차적으로 출력한다.
도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(도 3의 110)의 게이트구동부(도 3의 140)의 쉬프트레지스터(SR)의 각 스테이지(SRS)는 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제8박막트랜지스터(T1 내지 T8)와 제1저항(R1)을 포함한다.
제1 내지 제8박막트랜지스터(T1 내지 T8)의 단자 중 고전위전압(VDD)에 가까운 단자를 드레인이라 하고 저전위전압(VSS)에 가까운 단자를 소스라 할 때, 제1박막트랜지스터(T1)의 게이트 및 드레인에는 각각 시작전압(VST) 및 고전위전압(VDD)이 인가되고, 소스는 제2박막트랜지스터(T2)의 드레인, 제3박막트랜지스터(T3)의 드레인 및 제8박막트랜지스터(T8)의 게이트에 연결되어 Q노드를 구성한다.
제2박막트랜지스터(T2)의 게이트 및 소스에는 각각 다음단 게이트전압(VNEXT) 및 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결된다.
제3박막트랜지스터(T3)의 소스에는 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결되고, 게이트는 제4박막트랜지스터(T4)의 소스, 제5박막트랜지스터(T5)의 드레인, 제6박막트랜지스터(T6)의 소스 및 제7박막트랜지스터(T7)의 드레인에 연결되어 QB노드를 구성한다.
제4박막트랜지스터(T4)의 게이트 및 드레인에는 각각 다음단 게이트전압(VNEXT) 및 고전위전압(VDD)이 인가되고, 소스는 QB노드에 연결된다.
제5박막트랜지스터(T5)의 소스에는 저전위전압(VSS)이 인가되고, 게이트 및 드레인은 각각 Q노드 및 QB노드에 연결된다.
제6박막트랜지스터(T6)의 게이트 및 드레인에는 고전위전압(VDD)이 인가되고, 소스는 QB노드에 연결된다.
제7박막트랜지스터(T7)의 게이트 및 소스에는 각각 시작전압(VST) 및 저전위전압(VSS)이 인가되고, 드레인은 QB노드에 연결된다.
제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)이 인가되고, 게이트는 Q노드에 연결되고, 소스는 제1저항(R1)의 일단에 연결되어 게이트전압(VG)을 출력한다.
제1저항(R1)의 일단은 제8박막트랜지스터(T8)의 소스에 연결되고, 타단은 저전위전압(VSS)에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VG)이 인가될 수 있다.
이러한 쉬프트레지스터 스테이지(SRS)에서는, 제8박막트랜지스터(T8)의 소스와 제1저항(R1) 사이의 노드(node)로부터 게이트전압(VG)이 출력되는데, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력되고(VGH), 제8박막트랜지스터(T8)가 턴-오프(turn-off) 되는 동안 저전위전압(VSS)보다 제1저항(R1)에서의 전압상승분 만큼 높은 전압(VSS+IR1)이 게이트전압(VG)으로 출력된다(VGL).
즉, 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업(pull-up) 박막트랜지스터인 제8박막트랜지스터(T8)가 하이레벨의 게이트전압(VG)을 출력하는 반면, 풀다운(pull-down) 박막트랜지스터는 생략되고, 제1저항(R1)이 로우레벨의 게이트전압(VG)을 출력한다.
이때, 안정적으로 로우레벨의 게이트전압(VG)을 출력하기 위하여, 제1저항(R1)의 크기는 박막트랜지스터의 턴-온 저항과 동일할 수 있으며, 예를 약 1kΩ 내지 약 1000kΩ의 범위의 값일 수 있다.
이와 같이, 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 풀다운 박막트랜지스터가 생략되므로, 게이트전압(VG)용 풀다운 박막트랜지스터의 열화로 인한 쉬프트레지스터(SR)의 비정상 동작이 방지되어 구동회로의 신뢰성이 개선된다.
구체적으로, 도 6에 도시한 바와 같이, 제1구간(TS1) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제1 내지 제3구간(TS1 내지 TS3) 동안, QB노드 및 제3박막트랜지스터(T3)의 게이트에는 로우레벨 전압이 인가되어 제3박막트랜지스터(T3)는 턴-오프 상태를 유지한다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, QB노드 및 제3박막트랜지스터(T3)의 게이트에는 하이레벨 전압이 인가되어 제3박막트랜지스터(T3)가 턴-온 되어 Q노드가 저전위전압(VSS)으로 유지된다.
이와 같은 쉬프트레지스터에서는 제8박막트랜지스터(T8)가 턴-온 되는 동안 제1저항(R1)을 통하여 전류가 소비되는데, 이를 도면을 참조하여 설명한다.
도 7은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지에서의 소비전류를 설명하기 위한 도면으로, 도 3 내지 도 6을 함께 참조하여 설명한다.
도 7에 도시한 바와 같이, 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 하이레벨 전압이 게이트전압(VG)으로 출력되는 제2구간(TS2) 동안 전류가 제1저항(R1)을 흘러서 소비된다.
예를 들어, 고전위전압(VDD) 및 저전위전압(VSS)이 각각 약 30V 및 약 -5V인 경우, 제2구간(TS2) 동안 제1저항(R1)을 흐르는 전류(I)는 I=(30-(-5))/R1에 의하여 결정되고, 제1저항(R1)이 약 5kΩ, 약 10kΩ, 약 15kΩ인 경우에 각각 약 7mA, 약 3.5mA, 약 2.3mA의 전류가 소비되어 표시장치의 구동에 지장을 주지 않는 수준임을 알 수 있다.
그리고, 제2구간(TS2)은 1수평주기(H)이거나, 2개 이상의 게이트배선에 동시에 턴-온 전압을 인가하는 게이트전압(VG) 중첩구동의 경우에도 2~3수평주기(2H~3H에 불과하므로, 중첩구동의 경우에도 중첩구동이 아닌 경우의 2~3배의 전류가 소비되며 표시장치의 구동에 문제가 되지 않는다.
한편, 이러한 제1저항(R1)은 게이트구동부(도 3의 140)와 함께 표시패널(도 3의 150)에 직접 형성할 수 있는데, 이를 도면을 참조하여 설명한다.
도 8은 본 발명의 제1실시예에 따른 쉬프트레지스터의 제1저항을 설명하기 위한 도면으로, 도 3 내지 도 6을 함께 참조하여 설명한다.
도 8에 도시한 바와 같이, 제1저항(R1)은 표시패널(150)에 상대적으로 저항이 큰 도전층으로 형성할 수 있으며, 예를 들어 화소전극으로 사용되는 ITO와 같은 투명도전성 물질로 형성할 수 있다.
예를 들어, 약 100Ω/sq의 면저항(Rs)과 약 10μm의 폭(W)을 갖는 ITO패턴의 전체 저항(R)은 R=Rs(L/W)=100Ω(L/10μm)에 의하여 결정되고, ITO패턴의 길이(L)를 약 500μm 및 약 1mm로 형성할 경우 각각 약 5kΩ 및 약 10kΩ의 ITO패턴을 제1저항(R1)으로 이용할 수 있다.
그런데, 본 발명의 제1실시예에 따른 쉬프트레지스터에서는 제8박막트랜지스터(T8)이 턴-온 되어 하이레벨 전압이 게이트전압(VG)으로 출력되는 동안, 제8박막트랜지스터(T8)의 턴-온 저항과 제1저항(R1)의 전압 분배에 의하여 게이트전압(VG)이 고전위전압(VDD)보다 낮아질 수 있다.
이를 개선하기 위하여 제1저항(R1)을 2개로 분할하고 분할된 저항 사이의 노드에 구간에 따라 상이한 전압을 인가할 수 있는데, 이를 도면을 참조하여 설명한다.
도 9는 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 10은 본 발명의 제2실시예에 따른 쉬프트레지스터의 Q노드 전압, QB노드 전압 및 게이트전압을 도시한 도면으로, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 9에 도시한 바와 같이, 본 발명의 제2실시예에 따른 GIP 타입 표시장치의 게이트구동부의 쉬프트레지스터(SR)는 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제10박막트랜지스터(T1 내지 T10)와 제2 및 제3저항(R2, R3)을 포함한다.
제1 내지 제8박막트랜지스터(T1 내지 T8)의 연결은 제1실시예와 동일하다.
제9박막트랜지스터(T9)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 제8박막트랜지스터(T8)의 소스 및 제2저항(R2)의 일단에 연결되고, 소스는 제10박막트랜지스터(T10)의 드레인, 제2저항(R2)의 타단 및 제3저항(R3)의 일단에 연결된다.
제10박막트랜지스터(T10)의 게이트 및 소스에는 각각 다음단 게이트전압(VNEXT) 및 저전위전압(VSS)이 인가되고, 드레인은 제9박막트랜지스터(T9)의 소스, 제2저항(R2)의 타단 및 제3저항(R3)의 일단에 연결된다.
제2저항(R2)의 일단은 제8박막트랜지스터(T8)의 소스에 연결되고, 타단은 제3저항(R3)의 일단에 연결되어 제1전압(V1)을 갖는 제1노드를 이루고, 제3저항(R3)의 타단은 저전위전압(VSS)에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VG)이 인가될 수 있다.
이러한 쉬프트레지스터 스테이지(SRS)에서는, 제8박막트랜지스터(T8)의 소스와 제2저항(R2) 사이의 노드(node)로부터 게이트전압(VG)이 출력되는데, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력되고(VGH), 제8박막트랜지스터(T8)가 턴-오프(turn-off) 되는 동안 저전위전압(VSS)보다 제2 및 제3저항(R2, R3)에서의 전압상승분 만큼 높은 전압(VSS+IR2+IR3)이 게이트전압(VG)으로 출력된다(VGL).
즉, 본 발명의 제2실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업(pull-up) 박막트랜지스터인 제8박막트랜지스터(T8)가 하이레벨의 게이트전압(VG)을 출력하는 반면, 풀다운(pull-down) 박막트랜지스터는 생략되고, 제2 및 제3저항(R2, R3)이 로우레벨의 게이트전압(VG)을 출력한다.
이와 같이, 본 발명의 제2실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 풀다운 박막트랜지스터가 생략되므로, 게이트전압(VG)용 풀다운 박막트랜지스터의 열화로 인한 쉬프트레지스터(SR)의 비정상 동작이 방지되어 구동회로의 신뢰성이 개선된다.
그리고, 제8박막트랜지스터(T8)가 턴-온 되어 하이레벨 전압이 게이트전압(VG)으로 출력되는 동안 제9박막트랜지스터(T9)가 턴-온 되므로, 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)이 고전위전압(VDD)으로 상승되며, 그 결과 게이트전압(VG)의 전압강하가 방지되고, 구동회로의 신뢰성이 더 개선된다.
이때, 제1전압(V1)은 제9박막트랜지스터(T9)의 턴-온 저항, 제2 및 제3저항(R2, R3)에 의하여 결정되며, 제1전압(V1)이 하이레벨 전압의 게이트전압(VG)에 유사한 값을 갖도록 하기 위하여, 제9박막트랜지스터(T9)의 턴-온 저항을 최소화 하고, 제2 및 제3저항(R2, R3)을 상대적으로 높은 값으로 설정할 수 있다.
또한, 하이레벨 전압의 게이트전압(VG)을 더욱 안정적으로 출력하기 위해서는, 제9박막트랜지스터(T9)에 고전위전압(VDD)보다 더 높은 전압을 인가할 수 있다.
그리고, 제8박막트랜지스터(T8)가 턴-오프 되어 게이트전압(VG)이 하이레벨 전압에서 로우레벨 전압으로 변환될 때, 제9박막트랜지스터(T9)가 턴-오프 되고 제10박막트랜지스터(T10)가 턴-온 되므로, 게이트전압(VG)이 더 빨리 로우레벨 전압에 도달하며, 그 결과 쉬프트레지스터(SR)의 스테이지(SRS)가 더 안정적으로 게이트전압(VG)을 출력한다.
구체적으로, 도 10에 도시한 바와 같이, 제1구간(TS1) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-온 되며, 그 결과 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)은 고전위전압(VDD)이 된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제10박막트랜지스터(T10)의 게이트에는 다음단 게이트전압(VNEXT)이 인가되어 제10박막트랜지스터(T10)가 턴-온 되며, 그 결과 제1전압(V1)은 저전위전압(VSS)이 된다.
제1 내지 제3구간(TS1 내지 TS3) 동안, QB노드 및 제3박막트랜지스터(T3)의 게이트에는 로우레벨 전압이 인가되어 제3박막트랜지스터(T3)는 턴-오프 상태를 유지한다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, QB노드 및 제3박막트랜지스터(T3)의 게이트에는 하이레벨 전압이 인가되어 제3박막트랜지스터(T3)가 턴-온 되어 Q노드가 저전위전압(VSS)으로 유지된다.
그런데, 본 발명의 제2실시예에 따른 쉬프트레지스터에서는 제3박막트랜지스터(T3)가 1프레임의 대부부의 시간 동안 턴-온 상태를 유지하여 그 특성이 열화 될 수 있다.
이를 개선하기 위하여 Q노드의 전압 유지를 위한 제3박막트랜지스터(T3)를 저항으로 대체할 수 있는데, 이를 도면을 참조하여 설명한다.
도 11은 본 발명의 제3실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 12는 본 발명의 제3실시예에 따른 쉬프트레지스터의 Q노드 전압, 제1전압 및 게이트전압을 도시한 도면으로, 제2실시예와 동일한 부분에 대한 설명은 생략한다.
도 11에 도시한 바와 같이, 본 발명의 제3실시예에 따른 GIP 타입 표시장치의 게이트구동부의 쉬프트레지스터(SR)는 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1, 제2, 제8 내지 제10박막트랜지스터(T1, T2, T8 내지 T10)와 제2 내지 제4저항(R2 내지 R4)을 포함한다.
제1, 제2, 제8 내지 제10박막트랜지스터(T1, T2, T8 내지 T10)와 제2 및 제3저항(R2, R3)의 연결은 제2실시예와 동일하다.
제4저항(R4)의 일단은 Q노드에 연결되고 타단은 저전위전압(VSS)에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VG)이 인가될 수 있다.
이러한 쉬프트레지스터 스테이지(SRS)에서는, 제8박막트랜지스터(T8)의 소스와 제2저항(R2) 사이의 노드(node)로부터 게이트전압(VG)이 출력되는데, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력되고(VGH), 제8박막트랜지스터(T8)가 턴-오프(turn-off) 되는 동안 저전위전압(VSS)보다 제2 및 제3저항(R2, R3)에서의 전압상승분 만큼 높은 전압(VSS+IR2+IR3)이 게이트전압(VG)으로 출력된다(VGL).
즉, 본 발명의 제3실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업(pull-up) 박막트랜지스터인 제8박막트랜지스터(T8)가 하이레벨의 게이트전압(VG)을 출력하는 반면, 풀다운(pull-down) 박막트랜지스터는 생략되고, 제2 및 제3저항(R2, R3)이 로우레벨의 게이트전압(VG)을 출력한다.
이와 같이, 본 발명의 제3실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 풀다운 박막트랜지스터가 생략되므로, 게이트전압(VG)용 풀다운 박막트랜지스터의 열화로 인한 쉬프트레지스터(SR)의 비정상 동작이 방지되어 구동회로의 신뢰성이 개선된다.
그리고, 제8박막트랜지스터(T8)가 턴-온 되어 하이레벨 전압이 게이트전압(VG)으로 출력되는 동안 제9박막트랜지스터(T9)가 턴-온 되므로, 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)이 고전위전압(VDD)으로 상승되며, 그 결과 게이트전압(VG)의 전압강하가 방지되고, 구동회로의 신뢰성이 더 개선된다.
또한, 제8박막트랜지스터(T8)가 턴-오프 되어 게이트전압(VG)이 하이레벨 전압에서 로우레벨 전압으로 변환될 때, 제9박막트랜지스터(T9)가 턴-오프 되고 제10박막트랜지스터(T10)가 턴-온 되므로, 게이트전압(VG)이 더 빨리 로우레벨 전압에 도달하며, 그 결과 쉬프트레지스터(SR)의 스테이지(SRS)가 더 안정적으로 게이트전압(VG)을 출력한다.
그리고, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 Q노드 전압용 풀다운 박막트랜지스터가 생략되고, 이에 따라 Q노드 전압용 풀다운 박막트랜지스터를 구동하기 위한 박막트랜지스터들도 생략되므로, 박막트랜지스터의 개수를 최소화 하여, 표시패널 내에서의 쉬프트레지스터의 집적도를 개선할 수 있다.
구체적으로, 도 12에 도시한 바와 같이, 제1구간(TS1) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-온 되며, 그 결과 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)은 고전위전압(VDD)이 된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제10박막트랜지스터(T10)의 게이트에는 다음단 게이트전압(VNEXT)이 인가되어 제10박막트랜지스터(T10)가 턴-온 되며, 그 결과 제1전압(V1)은 저전위전압(VSS)이 된다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, 제4저항(R4)에 의하여 Q노드가 저전위전압(VSS)으로 유지된다.
그런데, 본 발명의 제3실시예에 따른 쉬프트레지스터에서는, 제4저항(R4)이 상대적으로 낮은 값일 경우 Q노드를 충분한 시간 동안 하이레벨 전압으로 유지하지 못하여 제8박막트랜지스터(T8)의 턴-온 구간이 짧아지고, 제4저항(R4)이 상대적으로 높은 값일 경우 Q노드를 충분히 낮은 로우레벨 전압으로 유지하지 못하여 제8박막트랜지스터(T8)를 안정적으로 턴-오프 하지 못함으로써, 쉬프터레지스터의 출력이 불안정해질 수 있다.
이를 개선하기 위하여 박막트랜지스터, 커패시터, 저항을 추가하여 Q노드의 전압을 적절히 유지할 수 있는데, 이를 도면을 참조하여 설명한다.
도 13은 본 발명의 제4실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 14는 본 발명의 제4실시예에 따른 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도이고, 도 15는 본 발명의 제4실시예에 따른 쉬프트레지스터의 Q노드 전압, 제2 및 제3전압 및 게이트전압을 도시한 도면으로, 제3실시예와 동일한 부분에 대한 설명은 생략한다.
도 13에 도시한 바와 같이, 본 발명의 제4실시예에 따른 GIP 타입 표시장치의 게이트구동부의 쉬프트레지스터(SR)는 제1 및 제2고전위전압(VDD1, VDD2), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1, 제2, 제8 내지 제13박막트랜지스터(T1, T2, T8 내지 T13), 제2 내지 제5저항(R2 내지 R5)과 제1 및 제2커패시터(C1, C2)를 포함한다.
제1, 제2, 제8 내지 제10박막트랜지스터(T1, T2, T8 내지 T10)와 제2 내지 제4저항(R2 내지 R4)의 연결은, 고전위전압(VDD)이 제1고전위전압(VDD1)으로 변경되는 점을 제외하고는 제3실시예와 동일하다.
제11박막트랜지스터(T11)의 드레인에는 제1고전위전압(VDD)이 인가되고, 게이트는 제8박막트랜지스터(T8)의 소스 및 제2저항(R2)의 일단에 연결되고, 소스는 제12박막트랜지스터(T12)의 드레인 및 제5저항(R5)의 일단에 연결된다.
제12박막트랜지스터(T12)의 게이트 및 소스에는 각각 다음단 게이트전압(VNEXT) 및 저전위전압(VSS)이 인가되고, 드레인은 제11박막트랜지스터(T11)의 소스 및 제5저항(R5)의 일단에 연결된다.
제13박막트랜지스터(T13)의 드레인에는 제2고전위전압(VDD2)이 인가되고, 게이트는 제1박막트랜지스터(T1)의 소스, 제2박막트랜지스터(T2)의 드레인 및 제1커패시터(C1)의 일단에 연결되고, 소스는 Q노드, 제2커패시터(C2)의 타단, 제4저항(R4)의 일단 및 제8박막트랜지스터(T8)의 게이트에 연결된다.
제5저항(R5)의 일단은 제1커패시터(C1)의 타단, 제11박막트랜지스터(T11)의 소스 및 제12박막트랜지스터(T12)의 드레인에 연결되고, 타단은 저전위전압(VSS)에 연결된다.
제1커패시터(C1)의 일단은 제1박막트랜지스터(T1)의 소스, 제2박막트랜지스터(T2)의 드레인 및 제13박막트랜지스터(T13)의 게이트에 연결되고, 타단은 제5저항(R5)의 일단, 제11박막트랜지스터(T11)의 소스 및 제12박막트랜지스터(T12)의 드레인에 연결된다.
제2커패시터(C2)의 일단에는 제2고전위전압(VDD2)이 인가되고, 타단은 Q노드, 제13박막트랜지스터(T13)의 소스 및 제4저항(R4)의 일단 및 제8박막트랜지스터(T8)의 게이트에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VG)이 인가될 수 있다.
또한, 제2고전위전압(VDD2)은 제1고전위전압(VDD1)보다 높은 전압일 수 있으며, 예를 들어 저전위전압(VSS), 제1고전위전압(VDD1) 및 제2고전위전압(VDD2)는 각각 약 -5V, 약 30V 및 약 50V일 수 있다.
이러한 쉬프트레지스터 스테이지(SRS)에서는, 제8박막트랜지스터(T8)의 소스와 제2저항(R2) 사이의 노드(node)로부터 게이트전압(VG)이 출력되는데, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력되고(VGH), 제8박막트랜지스터(T8)가 턴-오프(turn-off) 되는 동안 저전위전압(VSS)보다 제2 및 제3저항(R2, R3)에서의 전압상승분 만큼 높은 전압(VSS+IR2+IR3)이 게이트전압(VG)으로 출력된다(VGL).
즉, 본 발명의 제4실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업(pull-up) 박막트랜지스터인 제8박막트랜지스터(T8)가 하이레벨의 게이트전압(VG)을 출력하는 반면, 풀다운(pull-down) 박막트랜지스터는 생략되고, 제2 및 제3저항(R2, R3)이 로우레벨의 게이트전압(VG)을 출력한다.
이와 같이, 본 발명의 제4실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 풀다운 박막트랜지스터가 생략되므로, 게이트전압(VG)용 풀다운 박막트랜지스터의 열화로 인한 쉬프트레지스터(SR)의 비정상 동작이 방지되어 구동회로의 신뢰성이 개선된다.
그리고, 제8박막트랜지스터(T8)가 턴-온 되어 하이레벨 전압이 게이트전압(VG)으로 출력되는 동안 제9박막트랜지스터(T9)가 턴-온 되므로, 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)이 고전위전압(VDD)으로 상승되며, 그 결과 게이트전압(VG)의 전압강하가 방지되고, 구동회로의 신뢰성이 더 개선된다.
또한, 제8박막트랜지스터(T8)가 턴-오프 되어 게이트전압(VG)이 하이레벨 전압에서 로우레벨 전압으로 변환될 때, 제9박막트랜지스터(T9)가 턴-오프 되고 제10박막트랜지스터(T10)가 턴-온 되므로, 게이트전압(VG)이 더 빨리 로우레벨 전압에 도달하며, 그 결과 쉬프트레지스터(SR)의 스테이지(SRS)가 더 안정적으로 게이트전압(VG)을 출력한다.
그리고, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 Q노드 전압용 풀다운 박막트랜지스터가 생략되고, 이에 따라 Q노드 전압용 풀다운 박막트랜지스터를 구동하기 위한 박막트랜지스터들도 생략되므로, 박막트랜지스터의 개수를 최소화 하여, 표시패널 내에서의 쉬프트레지스터의 집적도를 개선할 수 있다.
또한, 제1고저위전압(VDD1)보다 높은 제2고전위전압(VDD2)을 Q노드에 공급함으로써, 제8박막트랜지스터(T8)가 충분한 시간 동안 턴-온 되어 하이레벨의 게이트전압(VG)을 출력하도록 한다. 이때, 제1커패시터(C1)를 통한 전하펌핑에 의하여 드레인에 제2고전위전압(VDD2)이 인가되는 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)이 제2고전위전압(VDD2) 이상이 되어 제13박막트랜지스터(T13)가 턴-온 되도록 하고, 제11 및 제12박막트랜지스터(T11, T12)를 이용하여 제2고전위전압(VDD2)의 인가시간을 조절한다.
그리고, 제8박막트랜지스터(T8)가 턴-오프 되는 동안 제2커패시터(C2)를 이용하여 클럭(CLK)에 의한 게이트전압(VG)의 전압변동(ripple)을 방지함으로써, 로우레벨의 게이트전압(VG)이 안정적으로 출력된다.
구체적으로, 도 14 및 도 15에 도시한 바와 같이, 제1구간(TS1) 동안, 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)은 하이레벨 전압이 되어 제13박막트랜지스터(T13)는 턴-온 된다.
이에 따라, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 제2고전위전압(VDD2)이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제1커패시터(C1)의 전하펌핑에 의하여 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)은 더 높은 하이레벨 전압이 되어 제13박막트랜지스터(T13)는 턴-온 된다.
그리고, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제9 및 제11박막트랜지스터(T9, T11)의 게이트에는 하이레벨 전압이 인가되어 제9 및 제11박막트랜지스터(T9, T11)가 턴-온 되며, 그 결과 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)은 제1고전위전압(VDD1)이 되어 게이트전압(VG)의 저하가 방지되고, 제1커패시터(C1)의 타단의 제2노드의 제2전압(V2)은 제1고전위전압(VDD1)이 되어 제3전압(V3)의 저하가 방지된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제10 및 제12박막트랜지스터(T10, T12)의 게이트에는 다음단 게이트전압(VNEXT)이 인가되어 제10 및 제12박막트랜지스터(T10, T12)가 턴-온 되며, 그 결과 제1전압(V1)은 저전위전압(VSS)이 되어 신속히 게이트전압(VG)이 로우레벨이 되고, 제2전압(V2)는 저전위전압(VSS)이 되어 신속히 제3전압(V3)이 로우레벨이 된다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, 제4저항(R4)에 의하여 Q노드가 저전위전압(VSS)으로 유지된다.
이때, 제2커패시터(C2)를 이용하여 Q노드가 안정적으로 로우레벨 전압을 유지하도록 함으로써, 로우레벨의 게이트전압(VG)의 전압변동(ripple)이 방지된다.
한편, 다른 실시예에서는 게이트전압이 하이레벨에서 더 낮은 로우레벨로 변하도록 함으로써, 게이트전압의 하강시간(falling time)을 감소시키고 영상의 표시품질을 개선하는 언더 드라이빙(under driving) 방식을 적용할 수 있는데, 이를 도면을 참조하여 설명한다.
도 16은 본 발명의 제5실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 17는 본 발명의 제5실시예에 따른 쉬프트레지스터의 Q노드 전압, 제2 및 제3전압 및 게이트전압을 도시한 도면으로, 제4실시예와 동일한 부분에 대한 설명은 생략한다.
도 16에 도시한 바와 같이, 본 발명의 제5실시예에 따른 GIP 타입 표시장치의 게이트구동부의 쉬프트레지스터(SR)는 제1 및 제2고전위전압(VDD1, VDD2), 제1 및 제2저전위전압(VSS1, VSS2), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1, 제2, 제8 내지 제13박막트랜지스터(T1, T2, T8 내지 T13), 제2 내지 제5저항(R2 내지 R5)과 제1 및 제2커패시터(C1, C2)를 포함한다.
제1, 제2, 제8 내지 제13박막트랜지스터(T1, T2, T8 내지 T13)와 제2 내지 제5저항(R2 내지 R5)과 제1 및 제2커패시터(C1, C2)의 연결은, 고전위전압(VDD)이 제1고전위전압(VDD1)으로 변경되고, 저전위전압(VSS)이 제1 및 제2저전위전압(VSS1, VSS2)으로 분리되는 점을 제외하고는 제4실시예와 동일하다.
즉, 제10박막트랜지스터의 소스와 제3저항(R3)의 타단은 제1저전위전압(VSS1)에 연결되고, 제2 및 제12박막트랜지스터(T2, T12)의 소스와 제4 및 제5저항(R4, R5)의 타단은 제2저전위전압(VSS2)에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VG)이 인가될 수 있다.
또한, 제2고전위전압(VDD2)은 제1고전위전압(VDD1)보다 높은 전압일 수 있으며, 제2저전위전압(VSS2)은 제1저전위전압(VSS1)보다 낮은 전압일 수 있다.
이러한 쉬프트레지스터 스테이지(SRS)에서는, 제8박막트랜지스터(T8)의 소스와 제2저항(R2) 사이의 노드(node)로부터 게이트전압(VG)이 출력되는데, 제8박막트랜지스터(T8)가 턴-온(turn-on) 되는 동안 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력되고(VGH), 제8박막트랜지스터(T8)가 턴-오프(turn-off) 되는 동안 저전위전압(VSS)보다 제2 및 제3저항(R2, R3)에서의 전압상승분 만큼 높은 전압(VSS+IR2+IR3)이 게이트전압(VG)으로 출력된다(VGL).
즉, 본 발명의 제5실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업(pull-up) 박막트랜지스터인 제8박막트랜지스터(T8)가 하이레벨의 게이트전압(VG)을 출력하는 반면, 풀다운(pull-down) 박막트랜지스터는 생략되고, 제2 및 제3저항(R2, R3)이 로우레벨의 게이트전압(VG)을 출력한다.
이와 같이, 본 발명의 제5실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 풀다운 박막트랜지스터가 생략되므로, 게이트전압(VG)용 풀다운 박막트랜지스터의 열화로 인한 쉬프트레지스터(SR)의 비정상 동작이 방지되어 구동회로의 신뢰성이 개선된다.
그리고, 제8박막트랜지스터(T8)가 턴-온 되어 하이레벨 전압이 게이트전압(VG)으로 출력되는 동안 제9박막트랜지스터(T9)가 턴-온 되므로, 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)이 고전위전압(VDD)으로 상승되며, 그 결과 게이트전압(VG)의 전압강하가 방지되고, 구동회로의 신뢰성이 더 개선된다.
또한, 제8박막트랜지스터(T8)가 턴-오프 되어 게이트전압(VG)이 하이레벨 전압에서 로우레벨 전압으로 변환될 때, 제9박막트랜지스터(T9)가 턴-오프 되고 제10박막트랜지스터(T10)가 턴-온 되므로, 게이트전압(VG)이 더 빨리 로우레벨 전압에 도달하며, 그 결과 쉬프트레지스터(SR)의 스테이지(SRS)가 더 안정적으로 게이트전압(VG)을 출력한다.
그리고, 1프레임(1F) 중 대부분의 시간 동안 턴-온 되는 Q노드 전압용 풀다운 박막트랜지스터가 생략되고, 이에 따라 Q노드 전압용 풀다운 박막트랜지스터를 구동하기 위한 박막트랜지스터들도 생략되므로, 박막트랜지스터의 개수를 최소화 하여, 표시패널 내에서의 쉬프트레지스터의 집적도를 개선할 수 있다.
또한, 제1고저위전압(VDD1)보다 높은 제2고전위전압(VDD2)을 Q노드에 공급함으로써, 제8박막트랜지스터(T8)가 충분한 시간 동안 턴-온 되어 하이레벨의 게이트전압(VG)을 출력하도록 한다. 이때, 제2커패시터(C2)를 통한 전하펌핑에 의하여 제2고전위전압(VDD2)을 Q노드에 공급하는 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)이 제2고전위전압(VDD2) 이상이 되어 제13박막트랜지스터(T13)가 턴-온 되도록 하고, 제11 및 제12박막트랜지스터(T11, T12)를 이용하여 제2고전위전압(VDD2)의 인가시간을 조절한다.
그리고, 제8박막트랜지스터(T8)가 턴-오프 되는 동안 제1커패시터(C1)를 이용하여 클럭(CLK)에 의한 게이트전압(VG)의 전압변동(ripple)을 방지함으로써, 로우레벨의 게이트전압(VG)이 안정적으로 출력된다.
또한, 하이레벨의 게이트전압(VG)이 출력되기 전후에 제8박막트랜지스터(T8)가 턴-온 되는 동안 클럭(CLK)의 로우레벨 전압인 제2저전위전압(VSS2)이 게이트전압(VG)으로 출력되고, 제8박막트랜지스터(T8)가 턴-오프 되는 동안 제1저전위전압(VSS1)이 게이트전압(VG)으로 출력되어, 게이트전압(VG)의 하강시간이 감소된다(under driving).
구체적으로, 도 17에 도시한 바와 같이, 제1구간(TS1) 동안, 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)은 하이레벨 전압이 되어 제13박막트랜지스터(T13)는 턴-온 된다.
이에 따라, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 제2고전위전압(VDD2)이 인가되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압인 제2저전위전압(VSS2)이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제2커패시터(C2)의 전하펌핑에 의하여 제13박막트랜지스터(T13)의 게이트인 제3노드의 제3전압(V3)은 더 높은 하이레벨 전압이 되어 제13박막트랜지스터(T13)는 턴-온 된다.
그리고, 제8박막트랜지스터(T8)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제8박막트랜지스터(T8)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제8박막트랜지스터(T8)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
이때, 제9 및 제11박막트랜지스터(T9, T11)의 게이트에는 하이레벨 전압이 인가되어 제9 및 제11박막트랜지스터(T9, T11)가 턴-온 되며, 그 결과 제2 및 제3저항(R2, R3) 사이의 제1노드의 제1전압(V1)은 제1고전위전압(VDD1)이 되어 게이트전압(VG)의 저하가 방지되고, 제1커패시터(C1)의 타단의 제2노드의 제2전압(V2)은 제1고전위전압(VDD1)이 되어 제3전압(V3)의 저하가 방지된다.
제3구간(TS3) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 하이레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압인 제2저전위전압(VSS2)이 게이트전압(VG)으로 출력된다.
이때, 제10 및 제12박막트랜지스터(T10, T12)의 게이트에는 다음단 게이트전압(VNEXT)이 인가되어 제10 및 제12박막트랜지스터(T10, T12)가 턴-온 되며, 그 결과 제1전압(V1)은 제1저전위전압(VSS1)이 되어 신속히 게이트전압(VG)이 로우레벨이 되고, 제2전압(V2)는 제2저전위전압(VSS2)이 되어 신속히 제3전압(V3)이 로우레벨이 된다.
제4구간(TS4) 동안, Q노드 및 제8박막트랜지스터(T8)의 게이트에는 로우레벨 전압이 인가되어 제8박막트랜지스터(T8)가 턴-오프 되고, 제4저항(R4)에 의하여 Q노드가 제2저전위전압(VSS2)으로 유지된다.
이때, 제1커패시터(C1)를 이용하여 Q노드가 안정적으로 로우레벨 전압을 유지하도록 함으로써, 로우레벨의 게이트전압(VG)의 전압변동(ripple)이 방지된다.
또한, 제2저항(R2)에 의하여 제1저전위전압(VSS1)이 게이트전압(VG)으로 출력된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: GIP 타입 표시장치 120: 타이밍제어부
130: 데이터구동부 140: 게이트구동부
150: 표시패널 SR: 쉬프트레지스터
SRS: 쉬프트레지스터 스테이지

Claims (12)

  1. 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동회로에 있어서,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와;
    상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항
    을 포함하고,
    상기 제1저항의 일단은 상기 제3박막트랜지스터의 소스에 연결되고, 상기 제1저항의 타단은 상기 제2박막트랜지스터의 소스에 연결되는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 다수의 스테이지 각각은,
    QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 QB노드로 전달하는 제5박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제6박막트랜지스터와;
    상기 고전위전압에 따라 스위칭 되고, 상기 고전위전압을 상기 QB노드로 전달하는 제7박막트랜지스터와;
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제8박막트랜지스터
    를 더 포함하는 게이트 구동회로.
  3. 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동회로에 있어서,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와;
    상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항과;
    상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과;
    상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제4박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제5박막트랜지스터
    를 포함하는 게이트 구동회로.
  4. 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트 구동회로에 있어서,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와;
    상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항과;
    상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과;
    상기 Q노드와 상기 저전위전압 사이에 연결되는 제3저항과;
    상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제4박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제5박막트랜지스터
    를 포함하는 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 다수의 스테이지 각각은,
    상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 제2노드로 전달하는 제6박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제2노드로 전달하는 제7박막트랜지스터와;
    상기 제1 및 제2박막트랜지스터 사이의 제3노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와;
    상기 제2노드와 상기 저전위전압 사이에 연결되는 제4저항과;
    상기 제2 및 제3노드 사이에 연결되는 제1커패시터와;
    상기 고전위전압과 상기 Q노드 사이에 연결되는 제2커패시터
    를 더 포함하고,
    상기 고전위전압은, 제1고전위전압과 상기 제1고전위전압 보다 높은 제2고전위전압을 포함하고,
    상기 제1고전위전압은, 상기 제1, 제3, 제4 및 제6박막트랜지스터와 상기 제1커패시터에 인가되고,
    상기 제2고전위전압은, 상기 제8박막트랜지스터와 상기 제2커패시터에 인가되는 게이트 구동회로.
  6. 제 5 항에 있어서,
    상기 저전위전압은, 제1저전위전압과 상기 제1저전위전압 보다 낮은 제2저전위전압을 포함하고,
    상기 제1저전위전압은, 상기 제5박막트랜지스터와 상기 제2저항에 인가되고,
    상기 제2저전위전압은, 상기 제2 및 제7박막트랜지스터와 상기 제3 및 제4저항에 인가되는 게이트 구동회로.
  7. 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
    상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널
    을 포함하고,
    상기 게이트구동부는, 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와;
    상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항
    을 포함하고,
    상기 제1저항의 일단은 상기 제3박막트랜지스터의 소스에 연결되고, 상기 제1저항의 타단은 상기 제2박막트랜지스터의 소스에 연결되는 표시장치.
  8. 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
    상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널
    을 포함하고,
    상기 게이트구동부는, 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압 및 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 Q노드로 전달하는 제1박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제2박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제3박막트랜지스터와;
    상기 출력단과 상기 저전위전압 사이에 연결되는 제1저항과;
    상기 제1저항과 상기 저전위전압 사이에 연결되는 제2저항과;
    상기 Q노드와 상기 저전위전압 사이에 연결되는 제3저항과;
    상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 제1 및 제2저항 사이의 제1노드로 전달하는 제4박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제1노드로 전달하는 제5박막트랜지스터
    를 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 다수의 스테이지 각각은,
    상기 출력단의 전압에 따라 스위칭 되고, 상기 고전위전압을 제2노드로 전달하는 제6박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 제2노드로 전달하는 제7박막트랜지스터와;
    상기 제1 및 제2박막트랜지스터 사이의 제3노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와;
    상기 제2노드와 상기 저전위전압 사이에 연결되는 제4저항과;
    상기 제2 및 제3노드 사이에 연결되는 제1커패시터와;
    상기 고전위전압과 상기 Q노드 사이에 연결되는 제2커패시터
    를 더 포함하고,
    상기 고전위전압은, 제1고전위전압과 상기 제1고전위전압 보다 높은 제2고전위전압을 포함하고,
    상기 제1고전위전압은, 상기 제1, 제3, 제4 및 제6박막트랜지스터와 상기 제1커패시터에 인가되고,
    상기 제2고전위전압은, 상기 제8박막트랜지스터와 상기 제2커패시터에 인가되는 표시장치.
  10. 제 9 항에 있어서,
    상기 저전위전압은, 제1저전위전압과 상기 제1저전위전압 보다 낮은 제2저전위전압을 포함하고,
    상기 제1저전위전압은, 상기 제5박막트랜지스터와 상기 제2저항에 인가되고,
    상기 제2저전위전압은, 상기 제2 및 제7박막트랜지스터와 상기 제3 및 제4저항에 인가되는 표시장치.
  11. 제 1 항에 있어서,
    상기 게이트전압은 상기 제1저항의 일단과 상기 제3박막트랜지스터의 소스가 연결되어 구성하는 상기 출력단으로부터 출력되는 게이트 구동회로.
  12. 제 2 항에 있어서,
    상기 제1저항의 타단은 상기 제4박막트랜지스터의 소스, 상기 제6박막트랜지스터의 소스, 상기 제8박막트랜지스터의 소스에 연결되는 게이트 구동회로.
KR1020140177485A 2014-12-10 2014-12-10 게이트 구동회로 및 이를 포함하는 표시장치 KR102281814B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140177485A KR102281814B1 (ko) 2014-12-10 2014-12-10 게이트 구동회로 및 이를 포함하는 표시장치
US14/872,773 US10181276B2 (en) 2014-12-10 2015-10-01 Gate driving circuit and display device including the same
EP15191428.0A EP3032526B1 (en) 2014-12-10 2015-10-26 Gate driving circuit and display device including the same
CN201510713077.8A CN105702190B (zh) 2014-12-10 2015-10-28 选通驱动电路和包括选通驱动电路的显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140177485A KR102281814B1 (ko) 2014-12-10 2014-12-10 게이트 구동회로 및 이를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20160070889A KR20160070889A (ko) 2016-06-21
KR102281814B1 true KR102281814B1 (ko) 2021-07-26

Family

ID=54360225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140177485A KR102281814B1 (ko) 2014-12-10 2014-12-10 게이트 구동회로 및 이를 포함하는 표시장치

Country Status (4)

Country Link
US (1) US10181276B2 (ko)
EP (1) EP3032526B1 (ko)
KR (1) KR102281814B1 (ko)
CN (1) CN105702190B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104821146B (zh) * 2015-04-24 2017-05-24 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示装置
CN105206238B (zh) * 2015-10-15 2017-12-15 武汉华星光电技术有限公司 栅极驱动电路及应用该电路的显示装置
CN106251818A (zh) * 2016-08-31 2016-12-21 深圳市华星光电技术有限公司 一种栅极驱动电路
KR102565669B1 (ko) * 2016-10-24 2023-08-09 엘지디스플레이 주식회사 표시장치
CN109697963A (zh) * 2017-10-20 2019-04-30 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法和显示装置
CN108062935A (zh) * 2017-12-08 2018-05-22 昆山龙腾光电有限公司 一种栅极驱动电路及显示装置
CN108538268B (zh) * 2018-04-20 2020-08-04 南京中电熊猫液晶显示科技有限公司 一种双向扫描栅极驱动电路
CN112634812A (zh) * 2021-01-08 2021-04-09 厦门天马微电子有限公司 显示面板和显示装置
CN113238416A (zh) * 2021-03-29 2021-08-10 绵阳惠科光电科技有限公司 行驱动电路、驱动方法和显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278121B1 (ko) 1997-09-03 2001-01-15 아베 아키라 시프트레지스터장치 및 표시장치
KR100657037B1 (ko) 2004-03-29 2006-12-13 알프스 덴키 가부시키가이샤 트랜지스터의 문턱값 변동에 의한 오동작을 저감시키는시프트 레지스터 및 그것을 이용한 액정 구동회로
KR101114892B1 (ko) * 2002-12-25 2012-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4993544B2 (ja) 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
KR101368822B1 (ko) 2006-10-12 2014-03-04 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
US8106864B2 (en) * 2008-10-10 2012-01-31 Lg Display Co., Ltd. Liquid crystal display device
US8902210B2 (en) 2008-10-10 2014-12-02 Lg Display Co., Ltd. Liquid crystal display device
KR101510904B1 (ko) 2008-12-22 2015-04-20 엘지디스플레이 주식회사 액정표시장치
KR20100124048A (ko) * 2009-05-18 2010-11-26 주식회사 하이닉스반도체 출력드라이버

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278121B1 (ko) 1997-09-03 2001-01-15 아베 아키라 시프트레지스터장치 및 표시장치
KR101114892B1 (ko) * 2002-12-25 2012-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기
KR100657037B1 (ko) 2004-03-29 2006-12-13 알프스 덴키 가부시키가이샤 트랜지스터의 문턱값 변동에 의한 오동작을 저감시키는시프트 레지스터 및 그것을 이용한 액정 구동회로

Also Published As

Publication number Publication date
EP3032526A3 (en) 2016-08-31
KR20160070889A (ko) 2016-06-21
US20160171915A1 (en) 2016-06-16
CN105702190A (zh) 2016-06-22
CN105702190B (zh) 2019-02-05
US10181276B2 (en) 2019-01-15
EP3032526A2 (en) 2016-06-15
EP3032526B1 (en) 2019-08-21

Similar Documents

Publication Publication Date Title
KR102281814B1 (ko) 게이트 구동회로 및 이를 포함하는 표시장치
CN108022562B (zh) 栅极驱动器和使用其的显示装置
KR102175905B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102020932B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
EP3330958B1 (en) Display device having an integrated type scan driver
KR20090075517A (ko) 화소 구동 회로 및 이를 갖는 표시 장치
KR102170087B1 (ko) 구동회로 및 이를 포함하는 표시장치
CN109559669B (zh) 选通驱动器和具有该选通驱动器的显示面板
KR20180072041A (ko) 게이트 구동회로와 이를 이용한 표시장치
US10586497B2 (en) Gate driver and image display device including the same
KR102225185B1 (ko) 게이트구동부 및 이를 포함하는 터치표시장치
KR101991874B1 (ko) 쉬프트 레지스터와 이의 구동방법
KR102428239B1 (ko) 게이트구동부 및 이를 포함하는 표시장치
KR20170072512A (ko) 액정 표시 장치
JP2014107001A (ja) シフトレジスタ回路および画像表示装置
KR20180056459A (ko) 주사 구동부 및 그의 구동방법
KR102051389B1 (ko) 액정표시장치 및 이의 구동회로
KR20180059635A (ko) 게이트 구동회로와 이를 이용한 표시장치
KR102420492B1 (ko) 시리얼 인터페이스를 이용한 레벨 쉬프터부를 갖는 디스플레이 장치
KR102634769B1 (ko) 시프트 레지스터 및 이를 이용한 표시장치
KR20140140936A (ko) 표시 장치
KR102528982B1 (ko) 전원공급부를 포함하는 표시장치
KR102573258B1 (ko) 게이트구동부 및 이를 포함하는 표시장치
KR20180044677A (ko) 표시장치
KR20170080885A (ko) 게이트구동부 및 이를 포함하는 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant