KR100278121B1 - 시프트레지스터장치 및 표시장치 - Google Patents

Abstract

정전기나 전자파 등의 노이즈가 있어도 오동작하기 어려운 시프트레지스터 및 이 시프트레지스터의 채용에 의하여 표시불량이 발생할 우려가 없는 표시장치를 제공한다.

시프트레지스터의 각 스테이지에 있어서 전단 스테이지의 출력Gi-1이 입력되는 입력트랜지스터1의 출력전극에 출력트랜지스터2의 제어전극과 클램핑트랜지스터3이 접속되어 있다. 또, 출력트랜지스터2의 출력전극에 풀다운저항4가 접속되고, 출력트랜지스터2의 제어전극과 출력전극과의 사이에 캐퍼시터5가 삽입되어 있다. 그리고 클럭신호CKB가 출력트랜지스터2에 입력되고, 2단뒤 클럭신호의 반전신호CKD1가 클램핑트랜지스터3에 입력되는 구성으로 되어 있다.

Description

시프트레지스터장치 및 표시장치

본 발명은, 예를 들면 액정디스플레이 등의 표시장치에 설치하여 주사신호를 부여하는 시프트레지스터장치, 및 그 시프트레지스터장치를 이용한 표시장치에 관한 것이다.

예를 들어 액티브매트릭스형 액정표시장치에 있어서 영상신호선(소스선)과 주사신호선(게이트선)이 격자상으로 설치되고, 이들 배선의 교점에 각 화소의 액정을 구동하는 박막트랜지스터 등의 스위칭소자가 설치되어 있다. 그리고, 복수의 주사신호선에 이들 신호선을 순차로 주사하여 하나의 주사신호선상의 모든 스위칭소자를 일시적으로 도통상태로 하는 주사신호가 부여되는 한편, 복수의 영상신호선에는 이 주사에 동기하여 영상신호가 공급되도록 되어 있다.

이 때 복수의 주사신호선에 대하여 주사신호를 순차 공급하는 책임을 달성하는 것이 시프트레지스터이다. 도5, 도6은 종래 시프트레지스터의 일예를 설명하기 위한 도이다. 이 시프트레지스터는 다단의 스테이지를 가지고 있지만, 도5는 스테이지 3단분의 회로도, 도6은 타이밍 챠트를 나타내고 있다.

도5에 나타내듯이 각 스테이지i-1, i, i+1은 4개의 트랜지스터와 1개의 캐퍼시터의 조합으로 구성되어 있고, 이 구성에 의하여 이들 트랜지스터에 잉여 스트레스가 걸리지 않고, 트랜지스터의 특성이 열화하기 어렵다고 하는 이점을 얻고 있다. 하나의 스테이지i에 주목하면 전단의 스테이지i-1의 출력Gi-1에 다이오드접속된 입력트랜지스터51이 접속되고, 입력트랜지스터51의 출력전극에 출력트랜지스터52의 제어전극 및 클램핑트랜지스터53이 접속되어 있다. 또 출력트랜지스터52의 출력전극에 풀다운트랜지스터54가 접속되는 동시에 출력트랜지스터52의 제어전극과 출력전극과의 사이에 캐퍼시터55가 삽입되어 있다.

상기 구성의 시프트레지스터에서는 도5에 나타내듯이 위상이 시프트한 복수의 클럭신호CKA, CKB, CKC가 각 스테이지i-1, i, i+1의 출력트랜지스터52에 입력되고, 1개 스테이지의 클램핑트랜지스터53의 제어전극에는 2단뒤의 스테이지의 출력이 입력되도록 되어 있다. 따라서 도5 중에 파선으로 둘러싸인 스테이지i에 있어서 도6에 나타내듯이 그 전단의 출력Gi-1가 "High"레벨인 때에 입력트랜지스터51은 "ON"으로 되어 출력트랜지스터52의 제어전극 전위Vbi(제어신호)가 입상하고, 그 상태에서는 출력트랜지스터52가 "ON"으로 되므로 출력트랜지스터52에 입력되는 클럭신호CKB가 "High"레벨이 되면 해당 스테이지의 출력Gi가 "High"레벨로 되어 출력된다. 그 후, 2단뒤의 스테이지의 출력Gi+2가 "High"레벨이 되고, 이것이 클램핑트랜지스터53이 "ON"으로 되기 때문에 출력트랜지스터52의 제어전극의 전위Vbi가 입하한다. 이렇게하여 각 스테이지i-1, i, i+1로부터 출력Gi-1, Gi, Gi+1이 순차 출력되어가는 것으로 예를들면 액정표시장치의 주사회로에 사용하는 것이 가능하다.

그러나, 상기 구성의 시프트레지스터에 있어서 도5에 Vbi로서 나타낸 절점은 도5, 도6을 보면 명백하듯이 입력트랜지스터51에 입력되는 출력Gi-1 또는 클램핑트랜지스터53에 입력되는 출력Gi+2가 "High"레벨로 되어 있는 때만 저인피턴스로 전원에 접속되고, 그 이외의 시간에서는 Vbi를 충방전하는 트랜지스터는 모두 "OFF"(고인피턴스)이므로 플로팅 상태가 된다. 예를들면 이 시프트레지스터를 주사선이 480개의 VGA사양 디스플레이의 게이트스캔에 사용하는 경우 저인피던스가 되는 시간은 2/480, 플로팅으로 되는 시간은 478/480(약99.6%)이고 대부분의 시간에서 절점Vbi는 플로팅의 상태이다.

플로팅으로 되어 있는 시간은 시프트레지스터 본래의 기능으로서 해당 스테이지i의 출력Gi가 "Low"레벨을 계속 출력할 수 있도록 Vbi는 "Low"레벨의 전위를 유지하지 않으면 안된다. 그런데 이 종래의 시프트레지스터의 구성에서는 Vbi가 프로팅으로 되어 있기 때문에 정전기나 전자파 등의 노이즈를 취하는 Vbi가 출력트랜지스터52의 문턱값을 넘으면 본래는 Gi가 "Low" 레벨을 출력해야할 때에 "High"레벨을 출력하려고 하는 중대한 오동작을 일으킨다. 더하여 이 구성에서는 노이즈에 의하여 Vbi의 전위가 일단 상승하면 플로팅으로 되어 있는 기간은 전위가 상승한 상태가 보지되기(도6 중의 파선a로 나타낸다) 때문에 본래는 나오면 안되는 출력펄스(도6에 파선b로 나타낸다)가 클럭 주기에서 반복하여 출력되기 때문에 매우 큰 악영향을 미치는 것이 된다. 따라서 예를들면 이 시프트레지스트를 디스플레이의 게이트스캔에 사용한 경우, 본래 바꿔 입력하지 않을 타이밍에서 화상신호가 바꿔 입력되어 버리기 때문에 현저하게 표시불량으로서 인식된다고 하는 문제가 걱정되고 있다.

본 발명은 상기의 과제를 해결하기 위하여 행해진 것으로 정전기나 전자파 등의 노이즈가 있어도 오동작하기 어려운 시프트레지스터장치 및 이 시프트레지스트장치의 채용에 의하여 표시불량이 발생할 우려가 없는 표시장치를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여 본 발명의 시프트레지스터장치는, 위상이 순차 다른 복수의 클럭신호를 생성하는 수단과, 상기 클럭신호수보다도 많은 수의 스테이지에 있어서 각각의 스테이지에서 출력신호를 발생하는 캐스캐이드접속된 복수의 스테이지로 구성되고, 상기 각각의 스테이지가 전단의 스테이지로부터의 출력신호를 제어신호로서 입력시키고, 이 제어신호를 보지하는 동시에 상기 복수의 클럭신호에 상응하는 클럭신호를 입력시킨 때에 상기 출력신호를 출력하는 스위칭소자와 상기 상응하는 클럭신호에 대하여 다른 위상의 클럭신호에 대응하고, 상기 스위칭소자로부터의 출력신호의 출력 후에 이 스위칭소자로부터의 출력신호의 발생을 제어하도록 상기 제어신호를 억압하는 클램핑소자를 가지는 것을 특징으로 하는 것이다.

본 발명의 시프트레지스터장치의 경우 각 스테이지에 있어서, 스위칭소자에 전단의 스테이지로부터의 출력신호가 제어신호로서 입력되고, 이 제어신호가 보지되는 동시에 상기 복수의 클럭신호에 상응하는 클럭신호가 입력된 때에 출력신호를 출력한다. 그 후, 클램핑소자가 상기 스테이지에 상응하는 클럭신호와는 다른 위상의 클럭신호에 대응하여 스위칭소자의 제어신호를 억압하고, 그 이후의 스위칭소자로부터의 출력신호의 발생을 억제한다.

즉 본 발명의 경우, 제어신호를 억압하는 기능을 가지는 클램핑소자를 구비하는 것에 의하고, 정전기나 전자파 등의 노이즈에 의하여 트랜지스터소자의 제어전극에 전하가 축적되고, 제어신호의 레벨이 변화하는 것이 있어도 클램핑소자에 해당 스테이지의 스위칭소자에 입력되는 클럭신호와는 다른 위상의 클럭신호가 입력될 때마다 트랜지스터소자의 제어전극에 축적한 전하가 빠져나가, 제어신호를 억압하는 구성으로 되어 있다. 바꿔말하면, 트랜지스터소자의 제어신호가 해당 스테이지의 클램핑소자의 작용에 의하여 정기적으로 "Low"레벨에 리후레쉬되기 때문에 종래의 시프트레지스터와 같은 정전기나 전자파 등의 노이즈에 의하여 출력트랜지스터의 제어전극의 전위가 출력트랜지스터의 문턱값을 넘고, 출력트랜지스터가 "Low"레벨을 출력해야할 때에 "High"레벨을 출력하는 오동작이 발생하지 않는다.

또 클램핑소자를 작용시키는 신호로서 단지 간단하게 해당 스테이지의 스위칭소자에 입력되는 클럭신호와 다른 위상의 클럭신호만 아니고 다른 위상인 동시에 해당 스테이지의 다음 뒤단 내지 전단의 스테이지에 입력되는 클럭신호를 이용하는 것도 좋다. 그 경우 클럭신호 발생용 전원의 정확한 온/오프파형을 반영한 샤프한 출력신호파형을 얻는 것이 가능하다.

또 상기 스위칭소자가 전단의 스테이지로부터의 출력신호를 입력시키는 동시에 상응하는 클럭신호를 입력시켜서 출력신호를 발생시키는 트랜지스터소자와, 전단의 스테이지로부터의 출력신호를 제어신호로서 전위 보지하는 용량을 가지는 구성으로 하는 것이 가능하다.

그리고 상기 용량을 상기 트랜지스터소자의 제어전극과 출력전극과의 사이에 형성하는 것이 가능하다. 그 구성으로 한 경우 그 용량은 부트스트랩용량으로서 기능하고, 상기 트랜지스터소자의 구동력을 향상시키는 것이 가능하다.

또, 상기 출력트랜지스터의 출력전극에 풀다운소자를 접속하여도 좋다. 그 구성으로 한 경우, 출력의 파형을 급준하게 하는 등 인피던스를 컨트롤하는 것이 가능하다.

더하여 상기 클램핑소자를 적어도 하나의 다이오드소자 혹은 다이오드접속된 트랜지스터소자로 구성하는 것이 가능하다. 또 해당 스테이지로부터의 전단의 스테이지에 전하가 역류하는 것을 억제하는 다이오드소자 혹은 다이오드접속된 트랜지스터소자를 가지는 구성으로 하면 좋다.

또 본 발명의 표시장치는 상기의 시프트레지스터장치를 가지는 것을 특징으로 하는 것이다. 본 발명에 의하면 디스플레이를 스캔할 때에 사용하는 시프트레지스터장치에 본래 나오면 안되는 출력펄스가 클럭의 주기로 반복하여 출력되는 등의 동작 불량이 발생하는 것이 없으므로 표시장치에 있어서 본래 바꿔 입력해야하는 타이밍에서 화상신호가 입력되어 버리는 등의 표시불량이 발생하는 것을 방지하는 것이 가능하다.

도1은 본 발명의 한 실시형태인 시프트레지스터의 스테이지 1단분의 회로 구성도이다.

도2는 동 시프트레지스터의 스테이지 4단분의 회로 구성도이다.

도3은 동 시프트레지스터의 타이밍 챠트이다.

도4는 동 시프트레지스터를 구비한 액정표시장치의 회로 구성도이다.

도5는 종래의 시프트레지스터의 스테이지 3단분의 회로 구성도이다.

도6은 동 시프트레지스터의 타이밍 챠트이다.

도7은 제어신호를 클럭으로 리후레쉬하여 노이즈내성을 높인 시프트레지스터의 일예에 있어서 스테이지 3단분의 회로 구성도이다.

도8은 동 시프트레지스터의 타이밍 챠트이다.

*부호의 간단한 설명*

1 입력트랜지스터

2 출력트랜지스터(트랜지스터소자)

3 클램핑트랜지스터(클램핑소자)

4 풀다운저항(풀다운소자)

5 캐퍼시터(용량)

10 액정표시장치(표시장치)

이하, 본발명의 일 실시형태를 도1 내지 도4를 참조하여 설명한다.

도1 내지 도3은 본 실시형태인 시프트레지스터를 설명하기 위한 도이고, 이 시프트레지스터는 위상이 순차 다른 복수의 클럭신호를 생성하는 수단과, 캐스캐이드접속된 복수의 스테이지로 구성되어 있다. 그 중, 도1에 나타낸 c는 스테이지 1단분의 회로구성도, 도2는 캐스캐이드접속된 스테이지 4단분의 회로구성도를 나타내는 것이다. 또 도3은 그 타이밍 챠트이다.

도1에 나타내듯이 각 스테이지는 3개의 트랜지스터, 1개의 캐퍼시터, 1개의 저항의 조합으로 구성되어 있다. 전단의 스테이지의 출력에 다이오드접속된 트랜지스터로 이루어지는 입력트랜지스터1이 접속되고, 입력트랜지스터1의 출력전극에 출력트랜지스터2(트랜지스터소자)의 제어전극 및 다이오드접속된 트랜지스터로 이루어지는 클램핑트랜지스터3(클램핑소자)가 접속되어 있다. 또 이 입력트랜지스터1은 해당 스테이지로부터 전단의 스테이지에 전하가 역류하는 것을 억제하기 위한 것이다.

그리고 출력트랜지스터2의 출력전극에 풀다운저항4(풀다운소자)가 접속되는 동시에 출력트랜지스터2의 제어전극과 출력전극과의 사이에 캐퍼시터5(용량)이 삽입되어 있다. 이 캐퍼시터5는 출력트랜지스터2의 제어신호를 전위 보지하기 위한 용량이 되고, 부트스트랩용량으로서 기능하는 것이다. 또 여기서는 클램핑소자로서 다이오드 접속된 트랜지스터를 사용했지만 이 구성의 대신에 다이오드 그것을 사용하여도 좋다.

상기 구성의 스테이지를 가지는 본 실시형태의 시프트레지스터는 4상의 클럭으로 구동하는 경우의 예이고, 도2 및 도3에 나타내듯이 위상이 순차 시프트한 4상의 클럭신호CKA, CKB, CKC, CKD가 각 스테이지i-1, i, i+1, I+2의 출력트랜지스터2에 입력되는 동시에 임의의 스테이지 클램핑트랜지스터3에는 2단 뒤의 스테이지에 입력되는 클럭신호를 반전시킨 신호CKA1, CKB1, CKC1, CKD1이 입력되도록 되어 있다. 즉, 도2 중에 파선으로 둘러싸인 스테이지i에 관하여 보면, 출력트랜지스터2에는 클럭신호CKB가 입력되지만 클램핑트랜지스터3에는 2단 뒤의 스테이지에 입력되는 클럭신호CKD를 반전시킨 신호CKD1이 입력된다.

거기에서 도2 중에 파선으로 둘러싸인 스테이지i에서 도3에 나타내듯이 그 전단의 출력Gi-1이 "High"레벨인 때에 입력트랜지스터1은 "ON"(순방향)으로 되어 출력트랜지스터2의 제어전극 전위Vbi(제어신호)가 입상하고, 그 상태에서는 출력트랜지스터2가 "ON"으로 되기 때문에 출력트랜지스터2에 입력되는 클럭신호CKB가 "High"레벨이 되면 출력Gi가 "High"레벨로 되어 출력된다. 또 출력트랜지스터2의 제어전극이 출력Gi에 캐퍼시터5를 개재하여 접속되어 있고, 캐퍼시터5가 부트스트랩용량으로서 기능하는 것에 의하여 제어신호(Vbi)의 파형은 출력Gi의 입상에 동기하여 凸형으로 된다. 그 후 클램핑트랜지스터3에 입력되는 반전신호CKD1이 "Low"레벨이 되면 클램핑트랜지스터3이 "ON"(순방향)으로 되기 때문에 출력트랜지스터2의 제어신호Vbi가 입하하고, 제어신호Vbi는 다음에 전단의 출력Gi-1이 "High"레벨로 될 때까지 이 상태가 보지된다. 마찬가지로 하여 각 스테이지i-1, i, i+1, i+2로부터 출력Gi-1, Gi, Gi+1, Gi+2가 순차 출력된다.

종래의 시프트레지스터에 있어서는 출력트랜지스터의 제어전극은 대부분의 시간에 플로팅상테로 되어 있기 때문에 제어신호Vbi가 정전기나 전자파 등의 노이즈를 취하여 출력트랜지스터의 문턱값을 초과하면, 본래는 출력Gi가 "Low"레벨을 출력해야 할 때에 "High"레벨을 차례 차례로 출력해 버린다고 하는 문제가 있었다.

이것과 비교하여 본 실시형태의 시프트레지스터에 있어서는 클램핑트랜지스터3에 2단 뒤의 클럭신호의 반전신호가 입력되는 구성으로 되어 있기 때문에 이 반전신호가 "Low"레벨이 될 때마다 클램핑트랜지스터3이 "ON"으로 되고, 출력트랜지스터2의 제어신호Vbi가 리후레쉬된다. 즉 출력트랜지스터2의 제어신호Vbi는 클럭의 주기로 리후레쉬된다.

이 구성에 의하여 정전기나 전자파 등의 노이즈에 의하여 출력트랜지스터2의 제어전극에 전하가 모이는 것이 있어도 그 전하는 클럭의 주기로 클램핑트랜지스터3을 통하여 빠져나가고, 정기적으로 "Low"레벨에 리후레쉬되기 때문에 노이즈에 의하여 제어신호Vbi가 상승하여도 출력트랜지스터2의 문턱값에 도달하기 전에 리후레쉬되면 전혀 악영향이 없고, 가령 문턱값을 넘었다고하여도 클럭의 주기를 넘어서 오동작하는 것은 없다. 어떻든 본 실시형태의 시프트레지스터에 의하면 노이즈에 의한 오동작의 악영향을 종래에 비하여 현격하게 저감하는 것이 가능하다.

또 출력트랜지스터2의 제어신호Vbi에 의하여 확실하게 리후레쉬하기 위하여 2단 뒤의 클럭신호의 반전신호CKD1의 "Low"레벨은 통상의 "Low"레벨보다도 더욱 트랜지스터의 문턱값정도만큼 깊게 강하시키는 것이 바람직하다. 그 경우 반전신호CKD1을 마이너스방향으로 평행하게 레벨시프트하는 것만으로도 좋다.

그리고 본 실시형태에서는 클램핑트랜지스터3을 정기적으로 "ON"상태로 하는 수단으로서 출력트랜지스터2으로의 입력에 사용하고 있는 클럭신호의 반전신호를 사용하고 있기 때문에 클럭신호 발생용 전극의 정확한 온/오프파형을 반영한 샤프한 출력신호파형을 얻는 것이 가능하다. 또 클럭신호를 반전시키기 위한 회로까지 구비하면 클램핑트랜지스터3을 구동하기 위한 독자적인 클럭신호를 생성하는 회로를 구비하는 필요가 없고, 회로 구성을 간단화하는 것이 가능하다.

또 본 실시형태의 경우, 출력트랜지스터2의 제어전극과 출력전극과의 사이에 캐퍼시터5를 삽입하고, 이 캐퍼시터5가 부트스트랩용량으로서 기능하는 구성으로 했기 때문에 출력트랜지스터2의 구동력이 향상하고, 해당 스테이지i에 입력되는 클럭신호CKB의 펄스에 응답하여 출력Gi의 펄스가 보다 확실하게 출력되도록 되어 있다. 또 부트스트랩으로서의 효과를 확실하게 얻기 위해서는 2단 뒤의 클럭신호의 반전신호CKD1을 제어신호Vbi의 파형을 따라 凸형으로 하는 것이 가능하다.

그런데 제어신호를 클럭으로 리후레쉬하고, 노이즈내성을 높이는 방법으로서는 상기의 구성 외에 도7에 나타낸 바와 같이 클램핑소자6을 다이오드접속하지 않으면 트랜지스터로 구성한다고 하는 방법도 있다. 이 방법에서도 노이즈내성만을 보면 도8에 나타내듯이 본 실시형태와 마찬가지인 효과를 얻지만, 클럭라인을 클램핑트랜지스터6의 제어전극에 접속하지 않으면 안되기 때문에 부하용량이 커지고 큰 전류공급능력을 가진 클럭발생용의 전원이 필요하게 되므로 소비전력이 증대한다. 또 클럭라인의 배선저항을 저감하기 위하여 배선폭이 두꺼워지는 것으로 회로의 점유면적이 커지는 등의 문제가 있다.

이것에 대하여 본 실시형태의 구성에 의하면 클럭라인이 클램핑트랜지스터3의 제어전극에는 접속되지 않기 때문에 부하용량이 작아지고 상기의 문제를 해소하는 점과 노이즈내성을 양립시키는 것이 가능하다.

도4는 본 실시형태의 시프트레지스터를 구비한 액정표시장치(표시장치)의 회로구성을 나타내는 것이다. 도4에 나타내듯이 이 액정표시장치10은 영상신호선(소스선)과 주사신호선(게이트선)이 격자상으로 설치되고, 이들 배선의 교점에 각 화소의 액정을 구동하는 박막트랜지스터가 설치된 TFT-LCD부11과, 소스선과 게이트선을 각각 구동하는 소스선 구동회로12, 게이트선 구동회로13과, 이들 구동회로12, 13에 대하여 전원전압 및 영상신호, 주사선호를 각각 공급하는 전원부14, 신호제어부15로 구성되어 있다.

상기 회로 구성의 액정표시장치10에 있어서 소스선 구동회로12, 게이트선 구동회로13의 쌍방으로 시프트레지스터가 사용되고 있다. 예를들면 게이트선 구동회로13 중의 시프트레지스터에 의한 게이트스캔의 동작에 관하여 설명하면, 각 게이트선에 게이트선 구동용 트랜지스터가 접속되어 있고, 이들 트랜지스터는 게이트선 구동회로13중의 시프트레지스터에 의하여 위에서부터 아래로 순차 하나씩 1주사선 기간만 도통상태가 되도록 구동된다. 그 결과, 수평동기신호에 동기하여 임의의 게이트선에 접속된 게이트선 구동용 트랜지스터가 도통상태가 되면 이 게이트선에 접속된 모든 박막트랜지스터가 도통상태가 된다. 이렇게 하여 각 소스선상의 화상신호인 전하가 각 화소전극의 용량에 축적된다.

본 실시형태의 액정표시장치10은 상기와 같은 노이즈내성에 우수한 시프트레지스터를 구비하고 있기 때문에 본래 바꿔 입력하지 않는 타이밍에서 화상신호가 바뀌어 입력되는 등의 표시불량이 발생하는 것이 없고, 신뢰성이 높은 것으로 하는 것이 가능하다.

또 본 발명의 기술범위는 상기 실시형태에 한정되는 것이 아니고, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지 변경을 더하는 것이 가능하다. 예를들면 상기 실시형태에서는 샤프한 출력신호파형을 얻고, 회로구성을 간단화하기 위하여 클램핑트랜지스터3을 정기적으로 구동시키는 신호로서 클럭신호의 반전신호를 이용했지만, 특히 샤프한 출력신호파형을 얻고, 회로구성을 간단화한다고 하는 효과를 원하지않는다면 클램핑트랜지스터3을 정기적으로 구동시키는 "Low"레벨을 가진 신호를 생성하는 회로를 별개로 구비하여도 좋다.

또 상기 실시형태는 4상의 클럭신호CKA, CKB, CKC, CKD를 사용하는 예로 설명했지만 사용하는 클럭신호의 수는 이것에 한정하는 것은 아니다. 또 4상 이상의 클럭신호를 이용하고, 상기 실시형태와 마찬가지인 클램핑트랜지스터3을 이용하는 경우 클램핑트랜지스터에 입력하는 반전신호에는 해당 스테이지의 2단이상 뒤부터 전단까지 스테이지의 어느 클럭신호의 반전신호를 사용하도록 하면 문제없다.

또 풀다운소자로서 저항 이외의 다른 소자를 이용하여도 좋고, 이 풀다운소자를 각 스테이지의 기본구성요소로서 설치하는 것이 아닌 기본구성의 외측에 설치하여도 좋다.

이상 상세하게 설명한 바와 같이 본 발명의 시프트레지스터장치에 있어서는 제어신호를 억압하는 클램핑소자를 구비하는 것에 의하고, 정전기나 전자파 등의 노이즈에 의하여 트랜지스터소자의 제어전극에 전하가 축적되고, 제어신호의 레벨이 변화하는 것이 있어도 클램핑소자에 스위칭소자에 입력되는 클럭신호와는 다른 위상의 클럭신호가 입력될 때마다 트랜지스터소자의 제어전극에 축적된 전하가 빠져나가고, 제어신호를 억압하는 구성으로 되어 있다. 즉 트랜지스터소자의 제어신호가 해당 스테이지의 클램핑소자의 작용에 의하여 정기적으로 "Low"레벨에 리후레쉬되기 때문에 종래의 시프트레지스터와 같이 정전기나 전자파 등의 노이즈에 의하여 출력트랜지스터의 제어전극의 전위가 출력트랜지스터의 문턱값을 넘고, 출력트랜지스터가 "Low"레벨을 출력해야할 때에 "High"레벨을 출력하는 것과 같은 오동작이 발생하는 것을 방지할 수 있다.

또 본 발명의 표시장치에 의하면 디스플레이를 스캔할 시에 사용하는 시프트레지스터장치에 본래 나오면 안되는 출력펄스가 클럭의 주기로 반복하여 출력되는 등의 동작 불량이 발생하는 것이 없기 때문에 본래 바꿔 입력하지 않는 타이밍에서 화상신호가 바꿔 입력되어버리는 등의 표시불량이 발생하는 것을 방지하는 것이 가능하다.

Claims (7)

1. 위상이 순차 다른 복수의 클럭신호를 생성하는 수단과, 상기 클럭신호수보다 많은 수의 스테이지에 있어서 각각의 스테이지로부터 출력신호를 발생하는 캐스캐이드접속된 복수의 스테이지로 구성되고,

   상기 각각의 스테이지가 전단의 스테이지로부터의 출력신호를 제어신호로서 입력시키고, 상기 제어신호를 보지하는 동시에 상기 복수의 클럭신호에 상응하는 클럭신호를 입력시킨 때에 상기 출력신호를 출력하는 스위칭소자와, 상기 상응하는 클럭신호에 대하여 다른 위상의 클럭신호에 대응하고 상기 스위칭소자로부터의 출력신호의 출력 후에 상기 스위칭소자로부터의 출력신호의 발생을 억제하도록 상기 억제신호를 억압하는 클램핑소자를 가지는 것을 특징으로 하는 시프트레지스터장치.
2. 제1항에 있어서, 상기 스위칭소자가 상기 전단의 스테이지로부터의 출력신호를 입력시키는 동시에 상기 상응하는 클럭신호를 입력시켜 출력신호를 발생시키는 트랜지스터소자와, 상기 전단의 스테이지로부터의 출력신호를 제어신호로서 전위 보지하는 용량을 가지는 것을 특징으로 하는 시프트레지스터장치.
3. 제2항에 있어서, 상기 용량이 상기 트랜지스터소자의 제어전극과 상기 트랜지스터소자의 출력전극과의 사이에 형성된 것을 특징으로 하는 시프트레지스터장치.
4. 제3항에 있어서, 상기 트랜지스터소자의 출력전극에 풀다운소자가 접속되어 있는 것을 특징으로 하는 시프트레지스터장치.
5. 제1항에 있어서, 상기 클램핑소자가 적어도 하나의 다이오드소자 혹은 다이오드접속된 트랜지스터소자로 구성된 것을 특징으로 하는 시프트레지스터장치.
6. 제1항에 있어서, 해당 스테이지로부터 상기 전단의 스테이지에 전하가 역류하는 것을 억제하는 다이오드소자 혹은 다이오드접속된 트랜지스터소자를 가지는 것을 특징으로 하는 시프트레지스터장치.
7. 제1항에 기재한 시프트레지스터장치를 가지는 것을 특징으로 하는 표시장치.